CN115621275A - 静电保护电路及半导体器件 - Google Patents

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CN115621275A CN202110806980.4A CN202110806980A CN115621275A CN 115621275 A CN115621275 A CN 115621275A CN 202110806980 A CN202110806980 A CN 202110806980A CN 115621275 A CN115621275 A CN 115621275A
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Abstract

本申请实施例公开了一种静电保护电路及半导体器件，该静电保护电路包括：静电放电通路，包括SCR，连接在第一电位端和第二电位端之间；与所述SCR连接的NMOS，用于在静电电压的作用下导通，并触发所述SCR导通；第一电阻，与所述静电放电通路的至少部分并联，用于在所述SCR导通时与所述静电放电通路进行分流。

Description

静电保护电路及半导体器件
技术领域
本申请实施例涉及半导体制造技术，涉及但不限于一种静电保护电路及半导体器件。
背景技术
对于半导体器件，静电是不可被避免的现象之一。为了减少静电对器件的影响，需要在半导体器件的制造过程中设计有效的静电(ESD，Electro-Static discharge)保护电路。然而，随着大规模集成电路的不断发展，高集成度的需求被不断提升，由于器件越来越精密，为静电保护电路的设计带来巨大挑战。
发明内容
有鉴于此，本申请实施例为解决现有技术中存在的至少一个问题而提供一种静电保护电路，包括：
静电放电通路，包括SCR(Silicon Controlled Rectifier，硅控制整流器)，连接在第一电位端和第二电位端之间；
与所述SCR连接的NMOS(Negative channel-Metal-Oxide-Semiconductor，N型场效应晶体管)，用于在静电电压的作用下导通，并触发所述SCR导通；
第一电阻，与所述静电放电通路的至少部分并联，用于在所述SCR导通时与所述静电放电通路进行分流。
在一些实施例中，所述静电保护电路还包括：
第二电阻，连接在所述NMOS的栅极与所述第二电位端之间。
在一些实施例中，所述SCR包括：PNP型三极管和NPN型三级管。
在一些实施例中，所述PNP型三极管的发射极与所述第一电位端连接；
所述PNP型三极管的集电极与所述NPN型三级管的基极连接；
所述PNP型三极管的基极与NPN型三级管的集电极连接；
所述NPN型三级管的发射极与所述第二电位端连接。
在一些实施例中，所述静电放电通路还包括：
第一寄生电阻，位于所述PNP型三极管的发射极与所述PNP型三极管的基极之间。
在一些实施例中，所述第一寄生电阻为用于形成所述静电保护电路的半导体器件中N阱的电阻。
在一些实施例中，所述静电放电通路还包括：第二寄生电阻，位于所述NPN型三级管的发射极与所述NPN型三级管的基极之间。
在一些实施例中，所述第二寄生电阻为用于形成所述静电保护电路的半导体器件中P阱的电阻。
在一些实施例中，所述第一电阻连接在所述NPN型三级管的发射极与所述NPN型三级管的基极之间，所述第一电阻与所述第二寄生电阻并联。
本申请实施例还提供一种半导体器件，包括：
衬底；
在所述衬底上相邻的N阱和P阱；
所述N阱上表层包括：第一离子注入区；所述第一离子注入区与第一电位端连接；
所述P阱上表层包括：第二离子注入区；所述第二离子注入区与第二电位端连接；
其中，所述第一离子注入区域所述第二离子注入区用于与所述N阱和P阱构成静电放电通路；
所述P阱上表层还包括：与所述静电放电通路连接的NMOS，用于在静电电压的作用下导通，并在静电电压作用下导通所述静电放电通路；
第一电阻，连接在所述静电放电通路与所述第二电位端之间。
在一些实施例中，所述半导体器件还包括：
第二电阻，连接在所述NMOS的栅极与所述第二电位端之间。
在一些实施例中，所述第一离子注入区域包括：均连接在所述第一电位端的第一N型注入区和第一P型注入区。
在一些实施例中，所述第二离子注入区域包括：均连接在所述第二电位端的第二N型注入区和第二P型注入区；
所述第一P型注入区、N阱和第一N型注入区以及第二P型注入区构成所述静电放电通路的PNP型三极管；
所述第一N型注入区和N阱、P阱以及第二N型注入区构成所述静电放电通路的NPN型三极管。
在一些实施例中，所述N阱包括：第一寄生电阻；所述P阱包括：第二寄生电阻。
在一些实施例中，所述半导体器件还包括：第三P型注入区，位于所述N阱与所述P阱交界处的表层；
所述第一电阻连接在所述第三P型注入区与所述第二电位端之间。
通过本申请实施例的技术方案所提供的静电保护电路，可以通过NMOS触发SCR，使得静电放电通路的触发电压低，维持电压高。并且，通过第一电阻与静电放电通路的至少部分并联，起到分流作用，能够提升静电保护电路的抗闩锁能力，提升产品性能。
附图说明
图1为本申请实施例的一种静电保护电路的结构示意图一；
图2为本申请实施例的一种静电保护电路的结构示意图二；
图3为本申请实施例的一种静电保护电路的结构示意图三；
图4为本申请实施例的一种静电保护电路的结构示意图四；
图5为本申请实施例的一种半导体器件的结构示意图一；
图6为本申请实施例的一种半导体器件的结构示意图二；
图7为本申请实施例的一种半导体器件的结构示意图三；
图8为本申请实施例的一种静电保护电路的示意图；
图9为本申请实施例的一种SCR静电保护电路的IV(电流电压)特性曲线示意图；
图10为本申请实施例的一种静电保护电路的设计窗口示意图；
图11为本申请实施例的一种LVTSCR静电保护电路的示意图；
图12为本申请实施例的一种静电保护电路的结构示意图；
图13为本申请实施例的一种静电保护电路的设计版图。
具体实施方式
在半导体集成电路的制造中，常常采用静电保护电路对焊盘等容易发生静电的位置进行静电保护。这些保护电路能够使得在焊盘位置遇到ESD时，能够快速泄放静电电荷，从而保护集成电路产品，减少静电损伤。本申请实施例则提供了一种能够静电保护电路，能够应用于精密的集成电路结构中，便于快速释放静电电荷，保护集成电路产品，提升产品的使用寿命。
下面结合附图和实施例对本申请的技术方案进一步详细阐述。
本申请实施例提供一种静电保护电路，如图1所示，该静电保护电路100包括：
静电放电通路110，包括SCR，连接在第一电位端11和第二电位端12之间；
与所述SCR连接的NMOS 120，用于在静电电压的作用下导通，并触发所述SCR导通；
第一电阻130，与所述静电放电通路110的至少部分并联，用于在所述SCR导通时与所述静电放电通路110进行分流。
第一电位端和第二电位端可以为容易产生ESD的焊盘位置，或者与焊盘连接的端子，也可以与外部电路连接、连接在固定电压端或者接地。例如，第一电位端可以为电路的阳极，连接正电位；第二电位端可以为电路的阴极，连接负电位或者接地。
上述静电放电通包括SCR，SCR可以由双极型晶体管器件构成的放电器件以及触发放电器件导通的触发器件等结构构成，SCR可以形成在半导体产品的衬底扩散区以及阱所在的区域，不同衬底扩散区域与阱之间形成的NPN结构或者PNP结构可以构成上述双极型晶体管。
将SCR应用于静电放电通路中便于电路集成在半导体产品中，适用于集成度高的大规模集成电路中。但是，SCR容易产生闩锁效应，在SCR收到静电的触发而导通时，第一电位端与第二电位端形成低阻状态，产生持续的漏电，导致器件烧毁。
因此，在本申请实施例中，采用NMOS触发SCR从而形成静电放电通路，形成LVTSCR(Low Voltage Trigger SCR，低电压触发可控硅)。此外，本申请实施例采用第一电阻与静电放电通路的至少部分并联，能够在SCR导通时与静电放电通路进行分流，使得SCR导通时需要较大的电流，进而提升静电放电通路的抗闩锁能力，提升器件性能，减少静电损伤。
在一些实施例中，如图2所示，所述静电保护电路100还包括：
第二电阻210，连接在所述NMOS 120的栅极与所述第二电位端12之间。
这样，第二电位端产生静电电荷时，可以通过第二电阻触发NMOS导通，进而触发SCR，导通静电放电通路。
在一些实施例中，如图3所示，所述SCR包括：PNP型三极管Q1和NPN型三级管Q2。
在本申请实施例中，SCR由两个开关构成，即上述Q1和Q2。PNP型三极管Q1与NPN型三极管Q2均为具有控制端的三端器件，两者相互连接相互控制并形成放电通路。
在一些实施例中，所述PNP型三极管Q1的发射极与所述第一电位端11连接；
所述PNP型三极管Q1的集电极与所述NPN型三级管Q2的基极连接；
所述PNP型三极管Q1的基极与NPN型三级管Q2的集电极连接；
所述NPN型三级管Q2的发射极与所述第二电位端12连接。
上述PNP型三极管由两块P型半导体中间夹着一块N型半导体构成。P型三级管的两端分别为发射极和集电极，控制极又称为基极。
在PNP型三极管导通时，电流由发射极流入三极管并从集电极流出。
上述NPN型三极管由两块N型半导体中间夹着一块P型半导体构成。NPN型三极管的两端分别为发射极和集电极，控制极也称为基极。
在N型三极管导通时，电流由集电极流入三极管并由发射极流出。
在一些实施例中，如图4所示，所述静电放电通路还包括：
第一寄生电阻R1，位于所述PNP型三极管Q1的发射极与所述PNP型三极管Q1的基极之间。
在本申请实施例中，Q1的发射极连接在第一电位端，基极即控制端通过上述第一寄生电阻R1连接在第一电位端。因此，在出现静电时，发射极的电压大于Q1基极的电压，使得Q1导通。
Q2的集电极通过第一寄生电阻与第一电位端连接，发射极连接在第二电位端，在Q2导通时，静电电荷可以通过第二开关释放。
在一些实施例中，所述第一寄生电阻为用于形成所述静电保护电路的半导体器件中N阱的电阻。
由于静电保护电路可以形成在半导体器件中，通过半导体器件表面的掺杂等处理可以形成P阱、N阱等区域，并与衬底形成上述PNP以及NPN型三极管。因此，上述第一寄生电阻可以PNP型三级管中N阱的电阻，无需外接电阻，利用半导体器件本身的结构特性形成上述完整的静电保护电路。
在一些实施例中，如图4所示，所述静电放电通路还包括：第二寄生电阻R2，位于所述NPN型三级管Q2的发射极与所述NPN型三级管Q2的基极之间。
在本申请实施例中，Q2的发射极与第二电位端连接，基极通过上述第二寄生电阻与发射极连接并连接至上述第二电位端。因此，当出现静电时，发射极电压小于Q2基极的电压，使得Q2导通。从而释放电荷。
在一些实施例中，所述第二寄生电阻为用于形成所述静电保护电路的半导体器件中P阱的电阻。
与第一寄生电阻类似，第二寄生电阻为NPN型三极管中P阱的电阻。
在一些实施例中，所述第一电阻连接在所述NPN型三级管Q2的发射极与所述NPN型三级管Q2的基极之间，所述第一电阻130与所述第二寄生电阻R2并联。
如果P阱的电阻较大，则上述SCR容易在较大电流的影响下产生闩锁效应，因此，这里通过并联第一电阻进行分流，降低Q2基极的电流，从而减少闩锁发生的概率。
本申请实施例还提供一种半导体器件，如图5所示，该半导体器件200包括：
衬底210；
在所述衬底210上相邻的N阱211和P阱212；
所述N阱211上表层包括：第一离子注入区213；所述第一离子注入区213与第一电位端11连接；
所述P阱212上表层包括：第二离子注入区214；所述第二离子注入区214与第二电位端12连接；
其中，所述第一离子注入区域213所述第二离子注入区214用于与所述N阱211和P阱212构成静电放电通路220；
所述P阱212上表层还包括：与所述静电放电通路连接的NMOS 230，用于在静电电压的作用下导通，并在静电电压作用下导通所述静电放电通路220；
第一电阻240，连接在所述静电放电通路220与所述第二电位端12之间。
本申请实施例中的半导体器件可以包括存储器、处理器以及其他各种类型的利用半导体制造工艺制造的大规模集成电路。
在半导体器件的制造过程中，可以通过在衬底上进行离子扩散或者轻掺杂形成阱区，包括N阱和P阱。然后在在N阱和P阱上表层分别进行离子注入，形成重掺杂的离子注入区，第一离子注入区和第二离子注入区中可以分别包括N型的离子注入区和P型的离子注入区，用于构成NPN型三极管和PNP型三极管结构。
此外，上述P阱的上表层还可以制作NMOS，例如，利用上述离子注入区域形成NMOS的源极和漏极，并在表层进一步覆盖栅极氧化层和栅极导电层如多晶硅(poly)，从而形成NMOS的栅极。
通过在制作半导体器件的过程中，利用半导体材料形成静电保护电路，可以起到保护半导体器件，减少半导体器件受到静电的影响。
在一些实施例中，如图6所示，所述半导体器件200还包括：
第二电阻250，连接在所述NMOS 230的栅极与所述第二电位端12之间。
在本申请实施例中，可以在上述静电保护电路中NMOS的栅极与第二电位端之间连接第二电阻。这样，在第二电位端产生静电电荷时，可以通过第二电阻触发NMOS导通，进而触发SCR，导通静电放电通路。
上述第二电阻可以为在上述半导体器件制作过程中，通过导线连接在外接衬底外部的电阻，也可以利用衬底以及其他器件结构中的材料本身的电阻。例如，P阱自身的电阻。
在一些实施例中，如图7所示，所述第一离子注入区域213包括：均连接在所述第一电位端11的第一N型注入区701(N+)和第一P型注入区702(P+)。
在一些实施例中，所述第二离子注入区域包括：均连接在所述第二电位端12的第二N型注入区703(N+)和第二P型注入区704(P+)；
所述第一P型注入区、N阱和第一N型注入区以及第二P型注入区构成所述静电放电通路的PNP型三极管；
所述第一N型注入区和N阱、P阱以及第二N型注入区构成所述静电放电通路的NPN型三极管。
示例性地，图7所示的结构中，第一P型注入区702与N阱211以及第二P型注入区704可以形成PNP型三级管，该PNP型三级管的发射极即上述第一P型注入区702与第一电位端11连接；集电极即上述第二P型注入区704通过P阱的电阻连接至第二电位端12。
第一N型注入区701及N阱211与第二P型注入区704和第二N型注入区703之间形成NPN型三极管，该NPN型三级管的集电极即上述第一N型注入区则通过N阱电阻与第一电位端11连接，发射极即上述第二N型注入区703则与第二电位端12连接；基极即上述第二P型注入区704则通过P阱的电阻与第二电位端连接，同时该第二P型注入区704作为PNP型三极管的集电极。
在一些实施例中，所述N阱包括：第一寄生电阻；所述P阱包括：第二寄生电阻。
第一寄生电阻和第二寄生电阻即上述N阱和P阱的内阻，当阱区与其他离子注入区域形成三级管时，电流通过时N阱自身的内阻会起到分压的作用，因此等效于三极管的外接电阻。
在一些实施例中，所述半导体器件还包括：第三P型注入区，位于所述N阱与所述P阱交界处的表层；
所述第一电阻连接在所述第三P型注入区与所述第二电位端之间。
如图7所示，这里，第一电阻240可以是通过与第三P型注入区705连接的引线与第二电位端连接。第一电阻可以通过电阻器实现，也可以通过连接在具有导电性能的薄膜实现，例如使用单晶硅薄膜(poly)。
本申请实施例还提供如下示例：
现代半导体的制程越来越先进，沟道长度越来越短，junction depth(结深)越来越浅，在silicide(硅化物)、LDD(Lightly Doped Drain，低掺杂的漏极)的应用中，氧化层越来越薄，ESD的设计窗口越来越小，ESD保护设计面临的挑战越来越大。为了保护集成电路，减少静电带来的危害，通常要对集成电路进行常静电保护。如图8所示为一种静电保护电路的示意图，所用到的ESD器件可以包括二极管，MOS以及SCR等，但常规的SCR触发电压高，维持电压低，易发生闩锁效应，不适于应用于DRAM产品的静电保护。如图9示出了SCR的IV曲线，其已偏离ESD的设计窗口，如图10所示。为了能将SCR应用在DRAM产品的静电保护中，如图11所示的LVTSCR是一种效果较好的静电保护电路，图中Q1和Q2构成SCR，由NMOS即图中的Mn控制触发，RNW为衬底电阻，但这种SCR结构容易产生闩锁效应。
本申请实施例提供的静电保护电路，具有SCR的导通电流大的特点，从而提高LVTSCR的抗闩锁能力。
本申请实施例提供的静电保护电路如图12所示，当静电发生时，晶体管Mn导通，从而触发Q1和Q2组成的SCR导通泄放静电电流。改进后的LVTSCR静电保护电路的版图如图13所示，在这种改进的版图中，第一电阻Rext和第二寄生电阻Rpw实现了并联，Rext可以用poly电阻来实现，Rext阻值比较小，并且可调，Rext和Rpw并联后的总电阻就比较小，所以Q2的二极管要导通就需要比较大的电流，从而可提高LVTSCR的抗闩锁的能力。
应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本申请的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
在本申请所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过其它的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合、或通信连接可以是通过一些接口，设备或单元的间接耦合或通信连接，可以是电性的、机械的或其它形式的。
上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元；既可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。
另外，在本申请各实施例中的各功能单元可以全部集成在一个处理单元中，也可以是各单元分别单独作为一个单元，也可以两个或两个以上单元集成在一个单元中；上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
以上所述，仅为本申请的实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (15)

1.一种静电保护电路，其特征在于，包括：
静电放电通路，包括硅控制整流器SCR，连接在第一电位端和第二电位端之间；
与所述SCR连接的N型场效应晶体管NMOS，用于在静电电压的作用下导通，并触发所述SCR导通；
第一电阻，与所述静电放电通路的至少部分并联，用于在所述SCR导通时与所述静电放电通路进行分流。
2.根据权利要求1所述的静电保护电路，其特征在于，所述静电保护电路还包括：
第二电阻，连接在所述NMOS的栅极与所述第二电位端之间。
3.根据权利要求1所述的静电保护电路，其特征在于，所述SCR包括：PNP型三极管和NPN型三级管。
4.根据权利要求3所述的静电保护电路，其特征在于，
所述PNP型三极管的发射极与所述第一电位端连接；
所述PNP型三极管的集电极与所述NPN型三级管的基极连接；
所述PNP型三极管的基极与NPN型三级管的集电极连接；
所述NPN型三级管的发射极与所述第二电位端连接。
5.根据权利要求4所述的静电保护电路，其特征在于，所述静电放电通路还包括：
第一寄生电阻，位于所述PNP型三极管的发射极与所述PNP型三极管的基极之间。
6.根据权利要求5所述的静电保护电路，其特征在于，所述第一寄生电阻为用于形成所述静电保护电路的半导体器件中N阱的电阻。
7.根据权利要求4所述的静电保护电路，其特征在于，所述静电放电通路还包括：第二寄生电阻，位于所述NPN型三级管的发射极与所述NPN型三级管的基极之间。
8.根据权利要求7所述的静电保护电路，其特征在于，所述第二寄生电阻为用于形成所述静电保护电路的半导体器件中P阱的电阻。
9.根据权利要求7所述的静电保护电路，其特征在于，所述第一电阻连接在所述NPN型三级管的发射极与所述NPN型三级管的基极之间，所述第一电阻与所述第二寄生电阻并联。
10.一种半导体器件，其特征在于，包括：
衬底；
在所述衬底上相邻的N阱和P阱；
所述N阱上表层包括：第一离子注入区；所述第一离子注入区与第一电位端连接；
所述P阱上表层包括：第二离子注入区；所述第二离子注入区与第二电位端连接；
其中，所述第一离子注入区域所述第二离子注入区用于与所述N阱和P阱构成静电放电通路；
所述P阱上表层还包括：与所述静电放电通路连接的NMOS，用于在静电电压的作用下导通，并在静电电压作用下导通所述静电放电通路；
第一电阻，连接在所述静电放电通路与所述第二电位端之间。
11.根据权利要求10所述的半导体器件，其特征在于，所述半导体器件还包括：
第二电阻，连接在所述NMOS的栅极与所述第二电位端之间。
12.根据权利要求10所述的半导体器件，其特征在于，所述第一离子注入区域包括：均连接在所述第一电位端的第一N型注入区和第一P型注入区。
13.根据权利要求12所述的半导体器件，其特征在于，所述第二离子注入区域包括：均连接在所述第二电位端的第二N型注入区和第二P型注入区；
所述第一P型注入区、N阱和第一N型注入区以及第二P型注入区构成所述静电放电通路的PNP型三极管；
所述第一N型注入区和N阱、P阱以及第二N型注入区构成所述静电放电通路的NPN型三极管。
14.根据权利要求13所述的半导体器件，其特征在于，所述N阱包括：第一寄生电阻；所述P阱包括：第二寄生电阻。
15.根据权利要求13所述的半导体器件，其特征在于，所述半导体器件还包括：第三P型注入区，位于所述N阱与所述P阱交界处的表层；
所述第一电阻连接在所述第三P型注入区与所述第二电位端之间。
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US5465189A (en) * 1990-03-05 1995-11-07 Texas Instruments Incorporated Low voltage triggering semiconductor controlled rectifiers
US7589944B2 (en) * 2001-03-16 2009-09-15 Sofics Bvba Electrostatic discharge protection structures for high speed technologies with mixed and ultra-low voltage supplies
CN1130769C (zh) * 2001-03-29 2003-12-10 华邦电子股份有限公司 低压触发的静电放电保护电路
KR100835282B1 (ko) * 2007-01-23 2008-06-05 삼성전자주식회사 정전기 방전 보호 장치
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