JPH11251594A - 電圧クランプされたゲ―トを有するパワ―ｍｏｓｆｅｔ - Google Patents
電圧クランプされたゲ―トを有するパワ―ｍｏｓｆｅｔInfo
- Publication number
- JPH11251594A JPH11251594A JP10372420A JP37242098A JPH11251594A JP H11251594 A JPH11251594 A JP H11251594A JP 10372420 A JP10372420 A JP 10372420A JP 37242098 A JP37242098 A JP 37242098A JP H11251594 A JPH11251594 A JP H11251594A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- voltage
- mosfet
- region
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 229910052751 metal Inorganic materials 0.000 claims description 38
- 239000002184 metal Substances 0.000 claims description 38
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 31
- 229920005591 polysilicon Polymers 0.000 claims description 31
- 210000000746 body region Anatomy 0.000 claims description 21
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 235000012239 silicon dioxide Nutrition 0.000 claims description 2
- 239000000377 silicon dioxide Substances 0.000 claims description 2
- 239000012535 impurity Substances 0.000 claims 6
- 239000004065 semiconductor Substances 0.000 claims 5
- 230000015556 catabolic process Effects 0.000 abstract description 40
- 238000010586 diagram Methods 0.000 description 15
- 238000009792 diffusion process Methods 0.000 description 13
- 239000000758 substrate Substances 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 8
- 239000008186 active pharmaceutical agent Substances 0.000 description 7
- HBBGRARXTFLTSG-UHFFFAOYSA-N Lithium ion Chemical compound [Li+] HBBGRARXTFLTSG-UHFFFAOYSA-N 0.000 description 5
- 239000000872 buffer Substances 0.000 description 5
- 239000002019 doping agent Substances 0.000 description 5
- 229910001416 lithium ion Inorganic materials 0.000 description 5
- 230000005684 electric field Effects 0.000 description 4
- 230000007246 mechanism Effects 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 230000002547 anomalous effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- PNDPGZBMCMUPRI-UHFFFAOYSA-N iodine Chemical compound II PNDPGZBMCMUPRI-UHFFFAOYSA-N 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 閾値電圧の低いデバイスにおけるパンチス
ルーブレークダウンの問題を克服する、ソース−ゲート
間に電圧クランプを接続したＭＯＳＦＥＴを提供する。 【解決手段】 ＭＯＳＦＥＴが、そのゲートとソース
との間に接続された１または２以上のダイオードを有す
る電圧クランプを備えている。この電圧クランプは所定
の電圧でブレークダウンし、これによって過剰なソース
−ゲート間電圧の結果ゲート酸化層が損傷するのを防止
するように設計されている。ＭＯＳＦＥＴ及び電圧クラ
ンプは、好ましくは同じチップ内に一体的に設けられ
る。電圧クランプのブレークダウン電圧は、ダイオード
の構造や個々のダイオードのブレークダウン電圧を変え
ることにより調整できる。
ルーブレークダウンの問題を克服する、ソース−ゲート
間に電圧クランプを接続したＭＯＳＦＥＴを提供する。 【解決手段】 ＭＯＳＦＥＴが、そのゲートとソース
との間に接続された１または２以上のダイオードを有す
る電圧クランプを備えている。この電圧クランプは所定
の電圧でブレークダウンし、これによって過剰なソース
−ゲート間電圧の結果ゲート酸化層が損傷するのを防止
するように設計されている。ＭＯＳＦＥＴ及び電圧クラ
ンプは、好ましくは同じチップ内に一体的に設けられ
る。電圧クランプのブレークダウン電圧は、ダイオード
の構造や個々のダイオードのブレークダウン電圧を変え
ることにより調整できる。
Description
【０００１】
【発明の属する技術分野】本発明は、金属−酸化物−シ
リコン電界効果トランジスタ（ＭＯＳＦＥＴ）に関する
ものであり、特にパワーＭＯＳＦＥＴに関するものであ
る。パワーＭＯＳＦＥＴは、ラップトップコンピュータ
のような装置への電力の供給を制御するスイッチとして
用いられる。
リコン電界効果トランジスタ（ＭＯＳＦＥＴ）に関する
ものであり、特にパワーＭＯＳＦＥＴに関するものであ
る。パワーＭＯＳＦＥＴは、ラップトップコンピュータ
のような装置への電力の供給を制御するスイッチとして
用いられる。
【０００２】
【従来の技術】パワーＭＯＳＦＥＴを設定する際の鍵に
なる目的は、オン抵抗、すなわちＭＯＳＦＥＴがオン状
態にあるときのその抵抗値をできる限り小さくすること
である。この目的を達成するための１つの方法は、デバ
イスのセル密度を高めることによりチャネル抵抗を小さ
くすることである。この方法では、セルの全外周が長く
なり、電流が流れるゲートの全幅が大きくなる。別の方
法は、デバイスのチャネル領域を形成するシリコンとゲ
ートとの間の静電結合がより大きくなるように形成する
ことによって、各セルのアクティブトランジスタ部分の
相互コンダクタンスを改善することである。これは、ゲ
ート酸化層（通常二酸化シリコンからなるゲートをチャ
ネルから分離する層）の厚みを小さくすることにより達
成される。これによって閾値電圧が低くなり、ゲートと
チャネルとの間の静電結合が改善する。
なる目的は、オン抵抗、すなわちＭＯＳＦＥＴがオン状
態にあるときのその抵抗値をできる限り小さくすること
である。この目的を達成するための１つの方法は、デバ
イスのセル密度を高めることによりチャネル抵抗を小さ
くすることである。この方法では、セルの全外周が長く
なり、電流が流れるゲートの全幅が大きくなる。別の方
法は、デバイスのチャネル領域を形成するシリコンとゲ
ートとの間の静電結合がより大きくなるように形成する
ことによって、各セルのアクティブトランジスタ部分の
相互コンダクタンスを改善することである。これは、ゲ
ート酸化層（通常二酸化シリコンからなるゲートをチャ
ネルから分離する層）の厚みを小さくすることにより達
成される。これによって閾値電圧が低くなり、ゲートと
チャネルとの間の静電結合が改善する。
【０００３】しかし、ゲート酸化層は際限なく薄くでき
るわけではない。なぜならば、ゲート酸化層を薄くする
ことによって、ゲート酸化層を破壊することなくデバイ
スに印加できる最大ゲート電圧が低くなり、最終的には
ＭＯＳＦＥＴが破壊してしまうからである。その出力が
厳格に一定の範囲以内に調節されるゲート駆動回路を設
計することは困難であり、さらに、多くの回路では、ゲ
ートが通常の動作電圧より著しく高い電圧を受けるよう
な何らかの異常状態（例えば過渡状態から電圧が急上昇
することなど）が時折発生する。このような状態が起こ
り得るため、設計者はゲート酸化層を厚くする必要があ
る。要するに、時折発生する異常状態に対する防御のた
めに、デバイスの通常状態の性能が著しく損なわれるこ
とになる。
るわけではない。なぜならば、ゲート酸化層を薄くする
ことによって、ゲート酸化層を破壊することなくデバイ
スに印加できる最大ゲート電圧が低くなり、最終的には
ＭＯＳＦＥＴが破壊してしまうからである。その出力が
厳格に一定の範囲以内に調節されるゲート駆動回路を設
計することは困難であり、さらに、多くの回路では、ゲ
ートが通常の動作電圧より著しく高い電圧を受けるよう
な何らかの異常状態（例えば過渡状態から電圧が急上昇
することなど）が時折発生する。このような状態が起こ
り得るため、設計者はゲート酸化層を厚くする必要があ
る。要するに、時折発生する異常状態に対する防御のた
めに、デバイスの通常状態の性能が著しく損なわれるこ
とになる。
【０００４】昔から存在するこの問題の例には、リチウ
ムイオン電池の例がある。この場合では、業界がパワー
ＭＯＳＦＥＴを８ボルト定格のゲートを有するものか
ら、１２ボルト定格のゲートを有するものに移行させ
た。これは、バッテリチャージャーが電池に接続されて
いるときに、ＭＯＳＦＥＴに１２ボルト以上の範囲のゲ
ート電圧パルスが加わる懸念があったからである。その
結果、ゲート酸化層は厚くなり、各ＭＯＳＦＥＴセルの
オン抵抗は上昇した。結局、この問題の解決のために、
同じオン抵抗を得るためにより多くのセルが必要にな
り、チップサイズ及びコストが上昇せざるを得なくな
る。
ムイオン電池の例がある。この場合では、業界がパワー
ＭＯＳＦＥＴを８ボルト定格のゲートを有するものか
ら、１２ボルト定格のゲートを有するものに移行させ
た。これは、バッテリチャージャーが電池に接続されて
いるときに、ＭＯＳＦＥＴに１２ボルト以上の範囲のゲ
ート電圧パルスが加わる懸念があったからである。その
結果、ゲート酸化層は厚くなり、各ＭＯＳＦＥＴセルの
オン抵抗は上昇した。結局、この問題の解決のために、
同じオン抵抗を得るためにより多くのセルが必要にな
り、チップサイズ及びコストが上昇せざるを得なくな
る。
【０００５】図１〜図１１は、ＭＯＳＦＥＴの関連特性
のいくつかを示すことにより、この問題をより具体的に
示したグラフである。
のいくつかを示すことにより、この問題をより具体的に
示したグラフである。
【０００６】図１及び図２が示すのは、ＭＯＳＦＥＴの
電流−電圧特性である。図示されたＭＯＳＦＥＴは、ゲ
ート酸化層の厚みがそれぞれＸOX1及びＸOX3（ＸOX1＞
ＸOX3）である点を除いて同型のものである。縦軸はド
レイン電流ＩDであり、横軸はドレイン−ソース間電圧
ＶDSであって、各曲線は、それぞれ異なるレベルのゲー
ト駆動電圧ＶDSの場合を表すものである。図面より、ゲ
ート酸化層が厚いデバイス（図１）では、その相互コン
ダクタンスが小さくなるため電流が小さくなっているこ
とが明らかである。また、デバイスのリニア領域での曲
線の傾きは、酸化層の薄いデバイス（図２）では小さく
なっており、これはその領域に於ける抵抗値が低いこと
を表している。
電流−電圧特性である。図示されたＭＯＳＦＥＴは、ゲ
ート酸化層の厚みがそれぞれＸOX1及びＸOX3（ＸOX1＞
ＸOX3）である点を除いて同型のものである。縦軸はド
レイン電流ＩDであり、横軸はドレイン−ソース間電圧
ＶDSであって、各曲線は、それぞれ異なるレベルのゲー
ト駆動電圧ＶDSの場合を表すものである。図面より、ゲ
ート酸化層が厚いデバイス（図１）では、その相互コン
ダクタンスが小さくなるため電流が小さくなっているこ
とが明らかである。また、デバイスのリニア領域での曲
線の傾きは、酸化層の薄いデバイス（図２）では小さく
なっており、これはその領域に於ける抵抗値が低いこと
を表している。
【０００７】図３に示すのは、ゲート酸化層の厚みがそ
れぞれＸOX1、ＸOX2、及びＸOX3（ＸOX1＞ＸOX2＞及び
ＸOX3）である３つのＭＯＳＦＥＴのオン抵抗値ＲDSで
ある。ＶGSがどの値をとっている場合でもゲート酸化層
が薄くなるほどオン抵抗は小さくなり、ゲート酸化層の
厚みが最も薄い（ＸOX3）デバイスの曲線では、曲線の
曲がりが鋭くなっており、これは、このデバイスが急速
にオン状態に移行することを示している。一度チャネル
がオン状態になると、デバイスの全抵抗値はドレイン抵
抗のような他の抵抗値によって決まる状態となる。さら
に、このデバイスは、他の２つのデバイスがオフ状態と
なるようなゲート電圧でも動作できる。
れぞれＸOX1、ＸOX2、及びＸOX3（ＸOX1＞ＸOX2＞及び
ＸOX3）である３つのＭＯＳＦＥＴのオン抵抗値ＲDSで
ある。ＶGSがどの値をとっている場合でもゲート酸化層
が薄くなるほどオン抵抗は小さくなり、ゲート酸化層の
厚みが最も薄い（ＸOX3）デバイスの曲線では、曲線の
曲がりが鋭くなっており、これは、このデバイスが急速
にオン状態に移行することを示している。一度チャネル
がオン状態になると、デバイスの全抵抗値はドレイン抵
抗のような他の抵抗値によって決まる状態となる。さら
に、このデバイスは、他の２つのデバイスがオフ状態と
なるようなゲート電圧でも動作できる。
【０００８】ＭＯＳＦＥＴの閾値電圧（オン状態になる
電圧）は、そのボディ領域のドーピング濃度を変えるこ
とによって調節することができる。図４に示すのは、Ｍ
ＯＳＦＥＴの閾値電圧Ｖtoを、３つのボディ領域のドー
ピング濃度ＮB1、ＮB2、及びＮB3（ＮB1＜ＮB2＜及びＮ
B3）について、ゲート酸化層の厚みの関数として示した
グラフである。図に示すように、閾値電圧は、ボディ領
域のドーピング濃度が小さくなるほど、またはゲート酸
化層が薄くなるほど低くなる。図５に示すのは、オン抵
抗値の成分をゲート酸化層の厚みの関数として示したグ
ラフである。基板とエピタキシャル層の双方の抵抗値は
一定であるが、チャネルの抵抗値は、ゲート酸化層が厚
くなるにつれて大きくなる。図５に於ける４つの曲線
は、異なるゲート「オーバードライブ」（すなわち閾値
電圧Ｖtを越えるゲート電圧Ｖgs）についての曲線であ
る。予想通り、オン抵抗値は、ゲートオーバードライブ
が大きくなるにつれて、チャネル領域の侵入が増加する
結果小さくなる。チャネルに於ける抵抗は、ゲートオー
バードライブが５ボルトのときに最も低くなり、ゲート
オーバードライブが１ボルトのとき最も高くなる。デバ
イスのブレークダウン電圧が低い場合、エピタキシャル
（エピ）層の抵抗は小さくなり、全ての曲線が下向きに
シフトする。ゲートオーバードライブの値を描くことに
よって、図５では、図４に示す閾値電圧へのゲート酸化
層の厚みの及ぼす効果を排除している。図３に示す全オ
ン抵抗は、これらの要素の結果である。つまり、ゲート
酸化層が薄くなるとオン抵抗値が小さくなるのは、閾値
電圧が低くなり相互コンダクタンスが高くなった結果で
ある。
電圧）は、そのボディ領域のドーピング濃度を変えるこ
とによって調節することができる。図４に示すのは、Ｍ
ＯＳＦＥＴの閾値電圧Ｖtoを、３つのボディ領域のドー
ピング濃度ＮB1、ＮB2、及びＮB3（ＮB1＜ＮB2＜及びＮ
B3）について、ゲート酸化層の厚みの関数として示した
グラフである。図に示すように、閾値電圧は、ボディ領
域のドーピング濃度が小さくなるほど、またはゲート酸
化層が薄くなるほど低くなる。図５に示すのは、オン抵
抗値の成分をゲート酸化層の厚みの関数として示したグ
ラフである。基板とエピタキシャル層の双方の抵抗値は
一定であるが、チャネルの抵抗値は、ゲート酸化層が厚
くなるにつれて大きくなる。図５に於ける４つの曲線
は、異なるゲート「オーバードライブ」（すなわち閾値
電圧Ｖtを越えるゲート電圧Ｖgs）についての曲線であ
る。予想通り、オン抵抗値は、ゲートオーバードライブ
が大きくなるにつれて、チャネル領域の侵入が増加する
結果小さくなる。チャネルに於ける抵抗は、ゲートオー
バードライブが５ボルトのときに最も低くなり、ゲート
オーバードライブが１ボルトのとき最も高くなる。デバ
イスのブレークダウン電圧が低い場合、エピタキシャル
（エピ）層の抵抗は小さくなり、全ての曲線が下向きに
シフトする。ゲートオーバードライブの値を描くことに
よって、図５では、図４に示す閾値電圧へのゲート酸化
層の厚みの及ぼす効果を排除している。図３に示す全オ
ン抵抗は、これらの要素の結果である。つまり、ゲート
酸化層が薄くなるとオン抵抗値が小さくなるのは、閾値
電圧が低くなり相互コンダクタンスが高くなった結果で
ある。
【０００９】図６に示すのは、ゲート酸化層の３つの厚
み（ＸOX1＞ＸOX2＞及びＸOX3）についてのドレイン電
流ＩDをゲート−ソース間電圧ＶGSの関数として示した
グラフであり、また、曲線の直線部分の延長と横軸（Ｉ
D＝０）の交わる点として求められる閾値電圧Ｖt１、Ｖ
t２、及びＶt３が示されている。図に示すように、閾値
電圧は、ゲート酸化層が最も薄くなっているときに最も
低くなる。図７に示すのは、ゲート酸化層の３つの厚み
ＸOX1、ＸOX2、及びＸOX3についてのオン抵抗値をゲー
トオーバードライブの関数として示したグラフであり、
オン抵抗は、１０ボルトのゲートオーバードライブに於
けるオン抵抗に対して標準化されている。１０ボルトの
ゲートオーバードライブは、閾値電圧の変化に比較して
大きいものであり、したがって図６には、本質的にＲDS
の変化のパーセンテージが示されている。厚みＸOX3の
ゲート酸化層が、ほぼＬ字型を描いており、これは、チ
ャネルが極めて急激にオン状態に移り、デバイスがオン
状態にあるときに抵抗値が非常に一定となることを意味
している。抵抗値はチャネルとは無関係となり、ゲート
酸化層の厚みによって変化しない他の成分によって決ま
る状態になるからである。図より明らかに、ゲート酸化
層が薄くなると、閾値（図６）及び相互コンダクタンス
（図７）の双方の効果の結果として、鋭く、より望まし
いターンオン特性が得られる。従って図６及び図７に
は、それぞれ図４及び図５に説明したデータがより直接
的に示されている。
み（ＸOX1＞ＸOX2＞及びＸOX3）についてのドレイン電
流ＩDをゲート−ソース間電圧ＶGSの関数として示した
グラフであり、また、曲線の直線部分の延長と横軸（Ｉ
D＝０）の交わる点として求められる閾値電圧Ｖt１、Ｖ
t２、及びＶt３が示されている。図に示すように、閾値
電圧は、ゲート酸化層が最も薄くなっているときに最も
低くなる。図７に示すのは、ゲート酸化層の３つの厚み
ＸOX1、ＸOX2、及びＸOX3についてのオン抵抗値をゲー
トオーバードライブの関数として示したグラフであり、
オン抵抗は、１０ボルトのゲートオーバードライブに於
けるオン抵抗に対して標準化されている。１０ボルトの
ゲートオーバードライブは、閾値電圧の変化に比較して
大きいものであり、したがって図６には、本質的にＲDS
の変化のパーセンテージが示されている。厚みＸOX3の
ゲート酸化層が、ほぼＬ字型を描いており、これは、チ
ャネルが極めて急激にオン状態に移り、デバイスがオン
状態にあるときに抵抗値が非常に一定となることを意味
している。抵抗値はチャネルとは無関係となり、ゲート
酸化層の厚みによって変化しない他の成分によって決ま
る状態になるからである。図より明らかに、ゲート酸化
層が薄くなると、閾値（図６）及び相互コンダクタンス
（図７）の双方の効果の結果として、鋭く、より望まし
いターンオン特性が得られる。従って図６及び図７に
は、それぞれ図４及び図５に説明したデータがより直接
的に示されている。
【００１０】上述のように、ゲート酸化層の厚みが決ま
ると、ゲート酸化層に損傷を与えずにデバイスが耐えら
れるゲート−ソース間電圧の最大値が決まる。図８に示
すのは、この最大ゲート−ソース間電圧Ｖgs（ｍａｘ）
を、ゲート酸化層の厚み（Ｘ OX）の関数として示したグ
ラフである。ゲート酸化層が約２００Å超である場合、
最大ＶGSは、ゲート酸化層の厚み１cmあたり約８ＭＶに
等しくなる。ゲート酸化層の厚みが２００Å未満である
とき、最大ＶGSは、１cmあたり約１０〜１２ＭＶの漸近
線に近づく。この理由は、厚みが約２００Åのときは、
ゲート酸化層の伝導が、シリコンと酸化物との間のエネ
ルギー障壁を乗り越えるだけの十分な運動エネルギーを
有するキャリアによって決まり、ゲート酸化層が薄くな
ると、伝導のメカニズムは、ゲート酸化層をトンネル効
果で貫通する量子メカニズムとなり、これは漏れ電流に
いくらか類似しているためである。このことは、８ＭＶ
／ｃｍ程度の低い電界に於いて酸化層の破壊を防止する
助けとなる。それにも係わらず、８ＭＶ／ｃｍで安全率
を５０％（４ＭＶ／ｃｍ）、例えば１６ボルトを４００
Åの厚みのゲート酸化層に印加したり、１２ボルトを３
００Åの厚みのゲート酸化層に印加することは、産業界
に於いて広く受け入れられている。非常に薄い酸化層で
も、わずかに高いゲート−ソース間電圧には耐えられる
が（例えば、４ＭＶ／ｃｍ標準で、７ボルトの耐性を有
する１７５Åの厚みのゲート酸化層では、８ボルトでも
耐えられる）、ゲート酸化層を薄くすることによってオ
ン抵抗を改善する能力には明らかな限界があるという事
実は残る。
ると、ゲート酸化層に損傷を与えずにデバイスが耐えら
れるゲート−ソース間電圧の最大値が決まる。図８に示
すのは、この最大ゲート−ソース間電圧Ｖgs（ｍａｘ）
を、ゲート酸化層の厚み（Ｘ OX）の関数として示したグ
ラフである。ゲート酸化層が約２００Å超である場合、
最大ＶGSは、ゲート酸化層の厚み１cmあたり約８ＭＶに
等しくなる。ゲート酸化層の厚みが２００Å未満である
とき、最大ＶGSは、１cmあたり約１０〜１２ＭＶの漸近
線に近づく。この理由は、厚みが約２００Åのときは、
ゲート酸化層の伝導が、シリコンと酸化物との間のエネ
ルギー障壁を乗り越えるだけの十分な運動エネルギーを
有するキャリアによって決まり、ゲート酸化層が薄くな
ると、伝導のメカニズムは、ゲート酸化層をトンネル効
果で貫通する量子メカニズムとなり、これは漏れ電流に
いくらか類似しているためである。このことは、８ＭＶ
／ｃｍ程度の低い電界に於いて酸化層の破壊を防止する
助けとなる。それにも係わらず、８ＭＶ／ｃｍで安全率
を５０％（４ＭＶ／ｃｍ）、例えば１６ボルトを４００
Åの厚みのゲート酸化層に印加したり、１２ボルトを３
００Åの厚みのゲート酸化層に印加することは、産業界
に於いて広く受け入れられている。非常に薄い酸化層で
も、わずかに高いゲート−ソース間電圧には耐えられる
が（例えば、４ＭＶ／ｃｍ標準で、７ボルトの耐性を有
する１７５Åの厚みのゲート酸化層では、８ボルトでも
耐えられる）、ゲート酸化層を薄くすることによってオ
ン抵抗を改善する能力には明らかな限界があるという事
実は残る。
【００１１】この限界は図９に示されている。図９は図
５に類似しているが、各ゲート酸化層の厚みのレベルに
対して、ＶGSの上限が存在する。図に示すように、ＶGS
（ｍａｘ）は、薄いゲート酸化層（ＸOX3）の場合の方
が、厚いゲート酸化層（ＸOX1）の場合より小さい。こ
のことは図１０に別の形で示されている。図１０に示す
のは、３つのＶGSの値に於けるゲート酸化層のＶGS（ｍ
ａｘ）の最小保証値の関数としてＲDSを示したグラフで
ある。つまり、横軸は、ゲート酸化層の厚みに相当す
る。最小保証ＶGS（ｍａｘ）の１０ボルトは、ゲート酸
化層の厚み２５０Åに相当する。というのは、これより
薄いゲート酸化層は、標準の４ＭＶ／cmのもとで、１０
ボルトをサポートできないからである。各曲線は、横軸
のＶGSに相当する点から始まり、非常に直線的に上昇し
て、次に閾値効果が寄与するようになると一層急勾配に
なる。ΔＲDSは、ゲート酸化層の厚みがＶGS１０ボルト
に耐えるのに必要な最小の厚みで、１回のＶGSが４．５
ボルトであるＭＯＳＦＥＴを作動させることによって受
けるオン抵抗のペナルティを表す。これは、ＶGSが１０
ボルトになる異常状態を耐えられるように４．５ボルト
で動作することを期待されているデバイスが設計されて
いる場合に受けることになるペナルティである。低いゲ
ートバイアス、例えば２．５ボルトの場合、ＭＯＳＦＥ
Ｔのゲート酸化層の厚みが厚くなるにつれ「低い」オン
抵抗を維持することが困難になるということに注意され
たい。例えば、最大ＶGSが１２ボルトのＭＯＳＦＥＴの
場合、オン抵抗は２．５ボルトのＶGSで許容できない高
さになる。
５に類似しているが、各ゲート酸化層の厚みのレベルに
対して、ＶGSの上限が存在する。図に示すように、ＶGS
（ｍａｘ）は、薄いゲート酸化層（ＸOX3）の場合の方
が、厚いゲート酸化層（ＸOX1）の場合より小さい。こ
のことは図１０に別の形で示されている。図１０に示す
のは、３つのＶGSの値に於けるゲート酸化層のＶGS（ｍ
ａｘ）の最小保証値の関数としてＲDSを示したグラフで
ある。つまり、横軸は、ゲート酸化層の厚みに相当す
る。最小保証ＶGS（ｍａｘ）の１０ボルトは、ゲート酸
化層の厚み２５０Åに相当する。というのは、これより
薄いゲート酸化層は、標準の４ＭＶ／cmのもとで、１０
ボルトをサポートできないからである。各曲線は、横軸
のＶGSに相当する点から始まり、非常に直線的に上昇し
て、次に閾値効果が寄与するようになると一層急勾配に
なる。ΔＲDSは、ゲート酸化層の厚みがＶGS１０ボルト
に耐えるのに必要な最小の厚みで、１回のＶGSが４．５
ボルトであるＭＯＳＦＥＴを作動させることによって受
けるオン抵抗のペナルティを表す。これは、ＶGSが１０
ボルトになる異常状態を耐えられるように４．５ボルト
で動作することを期待されているデバイスが設計されて
いる場合に受けることになるペナルティである。低いゲ
ートバイアス、例えば２．５ボルトの場合、ＭＯＳＦＥ
Ｔのゲート酸化層の厚みが厚くなるにつれ「低い」オン
抵抗を維持することが困難になるということに注意され
たい。例えば、最大ＶGSが１２ボルトのＭＯＳＦＥＴの
場合、オン抵抗は２．５ボルトのＶGSで許容できない高
さになる。
【００１２】図１０に示すペナルティは、厚いゲート酸
化層が相互コンダクタンスを低減し、閾値電圧を高くす
ることから生ずる。このより高い閾値電圧は、ボディ領
域のドーピング濃度を低くしたり、或いはドーピングで
閾値電圧を調整して挑戦することができる。図１１の概
ね直線的な曲線が示すのは、閾値電圧Ｖtoが０．９ボル
トのＭＯＳＦＥＴを得るのに必要なボディ領域ドーピン
グ濃度ＮBとゲート酸化層の厚みＸOXの組み合わせであ
る。予想されるように、ゲート酸化層が厚くなるにつれ
必要なボディ領域ドーピング濃度は低くなる。右側の縦
軸が示すのは、それぞれＶtoが０．９ボルトの２つのデ
バイス上のドレイン−ソース間電圧である。これらのデ
バイスの一方は、定格ブレークダウン電圧ＢＶDSSが３
０ボルトであり、他方はＢＶDSSが１２ボルトである。
ＭＯＳＦＥＴは通常この定格ＢＶD SSよりいくらか高い
実際のブレークダウン電圧を有するように設計されてい
ることから、この３０ボルトデバイスは、３５ボルトの
ＶDSを有し、１２ボルトデバイスは１８ボルトのＶDSを
有することが示されている。各デバイスに於いて、Ｖ DS
は、ボディ領域のドーピング濃度が低くなりすぎてブレ
ークダウンが発生するまで一定である。このブレークダ
ウンは、パンチスルーのメカニズムによって発生する。
すなわちドレインの空乏領域がボディ領域をパンチスル
ーしてソースに達し、これが起きたとき、デバイスはア
バランシェへ降伏ではなく障壁低下メカニズムにより即
座に導通する。このタイプのブレークダウンは、ドレイ
ン誘導障壁低下としても知られている。探知するメカニ
ズムを「リーチスルー」と呼ぶ人もいるが、これは空乏
領域の挙動が電子領域を横断して延びるためである。こ
の用語を、ＰＩＮ（Ｐ＋、イントリンシック、Ｎ＋）ダ
イオードのアバランシェ降伏と混同しないようにされた
い。ＰＩＮダイオードのアバランシェ降伏では、ダイオ
ードのブレークダウン時に空乏領域がイントリンシック
領域に達する。
化層が相互コンダクタンスを低減し、閾値電圧を高くす
ることから生ずる。このより高い閾値電圧は、ボディ領
域のドーピング濃度を低くしたり、或いはドーピングで
閾値電圧を調整して挑戦することができる。図１１の概
ね直線的な曲線が示すのは、閾値電圧Ｖtoが０．９ボル
トのＭＯＳＦＥＴを得るのに必要なボディ領域ドーピン
グ濃度ＮBとゲート酸化層の厚みＸOXの組み合わせであ
る。予想されるように、ゲート酸化層が厚くなるにつれ
必要なボディ領域ドーピング濃度は低くなる。右側の縦
軸が示すのは、それぞれＶtoが０．９ボルトの２つのデ
バイス上のドレイン−ソース間電圧である。これらのデ
バイスの一方は、定格ブレークダウン電圧ＢＶDSSが３
０ボルトであり、他方はＢＶDSSが１２ボルトである。
ＭＯＳＦＥＴは通常この定格ＢＶD SSよりいくらか高い
実際のブレークダウン電圧を有するように設計されてい
ることから、この３０ボルトデバイスは、３５ボルトの
ＶDSを有し、１２ボルトデバイスは１８ボルトのＶDSを
有することが示されている。各デバイスに於いて、Ｖ DS
は、ボディ領域のドーピング濃度が低くなりすぎてブレ
ークダウンが発生するまで一定である。このブレークダ
ウンは、パンチスルーのメカニズムによって発生する。
すなわちドレインの空乏領域がボディ領域をパンチスル
ーしてソースに達し、これが起きたとき、デバイスはア
バランシェへ降伏ではなく障壁低下メカニズムにより即
座に導通する。このタイプのブレークダウンは、ドレイ
ン誘導障壁低下としても知られている。探知するメカニ
ズムを「リーチスルー」と呼ぶ人もいるが、これは空乏
領域の挙動が電子領域を横断して延びるためである。こ
の用語を、ＰＩＮ（Ｐ＋、イントリンシック、Ｎ＋）ダ
イオードのアバランシェ降伏と混同しないようにされた
い。ＰＩＮダイオードのアバランシェ降伏では、ダイオ
ードのブレークダウン時に空乏領域がイントリンシック
領域に達する。
【００１３】パンチスルーブレークダウンは、３０ボル
トデバイスより薄いゲート酸化層の１２ボルトデバイス
で発生する。これが起こるのは、１２ボルトデバイスに
於いてドレイン領域がより高濃度にドーピングされなけ
ればならないからであり、この高濃度ドーピングでは、
３０ボルトデバイスより低いボディ領域のドーピング濃
度で、空乏領域がチャネル領域により早く達することを
意味している。したがって、パンチスルーにより、閾値
電圧の低いデバイスを作るのに用いられる酸化層の最大
厚みに上限が生ずる。例えば、閾値電圧が０．９ボルト
で２０または３０ボルト定格のゲートを有するＭＯＳＦ
ＥＴを作るのは困難である。なぜならこのようなデバイ
スは、そのエピタキシャル層をアバランシェ降伏電圧が
高くなり得ても（例えば３５ボルト）、このドレインの
ブレークダウン電圧を非常に低く（例えば１〜２ボル
ト）になるように低濃度のチャネルドーピングをしなけ
ればならないからである。
トデバイスより薄いゲート酸化層の１２ボルトデバイス
で発生する。これが起こるのは、１２ボルトデバイスに
於いてドレイン領域がより高濃度にドーピングされなけ
ればならないからであり、この高濃度ドーピングでは、
３０ボルトデバイスより低いボディ領域のドーピング濃
度で、空乏領域がチャネル領域により早く達することを
意味している。したがって、パンチスルーにより、閾値
電圧の低いデバイスを作るのに用いられる酸化層の最大
厚みに上限が生ずる。例えば、閾値電圧が０．９ボルト
で２０または３０ボルト定格のゲートを有するＭＯＳＦ
ＥＴを作るのは困難である。なぜならこのようなデバイ
スは、そのエピタキシャル層をアバランシェ降伏電圧が
高くなり得ても（例えば３５ボルト）、このドレインの
ブレークダウン電圧を非常に低く（例えば１〜２ボル
ト）になるように低濃度のチャネルドーピングをしなけ
ればならないからである。
【００１４】
【発明が解決しようとする課題】従って、本発明の目的
は、上記の閾値電圧の低いデバイスにおけるパンチスル
ーブレークダウンの問題を克服する、ソース−ゲート間
に電圧クランプを接続したＭＯＳＦＥＴを提供すること
である。
は、上記の閾値電圧の低いデバイスにおけるパンチスル
ーブレークダウンの問題を克服する、ソース−ゲート間
に電圧クランプを接続したＭＯＳＦＥＴを提供すること
である。
【００１５】
【課題を解決するための手段】上記の電圧クランプを接
続したＭＯＳＦＥＴでは、電圧クランプとして、好まし
くはＭＯＳＦＥＴのソース−ゲート間に１または２以上
のダイオードを接続する。通常の動作状態では、このダ
イオードは非伝導性であって、開回路をなす。しかし、
ゲート−ソース電圧が所定のレベルを超えると、ダイオ
ードはブレークダウンし（つまり順方向に電流が流れる
ようになり）、これによってゲート電圧が所定の最大レ
ベルにクランプされることになる。
続したＭＯＳＦＥＴでは、電圧クランプとして、好まし
くはＭＯＳＦＥＴのソース−ゲート間に１または２以上
のダイオードを接続する。通常の動作状態では、このダ
イオードは非伝導性であって、開回路をなす。しかし、
ゲート−ソース電圧が所定のレベルを超えると、ダイオ
ードはブレークダウンし（つまり順方向に電流が流れる
ようになり）、これによってゲート電圧が所定の最大レ
ベルにクランプされることになる。
【００１６】本発明による種々の実施例が可能である。
例えば、ゲートとソースとの間に一定のダイオードをア
ノード−アノード直列に接続して、正負両方向の電圧ス
パイクに対してゲート酸化層を防御することができる。
ＭＯＳＦＥＴセルのゲートとゲート端子、つまりパワー
ＭＯＳＦＥＴのパッドとの間に抵抗を接続して、ブレー
クダウン状態になったときにダイオードを通して流れる
電流を制限することもできる。さらに、複数のダイオー
ド（例えばアノード−アノード接続された２対のダイオ
ード）を、ゲートとソースパッドとの間に第２電圧クラ
ンプとして接続し、第１のダイオード対を防護すること
もできる。
例えば、ゲートとソースとの間に一定のダイオードをア
ノード−アノード直列に接続して、正負両方向の電圧ス
パイクに対してゲート酸化層を防御することができる。
ＭＯＳＦＥＴセルのゲートとゲート端子、つまりパワー
ＭＯＳＦＥＴのパッドとの間に抵抗を接続して、ブレー
クダウン状態になったときにダイオードを通して流れる
電流を制限することもできる。さらに、複数のダイオー
ド（例えばアノード−アノード接続された２対のダイオ
ード）を、ゲートとソースパッドとの間に第２電圧クラ
ンプとして接続し、第１のダイオード対を防護すること
もできる。
【００１７】この複数のダイオードは、好ましくはＭＯ
ＳＦＥＴと一体に形成されるが、ダイオードが別の素子
として設けられてもよく、この場合好ましくは１つのパ
ッケージ内に納めて、標遊インダクタンスが制限される
ようにする。これらのダイオードは、シリコン上のポリ
シリコン内、またはシリコンそれ自体の中に形成され
る。
ＳＦＥＴと一体に形成されるが、ダイオードが別の素子
として設けられてもよく、この場合好ましくは１つのパ
ッケージ内に納めて、標遊インダクタンスが制限される
ようにする。これらのダイオードは、シリコン上のポリ
シリコン内、またはシリコンそれ自体の中に形成され
る。
【００１８】
【発明の実施の形態】図１２〜図１５示すのは、本発明
の原理を適用し得るいくつかの形態のＭＯＳＦＥＴであ
る。それぞれは１つのＭＯＳＦＥＴセルの断面図であ
る。このセルは、実際のパワーＭＯＳＦＥＴでは多数並
置されていることは理解されよう。
の原理を適用し得るいくつかの形態のＭＯＳＦＥＴであ
る。それぞれは１つのＭＯＳＦＥＴセルの断面図であ
る。このセルは、実際のパワーＭＯＳＦＥＴでは多数並
置されていることは理解されよう。
【００１９】図１２に示すのは、Ｎ＋基板７０４の上に
堆積したＮ−エピタキシャル（エピ）層７０２に形成さ
れたトレンチゲート型ＭＯＳＦＥＴ７００である。この
Ｎ＋基板は、デバイスのドレインとして機能する。ＭＯ
ＳＦＥＴ７００は、トレンチ型ゲート７０６、ゲート酸
化層７０７、Ｎ−型ソース領域７０８、Ｐ−ボディ領域
７１０、及び中央の深いＰ＋拡散領域７１２を有してお
り、この深いＰ＋拡散領域は、Ｂｕｌｕｃｅａ等に付与
された米国特許第５，４１０，１７０号に記載のように
ゲート酸化層７０７が強い電界で損傷するのを防ぐため
のものである。金属層７１４は、シリコンの表面にソー
ス−ボディコンタクトを形成し、ドレインコンタクト
（図示せず）は、Ｎ＋基板７０８の反対側の表面上に配
置されている。
堆積したＮ−エピタキシャル（エピ）層７０２に形成さ
れたトレンチゲート型ＭＯＳＦＥＴ７００である。この
Ｎ＋基板は、デバイスのドレインとして機能する。ＭＯ
ＳＦＥＴ７００は、トレンチ型ゲート７０６、ゲート酸
化層７０７、Ｎ−型ソース領域７０８、Ｐ−ボディ領域
７１０、及び中央の深いＰ＋拡散領域７１２を有してお
り、この深いＰ＋拡散領域は、Ｂｕｌｕｃｅａ等に付与
された米国特許第５，４１０，１７０号に記載のように
ゲート酸化層７０７が強い電界で損傷するのを防ぐため
のものである。金属層７１４は、シリコンの表面にソー
ス−ボディコンタクトを形成し、ドレインコンタクト
（図示せず）は、Ｎ＋基板７０８の反対側の表面上に配
置されている。
【００２０】図１３に示すのは、バーチカルプレナー二
重拡散チャネルＭＯＳＦＥＴ（ＤＭＯＳ）７２０であっ
て、これはシリコンの表面上に形成されたゲート７２
２，ゲート酸化層７２４、Ｎ＋ソース領域７２６、及び
Ｐ−ボディ領域７２８を有している。ソース−ボディコ
ンタクトは、金属層７３０により形成されている。
重拡散チャネルＭＯＳＦＥＴ（ＤＭＯＳ）７２０であっ
て、これはシリコンの表面上に形成されたゲート７２
２，ゲート酸化層７２４、Ｎ＋ソース領域７２６、及び
Ｐ−ボディ領域７２８を有している。ソース−ボディコ
ンタクトは、金属層７３０により形成されている。
【００２１】図１４に示すのは、Ｐ＋基板７４４上のＰ
−エピ層７４２に形成されたラテラル低濃度ドープドド
レイン（ＬＬＤ）ＭＯＳＦＥＴ７４０である。ＭＯＳＦ
ＥＴ７４０は、ゲート７４６、ゲート酸化層７４８、Ｎ
＋ソース領域７５０、及びＮ＋ドレイン領域７５２を有
している。低濃度にドーピングされたＮ−領域７５４に
より、ドレイン領域７５２近傍の電界が弱くなる。金属
層７５６は、Ｎ＋ソース７５０及びＰ−ボディ領域７４
２に接触しており、金属層７５８はドレイン領域７５２
に接触している。これらの金属層は、全てのデバイスセ
ルを接続するようなパターン、或いはドレインとドレイ
ン、ソースとソース、及びゲートとゲートの平行な縞形
状パターンに配置されている。
−エピ層７４２に形成されたラテラル低濃度ドープドド
レイン（ＬＬＤ）ＭＯＳＦＥＴ７４０である。ＭＯＳＦ
ＥＴ７４０は、ゲート７４６、ゲート酸化層７４８、Ｎ
＋ソース領域７５０、及びＮ＋ドレイン領域７５２を有
している。低濃度にドーピングされたＮ−領域７５４に
より、ドレイン領域７５２近傍の電界が弱くなる。金属
層７５６は、Ｎ＋ソース７５０及びＰ−ボディ領域７４
２に接触しており、金属層７５８はドレイン領域７５２
に接触している。これらの金属層は、全てのデバイスセ
ルを接続するようなパターン、或いはドレインとドレイ
ン、ソースとソース、及びゲートとゲートの平行な縞形
状パターンに配置されている。
【００２２】図１３に示すのは、Ｐ基板７４４上のＮ−
エピ層７７０に形成されたドレインが囲まれたラテラル
ＤＭＯＳ７６０である。ＤＭＯＳ７６０は、ゲート７６
２、ゲート酸化層７６４、Ｎ＋ソース領域７６６、及び
Ｐ−ボディ領域７６８を有する。このドレインはＮ−エ
ピ層７７０によって形成され、Ｐ＋シンカー７７６によ
り外囲されている。このＰ＋シンカーはエピ層を通して
下向きに延在しＰ＋基板７４４に達しており、ドレイン
を隔離している。金属層７７２はソース−ボディコンタ
クトを形成しており、ドレイン７７０は金属層７７４が
接触している。
エピ層７７０に形成されたドレインが囲まれたラテラル
ＤＭＯＳ７６０である。ＤＭＯＳ７６０は、ゲート７６
２、ゲート酸化層７６４、Ｎ＋ソース領域７６６、及び
Ｐ−ボディ領域７６８を有する。このドレインはＮ−エ
ピ層７７０によって形成され、Ｐ＋シンカー７７６によ
り外囲されている。このＰ＋シンカーはエピ層を通して
下向きに延在しＰ＋基板７４４に達しており、ドレイン
を隔離している。金属層７７２はソース−ボディコンタ
クトを形成しており、ドレイン７７０は金属層７７４が
接触している。
【００２３】図１２〜図１５は発明の実施形態を限定す
ることを意図したものではない。図１２〜図１５に示し
たものに加えて種々の実施例に本発明の原理が適用可能
であることは以下の議論から理解されよう。例えば、図
１３または図１５のデバイスに於いて、ポリシリコンゲ
ートの二重拡散チャネルがカバーしていない部分の下に
厚いフィールド酸化層が配置された実施例にも本発明は
適用可能である。
ることを意図したものではない。図１２〜図１５に示し
たものに加えて種々の実施例に本発明の原理が適用可能
であることは以下の議論から理解されよう。例えば、図
１３または図１５のデバイスに於いて、ポリシリコンゲ
ートの二重拡散チャネルがカバーしていない部分の下に
厚いフィールド酸化層が配置された実施例にも本発明は
適用可能である。
【００２４】図１６に示すのは、本発明によるＭＯＳＦ
ＥＴ８００の概略的な回路図である。このＭＯＳＦＥＴ
には、ソース端子Ｓ、ドレイン端子Ｄ、及びゲート端子
Ｇが含まれている。これらの端子は、パッドまたはデバ
イスの内部に接続をなすための他の手段を表しており、
これらはＭＯＳＦＥＴ内部の実際の構成要素（ソース
Ｓ′、ゲートＧ′、ドレインＤ′）から区別できるもの
である。したがって、ゲート端子Ｓとソース端子Ｓとの
間の電圧をＶGSとして表すものとすると、ＭＯＳＦＥＴ
内部のゲートＧ′とソースＳ′との間の電圧はＶGS′と
して表される。図に示すように、ＭＯＳＦＥＴ８００の
ソースＳ′とボディ領域Ｂ′は短絡されているが、全て
の実施例に於いてこのような形態にする必要はない。Ｍ
ＯＳＦＥＴ８００はＮチャネルＭＯＳＦＥＴとして示さ
れているが、本発明の原理はＰチャネルＭＯＳＦＥＴに
も同様に適用可能である。
ＥＴ８００の概略的な回路図である。このＭＯＳＦＥＴ
には、ソース端子Ｓ、ドレイン端子Ｄ、及びゲート端子
Ｇが含まれている。これらの端子は、パッドまたはデバ
イスの内部に接続をなすための他の手段を表しており、
これらはＭＯＳＦＥＴ内部の実際の構成要素（ソース
Ｓ′、ゲートＧ′、ドレインＤ′）から区別できるもの
である。したがって、ゲート端子Ｓとソース端子Ｓとの
間の電圧をＶGSとして表すものとすると、ＭＯＳＦＥＴ
内部のゲートＧ′とソースＳ′との間の電圧はＶGS′と
して表される。図に示すように、ＭＯＳＦＥＴ８００の
ソースＳ′とボディ領域Ｂ′は短絡されているが、全て
の実施例に於いてこのような形態にする必要はない。Ｍ
ＯＳＦＥＴ８００はＮチャネルＭＯＳＦＥＴとして示さ
れているが、本発明の原理はＰチャネルＭＯＳＦＥＴに
も同様に適用可能である。
【００２５】ソースＳ′とゲートＧ′との間にダイオー
ドＤ１とＤ２とが直列に接続されている。これらのダイ
オードは電圧クランプＶclamp1として機能する。図に示
すように、ダイオードＤ１及びＤ２は、背中合わせに
（すなわちアノード−アノード接続で）接続されてお
り、通常の動作状態では、ダイオードＤ１及びＤ２が、
ソースＳ′とゲートＧ′との間の開回路となっている。
但し、ある程度の逆バイアスダイオードに於ける結合部
の漏れ電流は存在する。ダイオードの第２のグループ、
Ｄ３、Ｄ４、Ｄ５、及びＤ６は、ソース端子Ｓとゲート
端子Ｇとの間に背中合わせの対の形態で接続されてお
り、またこのダイオードのグループは第２電圧クランプ
Ｖclamp2を形成している。背中合わせの形態は、アノー
ドを共有する形態が開かれているが、カソードを共有す
る形態でも実現可能である。さらに、直列に接続された
ダイオードＤ３〜Ｄ６のスタックは、例えばダイオード
対Ｄ７及びＤ８、Ｄ９及びＤ１０とを追加することによ
り、端子Ｓ及びＧに於いて所望のブレークダウン電圧が
得られるまでダイオードの数を増やすことができる。限
流抵抗器Ｒ１は、ゲート端子ＧとゲートＧ′との間、及
びダイオードＤ１とＤ３のカソード間に接続されてい
る。
ドＤ１とＤ２とが直列に接続されている。これらのダイ
オードは電圧クランプＶclamp1として機能する。図に示
すように、ダイオードＤ１及びＤ２は、背中合わせに
（すなわちアノード−アノード接続で）接続されてお
り、通常の動作状態では、ダイオードＤ１及びＤ２が、
ソースＳ′とゲートＧ′との間の開回路となっている。
但し、ある程度の逆バイアスダイオードに於ける結合部
の漏れ電流は存在する。ダイオードの第２のグループ、
Ｄ３、Ｄ４、Ｄ５、及びＤ６は、ソース端子Ｓとゲート
端子Ｇとの間に背中合わせの対の形態で接続されてお
り、またこのダイオードのグループは第２電圧クランプ
Ｖclamp2を形成している。背中合わせの形態は、アノー
ドを共有する形態が開かれているが、カソードを共有す
る形態でも実現可能である。さらに、直列に接続された
ダイオードＤ３〜Ｄ６のスタックは、例えばダイオード
対Ｄ７及びＤ８、Ｄ９及びＤ１０とを追加することによ
り、端子Ｓ及びＧに於いて所望のブレークダウン電圧が
得られるまでダイオードの数を増やすことができる。限
流抵抗器Ｒ１は、ゲート端子ＧとゲートＧ′との間、及
びダイオードＤ１とＤ３のカソード間に接続されてい
る。
【００２６】ダイオードＤ１〜Ｄ６は背中合わせの対の
形態で接続されていることから、通常の動作状態に於い
てこれらのダイオードは、ソース及びゲート端子Ｓ及び
Ｇの間、またＭＯＳＦＥＴ８００のソースＳ′とゲート
Ｇ′との間の開回路をなす。しかし、ＶGS＝ＶGS′なる
条件では、ダイオードＤ１〜Ｄ６は、ＭＯＳＦＥＴ８０
０内部のゲート酸化層８０２の防護をなすような電圧で
ブレークダウンするような規模にすることができる。例
えば、ＶGS＝ＶGS′が正の方向に高すぎる電圧となる場
合には、ダイオードＤ１がブレークダウンし、ダイオー
ドＤ１のブレークダウン電圧とダイオードＤ２の両端で
の順方向の電圧降下（後者は通常約０．７ボルト）の和
に等しい許容できるレベルに電圧ＶGS′をクランプす
る。次にゲート端子Ｇからソース端子Ｓに電流が流れ、
この電流は抵抗器Ｒ１によって制限される。抵抗器Ｒ１
は、線形抵抗器、非線形抵抗器、または飽和抵抗器（例
えばＭＯＳＦＥＴやＪＦＥＴ）であり得るが、いずれの
場合にも、この抵抗器は電圧クランプＶclamp1が通電し
たとき、ダイオードＤ１及びＤ２を通って流れる電流の
大きさを許容されるレベルに制限する。ダイオードＤ１
及びＤ２が非常に大きく、低いインピーダンスを有する
場合には、抵抗器Ｒ１を非常に小さなものとしたり、実
際にゼロに近くすることができる。このような場合に
は、ダイオードＤ１及びＤ２を流れる電流は、ゲート
Ｇ′へのバイアスをかけるのに用いられるゲート駆動回
路のインピーダンスにより制限される。
形態で接続されていることから、通常の動作状態に於い
てこれらのダイオードは、ソース及びゲート端子Ｓ及び
Ｇの間、またＭＯＳＦＥＴ８００のソースＳ′とゲート
Ｇ′との間の開回路をなす。しかし、ＶGS＝ＶGS′なる
条件では、ダイオードＤ１〜Ｄ６は、ＭＯＳＦＥＴ８０
０内部のゲート酸化層８０２の防護をなすような電圧で
ブレークダウンするような規模にすることができる。例
えば、ＶGS＝ＶGS′が正の方向に高すぎる電圧となる場
合には、ダイオードＤ１がブレークダウンし、ダイオー
ドＤ１のブレークダウン電圧とダイオードＤ２の両端で
の順方向の電圧降下（後者は通常約０．７ボルト）の和
に等しい許容できるレベルに電圧ＶGS′をクランプす
る。次にゲート端子Ｇからソース端子Ｓに電流が流れ、
この電流は抵抗器Ｒ１によって制限される。抵抗器Ｒ１
は、線形抵抗器、非線形抵抗器、または飽和抵抗器（例
えばＭＯＳＦＥＴやＪＦＥＴ）であり得るが、いずれの
場合にも、この抵抗器は電圧クランプＶclamp1が通電し
たとき、ダイオードＤ１及びＤ２を通って流れる電流の
大きさを許容されるレベルに制限する。ダイオードＤ１
及びＤ２が非常に大きく、低いインピーダンスを有する
場合には、抵抗器Ｒ１を非常に小さなものとしたり、実
際にゼロに近くすることができる。このような場合に
は、ダイオードＤ１及びＤ２を流れる電流は、ゲート
Ｇ′へのバイアスをかけるのに用いられるゲート駆動回
路のインピーダンスにより制限される。
【００２７】逆にＶGS＝ＶGS´が負の方向に高くなりす
ぎた場合には、ダイオードＶ2がブレークダウンし、Ｖ
GS´をダイオードＶ2のブレークダウン電圧とダイオー
ドＤ１の順方向電圧降下の和に等しい許容できるレベル
にクランプする。負の方向にふれる危険がない場合に
は、ダイオードＤ２を省略することができる。ダイオー
ドＤ２は、多くの場合デバイスを汎用ＭＯＳＦＥＴとす
るために設けられる。
ぎた場合には、ダイオードＶ2がブレークダウンし、Ｖ
GS´をダイオードＶ2のブレークダウン電圧とダイオー
ドＤ１の順方向電圧降下の和に等しい許容できるレベル
にクランプする。負の方向にふれる危険がない場合に
は、ダイオードＤ２を省略することができる。ダイオー
ドＤ２は、多くの場合デバイスを汎用ＭＯＳＦＥＴとす
るために設けられる。
【００２８】所望に応じて設けられる第２電圧クランプ
Ｖclamp2は、ＭＯＳＦＥＴ８００の第２のレベルの防護
を提供する。クランプＶclamp2は、ソース端子Ｓとゲー
ト端子Ｇとの間の電圧に上限を設定する。ダイオードＤ
１〜Ｄ６が同一である場合は、例えば、クランプＶ
clamp2がＶclamp1のブレークダウン電圧の二倍高い電圧
でブレークダウンする。クランプＶclamp2はまた、抵抗
器Ｒ１の両端の電圧に上限を設定する。これによってダ
イオードＤ１及びＤ２を通って最大電流密度が制御及び
予測可能となる。電圧が十分に高くなった場合には、Ｖ
clamp2が破壊され得るが少なくともＭＯＳＦＥＴ８００
は防護される。第２電圧クランプが設けられていない場
合には、ゲート酸化層の両端の電圧が高くなりすぎて破
壊してしまう可能性がある。この破壊が生じる原因は主
として、加熱の結果及びそれ自身の直列抵抗のために電
圧クランプＶclamp1の両端の電圧降下が高くなるまで最
大端子電圧が高くなってしまうからである。通常の動作
条件では、電圧クランプＶclam p1の直列抵抗が抵抗器Ｒ
１の値と比較として小さいものであるべきである。
Ｖclamp2は、ＭＯＳＦＥＴ８００の第２のレベルの防護
を提供する。クランプＶclamp2は、ソース端子Ｓとゲー
ト端子Ｇとの間の電圧に上限を設定する。ダイオードＤ
１〜Ｄ６が同一である場合は、例えば、クランプＶ
clamp2がＶclamp1のブレークダウン電圧の二倍高い電圧
でブレークダウンする。クランプＶclamp2はまた、抵抗
器Ｒ１の両端の電圧に上限を設定する。これによってダ
イオードＤ１及びＤ２を通って最大電流密度が制御及び
予測可能となる。電圧が十分に高くなった場合には、Ｖ
clamp2が破壊され得るが少なくともＭＯＳＦＥＴ８００
は防護される。第２電圧クランプが設けられていない場
合には、ゲート酸化層の両端の電圧が高くなりすぎて破
壊してしまう可能性がある。この破壊が生じる原因は主
として、加熱の結果及びそれ自身の直列抵抗のために電
圧クランプＶclamp1の両端の電圧降下が高くなるまで最
大端子電圧が高くなってしまうからである。通常の動作
条件では、電圧クランプＶclam p1の直列抵抗が抵抗器Ｒ
１の値と比較として小さいものであるべきである。
【００２９】この電圧クランプは、電圧のぶれに対する
耐性を著しく高めると共に、静電放電（ＥＳＤ）パルス
対しての防護も与える。ＥＳＤパルスは、非常に高い電
圧を与えるがその持続時間は非常に短い。ＥＳＤパルス
が余り問題にならない場合には、ダイオードＤ１及びＤ
２を比較的小型に形成することができる。他のタイプの
異常、例えば電圧チャージャによって発生する異常は、
より長い持続時間の電圧を与えるものであり、ダイオー
ドＤ１〜Ｄ６は、これらの状況に対する耐性を与えるた
めより強いものでなければならず、理想的には無限に長
い定常状態を保つようにしなければならない。
耐性を著しく高めると共に、静電放電（ＥＳＤ）パルス
対しての防護も与える。ＥＳＤパルスは、非常に高い電
圧を与えるがその持続時間は非常に短い。ＥＳＤパルス
が余り問題にならない場合には、ダイオードＤ１及びＤ
２を比較的小型に形成することができる。他のタイプの
異常、例えば電圧チャージャによって発生する異常は、
より長い持続時間の電圧を与えるものであり、ダイオー
ドＤ１〜Ｄ６は、これらの状況に対する耐性を与えるた
めより強いものでなければならず、理想的には無限に長
い定常状態を保つようにしなければならない。
【００３０】図１７は、ダイオードＤ１及びＤ２の順方
向及び逆方向電流−電圧特性を示すグラフである。逆バ
イアスブレークダウン（ＢＶD1）は、例えば約７ボルト
であり、順方向電圧降下（Ｖf）は、通常０．６〜０．
７ボルトである。図１８に示すようにこれらの電圧は、
背中合わせに接続されたダイオードＤ１及びＤ２の対の
電流−電圧特性に達するまで合計される。同様に図１８
に示すようにクランプＶclamp2の電流−電圧特性は、ダ
イオードＤ３及びＤ５の逆方向ブレークダウン電圧と、
ダイオードＤ２及びＤ６の両端の順方向電圧降下の和で
ある。
向及び逆方向電流−電圧特性を示すグラフである。逆バ
イアスブレークダウン（ＢＶD1）は、例えば約７ボルト
であり、順方向電圧降下（Ｖf）は、通常０．６〜０．
７ボルトである。図１８に示すようにこれらの電圧は、
背中合わせに接続されたダイオードＤ１及びＤ２の対の
電流−電圧特性に達するまで合計される。同様に図１８
に示すようにクランプＶclamp2の電流−電圧特性は、ダ
イオードＤ３及びＤ５の逆方向ブレークダウン電圧と、
ダイオードＤ２及びＤ６の両端の順方向電圧降下の和で
ある。
【００３１】図１９に示すのは、クランプＶclamp1がブ
レークダウンし、その後そのブレークダウン電圧を維持
するようになる電圧に達するまでのＶGS ´をＶGS、ＶGS
´=ＶGSの関数として示したグラフである。この電圧で
は、第２クランプＶclamp2がブレークダウンする。電圧
クランプＶclamp2を流れる電流が過剰なレベルに達する
まで高くならないという条件の下で電圧Ｖclamp2の両端
の電圧は、抵抗器Ｒ１を流れる電流と同様に一定に維持
される。
レークダウンし、その後そのブレークダウン電圧を維持
するようになる電圧に達するまでのＶGS ´をＶGS、ＶGS
´=ＶGSの関数として示したグラフである。この電圧で
は、第２クランプＶclamp2がブレークダウンする。電圧
クランプＶclamp2を流れる電流が過剰なレベルに達する
まで高くならないという条件の下で電圧Ｖclamp2の両端
の電圧は、抵抗器Ｒ１を流れる電流と同様に一定に維持
される。
【００３２】図２０はクランプ回路網を流れる電流をＶ
GSの関数として示したグラフである。リチウムイオン電
池の通常の動作範囲（２．５ボルト〜４．２ボルト）が
示されている。このブレークダウン電圧Ｖclamp1は、７
ボルトで設定されており、これに達すると電流は１／
（Ｒ１の値）の傾きで、２０ボルトのＶclamp2ブレーク
ダウン電圧に達するまで上昇する。従って、通常の動作
範囲は、Ｖclamp1のブレークダウン電圧より低く、ブレ
ークダウン電圧Ｖclamp1は、ゲート酸化層の最大安全動
作電圧と同じかわずかに低いレベルに設定される（厚い
酸化層の場合は４ＭＶ／ｃｍで、薄い酸化層の場合は恐
らく５〜６ＭＶ／ｃｍである）。従って図２０に示す回
路は、７または８ボルトのゲート酸化層用に設計される
得る。ＶGSを最大１２ボルトとすると容易に取り扱うこ
とができ（最大２０ボルト）、またこれはそれを越える
とデバイスが異常状態に陥るデバイスの安全動作範囲を
構成する。
GSの関数として示したグラフである。リチウムイオン電
池の通常の動作範囲（２．５ボルト〜４．２ボルト）が
示されている。このブレークダウン電圧Ｖclamp1は、７
ボルトで設定されており、これに達すると電流は１／
（Ｒ１の値）の傾きで、２０ボルトのＶclamp2ブレーク
ダウン電圧に達するまで上昇する。従って、通常の動作
範囲は、Ｖclamp1のブレークダウン電圧より低く、ブレ
ークダウン電圧Ｖclamp1は、ゲート酸化層の最大安全動
作電圧と同じかわずかに低いレベルに設定される（厚い
酸化層の場合は４ＭＶ／ｃｍで、薄い酸化層の場合は恐
らく５〜６ＭＶ／ｃｍである）。従って図２０に示す回
路は、７または８ボルトのゲート酸化層用に設計される
得る。ＶGSを最大１２ボルトとすると容易に取り扱うこ
とができ（最大２０ボルト）、またこれはそれを越える
とデバイスが異常状態に陥るデバイスの安全動作範囲を
構成する。
【００３３】図２１に示すのは、ゲート電流ＩG（即ちゲ
ート端子Ｇとソース端子Ｓとの間の電流）をＶGSの関数
として示した対数グラフである。段階１では、Ｖを流れ
る抵抗器Ｒ１によって制限されている漏れ電流が存在す
る。ＶGSが継続的に上昇した場合、最終的にＶclamp1は
ブレークダウンし、ＩGはより早い速度で上昇する。電
流の上昇速度は、段階２で概ね正常状態になり、これは
Ｖclamp2がブレークダウンするまで継続する。このブレ
ークダウンが生じた時点で、ＩGは急激に上昇する。電
圧クランプに於いて大きすぎる電流が流れると、ダイオ
ードＤ３〜Ｄ６のいずれかが損傷を受けるが、抵抗器Ｒ
Ｉが、同様の条件下でダイオードＤ１及びＤ２を保護す
るのを助けている。電圧クランプＶclamp2が、限定され
たエネルギーしか有していない過渡状態に晒されている
場合（つまり電流が制限されたＤＣ状態にある場合）に
は、電圧クランプＶclamp1及びＶclamp2の双方が無期限
に生き残るがこの状態では、抵抗器Ｒ１が電圧クランプ
Ｖclamp1に過剰な電流が流れのを防いでいるという条件
のもとで電圧クランプＶclamp1がブレークダウンする。
ート端子Ｇとソース端子Ｓとの間の電流）をＶGSの関数
として示した対数グラフである。段階１では、Ｖを流れ
る抵抗器Ｒ１によって制限されている漏れ電流が存在す
る。ＶGSが継続的に上昇した場合、最終的にＶclamp1は
ブレークダウンし、ＩGはより早い速度で上昇する。電
流の上昇速度は、段階２で概ね正常状態になり、これは
Ｖclamp2がブレークダウンするまで継続する。このブレ
ークダウンが生じた時点で、ＩGは急激に上昇する。電
圧クランプに於いて大きすぎる電流が流れると、ダイオ
ードＤ３〜Ｄ６のいずれかが損傷を受けるが、抵抗器Ｒ
Ｉが、同様の条件下でダイオードＤ１及びＤ２を保護す
るのを助けている。電圧クランプＶclamp2が、限定され
たエネルギーしか有していない過渡状態に晒されている
場合（つまり電流が制限されたＤＣ状態にある場合）に
は、電圧クランプＶclamp1及びＶclamp2の双方が無期限
に生き残るがこの状態では、抵抗器Ｒ１が電圧クランプ
Ｖclamp1に過剰な電流が流れのを防いでいるという条件
のもとで電圧クランプＶclamp1がブレークダウンする。
【００３４】本発明によるＭＯＳＦＥＴを用いる回路
は、図２２に示されている。ドレインを共通に背中合わ
せに接続されているＭＯＳＦＥＴ Ｍ１及びＭ２を備え
たスイッチ１１００は、電池Ｂを制御するのに用いられ
る。この電池は、リチウムイオン電池であり得る。端子
１１０２及び１１０４は、（図に示すように）電源駆動
デバイス、或いはバッテリチャージャ１１０６に接続さ
れる。第１電圧クランプＶC1は、ＭＯＳＦＥＴ Ｍ１の
ソースとゲートとの間に接続され、第２電圧クランプＶ
C2はＭＯＳＦＥＴ Ｍ２のソースとゲートとの間に接続
される。ＭＯＳＦＥＴ Ｍ１及びＭ２のゲートは、それ
ぞれゲートバッファ１１０８及び１１１０によって制御
される。これらのゲートバッファは、ゲート駆動電圧を
供給する。バッテリチャージャ１１０６が接続された状
態でＭＯＳＦＥＴ Ｍ２がターンオンされる。これは、
バッファ１１１０がＶCC＝ＶchargerをＭＯＳＦＥＴ
Ｍ２のゲートに供給することを意味している。バッテリ
チャージャ１１０６がＭＯＳＦＥＴ Ｍ２のゲート酸化
層の両端に最大許容電圧より大きい電圧Ｖchargerを供
給することから、電圧クランプＶC2は、ＭＯＳＦＥＴ
Ｍ２のゲート酸化層を、ＶCC＝Ｖchargerが安全なレベ
ルに達するまで損傷から防護する。
は、図２２に示されている。ドレインを共通に背中合わ
せに接続されているＭＯＳＦＥＴ Ｍ１及びＭ２を備え
たスイッチ１１００は、電池Ｂを制御するのに用いられ
る。この電池は、リチウムイオン電池であり得る。端子
１１０２及び１１０４は、（図に示すように）電源駆動
デバイス、或いはバッテリチャージャ１１０６に接続さ
れる。第１電圧クランプＶC1は、ＭＯＳＦＥＴ Ｍ１の
ソースとゲートとの間に接続され、第２電圧クランプＶ
C2はＭＯＳＦＥＴ Ｍ２のソースとゲートとの間に接続
される。ＭＯＳＦＥＴ Ｍ１及びＭ２のゲートは、それ
ぞれゲートバッファ１１０８及び１１１０によって制御
される。これらのゲートバッファは、ゲート駆動電圧を
供給する。バッテリチャージャ１１０６が接続された状
態でＭＯＳＦＥＴ Ｍ２がターンオンされる。これは、
バッファ１１１０がＶCC＝ＶchargerをＭＯＳＦＥＴ
Ｍ２のゲートに供給することを意味している。バッテリ
チャージャ１１０６がＭＯＳＦＥＴ Ｍ２のゲート酸化
層の両端に最大許容電圧より大きい電圧Ｖchargerを供
給することから、電圧クランプＶC2は、ＭＯＳＦＥＴ
Ｍ２のゲート酸化層を、ＶCC＝Ｖchargerが安全なレベ
ルに達するまで損傷から防護する。
【００３５】図２３は、バッテリチャージャ１１０６が
時間ｔ1にオン状態になったとき、図２２の回路の挙動
を示すグラフである。この時間ｔ1は、例えばこのバッ
テリチャージャがバッテリに接続されたとき、或いはバ
ッテリチャージャがＡＣのコンセントにプラグをさされ
た時である。Ｖchargerは、７〜１０ボルトまでリング
アップ（ring up）し、最終的にリチウムイオン電池用
の約４．２ボルトの充電用電圧まで下がる。この間にク
ランプＶC2がブレークダウンし、ＭＯＳＦＥＴＭ２のゲ
ート酸化層の両端の電圧を制限する。クランプＶC2がブ
レークダウンすると、ＭＯＳＦＥＴ Ｍ２の総数及びゲ
ート端子間に電流ＩG2が流れる。この電流によって表さ
れる電力損失は、わずかであり、その原因はバッテリチ
ャージャ１１０６にある。従って、効率の損失は、問題
にならない。
時間ｔ1にオン状態になったとき、図２２の回路の挙動
を示すグラフである。この時間ｔ1は、例えばこのバッ
テリチャージャがバッテリに接続されたとき、或いはバ
ッテリチャージャがＡＣのコンセントにプラグをさされ
た時である。Ｖchargerは、７〜１０ボルトまでリング
アップ（ring up）し、最終的にリチウムイオン電池用
の約４．２ボルトの充電用電圧まで下がる。この間にク
ランプＶC2がブレークダウンし、ＭＯＳＦＥＴＭ２のゲ
ート酸化層の両端の電圧を制限する。クランプＶC2がブ
レークダウンすると、ＭＯＳＦＥＴ Ｍ２の総数及びゲ
ート端子間に電流ＩG2が流れる。この電流によって表さ
れる電力損失は、わずかであり、その原因はバッテリチ
ャージャ１１０６にある。従って、効率の損失は、問題
にならない。
【００３６】図２４に示すのは本発明による電圧クラン
プを備えたＭＯＳＦＥＴ１２００の断面図である。ＭＯ
ＳＦＥＴ１２００はトレンチゲート型ＭＯＳＦＥＴであ
って、その各セルは、Ｎ＋ソース領域１２０６及びＰ−
ボディ領域１２０８を備えている。Ｎ＋基板１２２２及
びＮ−エピ１２２０は、ＭＯＳＦＥＴ１２００のドレイ
ンを形成する。トレンチ型ゲート１２０２は、ゲート酸
化層１２０４によりシリコンから隔離されている。ゲー
ト酸化層に対する保護は、フィールド酸化領域１２１２
の下層をなす深いＰ＋拡散領域１２１０によって与えら
れている。ソース金属層１２１４は、ソース−ボディコ
ンタクトを形成しており、また深いＰ＋拡散領域１２１
０と接触している。このドレインは、基板１２２４の底
部に接触している。
プを備えたＭＯＳＦＥＴ１２００の断面図である。ＭＯ
ＳＦＥＴ１２００はトレンチゲート型ＭＯＳＦＥＴであ
って、その各セルは、Ｎ＋ソース領域１２０６及びＰ−
ボディ領域１２０８を備えている。Ｎ＋基板１２２２及
びＮ−エピ１２２０は、ＭＯＳＦＥＴ１２００のドレイ
ンを形成する。トレンチ型ゲート１２０２は、ゲート酸
化層１２０４によりシリコンから隔離されている。ゲー
ト酸化層に対する保護は、フィールド酸化領域１２１２
の下層をなす深いＰ＋拡散領域１２１０によって与えら
れている。ソース金属層１２１４は、ソース−ボディコ
ンタクトを形成しており、また深いＰ＋拡散領域１２１
０と接触している。このドレインは、基板１２２４の底
部に接触している。
【００３７】電圧クランプＶclamp1、Ｖclamp2及び抵抗
器Ｒ１は、フィールド酸化領域１２１２の上側表面に於
けるポリシリコンに形成される。図２４は、このＭＯＳ
ＦＥＴの複合断面図であり、図２５にはその平面図が示
されている。クランプＶclam p1は、Ｐストリップによっ
て分離された２つのＮ＋ストリップの直線的構造を有し
ており、またクランプＶclamp2は２つのＮ＋及びＰスト
リップが交代する環状の構造を有している。抵抗器Ｒ１
はＰマイナス型領域を含んでいる。金属層１２１８は、
クランプＶclamp1を抵抗器Ｒ１に結びつけ、金属層１２
１６はＶclamp2を抵抗器Ｒ１に結合している。図２５に
於ける実線の四角形は、上層をなす金属層と下層をなす
シリコンとの間のコンタクト部分である。明らかに示す
ため、図２５にはＭＯＳＦＥＴ構造が示されていないこ
とに注意されたい。実際には、ＭＯＳＦＥＴセルはソー
ス金属層１２１４の下に配置される。
器Ｒ１は、フィールド酸化領域１２１２の上側表面に於
けるポリシリコンに形成される。図２４は、このＭＯＳ
ＦＥＴの複合断面図であり、図２５にはその平面図が示
されている。クランプＶclam p1は、Ｐストリップによっ
て分離された２つのＮ＋ストリップの直線的構造を有し
ており、またクランプＶclamp2は２つのＮ＋及びＰスト
リップが交代する環状の構造を有している。抵抗器Ｒ１
はＰマイナス型領域を含んでいる。金属層１２１８は、
クランプＶclamp1を抵抗器Ｒ１に結びつけ、金属層１２
１６はＶclamp2を抵抗器Ｒ１に結合している。図２５に
於ける実線の四角形は、上層をなす金属層と下層をなす
シリコンとの間のコンタクト部分である。明らかに示す
ため、図２５にはＭＯＳＦＥＴ構造が示されていないこ
とに注意されたい。実際には、ＭＯＳＦＥＴセルはソー
ス金属層１２１４の下に配置される。
【００３８】図２６は、ポリシリコン１２２６がトレン
チからフィールド酸化領域の上部に達することができる
ようにすることによりゲートがどのように接続されてい
るかを示す断面図である。ここでは、金属層１２１８が
ゲートに接触している。金属層１２１８は、またクラン
プＶclamp1に於けるカソード１２２８（図２４参照）及
び抵抗器Ｒ１にも接触している。クランプＶclamp1の他
の構成要素及びクランプＶclamp2の全体は、図２６に示
す平面の外側にあり、図面には示されていない。
チからフィールド酸化領域の上部に達することができる
ようにすることによりゲートがどのように接続されてい
るかを示す断面図である。ここでは、金属層１２１８が
ゲートに接触している。金属層１２１８は、またクラン
プＶclamp1に於けるカソード１２２８（図２４参照）及
び抵抗器Ｒ１にも接触している。クランプＶclamp1の他
の構成要素及びクランプＶclamp2の全体は、図２６に示
す平面の外側にあり、図面には示されていない。
【００３９】図２７に示すのは、ダイオードＤ１及びＤ
２により低濃度のドーピングをなされ、従って高いブレ
ークダウン電圧（例えば１３ボルト）を有するダイオー
ドＤ７及びＤ８をクランプＶclamp2が含んでいる別の実
施例の回路図である。
２により低濃度のドーピングをなされ、従って高いブレ
ークダウン電圧（例えば１３ボルト）を有するダイオー
ドＤ７及びＤ８をクランプＶclamp2が含んでいる別の実
施例の回路図である。
【００４０】図２８〜図３１、図３２〜図３５、図３６
〜図３９、図４０〜図４３並びに図４４〜図４７は、本
発明の実施例において用いることができる別のダイオー
ドクランプ配列を示す。これらの一連の図面において、
「Ａ」は、クランプの順方向及び逆方向ブレークダウン
電圧特性であり、Ｎ及びＰドープド領域の数と、導通中
にＰＮ接合部にかかる順方向電圧降下（Ｖf）及び逆方
向電圧降下（ＢＶ）との関数として示されている。
「Ｂ」及び「Ｃ」は、酸化物層上にあるポリシリコン内
に形成されるクランプのそれぞれ断面図及び平面図であ
り、「Ｄ」は、構成要素となるダイオードの模式的な回
路図である。
〜図３９、図４０〜図４３並びに図４４〜図４７は、本
発明の実施例において用いることができる別のダイオー
ドクランプ配列を示す。これらの一連の図面において、
「Ａ」は、クランプの順方向及び逆方向ブレークダウン
電圧特性であり、Ｎ及びＰドープド領域の数と、導通中
にＰＮ接合部にかかる順方向電圧降下（Ｖf）及び逆方
向電圧降下（ＢＶ）との関数として示されている。
「Ｂ」及び「Ｃ」は、酸化物層上にあるポリシリコン内
に形成されるクランプのそれぞれ断面図及び平面図であ
り、「Ｄ」は、構成要素となるダイオードの模式的な回
路図である。
【００４１】図２８〜図３１に示されるクランプは、Ｎ
＋領域のみにコンタクトを有する対照的に直列に配列さ
れた逆向き接続ダイオード対を含む。そのような構造体
は、そのダイオード列の外側のＮ＋領域のみにコンタク
トを必要とする。領域の数ｎは、奇数（３、５、７等）
であり、（ＢＶ＋Ｖf）ずつ電圧が増加するステップを
実現する。ｎが３より小さい場合、その構造体はもはや
逆向き接続ダイオード対とはならないため、図２８に示
される式は有効ではない。Ｎ＝３時、Ｖclamp＝ＢＶ＋
Ｖfであり、双方向クランプに対する最小電圧、すなわ
ち概ね６ボルトである。従って順方向バイアスされたダ
イオードを含む構造体は、約１２０Åより薄いゲート酸
化層を保護するために用いられることが好ましい（１２
０Å×５ＭＶ／ｃｍ＝６Ｖ）。
＋領域のみにコンタクトを有する対照的に直列に配列さ
れた逆向き接続ダイオード対を含む。そのような構造体
は、そのダイオード列の外側のＮ＋領域のみにコンタク
トを必要とする。領域の数ｎは、奇数（３、５、７等）
であり、（ＢＶ＋Ｖf）ずつ電圧が増加するステップを
実現する。ｎが３より小さい場合、その構造体はもはや
逆向き接続ダイオード対とはならないため、図２８に示
される式は有効ではない。Ｎ＝３時、Ｖclamp＝ＢＶ＋
Ｖfであり、双方向クランプに対する最小電圧、すなわ
ち概ね６ボルトである。従って順方向バイアスされたダ
イオードを含む構造体は、約１２０Åより薄いゲート酸
化層を保護するために用いられることが好ましい（１２
０Å×５ＭＶ／ｃｍ＝６Ｖ）。
【００４２】図３２〜図３５に示されるクランプは、Ｎ
＋及びＰ＋領域にコンタクトを有する直列に配列された
ダイオード対を有し、再び各方向に等しい数のダイオー
ドが配置される形状をなす。最小電圧は、図２８〜図３
１に示される種類の配列のように、一対の逆向き接続ダ
イオード（ＢＶ＋Ｖf）により示される電圧である。
＋及びＰ＋領域にコンタクトを有する直列に配列された
ダイオード対を有し、再び各方向に等しい数のダイオー
ドが配置される形状をなす。最小電圧は、図２８〜図３
１に示される種類の配列のように、一対の逆向き接続ダ
イオード（ＢＶ＋Ｖf）により示される電圧である。
【００４３】図３６〜図３９に示されるクランプは、Ｎ
＋及びＰ＋領域にコンタクトを有する非対称のダイオー
ドを備える。ある方向では、クランク電圧は、１つのダ
イオードのブレークダウン電圧に、いくつかの順方向バ
イアスダイオード降下電圧を加えた値である。別の方向
では、クランク電圧は１つの順方向バイアスダイオード
降下電圧に、いくつかの逆方向バイアスアバランスブレ
ークダウン電圧を加えた値である。
＋及びＰ＋領域にコンタクトを有する非対称のダイオー
ドを備える。ある方向では、クランク電圧は、１つのダ
イオードのブレークダウン電圧に、いくつかの順方向バ
イアスダイオード降下電圧を加えた値である。別の方向
では、クランク電圧は１つの順方向バイアスダイオード
降下電圧に、いくつかの逆方向バイアスアバランスブレ
ークダウン電圧を加えた値である。
【００４４】図４０〜図４３において示されるクランプ
は、Ｎ＋及びＰ＋領域にコンタクトを有する全く非対称
なダイオードを含む（ある方向では最小電圧＝ＢＶであ
り、別の方向ではＶfである）。ある方向におけるクラ
ンプ電圧は、ブレークダウン電圧にダイオードの数をか
けた値であり、もう１つの方向におけるクランプ電圧
は、順方向バイアスダイオード降下電圧にダイオードの
数を掛けた値である。この回路網を用いて、ゲート酸化
層間の電圧降下に対する生産上標準的な４−５ＭＶ／ｃ
ｍ付近のブレークダウン電圧を選択することにより酸化
層を保護する場合、他の方向の動作が、導通開始前の１
つ或いはいくつかの順方向ダイオード電圧降下に制限さ
れるであろう。順方向バイアス電圧が酸化層保護電圧に
一致する場合、ダイオード回路網は反対の方向では保護
しないであろう。しかしながら、そのような非対称の回
路網でも、２段クランプ回路では有用であろう。
は、Ｎ＋及びＰ＋領域にコンタクトを有する全く非対称
なダイオードを含む（ある方向では最小電圧＝ＢＶであ
り、別の方向ではＶfである）。ある方向におけるクラ
ンプ電圧は、ブレークダウン電圧にダイオードの数をか
けた値であり、もう１つの方向におけるクランプ電圧
は、順方向バイアスダイオード降下電圧にダイオードの
数を掛けた値である。この回路網を用いて、ゲート酸化
層間の電圧降下に対する生産上標準的な４−５ＭＶ／ｃ
ｍ付近のブレークダウン電圧を選択することにより酸化
層を保護する場合、他の方向の動作が、導通開始前の１
つ或いはいくつかの順方向ダイオード電圧降下に制限さ
れるであろう。順方向バイアス電圧が酸化層保護電圧に
一致する場合、ダイオード回路網は反対の方向では保護
しないであろう。しかしながら、そのような非対称の回
路網でも、２段クランプ回路では有用であろう。
【００４５】図４４〜図４７に示されるクランプは、Ｎ
＋及びＰ＋コンタクトの両方を必要とし、一方の方向に
あるダイオード列が別の方向にあるダイオード列と並列
に接続される回路網を含む。図４４〜図４７は、２つの
逆並列回路網を用いることにより、図４０〜図４３にお
いて生じる非対称に保護するという制限に対する解決法
を例示する。ダイオードがいずれかの方向において順方
向バイアスされるため、実際に双方向の保護を実現する
ことができる。
＋及びＰ＋コンタクトの両方を必要とし、一方の方向に
あるダイオード列が別の方向にあるダイオード列と並列
に接続される回路網を含む。図４４〜図４７は、２つの
逆並列回路網を用いることにより、図４０〜図４３にお
いて生じる非対称に保護するという制限に対する解決法
を例示する。ダイオードがいずれかの方向において順方
向バイアスされるため、実際に双方向の保護を実現する
ことができる。
【００４６】図４８は、図４４〜図４７に示される並列
回路網に類似のクランプＶclamp1及び一対の逆向き接続
ダイオードを含むクランプＶclamp2を含む回路を示す。
この回路では、外側の電圧クランプＶclamp2が、図２８
〜図３１、図３２〜図３５或いは図３６〜図３９の回路
を用いて実現され、内側の電圧クランプＶclamp1が、図
４０〜図４３或いは図４４〜図４７の回路を用いて実現
される。好適な実施例では、少ないチップ面積を用いる
ため（コンタクト及び金属相互接続部がダイオードスタ
ック内に回避されるため）、電圧クランプＶclamp2は図
２８〜図３１の回路を用いることになるであろう。好適
な実施例では、そのブロック化において対称性があるた
め、電圧クランプＶclamp1は、図４４〜図４７の回路を
用いて実現され、１２０Å（すなわち６Ｖの最大ＶGSで
動作可能であるゲート酸化層）より薄い厚さを有するゲ
ート酸化層を保護する。
回路網に類似のクランプＶclamp1及び一対の逆向き接続
ダイオードを含むクランプＶclamp2を含む回路を示す。
この回路では、外側の電圧クランプＶclamp2が、図２８
〜図３１、図３２〜図３５或いは図３６〜図３９の回路
を用いて実現され、内側の電圧クランプＶclamp1が、図
４０〜図４３或いは図４４〜図４７の回路を用いて実現
される。好適な実施例では、少ないチップ面積を用いる
ため（コンタクト及び金属相互接続部がダイオードスタ
ック内に回避されるため）、電圧クランプＶclamp2は図
２８〜図３１の回路を用いることになるであろう。好適
な実施例では、そのブロック化において対称性があるた
め、電圧クランプＶclamp1は、図４４〜図４７の回路を
用いて実現され、１２０Å（すなわち６Ｖの最大ＶGSで
動作可能であるゲート酸化層）より薄い厚さを有するゲ
ート酸化層を保護する。
【００４７】図４９は、ソースとゲートとの間に接続さ
れるクランプＶclamp1及びＶclamp2を有するＰチャネル
ＭＯＳＦＥＴ２０００の回路図を示す。図５０は、Ｎチ
ャネルＭＯＳＦＥＴ２００４を有するレベルシフティン
グ回路内に接続されるＭＯＳＦＥＴ２０００を示す。こ
れらの実施例は、電圧クランプＶclamp1及びＶclamp2並
びに抵抗Ｒ１からなるダイオード保護回路網を用いて、
ＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴを
保護することができるということを例示する。さらに、
任意のシャント抵抗Ｒ２がＭＯＳＦＥＴ２０００のソー
スＳ′とゲートＧ′との間に接続して、ゲート入力信号
の存在下でＭＯＳＦＥＴ２０００のオフ状態を保持する
ことができるが、そうしなければゲート駆動回路の抵抗
が大きすぎて外部からはオフ条件を保持できないか、或
いは抵抗Ｒ１の値が大きすぎて、端子ＳとＧとの間を外
部から短絡させることによりドレイン端子Ｄで生じる過
渡状態中にソースＳ′及びゲートＧ′が同電位に保持さ
れるようにすることを保証できない。
れるクランプＶclamp1及びＶclamp2を有するＰチャネル
ＭＯＳＦＥＴ２０００の回路図を示す。図５０は、Ｎチ
ャネルＭＯＳＦＥＴ２００４を有するレベルシフティン
グ回路内に接続されるＭＯＳＦＥＴ２０００を示す。こ
れらの実施例は、電圧クランプＶclamp1及びＶclamp2並
びに抵抗Ｒ１からなるダイオード保護回路網を用いて、
ＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴを
保護することができるということを例示する。さらに、
任意のシャント抵抗Ｒ２がＭＯＳＦＥＴ２０００のソー
スＳ′とゲートＧ′との間に接続して、ゲート入力信号
の存在下でＭＯＳＦＥＴ２０００のオフ状態を保持する
ことができるが、そうしなければゲート駆動回路の抵抗
が大きすぎて外部からはオフ条件を保持できないか、或
いは抵抗Ｒ１の値が大きすぎて、端子ＳとＧとの間を外
部から短絡させることによりドレイン端子Ｄで生じる過
渡状態中にソースＳ′及びゲートＧ′が同電位に保持さ
れるようにすることを保証できない。
【００４８】図５０では、図４９の保護回路を用いて回
路機能を実現するが、誤動作条件を解消はしない。Ｐチ
ャネルＭＯＳＦＥＴは、負荷２００２を切り替えるため
に用いられる。入力信号Ｖlogicを与える場合、その値
はＶccの値と必ずしも同じ値ではなく、Ｖccの値よりお
そらく小さい値であり、ＰチャネルＭＯＳＦＥＴ２００
０を直接駆動することはできない。所定最大電圧Ｖccを
上回るＢＶDSSブレークダウン電圧定格を有するレベル
シフティングＭＯＳＦＥＴ２００４を与えることによ
り、そのときＰチャネルＭＯＳＦＥＴ２０００のゲート
は、クランプ回路網とレベルシフティングＭＯＳＦＥＴ
２００４との組み合わせにより制御されるようになる。
例えば、Ｖlogicが０Ｖにあるとき、ＮチャネルＭＯＳ
ＦＥＴ２００４はオフし、外部ゲートピン２００６は浮
動状態になる。そのような場合に、抵抗Ｒ３はゲート
Ｇ′及びソースＳ′を同電圧に保持し、ＭＯＳＦＥＴ２
０００はオフ状態のままである。ＭＯＳＦＥＴ２００４
が閾値電圧を上回る入力信号Ｖ logicを受信するとき、
ＭＯＳＦＥＴ２００４はオンし、ＭＯＳＦＥＴ２０００
のゲートＧ´をグランドに引き込もうとする。保護回路
網を用いない場合、ＭＯＳＦＥＴ２０００の最大ゲート
電圧定格より大きいＶCCの値により、そのデバイスは破
損することになるであろう。保護回路網を用いて、さら
にＭＯＳＦＥＴ２０００のゲート酸化層を保護するため
に設計される電圧クランプＶclamp1を用いる場合、電圧
クランプＶclamp1は、Ｖccが高くなり過ぎる場合にはブ
レークダウンし、抵抗Ｒ１が電圧クランプＶclamp1を流
れる電流を制限する。ＭＯＳＦＥＴ２００４の飽和電流
が著しく小さくないなら、電流制限は生じないため、電
圧クランプＶclamp2は理想的にはブレークダウンすべき
ではない。言い換えると、回路網は、１つの外部構成要
素のみを用いてレベルシフティング機能を実現する。
路機能を実現するが、誤動作条件を解消はしない。Ｐチ
ャネルＭＯＳＦＥＴは、負荷２００２を切り替えるため
に用いられる。入力信号Ｖlogicを与える場合、その値
はＶccの値と必ずしも同じ値ではなく、Ｖccの値よりお
そらく小さい値であり、ＰチャネルＭＯＳＦＥＴ２００
０を直接駆動することはできない。所定最大電圧Ｖccを
上回るＢＶDSSブレークダウン電圧定格を有するレベル
シフティングＭＯＳＦＥＴ２００４を与えることによ
り、そのときＰチャネルＭＯＳＦＥＴ２０００のゲート
は、クランプ回路網とレベルシフティングＭＯＳＦＥＴ
２００４との組み合わせにより制御されるようになる。
例えば、Ｖlogicが０Ｖにあるとき、ＮチャネルＭＯＳ
ＦＥＴ２００４はオフし、外部ゲートピン２００６は浮
動状態になる。そのような場合に、抵抗Ｒ３はゲート
Ｇ′及びソースＳ′を同電圧に保持し、ＭＯＳＦＥＴ２
０００はオフ状態のままである。ＭＯＳＦＥＴ２００４
が閾値電圧を上回る入力信号Ｖ logicを受信するとき、
ＭＯＳＦＥＴ２００４はオンし、ＭＯＳＦＥＴ２０００
のゲートＧ´をグランドに引き込もうとする。保護回路
網を用いない場合、ＭＯＳＦＥＴ２０００の最大ゲート
電圧定格より大きいＶCCの値により、そのデバイスは破
損することになるであろう。保護回路網を用いて、さら
にＭＯＳＦＥＴ２０００のゲート酸化層を保護するため
に設計される電圧クランプＶclamp1を用いる場合、電圧
クランプＶclamp1は、Ｖccが高くなり過ぎる場合にはブ
レークダウンし、抵抗Ｒ１が電圧クランプＶclamp1を流
れる電流を制限する。ＭＯＳＦＥＴ２００４の飽和電流
が著しく小さくないなら、電流制限は生じないため、電
圧クランプＶclamp2は理想的にはブレークダウンすべき
ではない。言い換えると、回路網は、１つの外部構成要
素のみを用いてレベルシフティング機能を実現する。
【００４９】図５１は、トレンチゲート形ＮチャネルＭ
ＯＳＦＥＴ２１００の断面図を示しており、単一のダイ
オードを用いてゲートをソースにクランプする。そのク
ランプは、Ｎ＋領域２１０８と深いＰ＋拡散部２１０６
との間の接合部に形成される。ソース金属層２１０２
は、深いＰ＋拡散部２１０６をＭＯＳＦＥＴのソース領
域に接続し、ゲート金属層２１０４は、Ｎ＋領域２１０
８をゲート部分２１１０に接続する。図５２に示される
ＭＯＳＦＥＴ２２００は、ＭＯＳＦＥＴ２１００と同じ
ものであるが、ソース金属部２１０２がN＋領域２２０
２と接触し、それによりソースとゲートとの間の逆向き
接続ダイオードを形成するという点は除く。
ＯＳＦＥＴ２１００の断面図を示しており、単一のダイ
オードを用いてゲートをソースにクランプする。そのク
ランプは、Ｎ＋領域２１０８と深いＰ＋拡散部２１０６
との間の接合部に形成される。ソース金属層２１０２
は、深いＰ＋拡散部２１０６をＭＯＳＦＥＴのソース領
域に接続し、ゲート金属層２１０４は、Ｎ＋領域２１０
８をゲート部分２１１０に接続する。図５２に示される
ＭＯＳＦＥＴ２２００は、ＭＯＳＦＥＴ２１００と同じ
ものであるが、ソース金属部２１０２がN＋領域２２０
２と接触し、それによりソースとゲートとの間の逆向き
接続ダイオードを形成するという点は除く。
【００５０】図５３〜図５９は、ＭＯＳＦＥＴ１２００
（図２４）において見られる一般的な種類のゲートクラ
ンプを含むＭＯＳＦＥＴ２３００を製作するための一連
のプロセスを示しており、その中でゲートクランプは酸
化層の上面にあるポリシリコン層内に一連のＮ＋及びＰ
領域を含む。Ｎ−エピ層２３０４がＮ＋基板２３０２内
に成長する。Ｎ−エピ層２３０４の上側表面がマスクさ
れ、深いＰ＋拡散部２３０６が注入及び拡散される。厚
い酸化層がＮ−エピ層２３０４の上面に形成され、図５
３に示される構造体が形成される。
（図２４）において見られる一般的な種類のゲートクラ
ンプを含むＭＯＳＦＥＴ２３００を製作するための一連
のプロセスを示しており、その中でゲートクランプは酸
化層の上面にあるポリシリコン層内に一連のＮ＋及びＰ
領域を含む。Ｎ−エピ層２３０４がＮ＋基板２３０２内
に成長する。Ｎ−エピ層２３０４の上側表面がマスクさ
れ、深いＰ＋拡散部２３０６が注入及び拡散される。厚
い酸化層がＮ−エピ層２３０４の上面に形成され、図５
３に示される構造体が形成される。
【００５１】酸化層２３０８の一部が除去される。トレ
ンチ２３１０がパターンニング及びエッチングされる。
犠牲酸化層が成長及び除去され、さらにゲート酸化層２
３１２がトレンチ２３１０の壁上に成長する。ポリシリ
コン層２３１４を堆積させ、図５４に示される構造体が
形成される。
ンチ２３１０がパターンニング及びエッチングされる。
犠牲酸化層が成長及び除去され、さらにゲート酸化層２
３１２がトレンチ２３１０の壁上に成長する。ポリシリ
コン層２３１４を堆積させ、図５４に示される構造体が
形成される。
【００５２】間隙部２３１６がポリシリコン層２３１４
内にエッチングにより形成される。注入ブロッキングマ
スク２３１８がポリシリコン層２３１４（ゲートトレン
チ２３１０内の部分を含む）の一部の上に形成され、ポ
リシリコン層２３１４の残りの部分がＮ型ドーパントを
ブランケット注入され、図５５に示される構造体が形成
される。
内にエッチングにより形成される。注入ブロッキングマ
スク２３１８がポリシリコン層２３１４（ゲートトレン
チ２３１０内の部分を含む）の一部の上に形成され、ポ
リシリコン層２３１４の残りの部分がＮ型ドーパントを
ブランケット注入され、図５５に示される構造体が形成
される。
【００５３】トレンチ２３１０の領域内のポリシリコン
層２３１４部分がエッチングされ、表面を平坦化され
る。薄い酸化層２３２２は成長し、Ｐ−ボディ２３２０
が注入及び拡散される。またＰ型ドーパントが、厚い酸
化層２３０８の上側表面上に残されるポリシリコン層２
３２４内に注入される。これにより図５６に示される構
造体が形成される。
層２３１４部分がエッチングされ、表面を平坦化され
る。薄い酸化層２３２２は成長し、Ｐ−ボディ２３２０
が注入及び拡散される。またＰ型ドーパントが、厚い酸
化層２３０８の上側表面上に残されるポリシリコン層２
３２４内に注入される。これにより図５６に示される構
造体が形成される。
【００５４】薄い酸化層がデバイスの上側表面上に形成
される。マスク２３２６を堆積させ、図５７に示される
ように、Ｎ＋ソース領域及びポリシリコン層２３２４内
のＮ＋領域が形成されるべき領域を画定し、Ｎ型ドーパ
ントが注入され、図５８に示されるＮ＋ソース領域２３
２８及びポリシリコン層２３２４内のN＋領域を含む構
造体が形成される。
される。マスク２３２６を堆積させ、図５７に示される
ように、Ｎ＋ソース領域及びポリシリコン層２３２４内
のＮ＋領域が形成されるべき領域を画定し、Ｎ型ドーパ
ントが注入され、図５８に示されるＮ＋ソース領域２３
２８及びポリシリコン層２３２４内のN＋領域を含む構
造体が形成される。
【００５５】デバイスが金属コンタクトを形成するため
にマスクされ、金属コンタクト層２３３０が堆積され、
さらにパターンエッチングされ、図５９に示される構造
体が形成される。金属層２３３０の一部はソース金属コ
ンタクトとして機能し、第２の部分はゲートに接続され
る（例えば、図５１に示される状態である）。ソース金
属部及びゲート金属部は、ポリシリコン層２３２４内に
形成される逆向き接続ダイオードを介して接続される。
Ｐ型ドーパント注入はコンタクトマスクが形成された後
に行われる場合もあり、注入されるドーパントはアニー
ルによりドライブインされる場合もある。
にマスクされ、金属コンタクト層２３３０が堆積され、
さらにパターンエッチングされ、図５９に示される構造
体が形成される。金属層２３３０の一部はソース金属コ
ンタクトとして機能し、第２の部分はゲートに接続され
る（例えば、図５１に示される状態である）。ソース金
属部及びゲート金属部は、ポリシリコン層２３２４内に
形成される逆向き接続ダイオードを介して接続される。
Ｐ型ドーパント注入はコンタクトマスクが形成された後
に行われる場合もあり、注入されるドーパントはアニー
ルによりドライブインされる場合もある。
【００５６】上記実施例は例示にすぎず、本発明の幅広
い範囲を制限するものと見なすべきではない。本発明に
基づくさらに多くの実施例が当業者には明らかであろ
う。
い範囲を制限するものと見なすべきではない。本発明に
基づくさらに多くの実施例が当業者には明らかであろ
う。
【００５７】
【発明の効果】以上のように、本発明により、閾値電圧
の低いデバイスにおけるパンチスルーブレークダウンの
問題を克服する、ソース−ゲート間に電圧クランプを接
続したＭＯＳＦＥＴが提供される。
の低いデバイスにおけるパンチスルーブレークダウンの
問題を克服する、ソース−ゲート間に電圧クランプを接
続したＭＯＳＦＥＴが提供される。
【図１】異なるゲート酸化層の厚みを有する複数のＭＯ
ＳＦＥＴの電流−電圧特性を示したグラフである。
ＳＦＥＴの電流−電圧特性を示したグラフである。
【図２】異なるゲート酸化層の厚みを有する複数のＭＯ
ＳＦＥＴの電流−電圧特性を示したグラフである。
ＳＦＥＴの電流−電圧特性を示したグラフである。
【図３】異なるゲート酸化層の厚みを有する複数のＭＯ
ＳＦＥＴのオン抵抗を、ゲート−ソース間電圧の関数と
して示したグラフである。
ＳＦＥＴのオン抵抗を、ゲート−ソース間電圧の関数と
して示したグラフである。
【図４】異なるボディ領域ドーピング濃度を有する複数
のＭＯＳＦＥＴについて、閾値電圧をゲート酸化層の厚
みの関数として示したグラフである。
のＭＯＳＦＥＴについて、閾値電圧をゲート酸化層の厚
みの関数として示したグラフである。
【図５】種々のゲートオーバードライブのレベル（ＶGS
−Ｖt）の関数として示したグラフである。
−Ｖt）の関数として示したグラフである。
【図６】種々のゲート酸化層の厚みを有するＭＯＳＦＥ
Ｔについて、ドレイン電流を、ゲート−ソース間電圧の
関数として示したグラフである。
Ｔについて、ドレイン電流を、ゲート−ソース間電圧の
関数として示したグラフである。
【図７】種々のゲート酸化層の厚みを有するＭＯＳＦＥ
Ｔについて、オン抵抗（標準化したもの９を、ゲートオ
ーバードライブ（ＶGS−Ｖt）の関数として示したグラ
フである。
Ｔについて、オン抵抗（標準化したもの９を、ゲートオ
ーバードライブ（ＶGS−Ｖt）の関数として示したグラ
フである。
【図８】耐えられる最大ゲート−ソース間電圧を、ゲー
ト酸化層の厚みの関数として示したグラフである。
ト酸化層の厚みの関数として示したグラフである。
【図９】異なるゲート酸化層の厚みを有する複数のＭＯ
ＳＦＥＴのオン抵抗を、ゲート−ソース間電圧の関数と
して示したグラフであって、各曲線は、最大耐性ゲート
−ソース間電圧のところで切れている。
ＳＦＥＴのオン抵抗を、ゲート−ソース間電圧の関数と
して示したグラフであって、各曲線は、最大耐性ゲート
−ソース間電圧のところで切れている。
【図１０】種々のゲート−ソース間電圧のレベルを有す
る複数のＭＯＳＦＥＴについて、オン抵抗を、保証最大
ゲート−ソース間電圧の関数として示したグラフであ
る。
る複数のＭＯＳＦＥＴについて、オン抵抗を、保証最大
ゲート−ソース間電圧の関数として示したグラフであ
る。
【図１１】０．９ボルトの閾値電圧を有する１２ボルト
３０ボルト定格のデバイスがブレークダウンとするゲー
ト酸化層の厚み及び０．９ボルトの閾値電圧を確保する
のに必要なボディ領域ドーピング濃度とゲート酸化層の
厚みとの組み合わせを示したグラフである。
３０ボルト定格のデバイスがブレークダウンとするゲー
ト酸化層の厚み及び０．９ボルトの閾値電圧を確保する
のに必要なボディ領域ドーピング濃度とゲート酸化層の
厚みとの組み合わせを示したグラフである。
【図１２】従来のトレンチゲート型ＭＯＳＦＥＴの断面
図である。
図である。
【図１３】従来のバーチカルプラナＤＭＯＳＦＥＴの断
面図である。
面図である。
【図１４】従来のラテラル低濃度デープドドレイン（Ｌ
ＤＤ）ＭＯＳＦＥＴの断面図である。
ＤＤ）ＭＯＳＦＥＴの断面図である。
【図１５】従来のラテラルＤＭＯＳＦＥＴの断面図であ
る。
る。
【図１６】本発明による電圧をクランプされたゲートを
備えたＮチャネルＭＯＳＦＥＴの概略的な回路図であ
る。
備えたＮチャネルＭＯＳＦＥＴの概略的な回路図であ
る。
【図１７】電圧クランプに於ける個々のダイオードの順
方向及び逆方向ブレークダウン電圧を示す電流−電圧グ
ラフである。
方向及び逆方向ブレークダウン電圧を示す電流−電圧グ
ラフである。
【図１８】各電圧クランプのブレークダウン電圧を示す
電流−電圧グラフである。
電流−電圧グラフである。
【図１９】ＭＯＳＦＥＴ内部のソートゲートとの間の電
圧を、ＭＯＳＦＥＴのゲートパッドとソースとの間の電
圧の関数として示したグラフである。
圧を、ＭＯＳＦＥＴのゲートパッドとソースとの間の電
圧の関数として示したグラフである。
【図２０】ソースとゲートパッドとの間の電流を、ＭＯ
ＳＦＥＴのソースとゲートパッドとの間の電圧の関数と
して示したグラフであり、また図に示すリチウムイオン
バッテリは通常の動作範囲にある。
ＳＦＥＴのソースとゲートパッドとの間の電圧の関数と
して示したグラフであり、また図に示すリチウムイオン
バッテリは通常の動作範囲にある。
【図２１】電圧クランプを流れる電流をソースとゲート
パッドとの間の電圧の関数として示した対数グラフであ
り、電圧クランプが存在しない場合のソースとゲートパ
ッド間の電流も同様に示されている。
パッドとの間の電圧の関数として示した対数グラフであ
り、電圧クランプが存在しない場合のソースとゲートパ
ッド間の電流も同様に示されている。
【図２２】本発明による２つの、ゲート電圧クランプさ
れたＭＯＳＦＥＴを備えたバッテリスイッチを示す概略
的な回路図である。
れたＭＯＳＦＥＴを備えたバッテリスイッチを示す概略
的な回路図である。
【図２３】図２２のスイッチに於ける電圧クランプを通
って流れる電流と電圧クランプの両端の電圧と、バッテ
リチャージャ電圧を示したグラフである。
って流れる電流と電圧クランプの両端の電圧と、バッテ
リチャージャ電圧を示したグラフである。
【図２４】ポリシリコン層に２つのゲート電圧クランプ
を備えた、本発明によるトレンチゲート型ＭＯＳＦＥＴ
の複合断面図である。
を備えた、本発明によるトレンチゲート型ＭＯＳＦＥＴ
の複合断面図である。
【図２５】図２４に示すＭＯＳＦＥＴの平面図である。
【図２６】図２４及び図２５のＭＯＳＦＥＴにゲートが
どのように接触しているかを示す断面図である。
どのように接触しているかを示す断面図である。
【図２７】本発明によるＭＯＳＦＥＴの概略的な回路図
であって、ここでは各電圧クランプが１つのダイオード
対を備えており、低電圧クランプに於けるこれらのダイ
オードは、高電圧クランプに於けるダイオードとは異な
るブレークダウン電圧を有している。
であって、ここでは各電圧クランプが１つのダイオード
対を備えており、低電圧クランプに於けるこれらのダイ
オードは、高電圧クランプに於けるダイオードとは異な
るブレークダウン電圧を有している。
【図２８】背中合わせに接続された３つのダイオード対
を備えた電圧クランプに於けるゲート電流を、ゲート電
圧の関数として示したグラフである。
を備えた電圧クランプに於けるゲート電流を、ゲート電
圧の関数として示したグラフである。
【図２９】図２８に於ける電圧クランプの断面図であ
る。
る。
【図３０】図２８に於ける電圧クランプの平面図であ
る。
る。
【図３１】図２８に示された電圧クランプの回路図であ
る。
る。
【図３２】２対のダイオードを備えた電圧クランプに於
ける、ゲート電流をゲート電圧の関数として示したグラ
フである。
ける、ゲート電流をゲート電圧の関数として示したグラ
フである。
【図３３】図３２の電圧クランプの断面図である。
【図３４】図３２の電圧クランプの平面図である。
【図３５】図３２に示された電圧クランプの回路図であ
る。
る。
【図３６】１つの方向を向いた３つのダイオード及び他
の方向を向いた１つのダイオードを備えた電圧クランプ
に於いて、ゲート電流をゲート電圧の関数として示した
グラフである。
の方向を向いた１つのダイオードを備えた電圧クランプ
に於いて、ゲート電流をゲート電圧の関数として示した
グラフである。
【図３７】図３６の電圧クランプの断面図である。
【図３８】図３６の電圧クランプの平面図である。
【図３９】図３６に示された電圧クランプの回路図であ
る。
る。
【図４０】同じ方向を向いた３つのダイオードを備えた
電圧クランプに於いて、ゲート電流をゲート電圧の関数
として示したグラフである。
電圧クランプに於いて、ゲート電流をゲート電圧の関数
として示したグラフである。
【図４１】図４０の電圧クランプの断面図である。
【図４２】図４０の電圧クランプの平面図である。
【図４３】図４０に示された電圧クランプの回路図であ
る。
る。
【図４４】１つの方向を向いた３つのダイオードを他の
方向を向いた３つのダイオードの並列回路網を備えた電
圧クランプに於いて、ゲート電流をゲート電圧の関数と
して示したグラフである。
方向を向いた３つのダイオードの並列回路網を備えた電
圧クランプに於いて、ゲート電流をゲート電圧の関数と
して示したグラフである。
【図４５】図４４の電圧クランプの断面図である。
【図４６】図４４の電圧クランプの平面図である。
【図４７】図４４に示された電圧クランプの回路図であ
る。
る。
【図４８】図４４〜図４７に示したものと同種の電圧ク
ランプを備えたＭＯＳＦＥＴを示す回路図である。
ランプを備えたＭＯＳＦＥＴを示す回路図である。
【図４９】本発明による電圧クランプされたゲートを備
えたＰチャネルＭＯＳＦＥＴの回路図である。
えたＰチャネルＭＯＳＦＥＴの回路図である。
【図５０】レベルシフタに於いて用いられる、本発明に
よるゲート電圧クランプされたＭＯＳＦＥＴの回路図で
ある。
よるゲート電圧クランプされたＭＯＳＦＥＴの回路図で
ある。
【図５１】ゲートトレンチの角部の近傍の電界強度を小
さくするために用いられる深いＰ＋拡散領域に形成され
た１つのダイオードを含む電圧クランプを備えた、本発
明によるトレンチゲート型ＭＯＳＦＥＴの断面図であ
る。
さくするために用いられる深いＰ＋拡散領域に形成され
た１つのダイオードを含む電圧クランプを備えた、本発
明によるトレンチゲート型ＭＯＳＦＥＴの断面図であ
る。
【図５２】図５１のＭＯＳＦＥＴの断面図であって、電
圧クランプが背中合わせに接続された一対のダイオード
を含んでいる。
圧クランプが背中合わせに接続された一対のダイオード
を含んでいる。
【図５３】図５４〜図５９とともに、本発明によるＭＯ
ＳＦＥＴの製造プロセスの各行程を示した断面図であ
る。
ＳＦＥＴの製造プロセスの各行程を示した断面図であ
る。
【図５４】図５３及び図５５〜図５９とともに、本発明
によるＭＯＳＦＥＴの製造プロセスの各行程を示した断
面図である。
によるＭＯＳＦＥＴの製造プロセスの各行程を示した断
面図である。
【図５５】図５３〜図５４及び図５６〜図５９ととも
に、本発明によるＭＯＳＦＥＴの製造プロセスの各行程
を示した断面図である。
に、本発明によるＭＯＳＦＥＴの製造プロセスの各行程
を示した断面図である。
【図５６】図５３〜図５５及び図５７〜図５９ととも
に、本発明によるＭＯＳＦＥＴの製造プロセスの各行程
を示した断面図である。
に、本発明によるＭＯＳＦＥＴの製造プロセスの各行程
を示した断面図である。
【図５７】図５３〜図５６及び図５８〜図５９ととも
に、本発明によるＭＯＳＦＥＴの製造プロセスの各行程
を示した断面図である。
に、本発明によるＭＯＳＦＥＴの製造プロセスの各行程
を示した断面図である。
【図５８】図５３〜図５７及び図５９とともに、本発明
によるＭＯＳＦＥＴの製造プロセスの各行程を示した断
面図である。
によるＭＯＳＦＥＴの製造プロセスの各行程を示した断
面図である。
【図５９】図５３〜図５８とともに、本発明によるＭＯ
ＳＦＥＴの製造プロセスの各行程を示した断面図であ
る。
ＳＦＥＴの製造プロセスの各行程を示した断面図であ
る。
７００ ＭＯＳＦＥＴ ７０２ エピタキシャル層 ７０４ Ｎ＋基板 ７０６ ゲート ７０７ ゲート酸化層 ７０８ Ｎ−ソース領域 ７１０ Ｐ−ボディ領域 ７１２ Ｐ＋深い拡散領域 ７１４ 金属層 ７２０ ＤＭＯＳ ７２２ ゲート ７２４ ゲート酸化層 ７２６ Ｎ＋ソース領域 ７２８ Ｐ−ボディ領域 ７３０ 金属層 ７４０ ＬＬＤ ＭＯＳＦＥＴ ７４２ Ｐ−エピタキシャル層 ７４４ Ｐ＋基板 ７４６ ゲート ７４８ ゲート酸化層 ７５０ Ｎ＋ソース領域 ７５２ Ｎ＋ドレイン領域 ７５４ Ｎ−領域 ７５６ 金属層 ７５８ 金属層 ７６０ ラテラルＤＭＯＳ ７６２ ゲート ７６４ ゲート酸化層 ７６６ Ｎ＋ソース領域 ７６８ Ｐ−ボディ領域 ７７０ Ｎ−エピタキシャル層 ７７４ 金属層 ７７６ Ｐ＋シンカー ８００ ＭＯＳＦＥＴ １１０ スイッチ １１０２ 端子 １１０４ 端子 １１０６ バッテリチャージャー １１０８ ゲートバッファ １１１０ ゲートバッファ １２００ ＭＯＳＦＥＴ １２０２ トレンチ型ゲート １２０４ ゲート酸化層 １２０６ Ｎ＋ソース領域 １２０８ Ｐ−ボディ領域 １２１０ Ｐ＋拡散領域 １２１２ フィールド酸化領域 １２１４ ソース金属層 １２１６ 金属層 １２１８ 金属層 １２２０ Ｎ−エピタキシャル層 １２２２ Ｎ−基板 １２２６ ポリシリコン ２０００ ＰチャネルＭＯＳＦＥＴ ２００２ 負荷 ２００４ ＮチャネルＭＯＳＦＥＴ ２１００ トレンチゲート型ＮチャネルＭＯＳＦＥＴ ２１０２ ソース金属部 ２１０４ ゲート金属部 ２１０６ 深いＰ＋拡散部 ２１０８ Ｎ＋領域 ２１０８ Ｎ＋領域 ２１１０ ゲート部分 ２３００ ＭＯＳＦＥＴ ２３０２ Ｎ＋基板 ２３０４ Ｎ−エピタキシャル層 ２３０６ 深いＰ＋拡散部 ２３０８ 酸化層 ２３１０ トレンチ ２３１４ ポリシリコン層 ２３１８ 注入ブロッキングマスク ２３２０ Ｐ−ボディ領域 ２３２２ 薄い酸化層 ２３２４ ポリシリコン層 ２３２６ マスク ２３２８ Ｎ＋ソース領域 ２３３０ 金属コンタクト層 Ｄ１〜Ｄ６ ダイオード Ｍ１、Ｍ２ ＭＯＳＦＥＴ Ｒ 抵抗
Claims (18)
- 【請求項１】 ソース、ドレイン、及びゲートを有す
るＭＯＳＦＥＴであって、 前記ソースが絶縁性層により前記ゲートから分離されて
いることを特徴とし、 前記ＭＯＳＦＥＴが前記ソースと前記ゲートとの間に接
続された電圧クランプを有し、前記電圧クランプは、前
記ソースに於ける第１電圧と前記ゲートに於ける第２電
圧との電位差を所定のクランプ電圧に制限し、これによ
って前記絶縁性層が損傷するのを防止していることを特
徴とするＭＯＳＦＥＴ。 - 【請求項２】 前記ソース、前記ドレイン、前記ゲー
ト、及び前記電圧クランプが、１つの集積回路チップに
形成されていることを特徴とする請求項１に記載のＭＯ
ＳＦＥＴ。 - 【請求項３】 前記電圧クランプが、少なくとも１つ
のダイオードを含むことを特徴とする請求項１に記載の
ＭＯＳＦＥＴ。 - 【請求項４】 前記ダイオードが、Ｐ型の不純物をド
ーピングされた領域と、Ｎ型の不純物をドーピングされ
た領域との接合部を有していることを特徴とする請求項
３に記載のＭＯＳＦＥＴ。 - 【請求項５】 前記ゲートに接続されたゲート端子
と、 前記ソースに接続されたソース端子とを更に有すること
を特徴とする請求項４に記載のＭＯＳＦＥＴ。 - 【請求項６】 前記ソース端子と前記ゲート端子との
間に接続された第２電圧クランプを更に有し、前記第２
電圧クランプは第２クランプ電圧を有し、該第２クラン
プ電圧の絶対値が前記所定のクランプ電圧の絶対値より
大きいことを特徴とする請求項５に記載のＭＯＳＦＥ
Ｔ。 - 【請求項７】 前記ソース端子と前記ゲート端子との
間に前記ダイオードと直列に接続された抵抗器を更に有
することを特徴とする請求項６に記載のＭＯＳＦＥＴ。 - 【請求項８】 前記電圧クランプが、アノードとカソ
ードとを接続する形態で直列に接続された第１ダイオー
ド及び第２ダイオードを有することを特徴とする請求項
３に記載のＭＯＳＦＥＴ。 - 【請求項９】 前記電圧クランプが、アノードとカソ
ードとを接続する形態で直列に接続された第１ダイオー
ド及び第２ダイオードを有することを特徴とする請求項
３に記載のＭＯＳＦＥＴ。 - 【請求項１０】 半導体チップに搭載されたＭＯＳＦ
ＥＴであって、 第１導電型の不純物でドーピングされたソース領域と、 第２導電型の不純物でドーピングされたボディ領域であ
って、前記ソース領域と第１ＰＮ接合部を形成する、該
ボディ領域と、 前記第１導電型の不純物でドーピングされたドレイン領
域であって、前記ボディ領域と第２ＰＮ接合部を形成す
る、該ドレイン領域と、 絶縁線層によって前記ボディ領域のチャネル部分から隔
離されたゲートと、 少なくとも、前記第１導電型の第１領域及び前記第２導
電型の第２領域とを含む第１ポリシリコン層であって、
前記第１領域が前記第２領域と第３ＰＮ接合部を形成す
る、該第１ポリシリコン層と、 前記第１ポリシリコン層と前記ソース領域とを接続する
第１導電経路と、 前記第１ポリシリコン層と前記ゲートとを接続する第２
導電経路とを有することを特徴とするＭＯＳＦＥＴ。 - 【請求項１１】 前記ゲートが前記半導体チップに於
ける溝形状のトレンチ内に形成されることを特徴とする
請求項１０に記載のＭＯＳＦＥＴ。 - 【請求項１２】 前記第１ポリシリコン層がフィール
ド酸化層上に形成されることを特徴とする請求項１０に
記載のＭＯＳＦＥＴ。 - 【請求項１３】 第２ポリシリコン層を有することを
特徴とし、 前記第２ポリシリコン層が、少なくとも前記第１導電型
の第３領域及び前記第２導電型の第４領域とを有し、前
記第３領域が前記第４領域との第４ＰＮ接合部を形成す
ることを特徴とする請求項１０に記載のＭＯＳＦＥＴ。 - 【請求項１４】 不純物をドーピングした第３ポリシ
リコン層と、 前記第２ポリシリコン層と前記第３ポリシリコン層とを
接続する第３導電経路とを有することを特徴とする請求
項１３に記載のＭＯＳＦＥＴ。 - 【請求項１５】 前記第３導電経路が、前記第２ポリ
シリコン層と前記第３ポリシリコン層をゲートパッドに
接続することを特徴とする請求項１４に記載のＭＯＳＦ
ＥＴ。 - 【請求項１６】 前記第１導電経路が前記第３ポリシ
リコン層を前記ソース領域に接続することを特徴とする
請求項１５に記載のＭＯＳＦＥＴ。 - 【請求項１７】 前記第１導電経路、前記第２導電経
路、前記第３導電経路が、それぞれ第１金属層、第２金
属層、及び第３金属層を含むことを特徴とする請求項１
４に記載のＭＯＳＦＥＴ。 - 【請求項１８】 前記絶縁線層が二酸化シリコンを含
むことを特徴とする請求項１０に記載のＭＯＳＦＥＴ。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US176897A | 1997-12-31 | 1997-12-31 | |
| US09/001768 | 1997-12-31 | ||
| EP99106410A EP1041634A1 (en) | 1997-12-31 | 1999-03-27 | Power MOSFET having voltage-clamped gate |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11251594A true JPH11251594A (ja) | 1999-09-17 |
Family
ID=26152944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10372420A Pending JPH11251594A (ja) | 1997-12-31 | 1998-12-28 | 電圧クランプされたゲ―トを有するパワ―ｍｏｓｆｅｔ |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP1041634A1 (ja) |
| JP (1) | JPH11251594A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001069685A2 (en) * | 2000-03-15 | 2001-09-20 | Koninklijke Philips Electronics N.V. | Trench-gate semiconductor devices |
| JP2004055796A (ja) * | 2002-07-19 | 2004-02-19 | Mitsubishi Electric Corp | 半導体装置 |
| JP2004528719A (ja) * | 2001-05-22 | 2004-09-16 | ゼネラル セミコンダクター，インク． | 静電気放電保護のためのツェナーダイオードを備える二重拡散金属酸化膜半導体トランジスタ |
| WO2006082617A1 (ja) * | 2005-01-31 | 2006-08-10 | Shindengen Electric Manufacturing Co., Ltd. | 半導体装置 |
| JP2008147923A (ja) * | 2006-12-08 | 2008-06-26 | Renesas Technology Corp | 負荷駆動回路および負荷駆動回路の製造方法 |
| JP2009218515A (ja) * | 2008-03-12 | 2009-09-24 | Fujitsu Microelectronics Ltd | 半導体装置及びその製造方法 |
| WO2011093472A1 (ja) * | 2010-01-29 | 2011-08-04 | 富士電機システムズ株式会社 | 半導体装置 |
| JP2012109590A (ja) * | 2000-03-06 | 2012-06-07 | Rohm Co Ltd | 半導体装置 |
| JP2013084979A (ja) * | 2012-12-27 | 2013-05-09 | Fuji Electric Co Ltd | 半導体装置 |
| JP2014053634A (ja) * | 2013-10-30 | 2014-03-20 | Fuji Electric Co Ltd | 半導体装置 |
| JP2014064028A (ja) * | 2013-12-03 | 2014-04-10 | Toshiba Corp | 半導体装置 |
| JP2018117256A (ja) * | 2017-01-18 | 2018-07-26 | 新電元工業株式会社 | クランプ型半導体装置及びスイッチング電源装置 |
| JP2022537452A (ja) * | 2019-06-21 | 2022-08-25 | ウルフスピード インコーポレイテッド | トランジスタの短絡保護のためのデバイス設計 |
| CN115084237A (zh) * | 2022-08-23 | 2022-09-20 | 瑞能半导体科技股份有限公司 | 具有密集元胞的碳化硅沟槽型mosfet晶体管及其制造方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6172383B1 (en) * | 1997-12-31 | 2001-01-09 | Siliconix Incorporated | Power MOSFET having voltage-clamped gate |
| JP5504235B2 (ja) | 2011-09-29 | 2014-05-28 | 株式会社東芝 | 半導体装置 |
| TWI511450B (zh) * | 2012-07-25 | 2015-12-01 | Himax Analogic Inc | 開關電路 |
| CN104538395B (zh) * | 2015-01-08 | 2019-01-25 | 电子科技大学 | 一种功率vdmos器件二极管并联式esd防护机构 |
| DE102015108537B4 (de) | 2015-05-29 | 2019-07-04 | Infineon Technologies Dresden Gmbh | Halbleitervorrichtung mit elektrostatischer Entladungsschutzstruktur |
| CN107123646B (zh) * | 2017-05-25 | 2019-11-12 | 京东方科技集团股份有限公司 | 一种静电保护电路、静电保护方法、阵列基板及显示装置 |
| CN109787597B (zh) | 2017-11-13 | 2024-07-26 | 恩智浦有限公司 | 负载开关栅极保护电路 |
| WO2020172031A1 (en) * | 2019-02-21 | 2020-08-27 | North Carolina State University | Power devices having tunable saturation current clamps therein that support improved short-circuit capability and methods of operating same |
| DE102019135762B4 (de) * | 2019-12-23 | 2021-07-22 | Infineon Technologies Austria Ag | Kurzschlussschutzstruktur in MOS-Gated-Leistungsbauelementen |
| CN115831956A (zh) * | 2021-09-17 | 2023-03-21 | 中兴光电子技术有限公司 | 一种静电释放保护电路、保护单元以及芯片和装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60144972A (ja) * | 1984-01-06 | 1985-07-31 | Toshiba Corp | 半導体装置 |
| JPS6271275A (ja) * | 1985-09-25 | 1987-04-01 | Toshiba Corp | 半導体集積回路 |
| US5119162A (en) * | 1989-02-10 | 1992-06-02 | Texas Instruments Incorporated | Integrated power DMOS circuit with protection diode |
| JPH06342915A (ja) * | 1993-06-01 | 1994-12-13 | Nissan Motor Co Ltd | 保護素子を備えたｍｏｓ形パワー半導体装置およびその製造方法 |
| JP2792417B2 (ja) * | 1993-12-17 | 1998-09-03 | 日本電気株式会社 | 半導体回路の入力保護回路 |
| EP0773588B1 (en) * | 1995-11-10 | 2002-06-19 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | MOS integrated device comprising a gate protection diode |
-
1998
- 1998-12-28 JP JP10372420A patent/JPH11251594A/ja active Pending
-
1999
- 1999-03-27 EP EP99106410A patent/EP1041634A1/en not_active Withdrawn
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012109590A (ja) * | 2000-03-06 | 2012-06-07 | Rohm Co Ltd | 半導体装置 |
| WO2001069685A2 (en) * | 2000-03-15 | 2001-09-20 | Koninklijke Philips Electronics N.V. | Trench-gate semiconductor devices |
| WO2001069685A3 (en) * | 2000-03-15 | 2002-02-21 | Koninkl Philips Electronics Nv | Trench-gate semiconductor devices |
| JP2004528719A (ja) * | 2001-05-22 | 2004-09-16 | ゼネラル セミコンダクター，インク． | 静電気放電保護のためのツェナーダイオードを備える二重拡散金属酸化膜半導体トランジスタ |
| JP2004055796A (ja) * | 2002-07-19 | 2004-02-19 | Mitsubishi Electric Corp | 半導体装置 |
| JPWO2006082617A1 (ja) * | 2005-01-31 | 2008-06-26 | 新電元工業株式会社 | 半導体装置 |
| WO2006082617A1 (ja) * | 2005-01-31 | 2006-08-10 | Shindengen Electric Manufacturing Co., Ltd. | 半導体装置 |
| JP4794545B2 (ja) * | 2005-01-31 | 2011-10-19 | 新電元工業株式会社 | 半導体装置 |
| JP2008147923A (ja) * | 2006-12-08 | 2008-06-26 | Renesas Technology Corp | 負荷駆動回路および負荷駆動回路の製造方法 |
| JP2009218515A (ja) * | 2008-03-12 | 2009-09-24 | Fujitsu Microelectronics Ltd | 半導体装置及びその製造方法 |
| JPWO2011093472A1 (ja) * | 2010-01-29 | 2013-06-06 | 富士電機株式会社 | 半導体装置 |
| WO2011093472A1 (ja) * | 2010-01-29 | 2011-08-04 | 富士電機システムズ株式会社 | 半導体装置 |
| JP5585593B2 (ja) * | 2010-01-29 | 2014-09-10 | 富士電機株式会社 | 半導体装置 |
| US9142463B2 (en) | 2010-01-29 | 2015-09-22 | Fuji Electric Co., Ltd. | Semiconductor device |
| JP2013084979A (ja) * | 2012-12-27 | 2013-05-09 | Fuji Electric Co Ltd | 半導体装置 |
| JP2014053634A (ja) * | 2013-10-30 | 2014-03-20 | Fuji Electric Co Ltd | 半導体装置 |
| JP2014064028A (ja) * | 2013-12-03 | 2014-04-10 | Toshiba Corp | 半導体装置 |
| JP2018117256A (ja) * | 2017-01-18 | 2018-07-26 | 新電元工業株式会社 | クランプ型半導体装置及びスイッチング電源装置 |
| JP2022537452A (ja) * | 2019-06-21 | 2022-08-25 | ウルフスピード インコーポレイテッド | トランジスタの短絡保護のためのデバイス設計 |
| CN115084237A (zh) * | 2022-08-23 | 2022-09-20 | 瑞能半导体科技股份有限公司 | 具有密集元胞的碳化硅沟槽型mosfet晶体管及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1041634A1 (en) | 2000-10-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH11251594A (ja) | 電圧クランプされたゲ―トを有するパワ―ｍｏｓｆｅｔ | |
| JP2934390B2 (ja) | 双方向電流阻止ｍｏｓｆｅｔ及び双方向電流阻止ｍｏｓｆｅｔのオン抵抗を低減する方法 | |
| US6229180B1 (en) | MOS type semiconductor apparatus | |
| JP3191747B2 (ja) | Ｍｏｓ型半導体素子 | |
| US5612566A (en) | Bidirectional blocking lateral MOSFET with improved on-resistance | |
| US8378418B2 (en) | Semiconductor device, battery protection circuit and battery pack | |
| JP4156717B2 (ja) | 半導体装置 | |
| US7916439B2 (en) | Semiconductor switch arrangement and an electronic device | |
| US9029921B2 (en) | Self-bootstrapping field effect diode structures and methods | |
| EP0505191A1 (en) | Semiconductor device with low concentration n region to improve dV/dt capability | |
| CN107924950A (zh) | 具有集成mos二极管的碳化硅mosfet | |
| US11195909B2 (en) | LDMOS transistors with breakdown voltage clamps | |
| US20060124994A1 (en) | Vertical double-diffused metal oxide semiconductor (VDMOS) device incorporating reverse diode | |
| JPH09102607A (ja) | トレンチゲートパワーｍｏｓｆｅｔ | |
| US9613945B1 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| JPH09102606A (ja) | 双方向電流阻止機能を備えたトレンチ型パワーｍｏｓｆｅｔ | |
| JP2010073824A (ja) | 半導体装置及びその製造方法 | |
| KR101596235B1 (ko) | 와이드 갭 반도체장치 | |
| KR100510096B1 (ko) | 트렌치-게이트형 파워 mosfet | |
| JPH09102605A (ja) | アキュミュレーションモード電界効果トランジスタ | |
| EP0657933A1 (en) | Integrated structure active clamp for the protection of power semiconductor devices against overvoltages | |
| JP4431761B2 (ja) | Ｍｏｓ型半導体装置 | |
| CN110277384B (zh) | 防静电金属氧化物半导体场效应管结构 | |
| JP4423466B2 (ja) | 半導体装置 | |
| US7112828B2 (en) | Semiconductor device |