JP2014064028A - 半導体装置 - Google Patents

Abstract

【課題】ＥＳＤ耐量が大きく、かつ無効面積の少ないＥＳＤ保護ダイオードを備えた半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、第１の半導体素子を含む第１の領域と、前記第１の領域を囲む第２の領域と、を有する半導体基板と、前記半導体基板上に設けられた絶縁膜と、前記絶縁膜の一部を介して前記第２の領域上に設けられた第２の半導体素子と、を備える。前記第２の半導体素子は、前記半導体基板の外周に沿った長辺と、前記長辺と交差する短辺と、を有する半導体層と、前記半導体層上において、前記長辺に沿って延在する第１の電極と、前記第１の電極に並べて配置された第２の電極と、前記第１の電極と、前記第２の電極と、の間に延在するＰＮ接合と、を有する。前記第１の電極および前記第２の電極のそれぞれと、前記短辺と、の間隔は、前記ＰＮ接合と前記短辺との間隔よりも大きい。
【選択図】図１

Description

本発明は、半導体装置に関し、特にＥＳＤ保護ダイオードを備えた半導体装置に関する。

近年の高速・大容量情報化の流れにより、電子素子への微細化・高周波化の技術的要求はますます高まっている。この結果、電子素子のＥＳＤ（静電破壊）耐量向上への要求も急激に高まっている。携帯機器等に用いられる小型高速スイッチング素子、あるいは電圧コンバータ回路等に広く用いられるＭＯＳトランジスタにおいても、素子の微細化あるいはゲート酸化膜の薄膜化によりＥＳＤ耐量低下は懸念されている。
このような素子ではシリコン基板上にＥＳＤ保護ダイオードが同時に形成されることが多い。特に多結晶シリコンを用いた保護素子は素子製造プロセス上の自由度が高く、広く用いられている。

従来、ＥＳＤ保護ダイオードは、リング状の閉じた環状構造に設けられるため、中心部の面積は無効面積となる。そのため、大きなＥＳＤ耐量を得るために、保護ダイオードの接合面積を大きくすると、無効面積の増加、素子全体の面積増加となる。

そこで、チップ外周部等に形成したリング状の保護ダイオードと、電極パッドの外周部に形成したリング状の保護ダイオードとを直列接続することにより高耐圧の保護ダイオードを提供する提案がある（例えば、特許文献１参照）。

特開２０００−２９４７７８号公報

本発明は、ＥＳＤ耐量が大きく、かつ無効面積の少ないＥＳＤ保護ダイオードを備えた半導体装置を提供する。

実施形態によれば、半導体装置は、第１の半導体素子を含む第１の領域と、前記第１の領域を囲む第２の領域と、を有する半導体基板と、前記半導体基板上に設けられた絶縁膜と、前記絶縁膜の一部を介して前記第２の領域上に設けられた第２の半導体素子と、を備える。前記第２の半導体素子は、前記半導体基板の外周に沿った長辺と、前記長辺と交差する短辺と、を有する半導体層と、前記半導体層上において、前記長辺に沿って延在する第１の電極と、前記第１の電極に並べて配置された第２の電極と、前記第１の電極と、前記第２の電極と、の間において、前記長辺に沿って延在するＰＮ接合と、を有する。前記第１の電極および前記第２の電極のそれぞれと、前記短辺と、の間隔は、前記ＰＮ接合と前記短辺との間隔よりも大きい。

本発明によれば、ＥＳＤ耐量が大きく、かつ無効面積の少ないＥＳＤ保護ダイオードを備えた半導体装置が提供される。

本発明の実施形態に係る半導体装置の構成を例示する模式的平面図である。 図１に表した半導体装置のＡ−Ａ線断面図である。 図１に表した半導体装置の電流密度の計算値のグラフ図である。 比較例の半導体装置の模式的平面図である。 本発明の実施形態に係る半導体装置の他の構成を例示する模式的平面図である。 本発明の実施形態に係る半導体装置の他の構成を例示する模式的平面図である。 図６に表した半導体装置のＡ−Ａ線断面図である。

以下、本発明の実施形態について図面を参照して詳細に説明する。
なお、図面は模式的または概念的なものであり、各部分の形状や縦横の寸法の関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

図１は、本発明の実施形態に係る半導体装置の構成を例示する模式的平面図である。
図２は、図１に表した半導体装置のＡ−Ａ線断面図である。
図１〜２に表したように、本実施例の半導体装置６０は、半導体基板５、絶縁膜１７、半導体領域５０、第１及び第２の電極２０、２１を備える。

半導体基板５の上に絶縁膜１７を介して半導体領域５０が設けられている。本実施例においては、半導体領域５０が帯状の場合を例示している。また、半導体領域５０には、Ｎ型半導体領域１８ａ、１８ｂ、１８ｃとＰ型半導体領域１９ａ、１９ｂとが交互にストライプ状に端面Ｑ（側壁）まで形成されている。すなわち、Ｎ型半導体領域１８ａ、１８ｂ、１８ｃとＰ型半導体領域１９ａ、１９ｂとのＰＮ接合が、半導体領域５０の端面Ｑ（側壁）に露出している。そして、電極２０、２１は、この端面Ｑから離間して設けられている。

Ｐ型半導体領域１９ａとＮ型半導体領域１８ａとは、保護ダイオード２８ａを構成する。同様に、Ｐ型半導体領域１９ｂとＮ型半導体領域１８ｂとは、保護ダイオード２８ｂを構成する。また、Ｐ型半導体領域１９ａとＮ型半導体領域１８ｂとは、保護ダイオード２９ａを、Ｐ型半導体領域１９ｂとＮ型半導体領域１８ｃとは、保護ダイオード２９ｂをそれぞれ構成する。

半導体領域５０には、ＮＰＮＰＮ構造の逆直列に接続した複数の保護ダイオード２８ａ、２９ａ、２８ｂ、２９ｂが形成されている。
また、半導体領域５０のＮ型半導体領域１８ａ、１８ｃに、それぞれ第１の電極２０、第２の電極２１が接続されている。第１の電極２０、第２の電極２１に印加される過電圧によりＮＰＮＰＮ構造の保護ダイオード２８ａ、２９ａ、２８ｂ、２９ｂは、ブレークダウンし、電流が流れる。
なお、後に図６を参照して説明するように、このような半導体領域５０は、トランジスタなどの他の素子と集積化することができる。そして、これらの場合に、半導体領域５０の形状は、図１に表したように直線の帯状には限定されず、その他、Ｌ字状やクランク状など、各種の形状に屈曲させた帯状にすることができる。

ここで、図１に表したように、半導体領域５０の主面をＸＹ面にとり、ＸＹ面と垂直な第１の方向にＺ軸をとる。また、第１及び第２の電極２０、２１との間に流れる電流の方向をＹ軸にとり、Ｙ軸及びＺ軸と垂直にＸ軸をとる。
また、第１及び第２の電極２０、２１のＹ軸方向の間隔をＬｄとする。

このとき、保護ダイオード２８ａ、２９ａ、２８ｂ、２９ｂのＰＮ接合が露出する半導体領域５０の端面Ｑ（側壁）は、第１及び第２の電極２０、２１の端部Ｐより、Ｘ軸方向に少なくとも間隔Ｌｄだけ外側まで形成されている。すなわち、端面Ｑと端部Ｐとの間の距離をＷｓとしたとき、半導体領域５０は、Ｗｓ≧Ｌｄを満たすように形成されている。
なお、図１においては、端面Ｑ、端部Ｐは、電極２０、２１及び半導体領域５０の右側のみに図示しているが、左側についても同様である。

本実施例の半導体装置６０は、例えば、以下の製造工程により製造することができる。
まず、Ｎ型シリコン基板５の上に酸化膜（絶縁膜）１７が、例えば、膜厚０．５μｍで形成される。その上に多結晶シリコン領域（半導体領域）５０を、例えば、膜厚０．６μｍで形成する。さらに酸化膜（絶縁膜）１７が、例えば、膜厚０．１μｍで形成される。

次に、多結晶シリコン領域（半導体領域）５０にホウ素（Ｂ）イオン注入が、例えば、加速電圧４０ｋｅＶ、ドーズ量５×１０^１３ｃｍ^−２で行われる。多結晶シリコン領域（半導体領域）５０は、Ｐ型半導体領域となる。
フォトリソグラフィー技術を用いて、多結晶シリコン領域（半導体領域）５０の不要な領域が、例えばＲＩＥ（反応性イオンエッチング）法を用いて除去される。

全面に酸化膜（絶縁膜）１７が形成される。
その後、フォトリソグラフィー技術を用いて、多結晶シリコン領域（半導体領域）５０中の選択的領域に、ヒ素（Ａｓ）イオン注入が行われる。イオン注入は、例えば、加速電圧７０ｋｅＶ、ドーズ量５×１０^１４ｃｍ^−２で行われ、Ｎ型半導体領域１８ａ、１８ｂ、１８ｃが形成される。ヒ素（Ａｓ）イオン注入が行われなかった多結晶シリコン領域（半導体領域）５０の領域が、Ｐ型半導体領域１９ａ、１９ｂとなる。

熱処理が、例えば、窒素ガス（Ｎ_２）雰囲気で、温度９００°Ｃ、時間２０分で行われ、各領域が活性化される。
さらにＮ型半導体領域１８ａ、１８ｃに、第１及び第２の電極２０、２１が形成される。
また、必要により、他の電極との電極配線金属、電極パッドが形成される。

以上の製造工程により、図１〜図２に表した本実施例の半導体装置６０が製造される。
上記のイオン注入、熱処理による不純物の拡散が、１〜２μｍ程度あるため、Ｎ型半導体領域１８ａ、１８ｂ、１８ｃ、Ｐ型半導体領域１９ａ、１９ｂの最小長さは２μｍ程度となる。従って、３つのＰ型またはＮ型半導体領域を有するＮＰＮ、ＰＮＰ構造の最小長さは６μｍとなる。

本実施例の半導体装置６０においては、Ｎ型半導体領域１８ａ、１８ｂ、１８ｃ、Ｐ型半導体領域１９ａ、１９ｂの長さは、例えば、それぞれ４μｍに形成される。また、第１の電極２０と直近のＰ型半導体領域１９ａとの距離、第２の電極２１と直近のＰ型半導体領域１９ｂとの距離も、例えば、それぞれ４μｍに形成される。

この場合、第１及び第２の電極２０、２１のＹ軸方向の間隔Ｌｄは、２０μｍとなる。本実施例においては、保護ダイオード２８ａ、２９ａ、２８ｂ、２９ｂのＰＮ接合が露出する半導体領域５０の端面Ｑ（側壁）と、第１及び第２の電極２０、２１の端部Ｐとの距離Ｗｓも、例えば、２０μｍに形成されている。

なお、本実施例においては、Ｎ型半導体領域１８ａ、１８ｂ、１８ｃ、Ｐ型半導体領域１９ａ、１９ｂにより、ＮＰＮＰＮ構造の保護ダイオード２８ａ、２９ａ、２８ｂ、２９ｂが構成される場合を例示している。しかし、本発明はこれに限定されるものではなく、任意数のＮ型半導体領域、Ｐ型半導体領域を交互に形成することにより任意数の保護ダイオードを構成することができる。また、ＰＮＰＮＰ構造の保護ダイオードを構成することもできる。

このような半導体装置６０の第１の電極２０、第２の電極２１に過電圧が印加されると、半導体領域５０に形成された保護ダイオード２８ａ、２９ａ、２８ｂ、２９ｂは、ブレークダウンし、電流が流れる。
第１の電極２０に高電圧が、第２の電極２１に低電圧が印加された場合、過電圧により保護ダイオード２８ａ、２８ｂがブレークダウンし、第１の電極２０から第２の電極２１に向けて電流が流れる。また逆に、第１の電極２０に低電圧が、第２の電極２１に高電圧が印加された場合、過電圧により保護ダイオード２９ａ、２９ｂがブレークダウンし、第２の電極２１から第１の電極に向けて電流が流れる。

図３は、図１に表した半導体装置の電流密度の計算値のグラフ図である。
図３におけるＸ軸の方向は、図１に表したＸ軸の方向に対応する。また、図３におけるＸ軸の位置は、図１においてＮ型半導体領域１８ｂの上下方向の中心を通る位置とした。また、第１及び第２の電極２０、２１のＸ軸方向の中心を原点Ｏにとり、図１に表したようにＹ軸を設定した。そして、第１及び第２の電極２０、２１間に電流２Ｉを流した場合のＸ軸上のＹ方向の電流密度をＪとした。
図３においては、このときのＸ軸上の位置Ｘを横軸にとり、Ｙ軸方向の電流密度Ｊの計算値を縦軸に表している。

なお、電流密度Ｊの計算においては、半導体領域５０の厚さを１μｍ、第１及び第２の電極２０、２１のＹ軸方向の長さをそれぞれ６μｍとしている。また、第１及び第２の電極２０、２１のＸ軸方向の幅Ｗｄを、それぞれ５０μｍとして、電流２Ｉ＝２Ａを流している。

すなわち、第１及び第２の電極２０、２１の端部Ｐは、Ｘ＝±Ｗｄ／２＝±２５μｍの位置になる。また、半導体装置６０は、図１において、左右対称である。そこで、図３においては、０≦Ｘ≦２５μｍの部分に電流Ｉ＝１Ａを流した場合の、Ｘ軸上Ｙ軸方向の電流密度Ｊについて計算している。
なお、対称性から、Ｘ＝０において、電流ＩはＹ軸と平行に流れる。また、Ｙ＝０すなわちＸ軸上において、電流Ｉは、Ｙ軸と平行に流れる。

ＥＳＤとして、ＨＢＭ（人体モデル）を想定すると、１Ａの電流が流れた場合は、ＨＢＭにおける電圧に換算すると１５００Ｖに相当する。半導体装置６０全体では、２Ａの電流が流れ、３０００Ｖに相当する。

図３に表したように、第１及び第２の電極２０、２１の端部Ｐから１０μｍ程度はなれた位置での電流密度Ｊは、ほぼ０になっている。また、保護ダイオード２８ａ、２９ａ、２８ｂ、２９ｂのＰＮ接合が露出する半導体領域５０の端面Ｑ（側壁）においても、大きな再結合電流が集中することはない。
従って、後述するように、本実施例の半導体装置６０によれば、ＥＳＤ耐量が大きく、また無効面積の少ない、保護ダイオード構造を得ることが出来る。

ここで、比較例の半導体装置について説明する。
図４は、比較例の半導体装置の模式的平面図である。
図４に表したように、比較例の半導体装置１６０は、半導体基板５、絶縁膜１７、多結晶シリコン領域１５０、第１及び第２の電極１２０、１２１を備える。

比較例の半導体装置１６０のＡ−Ａ線断面図は、図２に表した本実施例の半導体装置６０のＡ−Ａ線断面図と同様である。
ただし、比較例の半導体装置１６０においては、Ｎ型半導体領域１１８ｃは、第２の電極１２１の内側にも矩形状に形成されている。また、多結晶シリコン領域１５０の平面形状が矩形状である。さらに、Ｎ型半導体領域１１８ａ、１１８ｂ、１１８ｃとＰ型半導体領域１１９ａ、１１９ｂとは、平面形状が交互に同心矩形状に形成され、ＰＮ接合が閉じた環状構造になっている。そのため、比較例の半導体装置１６０においては、多結晶シリコン領域１５０には、ＰＮ接合が露出する端面（側壁）はない。これ以外の点については、図１〜図２に表した本実施例の半導体装置６０と同様である。

すなわち、Ｐ型半導体領域１１９ａとＮ型半導体領域１１８ａとは、保護ダイオード１２８ａを構成する。同様に、Ｐ型半導体領域１１９ｂとＮ型半導体領域１１８ｂとは、保護ダイオード１２８ｂを構成する。また、Ｐ型半導体領域１１９ａとＮ型半導体領域１１８ｂとは、保護ダイオード１２９ａを、Ｐ型半導体領域１１９ｂとＮ型半導体領域１１８ｃとは、保護ダイオード１２９ｂをそれぞれ構成する。

多結晶シリコン領域１５０には、ＮＰＮＰＮ構造の逆直列に接続した複数の保護ダイオード１２８ａ、１２９ａ、１２８ｂ、１２９ｂが形成されている。
また、多結晶シリコン領域１５０の最外部のＮ型半導体領域１１８ａと、最内部のＮ型半導体領域１１８ｃに、それぞれ第１の電極１２０、第２の電極１２１が接続されている。第１の電極１２０、第２の電極１２１に印加される過電圧によりＮＰＮＰＮ構造の保護ダイオード１２８ａ、１２９ａ、１２８ｂ、１２９ｂは、ブレークダウンし、電流が流れる。なお、電流は、第１の電極１２０と第２の電極１２１との間を流れるため、第２の電極１２１の内側のＮ型半導体領域１１８ｃの部分は、後述するように無効面積となる。

比較例の半導体装置１６０は、第１の電極１２０、第２の電極１２１を、例えば同じ半導体基板５の上に形成されたＭＯＳトランジスタのソース、ゲートとそれぞれ電気的に接続することにより、ＭＯＳトランジスタのＥＳＤ保護ダイオードとなる。

ＭＯＳトランジスタのゲート・ソース間にＥＳＤ電圧が印加されると、半導体装置１６０の保護ダイオード１２８ａ、１２９ａ、１２８ｂ、１２９ｂがブレークダウンし、電流が流れる。すなわち、ＥＳＤ電圧は、このダイオード構造を介してゲート・ソース間に放電され、ＭＯＳトランジスタが保護される。

ところで、このダイオード構造は、平面形状が矩形状の、ＰＮ接合が閉じた環状構造に形成されている。これは、ＰＮ接合が多結晶シリコン領域１５０の端面に露出させないためである。ＰＮ接合が多結晶シリコン領域１５０の端面に露出した場合、端面では結晶構造の乱れ、あるいは製造プロセス上生じた破砕領域のため、速い再結合速度を持つことを懸念したためである。

再結合速度が速い場合、この領域で再結合時に放出されるバンドギャップ相当分のエネルギーが結晶格子を破壊し、さらに再結合速度の速い領域を増大させるため、ダイオード特性の劣化を招きやすいという問題がある。このため、ＰＮ接合を多結晶シリコン領域１５０の端面に露出させない工夫として環状構造が採用されている。

ＭＯＳトランジスタ等を保護する場合、保護ダイオード自体のＥＳＤ耐量も高くなくてはならないのは当然であり、そもそもＥＳＤ保護ダイオードが劣化しにくい構造が必要である。
しかし、このように保護ダイオードの劣化を避けるため、環状構造を用いた場合、保護ダイオード部の面積効率が悪くなるという問題も生じている。

すなわち、一般に、ＥＳＤ保護機能はダイオード接合面積が大きなものほど高く、大きなＥＳＤ耐量を確保することが出来る。従って、大きなＥＳＤ耐量を得るためには、出来るだけ大きなダイオード接合面積を得ることが必要である。しかし、図４に表したように、ダイオード接合面積を大きくするためには、環状構造をした矩形の周辺長を長くする必要がある。この場合、中心部、すなわち、図４に表した第２の電極１２１の内側のＮ型半導体領域１１８ｃの部分の面積は無効面積となる。しかも素子全体の面積増加をもたらし製造コスト高になり、産業上好ましくない。

多結晶シリコン領域１５０の膜厚を厚くすることも有効であるが、この場合、多結晶シリコン、酸化膜、基板シリコン間での応力差が亀裂等の問題を起すことが知られており、概ね１μｍ程度が限界とされている。このように、ＥＳＤ保護機能の高い保護ダイオードを得ようとすると、無効面積の増加を招き、素子面積全体の面積を増加させてしまうという問題があった。
なお、比較例の半導体装置１６０においては、保護ダイオードの平面形状が同心矩形状の場合について説明したが、リング状の場合についても同様である。

これに対して、本実施例の半導体装置６０においては、保護ダイオード２８ａ、２９ａ、２８ｂ、２９ｂは半導体領域５０に帯状に形成され、無効面積が少ない。
すなわち、図３に表したように、ＥＳＤ電圧が印加された場合、電流経路は第１及び第２の電極２０、２１間に形成されると考えれる。この場合、電流経路は外側に向かって広がりを持つが、その程度は概ね電極間距離Ｌｄ以内である。したがって、ＥＳＤ印加時においても、電流が半導体領域５０の端面Ｑ（側壁）のＰＮ接合露出部にまで達することはなく、ダイオード構造が極端に劣化することはない。

このように本実施例の半導体装置６０によれば、半導体領域５０の端面Ｑ（側壁）のＰＮ接合露出部に大きな再結合電流が集中することなく、ＥＳＤ耐量が大きく、また無効面積の少ない、保護ダイオード構造を得ることが出来る。

図５は、本発明の実施形態に係る半導体装置の他の構成を例示する模式的平面図である。
図５に表したように、本実施例の半導体装置６０ａは、半導体基板５、絶縁膜１７、半導体領域５０、第１及び第２の電極２０ａ、２１ａを備える。

半導体装置６０ａにおいては、第１及び第２の電極２０ａ、２１ａのＸ軸方向の両端部２５が半円筒状に形成されている。すなわち、図５に表したように、第１及び第２の電極２０ａ、２１ａの平面形状（断面形状）は、Ｘ軸方向の両端部２５が、例えば半径３ｍｍの円弧状に形成されている点が、半導体装置６０と異なる。これ以外については、半導体装置６０と同様である。
なお、本実施例においては、両端部２５を円弧状に形成した構成を例示しているが、円弧状に限らず、曲率緩和部を有すればよい。すなわち、図５に表したような両端部２５の平面形状（断面形状）が多角形ではなく、曲線により形成されていればよい。

第１及び第２の電極２０、２１のように端部形状が直角に近い場合、電界集中によって電流集中が生じ、この部分で異常発熱し、その結果ダイオード劣化が生じることも考えられる。そこで、端部２５に曲率緩和部を設けることによって、このような異常な電流集中が避けられ、ダイオード構造の劣化が抑制される。

従って、半導体装置６０ａによれば、半導体領域５０の端面Ｑ（側壁）のＰＮ接合露出部に大きな再結合電流が集中することない。また、第１及び第２の電極２０ａ、２１ａの端部２５に電流が集中することなく、ＥＳＤ耐量が大きく、また無効面積の少ない、保護ダイオード構造得ることが出来る。

図６は、本発明の実施形態に係る半導体装置の他の構成を例示する模式的平面図である。
図６に表したように、本実施例の半導体装置６１は、半導体基板５、絶縁膜１７、半導体領域５０ａ〜５０ｅ、第１及び第２の電極２０ａ、２１ａ、ＭＯＳトランジスタ領域４０、電極パッド４５を備える。

本実施例の半導体装置６１においては、半導体領域５０ａ〜５０ｄが半導体基板５の周辺部に設けられている。また、半導体領域５０ｅは、電極パッド４５の周辺に設けられている。
なお、第１及び第２の電極２０ａ、２１ａは半導体領域５０ａに接続しているもののみ図示し、他の半導体領域５０ｂ〜５０ｅに接続する第１及び第２の電極については、省略している。

ここで、半導体基板５、絶縁膜１７、半導体領域５０ａ、第１及び第２の電極２０ａ、２１ａについては、半導体装置６０ａと同様である。また、半導体領域５０ｂ、５０ｃは、半導体領域５０ａの平面形状をそれぞれ、Ｕ字型、Ｌ字型とした以外は同様である。半導体領域５０ｄは、半導体基板５の周辺部に半導体領域５０ａの内側に設けられている点以外は、半導体領域５０ａと同様である。
また、半導体領域５０ａ、５０ｂ間の距離Ｗｐは、特に制限はなく、ゼロでもよい。ただし、距離Ｗｐをゼロとして半導体領域５０ａ、５０ｂのそれぞれの一端が接続された場合でも、半導体領域５０ａ、５０ｂの少なくとも他端においては、ＰＮ接合が端面に露出している。

ＭＯＳトランジスタ領域４０は、半導体領域５０ａ〜５０ｅに形成された保護ダイオードにより、ＥＳＤから保護するＭＯＳトランジスタ素子が形成された領域であり、半導体領域５０ａ〜５０ｅと同時に形成される。
また、電極パッド４５は、ＭＯＳトランジスタ領域４０のゲート８と電気的に接続されている（図示せず）。なお、本実施例においては、電極パッド４５が１つの場合を例示しているが、任意数有してもよい。

図７は、図６に表した半導体装置のＡ−Ａ線断面図である。
図７に表したように、半導体装置６１のＭＯＳトランジスタ領域４０は、半導体基板５の下側に裏面ドレイン電極４が設けられている。また、Ｎ型半導体基板５の表面に、Ｐ型ベース領域６ａ、６ｂ、６ｃが形成されている。Ｐ型ベース領域６ａの表面には、Ｎ型ソース領域７ａ、７ｂが、Ｐ型ベース領域６ｂの表面には、Ｎ型ソース領域７ｃ、７ｄが、Ｐ型ベース領域６ｃの表面には、Ｎ型ソース領域７ｅ、７ｆがそれぞれ形成されている。

また、Ｎ型ソース領域７ｂからＮ型ソース領域７ｃの上に、酸化膜１７を介して多結晶シリコンゲート電極８ａが形成されている。同様に、Ｎ型ソース領域７ｄからＮ型ソース領域７ｅの上に、酸化膜１７を介して多結晶シリコンゲート電極８ｂが形成されている。
さらに、Ｎ型ソース領域７ａ〜７ｅと接続するソース電極１０が形成されている。

ＥＳＤ保護ダイオードとして機能する半導体領域５０ａ〜５０ｅの第２の電極２１ａと、多結晶シリコンゲート電極８ａ、８ｂとは電気的に接続されている（図示せず）。また第１の電極２０ａとソース電極１０とが電気的に接続されている（図示せず）。これにより、ゲート・ソース間に印加されるＥＳＤからＭＯＳトランジスタ領域４０を保護している。

なお、本実施例においては、半導体基板５がＮ型であり、ＭＯＳトランジスタ領域４０が、Ｎチャンネル縦型ＭＯＳトランジスタ構造を有する場合を例示している。しかし、本発明はこれに限定されるものではなく、Ｐ型半導体基板を用いてもよい。また、ＰチャンネルＭＯＳトランジスタ領域を有してもよく、さらに、バイポーラトランジスタ領域を有してもよい。

以上、具体例を参照しつつ、本発明の実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

その他、本発明の実施形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

４ 裏面ドレイン電極
５ Ｎ型半導体基板（半導体基板）
６ａ、６ｂ、６ｃ Ｐ型ベース領域
７ａ、７ｂ、７ｃ、７ｄ、７ｅ Ｎ型ソース領域
８、８ａ、８ｂ 多結晶シリコンゲート電極
１０ ソース電極
１７ 絶縁膜
１８ａ、１８ｂ、１８ｃ Ｎ型半導体領域
１９ａ、１９ｂ Ｐ型半導体領域
２０、２０ａ 第１の電極
２１、２１ａ 第２の電極
２５ 端部
２８ａ、２８ｂ、２９ａ、２９ｂ 保護ダイオード
４０ ＭＯＳトランジスタ領域
４５ 電極パッド
５０、５０ａ〜５０ｅ 半導体領域
６０、６０ａ、６１ 半導体装置
１１８ａ、１１８ｂ、１１８ｃ Ｎ型半導体領域
１１９ａ、１１９ｂ Ｐ型半導体領域
１２０ 第１の電極
１２１ 第２の電極
１２８ａ、１２８ｂ、１２９ａ、１２９ｂ 保護ダイオード
１５０ 多結晶シリコン領域
１６０ 半導体装置
Ｐ 第１及び第２の電極の端部
Ｑ 半導体領域の端面（側壁）
Ｌｄ 第１及び第２の電極の間隔
Ｗｓ 端部ＰＱ間の距離
Ｗｄ 第１及び第２の電極の幅
Ｗｐ 半導体領域の間の距離

Claims (5)

1. 第１の半導体素子を含む第１の領域と、前記第１の領域を囲む第２の領域と、を有する半導体基板と、
   前記半導体基板上に設けられた絶縁膜と、
   前記絶縁膜の一部を介して前記第２の領域上に設けられた第２の半導体素子であって、
   前記半導体基板の外周に沿った長辺と、前記長辺と交差する短辺と、を有する半導体層と、
   前記半導体層上において、前記長辺に沿って延在する第１の電極と、
   前記第１の電極に並べて配置された第２の電極と、
   前記第１の電極と、前記第２の電極と、の間において、前記長辺に沿って延在するＰＮ接合と、
   を有する第２の半導体素子と、
   を備え、
   前記第１の電極および前記第２の電極のそれぞれと、前記短辺と、の間隔は、前記ＰＮ接合と前記短辺との間隔よりも大きい半導体装置。
2. 前記第２の半導体素子は、前記第１の電極と、前記第２の電極と、の間に、少なくとも２つのＰＮ接合を有する請求項１記載の半導体装置。
3. 前記ＰＮ接合は、前記短辺まで延在し、
   前記短辺側の端面に露出する請求項１または２に記載の半導体装置。
4. 前記第１の電極と、前記第２の電極と、の間隔は、前記短辺と、前記第１の電極および前記第２の電極のいずれかと、の間隔と同じである請求項１〜３のいずれか１つに記載の半導体装置。
5. 前記第２の半導体素子は、前記絶縁膜中に設けられた請求項１〜４のいずれか１つに記載の半導体装置。

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