CN107046057B - 半导体器件及其制造方法 - Google Patents

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    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions

Abstract

本发明涉及一种半导体器件及其制造方法。提供了具有改善的击穿电压和减小的耐压泄漏电流的高度可靠的半导体器件。中间电阻场板包括第一中间电阻场板和多个第二中间电阻场板，所述第一中间电阻场板的一端耦合到内周侧电阻场板，另一端耦合到外周侧电阻场板。第一中间电阻场板具有平面图案，所述平面图案配备有多个第一部分，所述多个第一部分在将所述内周侧电阻场板与所述外周侧电阻场板连接的第一方向上彼此分离并且在与所述第一方向正交的第二方向上直线延伸，并且所述平面图案沿着所述第二方向重复往复。所述第二中间电阻场板均与所述第一部分的一侧的第一端部连接并且具有曲率地延伸。

Description

半导体器件及其制造方法
相关申请的交叉引用
包括说明书、附图和摘要的、于2016年2月5日提交的日本专利申请No.2016-020383的公开的全部内容以引用方式并入本文中。
技术领域
本发明涉及半导体器件及其制造方法，例如，适于在配备有电阻场板的功率半导体器件中使用的半导体器件及其制造方法。
背景技术
日本未审专利申请公开No.2003-31791(专利文献1)公开了一种电阻场板，该电阻场板包括内周侧的第一环状部、外周侧的第二环状部、其间的多个主干部、和从各个主干部横向伸出的分支部。分支部不允许恒定电流通过，从而减小了泄漏电流。
WO2012/157223(专利文献2)公开了一种横向半导体器件，该横向半导体器件具有在第一半导体区周围沿着周边方向彼此相邻的第一部分和第二部分并且配备有电阻场板，电阻场板包括分别设置在第一部分和第二部分中的第一电阻场板部分和第二电阻场板部分。第一电阻场板部分和第二电阻场板部分彼此分离。
[专利文献]
[专利文献1]日本未审专利申请公开No.2003-31791
[专利文献2]WO2012/157223
发明内容
功率半导体器件具有电阻场板，以具有改善的外围击穿电压。然而，电阻场板的缺点在于，它难以同时实现改善击穿电压和减小击穿电压泄漏电流。
根据本文中的描述和附图，另一个问题和新颖特征将是清楚的。
在一个实施例中，提供了一种半导体器件，所述半导体器件具有：有源部，其设置在半导体衬底的中央部；外围部，其设置在所述有源部周围；以及电阻场板，其设置在所述外围部中并且包围所述有源部。所述电阻场板包括内周侧电阻场板、外周侧电阻场板、设置在所述内周侧电阻场板和所述外周侧电阻场板之间的中间电阻场板。所述中间电阻场板包括第一中间电阻场板和多个第二中间电阻场板。所述第一中间电阻场板的一端耦合到所述内周侧电阻场板并且所述第一中间电阻场板的另一端耦合到所述外周侧电阻场板。所述第一中间电阻场板具有平面图案，所述平面图案配备有多个第一部分，所述多个第一部分在将所述内周侧电阻场板与所述外周侧电阻场板连接的第一方向上彼此分离并且同时在与所述第一方向正交的第二方向上直线延伸，并且所述平面图案沿着所述第二方向重复往复。所述第二中间电阻场板分别与所述第一部分的一侧的第一端部连接并且具有曲率地延伸。
上述实施例可通过同时实现改善击穿电压和减小耐压泄漏电流来提供高度可靠的半导体器件。
附图说明
图1是示出第一实施例的半导体器件的外围部中形成的电阻场板的平面图；
图2是第一实施例的半导体器件的外围部的剖视图；
图3是描述半导体器件的外围部中设置的表面电场缓和层的优点的曲线图；
图4是示出在其制造步骤期间的第一实施例的半导体器件(IGBT元件和电阻场板)的剖视图；
图5是示出图4的制造步骤之后的制造步骤期间的半导体器件的剖视图；
图6是示出图5的制造步骤之后的制造步骤期间的半导体器件的剖视图；
图7是示出图6的制造步骤之后的制造步骤期间的半导体器件的剖视图；
图8是示出图7的制造步骤之后的制造步骤期间的半导体器件的剖视图；
图9是示出图8的制造步骤之后的制造步骤期间的半导体器件的剖视图；
图10是示出图9的制造步骤之后的制造步骤期间的半导体器件的剖视图；
图11是示出图10的制造步骤之后的制造步骤期间的半导体器件的剖视图；
图12是示出图11的制造步骤之后的制造步骤期间的半导体器件的剖视图；
图13是示出图12的制造步骤之后的制造步骤期间的半导体器件的剖视图；
图14是示出图13的制造步骤之后的制造步骤期间的半导体器件的剖视图；
图15是示出图14的制造步骤之后的制造步骤期间的半导体器件的剖视图；
图16是示出第一实施例的第一修改例的半导体器件的外围部中形成的电阻场板的平面图；
图17是示出第一实施例的第二修改例的半导体器件的外围部中形成的电阻场板的平面图；
图18是示出第一实施例的第三修改例的半导体器件的外围部中形成的电阻场板的平面图；
图19是示出第一实施例的第四修改例的半导体器件的外围部中形成的电阻场板的平面图；
图20是示出第二实施例的半导体器件的外围部中形成的电阻场板的平面图；
图21A是示出本发明的发明人比较和研究的电阻场板的半导体器件的平面图，图21B是示出沿着图21A的线X3-X3'截取的电阻场板的电势分布的曲线图；
图22是描述耐压泄漏电流和反向电压之间的半导体器件的关系的曲线图；以及
图23是示意性示出电阻场板的电阻组件的半导体器件的平面图。
具体实施方式
在下述的实施例中，如有需要，出于方便的缘故，将通过将说明书划分成多个部分或实施例来进行描述。然而，除非另外清楚特别指出，否则这些部分或实施例彼此不独立，但是其中一个可以是另一个的部分或整体的修改示例、应用示例、细节描述、补充描述等的关系。
在下述的实施例中，当引用组件的数字等(包括数字、值、数量、范围等)时，数字不限于特定数字，而是可以比特定数字大或小，除非另外具体指出或原理上表明数字限于特定数字。
另外，在下述的实施例中，无须说，构成组件(包括构成步骤等)不一定总是必要的，除非另外特别明确指示或者除非其在原则上显而易见它们是必要的。类似地，在下述的实施例中，当引用构成组件的形状、位置关系等时，还涵盖基本上近似或模拟的，除非明确指示或者在原则上显而易见它们不是必要的。这还应用于上述的数字等(包括数字、值、量、范围等)。
下文中，将基于附图详细描述实施例。在用于描述以下实施例的所有附图中，将用相似或相关的参考标号标识具有相同功能的构件，并且将省略对其的重复描述。当存在多个类似构件(部位)时，可在常见参考标号上添加符号，以表示个体或特定的部位。另外，在下述的实施例中，除非另外特别必要，将在原理上不再重复对相同或类似部分的描述。
在实施例中将要使用的附图中，为了有助于观察它们，甚至从剖视图中省去阴影。另外，为了有助于观察它，甚至可在平面图中添加阴影。
在剖视图和平面图中，各部位的尺寸并不对应于实际装置的那些。为了有助于理解附图，有时以相对大的比例显示特定部位。即使当剖视图和平面图彼此对应时，可以以相对大的比例示出特定部位，以有助于理解它。
本文中使用的符号“-”和“+”意指具有N导电类型或P导电类型的杂质的相对浓度。例如，N型杂质的浓度按以下次序越来越高：“N-”、“N”和“N+”，而P型杂质的浓度按以下次序越来越高：“P-”、“P”、“P+”和“P++”。
(对问题的详细描述)
为了弄清本实施例的功率半导体器件所具有的电阻场板的结构，下文中，将描述本发明的发明人所发现的电阻场板的不方便。这里，IGBT(绝缘栅型双极性晶体管)被作为功率半导体元件的示例，但是不仅可使用它，而且可使用例如二极管、功率MOSFET(金属氧化物半导体场效应晶体管)或RC-IGBT(反向导通IGBT)。
电阻场板是通过由例如多晶硅(Si)制成的导体层而耦合在第一电极和第二电极之间(配备有IGBT元件的半导体器件中的集电极电极和发射极电极之间)的场板并且通过向导体层供应电流而形成的恒定电势分布用于确保外围击穿电压。
图21A是示出本发明的发明人比较和研究的电阻场板的半导体器件的平面图，图21B是示出沿着图21A的线X3-X3'截取的电阻场板的电势分布的曲线图。图22是描述击穿电压泄漏电流和反向电压之间的半导体器件的关系的曲线图。图23是示意性示出电阻场板的电阻组件的半导体器件的平面图。
如图21A中所示，配备有IGBT元件的半导体器件具有：发射极电极EE，其在平面图中形成在半导体器件的中央部；以及集电极电极CE，其在平面图中形成在半导体器件的外围部中，与发射极电极EE分离。发射极电极EE和集电极电极CE在其间具有电阻场板FP，电阻场板FP螺旋包围发射极电极EE并且由多晶硅(Si)制成。虽然在该图中未示出，但它的一端电耦合到集电极电极CE，它的另一端电耦合到发射极电极EE。
如图21B中所示，当向集电极电极CE施加集电极电压并且例如向发射极电极EE施加0V时，相对于施加到电阻场板FP的电压，按照电阻场板FP的轨道的数目来划分电势，从而造成电势梯度从电阻场板FP的一端侧(集电极电极CE侧)向另一端侧(发射极电极EE侧)线性减小。这样改进了耗尽层从PN结的扩展并且缓和了PN结或外围部的电场集中。结果，半导体器件可具有改进的耐压特性。
如图22中所示，需要半导体器件因其耐压特性而具有高击穿电压和低耐压泄漏电流。通过具有曲率的电阻场板的拐角部分处的电场分布来确定击穿电压。在相比于直线部分的拐角部分处，耗尽层的均匀扩展受到干扰并且有可能出现电场集中。另外，当电阻场板具有曲率时，电阻场板的电场分布变得不均匀并且有可能更容易地出现电场集中，这还会对击穿电压的减小有影响。另一方面，通过电阻场板的电阻，即构成电阻场板的多晶硅(Si)的杂质浓度和大小，来确定耐压泄漏电流。
(1)电阻场板的第一问题
如图23中所示，在具有曲率的电阻场板的拐角部分B处，电阻场板具有增大的长度并且随着它由于轨道之中的曲率半径差异而靠近外周，具有增大的电阻。因此，在拐角部分B处，轨道之中的电势分配有所不同并且在内周侧和外周侧之间，电势分布变得不平均。这样会造成半导体器件的击穿电压减小。
在直线的电阻场板的直线部分A处，只有直线部分A处的电阻变成固定的，但不可避免受到拐角部分B处的电势分配的影响，使得该部分中的轨道之中的电势分配类似于拐角部分B中的电势分配并且电场分布变得不均匀。
(2)电阻场板的第二问题
为了增大半导体器件的击穿电压，期望使电阻场板的拐角部分处的内周侧和外周侧的电场分布均匀。为了实现这个，必须增大构成电阻场板的多晶硅(Si)的浓度，由此减小电阻场板的电阻。
另一方面，为了减小半导体器件的耐压泄漏电流，必须减小构成电阻场板的多晶硅(Si)的浓度或增大轨道的数目，由此增大电阻场板的大小。
在本发明的发明人研究的并且在图21A中示出的电阻场板FP的螺旋平面布局中，不可同时实现击穿电压和耐压泄漏电流，因为它们是折衷的关系。例如，为了减小耐压泄漏电流而减小构成电阻场板的多晶硅(Si)的杂质浓度造成由于轨道之中的拐角部分处的电阻差异增大而导致击穿电压下降。
在上述的专利文献1中，各个场板包括带状主干部和多个分支部，带状主干部从内部电极延伸到外部电极并且多个分支部从带状主干部分支并且处于稳定状态，通过向带状主干部供应流过电阻场板的电流来减小泄漏电流。然而，内部电极和外部电极用直线带状主干部而彼此连接，使得据推测泄漏电流减小的效果并不十分大。
在上述的专利文献2中，通过分别在拐角部分和直线部分中形成彼此分离的电阻场板并且将电阻场板以相对于漂移区的水平方向长度的相同间隔布置在拐角部分和直线部分中并由此缓和漂移区的表面电场来实施高击穿电压二极管。然而，所得的二极管可具有减小的击穿电压，因为拐角部分中的轨道之中的电势分配有所不同，并且在内周侧和外周侧之间，电场分布变得不均匀。
(第一实施例)
<半导体器件的外围结构>
将参照图1来描述根据第一实施例的电阻场板的平面布局。图1是示出第一实施例的半导体器件的外围部中形成的电阻场板的平面图。
如图1中所示，在平面图中，半导体器件SM具有正方形形状。半导体器件SM在其中间部分处具有IGBT元件并且半导体器件SM在其外围部中具有被形成为在平面图中包围有源部的电阻场板FP。在下面的描述中，其中已经形成IGBT的中央部将被称为“有源部”或“单元部”。
电阻场板FP具有内周侧电阻场板FPI、外周侧电阻场板FPO和中间电阻场板FPC。
内周侧电阻场板FPI被布置成围住有源部并且电耦合到随后将描述的发射极电极(参照图2)。相比于内周侧电阻场板FPI，外周侧电阻场板FPO布置在半导体衬底的外周侧，与内周侧电阻场板FPI分离。它被布置成围住有源部并且电耦合到随后将描述的表面集电极电极(参照图2)。
中间电阻场板FPC布置在内周侧电阻场板FPI和外周侧电阻场板FPO之间并且耦合到内周侧电阻场板FPI和外周侧电阻场板FPO二者。在第一实施例中，内周侧电阻场板FPI和外周侧电阻场板FPO在其间具有并联耦合的四个中间电阻场板FPC。
在平面图中，半导体衬底的外围部被划分成八个部分，也就是说，分别沿着半导体衬底的四条边定位的四个直线部分A1、A2、A3和A4和位于半导体衬底的两条对角线上的四个拐角部分B1、B2、B3和B4。直线部分A1、拐角部分B1、直线部分A2、拐角部分B2、直线部分A3、拐角部分B3、直线部分A4和拐角部分B4以这个次序围绕有源部布置。
一个中间电阻场板FPC包括形成在直线部分A1中的第一中间电阻场板FPC1和形成在拐角部分B1中的多个第二中间电阻场板FPC2。其他三个中间电阻场板FPC具有类似结构。
具体地描述，形成在直线部分A2中的第一中间电阻场板FPC1和形成在拐角部分B2中的多个第二中间电阻场板FPC2构成另一个中间电阻场板FPC。形成在直线部分A3中的第一中间电阻场板FPC1和形成在拐角部分B3中的多个第二中间电阻场板FPC2构成又一个中间电阻场板FPC。形成在直线部分A4中的第一中间电阻场板FPC1和形成在拐角部分B4中的多个第二中间电阻场板FPC2构成再一个中间电阻场板FPC。
形成在直线部分A1、A2、A3和A4中的第一中间电阻场板FPC1分别在内周侧电阻场板FPI和外周侧电阻场板FPO之间具有平面图案，该平面图案沿着与连接在内周侧电阻场板FPI和外周侧电阻场板FPO之间的第一方向正交的第二方向重复往复。它们每个的一个端部耦合到内周侧电阻场板FPI而另一个端部耦合到外周侧电阻场板FPO。换句话讲，第一中间电阻场板FPC1包括在第二方向上直线延伸的多个第一部分和连接彼此相邻的两个第一部分的相应的一个端部或其相应的另一个端部的多个第二部分。
四个第一中间电阻场板FPC1的一端沿着内周侧电阻场板FPI以相等间隔耦合到内周侧电阻场板FPI。
在图1中，第一中间电阻场板FPC1在内周侧电阻场板FPI和外周侧电阻场板FPO之间往复三次，因此它具有六个第一部分。
第一中间电阻场板FPC1具有固定宽度并且第一中间电阻场板FPC1的第一部分具有相等长度。当在连接内周侧电阻场板FPI和外周侧电阻场板FPO的第一方向上观察时，第一中间电阻场板FPC1的第一部分以相等间距布置。术语“相等”在本文中使用时不意指“完全相等”，而是意指在考虑到包括变形的预定范围的情况下的“大体相等”或“几乎相等”。
通过这种结构，按照第一中间电阻场板FPC1的往复次数来分散施加到第一中间电阻场板FPC1的电压，并且存在电压从外周侧电阻场板FPO侧向内周侧电阻场板FPI侧线性减小的电势梯度，如图21B中所示。
拐角部分B1、B2、B3和B4中形成的多个第二中间电阻场板FPC2的一个端部分别连接到形成在直线部分A1、A2、A3和A4中的第一中间电阻场板FPC1的多个第一部分一侧的端部并且以像分支一样的曲率在一个方向上延伸。另一方面，多个第二中间电阻场板FPC2的另一个端部(末端(tip)部)开放。
在图1中，第二中间电阻场板FPC2连接到形成在直线部分A1中的第一中间电阻场板FPC1的六个第一部分并且六个第二中间电阻场板FPC2在拐角部分B1中形成有曲率。
类似地，第二中间电阻场板FPC2连接到形成在直线部分A2中的第一中间电阻场板FPC1的六个第一部分并且六个第二中间电阻场板FPC2在拐角部分B1中形成有曲率。
类似地，第二中间电阻场板FPC2连接到形成在直线部分A3中的第一中间电阻场板FPC1的六个第一部分并且六个第二中间电阻场板FPC2在拐角部分B3中形成有曲率。
类似地，第二中间电阻场板FPC2连接到形成在直线部分A4中的第一中间电阻场板FPC1的六个第一部分并且六个第二中间电阻场板FPC2在拐角部分B4中形成有曲率。
多个第二中间电阻场板FPC2具有固定宽度并且该宽度等于第一中间电阻场板FPC1的宽度。多个第二中间电阻场板FPC2具有与第一中间电阻场板FPC1的多个第一部分的间距相等的间距。
在根据第一实施例的电阻场板FP中，分别形成在拐角部分B1、B2、B3和B4中的多个第二中间电阻场板FPC2没有直接连接到内周侧电阻场板FPI或外周侧电阻场板FPO。因此，在热平衡中，电流只流过第一中间电阻场板FPC1，而不流过第二中间电阻场板FPC2。因此，不受因曲率半径差异而导致的电阻差异影响。
另外，多个第二中间电阻场板FPC2可分别使用第二中间电阻场板FPC2所连接的第一中间电阻场板FPC1的第一部分的电势。第二中间电阻场板FPC2的电势变成分别等于第二中间电阻场板FPC2所连接的第一中间电阻场板FPC1的第一部分的电势，使得即使在拐角部分B1、B2、B3和B4中，也可以使轨道之中的电场分布是均匀的。
在电阻场板FP中，因此，在轨道之中，电场分布变得均匀并且可防止半导体器件SM的击穿电压下降。
另外，分别形成在拐角部分B1、B2、B3和B4中的多个第二中间电阻场板FPC2的开放的末端部具有直线形状。
在图1中，例如，拐角部分B1具有彼此正交的半导体衬底的第一边和第二边并且沿着第一边布置的直线部分A1和沿着第二边布置的直线部分A2与该拐角部分B1接触。形成在拐角部分B1中的多个第二中间电阻场板FPC2的一个端部连接到形成在直线部分A1中的第一中间电阻场板FPC1的多个第一部分。形成在拐角部分B1中的多个第二中间电阻场板FPC2的另一个端部(开放的末端部)在与形成在直线部分A2中的第一中间电阻场板FPC1的多个第一部分的方向相同的方向上延伸并且具有直线形式。
形成在拐角部分B1中的多个第二中间电阻场板FPC2的各个开放的末端部在直线部分A2的方向上延伸并且具有直线形状，以面对直线部分A2中形成的第一中间电阻场板FPC1的多个第一部分。
类似地，形成在拐角部分B2中的多个第二中间电阻场板FPC2的各个开放的末端部在直线部分A3的方向上延伸并且具有直线形状，以面对直线部分A3中形成的第一中间电阻场板FPC1的多个第一部分。
类似地，形成在拐角部分B3中的多个第二中间电阻场板FPC2的各个开放的末端部在直线部分A4的方向上延伸并且具有直线形状，以面对直线部分A4中形成的第一中间电阻场板FPC1的多个第一部分。
类似地，形成在拐角部分B4中的多个第二中间电阻场板FPC2的各个开放的末端部在直线部分A1的方向上延伸并且具有直线形状，以面对直线部分A1中形成的第一中间电阻场板FPC1的多个第一部分。
因此，通过使没有与第一中间电阻场板FPC1的多个第一部分连接的多个第二中间电阻场板FPC2的开放的末端部呈直线，可将归因于电阻场板FP的平面布局、形状、或制造工艺的击穿电压下降的风险抑制为最低。
可通过减小构成电阻场板FP的多晶硅(Si)的杂质浓度来实现耐压泄漏电流的减小。在热平衡中，电流不流过形成在拐角部分B1、B2、B3和B4中的多个第二中间电阻场板FPC2，使得可将构成电阻场板FP的多晶硅(Si)的杂质浓度作为独立参数进行调节。
因此，根据第一实施例的配备有具有平面布局的电阻场板FP的半导体器件SM可具有改进的击穿电压，并且同时具有减小的耐压泄漏电流。
接下来，将参照图2描述根据第一实施例的半导体器件的外围结构。图2是第一实施例的半导体器件的外围部的剖视图并且对应于沿着图1中示出的线X1-X1'截取的剖视图。图3是描述半导体器件的外围部中设置的表面电场缓和层的优点的曲线图。
如图2中所示，构成半导体器件SM的半导体衬底SB由例如单晶硅(Si)制成并且具有表面(上表面，第一主表面)Sa和在表面Sa的相反侧的背表面(下表面，第二主表面)。
半导体衬底SB在其表面Sa侧具有发射极电极EE和作为表面电极的表面集电极电极CES。半导体衬底SB在其背表面Sb侧具有作为背表面电极的背表面集电极电极CER。表面集电极电极CES和背表面集电极电极CER通过经由半导体器件SM的侧表面的横截面的表面泄漏电流而彼此电耦合。
在平面图中，发射极电极EE布置在半导体器件SM的中央部。虽然在该图中未示出，但它电耦合到IGBT元件等的发射极区域。在平面图中，表面集电极电极CES布置在半导体器件SM的外围部中并且围绕发射极电极EE布置，与发射极电极EE分离。背表面集电极电极CER遍及半导体衬底SB的整个背表面Sb。
发射极电极EE、表面集电极电极CES和背表面集电极电极CER由例如Al(铝)、AlSi(铝-硅合金)、AlCu(铝-铜合金)、或AlSiCu(铝-硅-铜合金)制成。为了抑制Al(铝)火花的产生，优选的是AlSi(铝-硅合金)。
半导体衬底SB在其中具有N-型层ND。N-型层ND构成IGBT元件的漂移区并且N-型层ND具有例如从大约1×1013cm-3至大约5×1014cm-3的杂质浓度。半导体衬底SB在其背表面Sb侧具有N型层NF。N型层NF构成IGBT元件的场停止区并且它具有例如从大约1×1015cm-3至大约1×1018cm-3的杂质浓度。半导体衬底SB在其中具有P型层PL并且相比于N型层NF，它在更靠近背表面Sb的一侧。P型层PL构成IGBT元件的集电极区并且具有例如从大约1×1016cm-3至大约1×1020cm-3的杂质浓度。
半导体衬底SB在其外围部中的表面Sa上具有绝缘膜IF1并且用绝缘膜IF2覆盖绝缘膜IF1。绝缘膜IF1和IF2由例如氧化硅(SiO2)制成。绝缘膜IF1具有例如大约500至大约1,000nm的厚度并且绝缘膜IF2具有例如大约100nm的厚度。
绝缘膜IF1和IF2在其上具有电阻场板FP。电阻场板FP由例如其中引入了P型杂质的多晶硅(Si)制成。它具有内周侧电阻场板FPI、外周侧电阻场板FPO和中间电阻场板FPC。
内周侧电阻场板FPI围住形成在半导体衬底SB的中央的有源部并且电耦合到发射极电极EE。外周侧电阻场板FPO相比于内周侧电阻场板FPI布置在更靠近半导体衬底SB外周的一侧，与内周侧电阻场板FPI分离。它围住有源部并且电耦合到表面集电极电极CES。中间电阻场板FPC布置在内周侧电阻场板FPI和外周侧电阻场板FPO之间并且耦合到内周侧电阻场板FPI和外周侧电阻场板FPO二者。
用绝缘膜IF3覆盖电阻场板FP并且绝缘膜IF3在其上具有发射极电极EE和下方具有阻挡金属膜BM的表面集电极电极CES。
内周侧电阻场板FPI经由形成在绝缘膜IF3中的耦合孔CN1电耦合到发射极电极EE并且外周侧电阻场板FPO经由形成在绝缘膜IF3中的耦合孔CN1电耦合到表面集电极电极CES。
从耦合孔CN1的底表面分别暴露的内周侧电阻场板FPI和外周侧电阻场板FPO在其中具有P++型层PS并且它在下方具有P+型层PB，以减小耦合电阻。它们与形成P++型层PS和P+型层PB同时地在有源部中形成。有源部中的P++型层PS被形成为减小耦合电阻并且有源部中的P+型层PB被形成为减小有源部的基极电阻，以抑制载流子(空穴)放电期间生成的基极电势增加，由此防止寄生PNP操作。
在电阻场板FP正下方的半导体衬底SB在表面Sa中具有P型表面电场缓和层RF。
图3是示出P型表面电场缓和层RF(沿着图2的线X2-X2'截取的表面)的底表面的电场分布的曲线图。显而易见，在图3中，由于由此形成的P型表面电场缓和层RF，导致半导体衬底SB的表面Sa的电场减小，从而造成击穿电压改善。P型表面电场缓和层RF具有例如从大约1×1015cm-3至大约1×1017cm-3的杂质浓度。
P型表面电场缓和层RF不仅存在于电阻场板FP的正下方，而且存在于在平面图中与用于电耦合到发射极电极EE的电阻场板FP重叠的区域中。
P型阱层PW被包含在在平面图中没有与电阻场板FP重叠的区域(外围部的内部区域)中的P型表面电场缓和层RF中。P型阱层PW具有比P型表面电场缓和层RF的杂质浓度高的杂质浓度并且是例如大约1×1017cm-3至大约1×1019cm-3。P型阱层PW经由形成在绝缘膜IF2和IF3中的耦合孔C2电耦合到发射极电极EE。因此，内周侧电阻场板FPI经由发射极电极EE和P型阱层PW电耦合到P型表面电场缓和层RF。
从耦合孔CN2的底表面露出的P型阱层PW在其中具有P++型层PS并且它在其下方具有P+型层PB。它们有助于耦合电阻的减小。如上所述，它们与形成P++型层PS和P+型层PB同时地在有源部中形成。
N+型层NS存在于在平面图中没有与电阻场板FP重叠的区域(外围部的外部区域)中。N+型层NS具有比N-型层ND的杂质浓度高的杂质浓度并且是例如从大约1×1019cm-3至大约1×1021cm-3。它具有阻止从有源部延伸的耗尽层并且防止原本将会到达半导体衬底SB的端部的耗尽层降低耐压的功能。N+型层NS经由形成在绝缘膜IF2和IF3中的耦合孔CN2电耦合到表面集电极电极CES。因此，外周侧电阻场板FPO经由表面集电极电极CES和N+型层NS电耦合到N-型层ND。
从耦合孔CN2的底表面露出的N+型层NS在其中具有P++型层PS并且它在其下方具有P+型层PB。如上所述，它们与形成P++型层PS和P+型层PB同时地在有源部中形成。
<半导体器件的制造方法>
将以参照图4至图15的步骤的次序描述根据第一实施例的半导体器件的制造方法。图4A至图15A和图4B至图15B分别是根据第一实施例的其中将形成IGBT元件的有源部的剖视图和其中将形成电阻场板的外围部的剖视图。
首先，如图4A和图4B中所示，提供了具有表面Sa和与表面Sa相反的背表面Sb的半导体衬底(在这个阶段中，具有被称为“半导体晶圆”的大体圆形平面的半导体薄板)。半导体衬底SB由例如单晶硅(Si)制成并且由例如CZ(切克劳斯基法)、MCZ(施加磁场的切克劳斯基法)、FZ(悬浮区法)、或外延生长方法形成。半导体衬底SB在其整个表面上具有N-型层ND(漂移区)。N-型层ND具有例如从大约1×1013cm-3至大约5×1014cm-3的杂质浓度。
接下来，如图5A和图5B中所示，在半导体衬底SB的外围部中的表面Sa上形成绝缘膜IF1。绝缘膜IF1由例如二氧化硅(SiO2)制成并且具有例如从大约500nm至大约1,000nm的厚度。
接下来，通过将P型杂质(例如，硼(B))离子注入到半导体衬底SB的外围部的表面Sa中，形成具有距半导体衬底SB的表面Sa的预定深度的P型表面电场缓和层RF。P型表面电场缓和层RF经由绝缘膜IF1形成在将在随后步骤中形成的电阻场板FP正下方的半导体衬底SB中。换句话讲，在电阻场板FP正下方的半导体衬底SB中，形成与绝缘膜IF1接触的P型表面电场缓和层RF。P型表面电场缓和层RF具有例如从大约1×1015cm-3至大约1×1017cm-3的杂质浓度。
接下来，通过将P型杂质(例如，硼(B))离子注入到半导体衬底SB的外围部的表面Sa中，在外围部的内周侧的P型表面电场缓和层RF中形成具有距半导体衬底SB的表面Sa的预定深度的P型阱层PW。P型阱层PW形成在后续步骤中将形成的发射极电极EE所耦合的区域中并且P型阱层PW具有比P型表面电场缓和层RF的深度小的深度。P型阱层PW具有比P型表面电场缓和层RF的杂质浓度高的杂质浓度并且是例如从大约1×1017cm-3至大约1×1019cm-3。
接下来，如图6A和图6B中所示，在有源部中的半导体衬底SB的表面Sa侧，形成具有预定深度的沟槽TR。沟槽TR具有例如从大约2μm至大约10μm的深度。
接下来，如图7A和图7B中所示，在包括沟槽TR的内壁(侧表面和底表面)的半导体衬底SB的表面Sa的一侧，形成栅绝缘膜GI。栅绝缘膜GI由例如氧化硅(SiO2)制成。栅绝缘膜GI具有例如从大约50nm至大约150nm的厚度。
接下来，在栅绝缘膜GI上形成多晶硅膜DP1来填充沟槽TR。多晶硅膜DP1具有例如从大约500nm至大约700nm的厚度。
接下来，如图8A和图8B中所示，通过对多晶硅膜DP1和栅绝缘膜GI进行回蚀并由此经由栅绝缘膜GI用多晶硅膜DPI填充沟槽TR来形成由多晶硅膜DPI制成的栅极GE。
接下来，如图9A和图9B中所示，在半导体衬底SB的表面Sa的一侧，形成绝缘膜IF2。绝缘膜IF2由例如氧化硅(SiO2)制成并且具有例如大约100nm的厚度。
接下来，在绝缘膜IF2上形成多晶硅膜DP2。多晶硅膜DP2在其中引入了P型杂质(例如，硼(B))并且它具有例如从大约500nm至大约700nm的厚度。调节多晶硅膜DP2的杂质浓度，以获得所期望的耐压泄漏电流。然后，通过用抗蚀剂图案作为掩模进行干蚀刻，将多晶硅膜DP2处理成电阻场板FP(内周侧电阻场板FPI、外周侧电阻场板FPO和中间电阻场板FPC)。
接下来，如图10A和图10B中所示，通过将P型杂质离子注入到有源部的半导体衬底SB的表面Sa中，形成具有距半导体衬底SB的表面Sa的预定深度的p型层PC(体区的一部分)。p型层PC具有比沟槽TR的深度小的深度。
接下来，将N型杂质离子注入到有源部和外围部中的半导体衬底SB的表面Sa中，形成有源部中的N+型层NE(发射极区)和外围部中的外周侧的N+型层NS(源极区)，N+型层NE和N+型层NS均具有距半导体衬底SB的表面Sa的预定深度并且具有比P型层PC的深度小的深度。N+型层NE和NS具有例如从大约1×1019cm-3至大约1×1021cm-3的杂质浓度并且N+型层NE和NS具有比沟槽TR的深度小的深度。
接下来，如图11A和图11B中所示，在半导体衬底SB的表面Sa的一侧形成绝缘膜IF3，以覆盖电阻场板FP。绝缘膜IF3由例如氧化硅(SiO2)制成。
接下来，如图12A和图12B中所示，通过从后续步骤中将形成的表面电极(发射极电极EE)所耦合的区域起在有源部中蚀刻并且去除绝缘膜IF3并且从后续步骤中将形成的表面电极(发射极电极EE和表面集电极电极CES)所耦合的区域起在外围部中蚀刻并且去除绝缘膜IF2和IF3来形成耦合孔CN1和CN2。另外，在有源部中，通过进行蚀刻直到暴露P型层PC来去除半导体衬底SB。
结果，在有源部中，在表面电极所耦合的区域中暴露P型层PC和N+型层NE中的每个的一部分。在外围部中，另一方面，从耦合孔CN1的底表面暴露内周侧电阻场板FPI或外周侧电阻场板FPO的一部分并且从耦合孔CN2的底表面暴露P型阱层PW或N+型层NS的一部分。
接下来，通过将p型杂质离子注入到有源部中暴露的P型层PC(半导体衬底SB的表面Sa)中，形成P+型层PB(体区的另一个部分)。P+型层PB具有等于或大于P型层PC深度且小于沟槽TR深度的深度。另外，将P型杂质离子注入到P+型层PB的上部部分中，以形成具有比P+型层PB的杂质浓度高的杂质浓度的P++型层PS。
与在有源部中形成P+型层PB和P++型层PS同时地，在外围部中，在从连接孔CN1的底表面暴露的内周侧电阻场板FPI和外周侧电阻场板FPO中和从连接孔CN2的底表面暴露的P型阱层PW和N+型层NS中，形成P+型层PB和P++型层PS。
接下来，如图13A和图13B中所示，形成阻挡金属膜BM，以在与P型阱层PW、N+型层NS、均从耦合孔CN1或CN2的底表面暴露的内周侧电阻场板FPI和外周侧电阻场板FPO接触的同时，覆盖有源部中的P++型层PS、N+型层NE和绝缘膜IF3并且覆盖外围部中的绝缘膜IF3。然后，通过将导电膜沉积在阻挡金属膜BM上并且处理所得的导电膜来形成发射极电极EE和表面集电极电极CES。
阻挡金属膜BM由例如TiW(钛-钨)制成。发射极电极EE和表面集电极电极CES由例如Al(铝)、AlSi(铝-硅合金)、AlCu(铝-铜合金)、或AlSiCu(铝-硅-铜合金)制成。其中，为了抑制Al(铝)火花的产生，优选的是AlSi(铝-硅合金)。
发射极电极EE电耦合到有源部中的P++型层PS和N+型层NE并且电耦合到外围部中的P型阱层PW和内周侧电阻场板FPI。表面集电极电极CES电耦合到外周侧电阻场板FPO和N+型层NS。
接下来，如图14A和图14B中所示，半导体衬底SB的背表面Sb被抛光，使半导体衬底SB变薄成预定厚度。半导体衬底SB具有例如从大约40μm至200μm的厚度。然后，通过使用例如混合酸(包含氢氟酸、硝酸、硫酸等)进行旋转蚀刻，从半导体衬底SB的背表面Sb去除被压碎层。
通过将N型杂质(例如，磷(P))离子注入到半导体衬底SB的整个背表面Sb中来形成具有距半导体衬底SB的背表面Sb的预定深度的N型层NF(场停止区)。N型层NF具有例如从大约1×1015cm-3至1×1018cm-3的杂质浓度。然后，通过将P型杂质(例如，硼(B))离子注入到半导体衬底SB的整个背表面Sb中，在具有距半导体衬底SB的背表面Sb的预定深度并且具有比N型层NF的深度小的深度的区域中，形成P型层PL(集电极区)。P型层PL具有例如从大约1×1016cm-3至1×1020cm-3的杂质浓度。
接下来，半导体衬底SB经受激光退火处理，以激活引入在半导体衬底SB中的杂质。
接下来，如图15A和图15B中所示，在半导体衬底SB的背表面Sb上，形成背表面集电极电极CER。背表面集电极电极CER由例如Al(铝)、AlSi(铝-硅合金)等制成。其中，为了抑制Al(铝)火花的产生，优选的是AlSi(铝-硅合金)。
然后，沿着预定划线将半导体衬底SB切割成个体半导体器件(半导体芯片)。
通过上述制造步骤，基本上完成了配备有IGBT元件的半导体器件SM。
根据第一实施例，分别位于拐角部分B1、B2、B3和B4中的多个第二中间电阻场板FPC2的电势等于与第二中间电阻场板FPC2耦合的第一中间电阻场板FPC1的第一部分的电势。这样也可以使在拐角部分B1、B2、B3和B4中的轨道之中的电场分布均匀。
电阻场板FP的电场分布因此在轨道之中变得均匀并且所得的半导体器件SM可具有改善的击穿电压。在热平衡中，没有电流流过形成在拐角部分B1、B2、B3和B4中的多个第二中间电阻场板FPC2。构成电阻场板FP的多晶硅(Si)的杂质浓度可因此被作为独立参数进行调节，使得可实现耐压泄漏电流的减小。结果，由此得到的半导体器件SM可具有改善的击穿电压，另外还具有减小的耐压泄漏电流。
<第一修改例>
该示例的电阻场板与图1中示出的电阻场板FP的不同之处在于中间电阻场板的平面布局。
下文中，将参照图16，描述根据第一实施例的第一修改例的电阻场板的平面布局。图16是示出第一实施例的第一修改例的半导体器件的外围部中形成的电阻场板的平面图。
在图1中示出的电阻场板FP中，包括四个第一中间电阻场板FPC1和与其中的每个连接的多个第二中间电阻场板FPC2的四个中间电阻场板FPC并联连接在内周侧电阻场板FPI和外周侧电阻场板FPO之间。
在第一修改例中，相比之下，包括两个第一中间电阻场板FPC1和分别与其连接的多个第二中间电阻场板FPC2的两个中间电阻场板FPCa并联连接在内周侧电阻场板FPI和外周侧电阻场板FPO之间。
半导体器件SM1的外围部中形成的电阻场板FPa的中间电阻场板FPCa在彼此相对的两个直线部分A1和A3中分别具有第一中间电阻场板FPC1。
第二中间电阻场板FPC2均与位于直线部分A1中的第一中间电阻场板FPC1的六个第一部分的一个端部连接并且像分支一样在一个方向上延伸。这些第二中间电阻场板FPC2延伸到拐角部分B1、直线部分A2和拐角部分B2。它在直线部分A2中具有直线形状，而它在拐角部分B1和拐角部分B2中具有曲率。相比之下，多个第二中间电阻场板FPC2的另一个端部(末端部)开放。
第二中间电阻场板FPC2均与位于直线部分A3中的第一中间电阻场板FPC1的六个第一部分中的每个的一个端部连接并且像分支一样在一个方向上延伸。这些第二中间电阻场板FPC2延伸到拐角部分B3、直线部分A4和拐角部分B4。它在直线部分A4中具有直线形状，而它在拐角部分B3和拐角部分B4中具有曲率。相比之下，多个第二中间电阻场板FPC2的另一个端部(末端部)开放。
多个第二中间电阻场板FPC2具有与第一中间电阻场板FPC1的宽度相等的固定宽度。多个第二中间电阻场板FPC2具有与第一中间电阻场板FPC1的多个第一部分的间距相等的间距。
在与上述电阻场板FP类似的第一修改例的电阻场板FPa中，多个第二中间电阻场板FPC2没有与内周侧电阻场板FPI或外周侧电阻场板FPO直接连接。在热平衡中，因此，电流只流过第一中间电阻场板FPC1，而不流过第二中间电阻场板FPC2。因此，它不受因曲率半径差异而造成的电阻差异的影响。
另外，多个第二中间电阻场板FPC2可使用多个第二中间电阻场板FPC2分别所连接的第一中间电阻场板FPC1的第一部分的电势。第二中间电阻场板FPC2的电势变成等于第二中间电阻场板FPC2所连接的第一中间电阻场板FPC1的第一部分的电势，使得即使在拐角部分B1、B2、B3和B4中，也可使轨道之中的电场分布均匀。
在电阻场板FPa中，使轨道之中的电场分布均匀并且可防止半导体器件SM1具有减小的击穿电压。
另外，多个第二中间电阻场板FPC2的开放的末端部具有直线形状。
由于多个第二中间电阻场板FPC2具有直线的开放的末端部，因此可将由于电阻场板FPa的平面布局、形状、或制造工艺的击穿电压下降的风险抑制为最低，这几乎与上述的电阻场板FP相同。
配备有第一修改例的电阻场板FPa的半导体器件SM1可因此具有改善的击穿电压并且同时具有减小的耐压泄漏电流。
<第二修改例>
该示例的电阻场板与图1中示出的电阻场板FP的不同之处在于中间电阻场板的平面布局。
下文中，将参照图17描述根据第一实施例的第二修改例的电阻场板的平面布局。图17是示出第一实施例的第二修改例的半导体器件的外围部中形成的电阻场板的平面图。
在图1中示出的电阻场板FP中，包括四个第一中间电阻场板FPC1和与其中的每个连接的多个第二中间电阻场板FPC2的四个中间电阻场板FPC并联连接在内周侧电阻场板FPI和外周侧电阻场板FPO之间。
在第二修改例中，相比之下，包括第一中间电阻场板FPC1和与其连接的多个第二中间电阻场板FPC2的一个中间电阻场板FPCb并联连接在内周侧电阻场板FPI和外周侧电阻场板FPO之间。
形成在半导体器件SM2的外围部中的电阻场板FPb的中间电阻场板FPCb在仅仅其一个直线部分A1中具有第一中间电阻场板FPC1。
第二中间电阻场板FPC2与布置在直线部分A1中的第一中间电阻场板FPC1的六个第一部分的一个端部连接并且它们像分支一样在一个方向上延伸。这些第二中间电阻场板FPC2延伸到拐角部分B1、直线部分A2、拐角部分B2、直线部分A3、拐角部分B3、直线部分A4和拐角部分B4。它们在直线部分A2、A3和A4中是直线的，而它们在拐角部分B1、B2、B3和B4中具有曲率。相比之下，多个第二中间电阻场板FPC2的另一个端部(末端部)开放。
多个第二中间电阻场板FPC2具有与第一中间电阻场板FPC1的宽度相等的固定宽度。多个第二中间电阻场板FPC2具有与第一中间电阻场板FPC1的多个第一部分的间距相等的间距。
在与上述电阻场板FP类似的第二修改例的电阻场板FPb中，多个第二中间电阻场板FPC2没有与内周侧电阻场板FPI或外周侧电阻场板FPO直接连接。在热平衡中，因此，电流只流过第一中间电阻场板FPC1，而不流过第二中间电阻场板FPC2。因此，它不受因曲率半径差异而造成的电阻差异的影响。
另外，多个第二中间电阻场板FPC2可分别使用第二中间电阻场板FPC2所连接的第一中间电阻场板FPC1的第一部分的电势。第二中间电阻场板FPC2的电势因此变成等于第二中间电阻场板FPC2所连接的第一中间电阻场板FPC1的第一部分的电势，使得即使在拐角部分B1、B2、B3和B4中，也可以使轨道之中的电场分布是均匀的。
在电阻场板FPb中，因此，在轨道之中，电场分布变得均匀并且可防止半导体器件SM2的击穿电压减小。
另外，多个第二中间电阻场板FPC2的开放的末端部具有直线形状。
由于第二中间电阻场板FPC2具有直线的开放的末端部，因此可将由于电阻场板FPb的平面布局、形状、或制造工艺的击穿电压减小的风险抑制为最低，这几乎与上述的电阻场板FP相同。
配备有第二修改例的电阻场板FPb的半导体器件SM2可具有改善的击穿电压并且同时具有减小的耐压泄漏电流。
<第三修改例>
该示例的电阻场板与图1中示出的电阻场板FP的不同之处在于中间电阻场板的平面布局。
下文中，将参照图18描述根据第一实施例的第三修改例的电阻场板的平面布局。图18是示出第一实施例的第三修改例的半导体器件的外围部中形成的电阻场板的平面图。
在图1中示出的电阻场板FP中，四个第一中间电阻场板FPC1的一端以沿着内周侧电阻场板FPI的相等间隔耦合到内周侧电阻场板FPI。
在第三修改例中，相比之下，在与内周侧电阻场板FPI的耦合部分中，互不相同的中间电阻场板FPCcx和中间电阻场板FPCcy被交替地布置在外围部中。在第二中间电阻场板FPC2和第一中间电阻场板FPC1x的第一部分所连接的端部相反的端部处，中间电阻场板FPCcx与内周侧电阻场板FPI连接。在第二中间电阻场板FPC2和第一中间电阻场板FPC1y的第一部分所连接的端部处，中间电阻场板FPCcy与内周侧电阻场板FPI连接。
更具体地，在第二中间电阻场板FPC2没有耦合到的所述第一部分的端部处，分别布置在直线部分A1和直线部分A3中的第一中间电阻场板FPC1x耦合到内周侧电阻场板FPI。
在第二中间电阻场板FPC2所耦合到的所述第一部分的端部处，分别布置在直线部分A2和直线部分A4中的第一中间电阻场板FPC1y耦合到内周侧电阻场板FPI。
因此，在图18中用P1和P3示出的位置处，可抑制中间电阻场板FPCcx的第一中间电阻场板FPC1x的第一部分和中间电阻场板FPCcy的第二中间电阻场板FPC2之间产生电势差。因此，另外，在图18中用P2和P4示出的位置处，可抑制中间电阻场板FPCcy的第一中间电阻场板FPC1y的第一部分和中间电阻场板FPCcx的第二中间电阻场板FPC2之间产生电势差。
配备有根据第三修改例的电阻场板FPc的半导体器件SM3可因此具有进一步改进的击穿电压，因为在电势没有拐点的情况下，可使电势分布均匀。
<第四修改例>
该示例的电阻场板与图1中示出的电阻场板FP的不同之处在于中间电阻场板的平面布局。
下文中，将参照图19描述根据第一实施例的第四修改例的电阻场板的平面布局。图19是示出第一实施例的第四修改例的半导体器件的外围部中形成的电阻场板的平面图。
在图1中示出的电阻场板FP中，四个第一中间电阻场板FPC1彼此分离并且并联耦合到内周侧电阻场板FPI和外周侧电阻场板FPO。
在第四修改例中，相比之下，如图19中所示，在彼此相邻的中间电阻场板FPCd中，中间电阻场板FPCd之一的第一中间电阻场板FPC1的第一部分耦合到另一个相邻的中间电阻场板FPCd的第二中间电阻场板FPC2，以防止电势拐点的存在。
具体地描述，当第一中间电阻场板FPC1和第二中间电阻场板FPC2由引入N型杂质的多晶硅(Si)制成时，彼此相对的第一中间电阻场板FPC1的第一部分和第二中间电阻场板FPC2通过由引入P型杂质的多晶硅(Si)制成的耦合部分FPP连接。虽然因为耦合部分FPP处形成的PN结而没有电流流过耦合部分FPP，但在彼此相对的第一中间电阻场板FPC1的第一部分和第二中间电阻场板FPC2之间出现电势差困难。
更具体地，类似于图1中示出的电阻场板FP，包括四个第一中间电阻场板FPC1和分别与其连接的多个第二中间电阻场板FPC2的四个中间电阻场板FPCd并联布置。第一中间电阻场板FPC1和第二中间电阻场板FPC2均由例如引入N型杂质的多晶硅(Si)制成。
分别与布置在直线部分A1中的第一中间电阻场板FPC1的多个第一部分连接的多个第二中间电阻场板FPC2经由由例如引入P型杂质的多晶硅(Si)制成的耦合部分FPP分别与布置在直线部分A2中的第一中间电阻场板FPC1的多个第一部分连接。
类似地，与布置在直线部分A2中的第一中间电阻场板FPC1的多个第一部分连接的多个第二中间电阻场板FPC2经由耦合部分FPP分别与布置在直线部分A3中的第一中间电阻场板FPC1的多个第一部分连接。
类似地，与布置在直线部分A3中的第一中间电阻场板FPC1的多个第一部分连接的多个第二中间电阻场板FPC2经由耦合部分FPP分别与布置在直线部分A4中的第一中间电阻场板FPC1的多个第一部分连接。
类似地，与布置在直线部分A4中的第一中间电阻场板FPC1的多个第一部分连接的多个第二中间电阻场板FPC2经由耦合部分FPP分别与布置在直线部分A1中的第一中间电阻场板FPC1的多个第一部分连接。
在以上描述中，中间电阻场板FPCd由引入N型杂质的多晶硅(Si)制成并且耦合部分FPP由引入P型杂质的多晶硅(Si)制成。还可以的，中间电阻场板FPCd由引入P型杂质的多晶硅(Si)制成并且耦合部分FPP由引入N型杂质的多晶硅(Si)制成。
这种结构使得在彼此相邻的中间电阻场板FPCd中，难以引起在彼此相对的第一中间电阻场板FPC1的第一部分和第二中间电阻场板FPC2之间的电势差。
配备有根据第四修改例的电阻场板FPCd的半导体器件SM4可具有进一步改进的击穿电压，因为在电势没有拐点的情况下，可使电势分布均匀。
(第二实施例)
该实施例的电阻场板与图1中示出的电阻场板FP的不同之处在于中间电阻场板的平面布局和中间电阻场板的杂质浓度。
下文中，将参照图20描述根据第二实施例的电阻场板的平面布局。图20是示出第二实施例的半导体器件的外围部中形成的电阻场板的平面图。
在图1中示出的电阻场板FP中，包括四个第一中间电阻场板FPC1和分别与其连接的多个第二中间电阻场板FPC2的四个中间电阻场板FPC并联连接在内周侧电阻场板FPI和外周侧电阻场板FPO之间。
在第二实施例中，相比之下，如图20中所示，中间电阻场板FPCe螺旋围绕有源部。其端部中的一个耦合到内周侧电阻场板FPI，而另一个端部耦合到外周侧电阻场板FPO。
另外，使构成位于拐角部分B1、B2、B3和B4中的中间电阻场板FPCc的多晶硅(Si)的杂质浓度比构成位于拐角部分A1、A2、A3和A4中的中间电阻场板FPCe的多晶硅(Si)的杂质浓度高。
这使得可以减小拐角部分B1、B2、B3和B4中的中间电阻场板FPCe的电阻并且使拐角部分B1、B2、B3和B4中的内周侧和外周侧的电场分布均匀，由此增加击穿电压。
另外，因为直线部分A1、A2、A3和A4中的中间电阻场板FPCe的电阻增加，可减小耐压泄漏电流。
配备有根据第二实施例的电阻场板FPb的半导体器件SM5可因此具有改善的击穿电压并且同时，具有减小的耐压泄漏电流。
已经基于一些实施例，具体描述了发明人做出的发明。无须说，本发明不限于这些实施例或不受这些实施例的限制并且可在不脱离本发明的主旨的情况下以各种方式改变。

Claims (19)

1.一种半导体器件，包括：
半导体衬底，所述半导体衬底在平面图中具有正方形形状；
有源部，所述有源部设置在所述半导体衬底的中央部；
外围部，所述外围部设置在所述有源部周围；以及
电阻场板，所述电阻场板设置在所述外围部中并且包围所述有源部，
其中，所述电阻场板包括：
内周侧电阻场板，所述内周侧电阻场板包围所述有源部；
外周侧电阻场板，所述外周侧电阻场板在与所述内周侧电阻场板分离的同时，设置在比所述内周侧电阻场板的一侧更靠近所述半导体衬底的外周的一侧，并且包围所述有源部；以及
中间电阻场板，所述中间电阻场板设置在所述内周侧电阻场板和所述外周侧电阻场板之间，并且将所述内周侧电阻场板电耦合到所述外周侧电阻场板，
其中，所述中间电阻场板包括：
第一中间电阻场板；以及
多个第二中间电阻场板，
其中，所述第一中间电阻场板在其一端耦合到所述内周侧电阻场板，并且在所述第一中间电阻场板的另一端耦合到所述外周侧电阻场板，
其中，所述第一中间电阻场板具有平面图案，所述平面图案配备有多个第一部分，所述多个第一部分在将所述内周侧电阻场板与所述外周侧电阻场板连接的第一方向上彼此分离，并且在与所述第一方向正交的第二方向上延伸，并且所述平面图案沿着所述第二方向重复往复，
其中，所述第二中间电阻场板每一个都与所述第一部分的一侧的第一端部连接并且具有曲率地延伸，以及
其中，所述第二中间电阻场板的、在所述第二中间电阻场板的与所述第一端部连接的端部的相反侧的端部被开放。
2.根据权利要求1所述的半导体器件，
其中，所述第二中间电阻场板的、在所述第二中间电阻场板的与所述第一端部连接的端部的相反侧的端部具有直线形状。
3.根据权利要求1所述的半导体器件，
其中，所述第一部分的长度相等。
4.根据权利要求1所述的半导体器件，
其中，所述第一部分以相等的间距布置在所述第一方向上。
5.根据权利要求1所述的半导体器件，
其中，所述第一中间电阻场板和所述第二中间电阻场板的宽度相等。
6.根据权利要求1所述的半导体器件，
其中，在热平衡中，电流不流过所述第二中间电阻场板。
7.根据权利要求1所述的半导体器件，
其中，所述半导体衬底在其第一主表面上方经由绝缘膜具有所述电阻场板，以及
其中，在所述电阻场板下方的所述半导体衬底具有表面电场缓和层，所述表面电场缓和层具有距所述第一主表面的第一深度。
8.根据权利要求1所述的半导体器件，
其中，所述有源部在其中具有多个IGBT元件，所述内周侧电阻场板经由第一电极电耦合到所述IGBT元件的发射极区，并且所述外周侧电阻场板经由第二电极电耦合到所述IGBT元件的集电极区。
9.根据权利要求1所述的半导体器件，
其中，所述中间电阻场板中的四个中间电阻场板并联耦合在所述内周侧电阻场板和所述外周侧电阻场板之间，
其中，所述外围部包括沿着所述半导体衬底的各边定位的四个直线部分和在所述半导体衬底的对角线上定位的四个拐角部分，
其中，所述第一中间电阻场板布置在所述直线部分中，
其中，所述第二中间电阻场板布置在所述拐角部分中，以及
其中，所述四个中间电阻场板围住所述有源部。
10.根据权利要求9所述的半导体器件，
其中，所述四个第一中间电阻场板在其一端沿着所述内周侧电阻场板以相等的间隔耦合到所述内周侧电阻场板。
11.根据权利要求9所述的半导体器件，
其中，与所述内周侧电阻场板最近的位置处的所述第一部分的、在所述第一端部的相反侧的第二端部，被耦合到所述内周侧电阻场板。
12.根据权利要求9所述的半导体器件，
其中，在与所述内周侧电阻场板最近的位置处布置的所述第一部分的所述第一端部处耦合到所述内周侧电阻场板的所述第一中间电阻场板，和在与所述内周侧电阻场板最近的位置处布置的所述第一部分的所述第一端部的相反侧的第二端部处耦合到所述内周侧电阻场板的所述第一中间电阻场板，被交替地布置在所述外围部中。
13.根据权利要求9所述的半导体器件，
其中，所述第一中间电阻场板和所述第二中间电阻场板每一个都具有第一导电类型的多晶硅，以及
其中，在彼此相邻的所述中间电阻场板中的两个中间电阻场板中，构成所述中间电阻场板中的一个中间电阻场板的所述第一中间电阻场板的所述第一部分的、在所述第一端部的相反侧的第二端部，和构成另一个中间电阻场板的所述第二中间电阻场板的开放端部，经由耦合部分彼此连接，所述耦合部分具有与所述第一导电类型不同的第二导电类型的多晶硅，其中所述第二端部和所述开放端部彼此相对。
14.根据权利要求1所述的半导体器件，
其中，并联耦合在所述内周侧电阻场板和所述外周侧电阻场板之间的所述中间电阻场板的数目是两个，
其中，所述外围部包括沿着所述半导体衬底的各边定位的四个直线部分和在所述半导体衬底的对角线上定位的四个拐角部分，
其中，所述第一中间电阻场板布置在彼此相对的所述直线部分中的两个直线部分中，
其中，所述第二中间电阻场板布置在没有布置所述第一中间电阻场板的外围部中，以及
其中，所述两个中间电阻场板围住所述有源部。
15.根据权利要求14所述的半导体器件，
其中，布置在与所述内周侧电阻场板最近的位置处的所述第一部分的、在所述第一端部的相反侧的第二端部，被耦合到所述内周侧电阻场板。
16.根据权利要求1所述的半导体器件，
其中，耦合在所述内周侧电阻场板和所述外周侧电阻场板之间的所述中间电阻场板的数目是一个，
其中，所述外围部包括沿着所述半导体衬底的各边定位的四个直线部分和在所述半导体衬底的对角线上定位的四个拐角部分，
其中，所述第一中间电阻场板布置在所述直线部分中的一个直线部分中，
其中，所述第二中间电阻场板布置在没有布置所述第一中间电阻场板的外围部中，以及
其中，所述一个中间电阻场板围住所述有源部。
17.根据权利要求16所述的半导体器件，
其中，布置在与所述内周侧电阻场板最近的位置处的所述第一部分的、在所述第一端部的相反侧的第二端部，被耦合到所述内周侧电阻场板。
18.一种半导体器件，包括：
半导体衬底，所述半导体衬底在平面图中具有正方形形状；
有源部，所述有源部设置在所述半导体衬底的中央部；
外围部，所述外围部设置在所述有源部周围；以及
内周侧电阻场板，所述内周侧电阻场板布置在所述外围部中，以便围住所述有源部；
外周侧电阻场板，所述外周侧电阻场板在与所述内周侧电阻场板分离的同时，在比所述内周侧电阻场板的一侧更靠近所述半导体衬底的外周的一侧，设置在所述外围部中，以便围住所述有源部；以及
中间电阻场板，所述中间电阻场板设置在所述内周侧电阻场板和所述外周侧电阻场板之间的所述外围部中，在一端耦合到所述内周侧电阻场板，在另一端耦合到所述外周侧电阻场板，并且螺旋地围绕所述有源部，
其中，所述外围部包括沿着所述半导体衬底的各边定位的四个直线部分和在所述半导体衬底的对角线上定位的四个拐角部分，以及
其中，所述中间电阻场板具有多晶硅，并且构成位于所述拐角部分中的所述中间电阻场板的多晶硅具有比构成位于所述直线部分中的所述中间电阻场板的多晶硅的杂质浓度高的杂质浓度。
19.一种制造半导体器件的方法，包括以下步骤：
(a)提供第一导电类型的半导体衬底，所述半导体衬底具有第一主表面和在所述第一主表面的相反侧的第二主表面；
(b)在所述半导体衬底的所述第一主表面上方的外周部中形成第一绝缘膜；
(c)经由所述第一绝缘膜将具有与所述第一导电类型不同的第二导电类型的杂质离子注入到所述半导体衬底中，以形成表面电场缓和层，所述表面电场缓和层具有距所述半导体衬底的所述第一主表面的第一深度；以及
(d)在所述第一绝缘膜上方沉积导电膜，然后处理所述导电膜，以在所述外周部中形成电阻场板，
其中，所述电阻场板包括：
内周侧电阻场板；
外周侧电阻场板，所述外周侧电阻场板在与所述内周侧电阻场板分离的同时，设置在比所述内周侧电阻场板的一侧更靠近所述半导体衬底的外周的一侧；以及
中间电阻场板，所述中间电阻场板设置在所述内周侧电阻场板和所述外周侧电阻场板之间，并且将所述内周侧电阻场板电耦合到所述外周侧电阻场板，
其中，所述中间电阻场板包括：
第一中间电阻场板；以及
多个第二中间电阻场板，
其中，所述第一中间电阻场板在其一端耦合到所述内周侧电阻场板，并且所述第一中间电阻场板在其另一端耦合到所述外周侧电阻场板，
其中，所述第一中间电阻场板具有平面图案，所述平面图案配备有多个第一部分，所述多个第一部分在将所述内周侧电阻场板与所述外周侧电阻场板连接的第一方向上彼此分离，并且在与所述第一方向正交的第二方向上直线延伸，并且所述平面图案沿着所述第二方向重复往复，
其中，所述第二中间电阻场板每一个都具有与所述第一部分的一侧的第一端部连接并且具有曲率地延伸，以及
其中，所述第二中间电阻场板的、在所述第二中间电阻场板的与所述第一端部连接的端部的相反侧的端部被开放。
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