JP5224289B2 - 半導体装置 - Google Patents

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Description

この発明は半導体装置に関し、特に、耐圧特性を確保するためのガードリングを備えた半導体装置に関する。
ｐｎ接合またはショットキー接合により電圧を保持する半導体装置は、一般的に、耐圧特性を確保するためのガードリングを備えている。図２０および図２１を参照して、ｐｎ接合により電圧を保持し、ガードリングを備える一般的な半導体装置について説明する。
この半導体装置は、ｎ型半導体基板１０１と、ｎ型半導体基板１０１の一の主表面から内部に向かって所定の深さに伸びるｐ型半導体領域１０２とを備えている。ｎ型半導体基板１０１とｐ型半導体領域１０２との間には、環状のｐｎ接合領域（主接合領域）１０８が形成されている。アノード電極１１３は、ｐ型半導体領域１０２の表面と接触して設けられている。また、カソード電極１１４は、ｎ型半導体基板１０１の他の主表面に、ｎ型半導体基板１０１と接触して設けられている。
この半導体装置の周辺部には、複数のｐ型ガードリング１０３、１０４、１０５、１０
６（以下、これらを、ｐ型ガードリング領域１０７と総称する）が環状に設けられている。ｐ型ガードリング領域１０７は、ｐｎ接合領域１０８を取り囲むように、それぞれ所定の間隙を隔てて設けられている。
ｎ型半導体基板１０１の一の主表面は、絶縁膜１０９で覆われている。導電膜１１１は、絶縁膜１０９を貫通するコンタクトホール１１０を通して、ｐ型ガードリング領域１０７と電気的に接続されている。
このような半導体装置に電圧を印加すると、このｐ型ガードリング領域１０７の作用により、ｐ型ガードリング領域１０７の付近の絶縁膜１０９の表面電位と、ｐ型ガードリング領域１０７とが同電位になる。すなわち、空乏層が安定して右方向（図２１）に伸びることで絶縁膜１０９上下（図２１）の電位差を小さくすることができ、結果としてｐｎ接合の電界が緩和され、半導体装置の耐圧特性を確保することが可能となる。
ここで、半導体装置に印加される電圧が小さい場合、空乏層の伸び幅も小さい。よって、この場合、所望の耐圧特性を確保するために必要なガードリングの数も少なくてよい。ところが、６００Ｖ以上の高電圧が印加される場合、耐圧特性を確保するために空乏層を大きく伸ばす必要がある。このため、ガードリング領域を構成するガードリングの数も多くする必要がある。ガードリングの数を多くすることで、半導体装置の面積は大きくなる。たとえば、珪素を用いた半導体装置において１２００Ｖの耐圧特性を確保しようとした場合、ガードリングは５つ以上必要になり、ガードリング領域の幅だけで２００μｍ以上となる。
半導体装置の表面積を小さくするために、たとえばガードリング領域を構成しているそれぞれのガードリングの間隙を狭くするという技術がある。それぞれのガードリングの間隙を狭くすると、ガードリングと電気的に接続しているそれぞれの導電膜の間隙も狭くなる。なお、特許文献１には半導体装置の表面積を小さくするための関連した技術が開示されている。
特開２００３−７８１３８号公報 特開２００２−２４６６１１号公報 特開２００８−２７０４１３号公報 特開平１１−３３０４５６号公報
半導体装置の表面積を小さくすると、上述のとおり、ガードリングと電気的に接続しているそれぞれの導電膜の間隙も狭くなる。すると、たとえば図２２に参照されるように、半導体装置の表面に異物２００などが付着したとき隣り合う導電膜１１１Ａ、１１１Ｂが短絡し、結果として、これらと電気的に接続しているそれぞれの隣り合うｐ型ガードリングも短絡する。
これにより、電圧が印加されたときにｐｎ接合領域１０８から伸びる空乏層の伸びが不均一になり、ｐｎ接合領域１０８またはｐ型ガードリング領域１０７の電界が強くなるため、半導体装置の所望の耐圧特性を確保することができなくなる。
半導体装置が所望の耐圧特性を確保することができなくなる原因は、半導体装置の表面に付着した異物２００に限られない。ガードリングと電気的に接続しているそれぞれの導電膜の間隙が狭くなることにより、ｐ型ガードリング領域１０７の表面に入った傷や、それぞれのｐ型ガードリング領域１０７の間隔を狭くしたことにより発生しやすくなるパターン不良も、異物２００と同様に半導体装置の耐圧特性を低下させる原因となる。
また、特許文献１におけるガードリングは、ガードリングそのものを破断して、互いに千鳥に配置することで半導体装置の面積の低減を図っている。ところが、この構成では空乏層の伸びが不均一になるため電界強度にもばらつきが生じ、結果として半導体装置の所望の耐圧特性を確保することができない。
この発明は、上記課題を解決するためになされたものであり、ガードリングを用いた半導体装置において、導電膜の表面に異物などが付着しても所望の耐圧特性を確保することができる半導体装置を提供することを目的とする。
この発明に基づいた半導体装置においては、第１導電型の半導体基板と、上記半導体基板の第１主表面から上記半導体基板の第２主表面に向かって所定の深さで設けられ、上記半導体基板との接合領域が環状となる第２導電型の不純物拡散領域と、上記半導体基板の上記第１主表面において、上記接合領域を取り囲むように設けられ、法線方向にそれぞれ所定の間隙を隔てて複数配置される環状の第２導電型のガードリングと、上記半導体基板の上記第１主表面を覆うように設けられる第１層間絶縁膜と、上記第１層間絶縁膜を厚さ方向に貫通するコンタクトホールの内部を含むよう設けられ、上記ガードリングに電気的に接続される導電膜と、上記第１層間絶縁膜および上記導電膜を覆うように設けられる第２層間絶縁膜と、を備え、上記第２層間絶縁膜は半絶縁性の材料であり、上記導電膜は、複数の上記ガードリングと上記第２層間絶縁膜との間の位置において、環状の上記ガードリングに沿って断続的に設けられる領域を含み、上記断続的に設けられる上記領域は、上記導電膜の部材が設けられている連設部および上記導電膜の部材が設けられていない破断部を有している。
上記発明の他の形態においては、上記半導体基板はｎ型であり、上記不純物拡散領域はｐ型であり、上記接合領域によりｐｎ接合が形成され、当該半導体装置は、上記ｐｎ接合により印加された電圧を保持している。
上記発明の他の形態においては、上記半導体基板は、珪素および炭化珪素のいずれかが用いられている。
上記発明の他の形態においては、上記半導体基板の上記第１主表面において、ゲート電極を有する電界効果トランジスタが形成され、上記ゲート電極および上記ガードリングに電気的に接続される上記導電膜は、ｐｏｌｙ−Ｓｉが用いられている。
上記発明の他の形態においては、上記半導体基板の上記第１主表面において、ゲート電極を有する電界効果トランジスタが形成され、上記ゲート電極および上記ガードリングに電気的に接続される上記導電膜は、Ｍｏが用いられている。
上記発明の他の形態においては、上記半導体基板はｎ型であり、上記不純物拡散領域はｐ型であり、当該半導体装置は、上記半導体基板に設けられたショットキー接合により印加された電圧を保持し、上記接合領域は、上記ショットキー接合を取り囲むように設けられている。
上記発明の他の形態においては、上記半導体基板は、炭化珪素が用いられている。
上記発明の他の形態においては、上記第１層間絶縁膜は、二酸化珪素であり、上記第２層間絶縁膜は、半絶縁性の窒化珪素となっている。
上記発明の他の形態においては、上記窒化珪素の導電率［１／Ωｃｍ］が、室温で１×１０−１３以下、１１０℃で１×１０−１２以上となっている。
上記発明の他の形態においては、上記断続的に設けられる上記領域を含む上記導電膜のうち一の導電膜の上記連設部を、上記一の導電膜と法線方向に隣り合い、且つ上記断続的に設けられる上記領域を含む他の導電膜に対して法線方向に投影してなる投影部形状の周方向の最大間隔は、上記他の導電膜の上記破断部の形状の周方向の最小間隔に含まれている。
上記発明の他の形態においては、上記断続的に設けられる上記領域を含む上記導電膜の上記破断部のうち一の破断部の周方向の最小間隔は、上記一の破断部を法線方向に挟んで対向する上記導電膜同士の間の法線方向の間隙の最大間隔より大きくなっている。
上記発明の他の形態においては、上記ガードリングに沿って設けられる上記導電膜は、上記ガードリングに沿ってすべて断続的に設けられている。
上記発明の他の形態においては、上記ガードリングに沿って設けられる上記導電膜において、最外周に位置する上記ガードリングと上記第２層間絶縁膜との間の位置に設けられる上記導電膜は、上記ガードリングに沿って連続的に設けられ、最外周に位置する上記ガードリングより内側に位置する上記導電膜は、上記ガードリングに沿って断続的に設けられている。
上記発明の他の形態においては、上記導電膜の法線方向の幅は、上記導電膜と電気的に接続されている上記ガードリングの法線方向の幅より小さくなっている。
上記発明の他の形態においては、上記導電膜は、上記第１層間絶縁膜を厚さ方向に貫通する上記コンタクトホールの内部にのみ設けられている。
上記発明の他の形態においては、上記導電膜は、上記コンタクトホールの内部にＷプラグをさらに含み、上記Ｗプラグを通じて上記ガードリングと電気的に接続されている。
本発明によれば、ガードリングを用いた半導体装置において、導電膜の表面に異物などが付着しても所望の耐圧特性を確保することができる。
実施の形態１における半導体装置の全体構成を示す平面図である。 図１におけるＩＩ−ＩＩ線に関する矢視断面図である。 図１におけるＩＩＩ−ＩＩＩ線に関する矢視断面図である。 実施の形態１における半導体装置の全体構成として、他の導電膜の配置を示す平面図である。 実施の形態１における半導体装置の全体構成として、最外周に位置する導電膜が連続的に設けられていることを示す平面図である。 図５におけるＶＩ−ＶＩ線に関する矢視断面図である。 図５におけるＶＩＩ−ＶＩＩ線に関する矢視断面図である。 実施の形態１における半導体装置に用いられる、他の導電膜の構造を示す断面図である。 図８に関し、実施の形態１における半導体装置に用いられる、他の導電膜の構造を示す断面図である。 実施の形態１における半導体装置に用いられる、他の導電膜の構造を示す断面図である。 図１０に関し、実施の形態１における半導体装置に用いられる、他の導電膜の構造を示す断面図である。 実施の形態１における半導体装置に用いられる、電界効果トランジスタとしてのＭＯＳＦＥＴを示す断面図である。 図１２に関し、実施の形態１における半導体装置に用いられる、電界効果トランジスタとしてのＭＯＳＦＥＴの周辺部の構造を示す断面図である。 図１３に関し、実施の形態１における半導体装置に用いられる、電界効果トランジスタとしてのＭＯＳＦＥＴの周辺部の構造を示す断面図である。 実施の形態２における半導体装置の全体構成を示す平面図である。 図１５におけるＸＶＩ−ＸＶＩ線に関する矢視断面図である。 図１５におけるＸＶＩＩ−ＸＶＩＩ線に関する矢視断面図である。 実施の形態２における半導体装置において、他のｐ型半導体領域が用いられた構造を示す断面図である。 図１８に関し、実施の形態２における半導体装置において、他のｐ型半導体領域が用いられた構造を示す断面図である。 ｐｎ接合により電圧を保持するガードリングを備えた従来の半導体装置の全体構成を示す平面図である。 図２０におけるＸＸＩ−ＸＸＩ線に関する矢視断面図である。 図２０に関し、従来の半導体装置の表面に異物が付着したことを示す平面図である。
本発明に基づいた各実施の形態における半導体装置について、以下、図を参照しながら説明する。なお、以下に説明する各実施の形態において、個数、量などに言及する場合、特に記載がある場合を除き、本発明の範囲は必ずしもその個数、量などに限定されない。また、同一の部品、相当部品に対しては、同一の参照番号を付し、重複する説明は繰り返さない場合がある。
（実施の形態１）
図１から図３を参照して、実施の形態１にかかる半導体装置の構成について説明する。実施の形態１にかかる半導体装置は、第１導電型であり、１対の第１主表面および第２主表面を有するｎ型半導体基板１を備えている。ｎ型半導体基板１の第１主表面の中央部には、ｎ型半導体基板１の第１主表面からｎ型半導体基板１の第２主表面に向かって所定の深さに伸びる第２導電型であるｐ型半導体領域２が設けられている。
ｎ型半導体基板１とｐ型半導体領域２との間には、環状のｐｎ接合領域８（主接合領域）が形成されている。ｐ型半導体領域２の表面には、アノード電極１３がｐ型半導体領域２と接触して設けられている。また、ｎ型半導体基板１の第２主表面には、カソード電極１４がｎ型半導体基板１と接触して設けられている。
ｎ型半導体基板１の第１主表面の周辺部には、複数のｐ型ガードリング３、４、５、６（以下、これらをｐ型ガードリング領域７と総称する）が環状に設けられている。ｐ型ガードリング領域７は、ｎ型半導体基板１の第１主表面から第２主表面に向かって所定の深さに伸びている。さらに、ｐ型ガードリング領域７は、ｐｎ接合領域８を取り囲むように、それぞれ法線方向（環状に設けられているｐ型ガードリング領域７の一点において、その点での接線に垂直な直線方向）に所定の間隙を隔てて設けられている。
ｎ型半導体基板１の第１主表面は、絶縁膜９で覆われている。ｐ型ガードリング領域７と絶縁膜９とが接している領域の一部には、絶縁膜９を厚さ方向に貫通するコンタクトホール１０が複数設けられている。導電膜１１は、絶縁膜９を挟んでｐ型ガードリング領域７の反対側に設けられている。
コンタクトホール１０の内部を通して、導電膜１１は、それぞれ反対側に位置するｐ型ガードリング領域７と電気的に接続されている。また、絶縁膜９および導電膜１１を覆うように、これらの表面には高抵抗導電性の半絶縁膜１２が設けられている。
ここで、それぞれのｐ型ガードリング領域７と半絶縁膜１２との間の位置に設けられている導電膜１１は、断続的に設けられている。すなわち、ｐ型ガードリング領域７は、破断することなく環状に設けられているのに対し、導電膜１１は、それぞれの電気的に接続されている環状のｐ型ガードリング領域７に沿って断続的に設けられている。そして、断続的に設けられている導電膜１１は、導電膜１１の部材が設けられている連設部１１Ａ、および導電膜１１が設けられていない破断部１１Ｂを有している。
（作用・効果）
上述の構成による半導体装置に対し、電圧を印加したときの作用および効果について説明する。この半導体装置に対し、アノード電極１３が正、カソード電極１４が負となる極性の順方向電圧を印加したとき、ｐｎ接合領域８が順方向バイアス状態になる。すると、ｐ型半導体領域２からｎ型半導体基板１に少数キャリアとなる正孔が注入され、カソード電極１４からｎ型半導体基板１に電子が注入される。これにより、ｎ型半導体基板１の内部には正孔および多数の電子が含まれることになる。
次に、この半導体装置に対し、アノード電極１３が負、カソード電極１４が正となる極性の逆方向電圧を印加すると、ｐｎ接合領域８が逆方向バイアス状態になる。すると、ｐ型半導体領域２に比べてｎ型半導体基板１の比抵抗が高く不純物濃度が低いため、ｐｎ接合領域８から主としてｎ型半導体基板１に空乏層が伸びる。
これにより、半導体装置の所望の耐圧特性を確保することが可能となる。より具体的には、ｐ型ガードリング領域７は、ｐｎ接合領域８を囲うように破断することなく環状に設けられている。さらに、このｐ型ガードリング領域７と電気的に接続されているそれぞれの導電膜１１が断続的に設けられており、且つ、この導電膜１１と絶縁膜９とを覆うように半絶縁膜１２が設けられている。これにより、電圧を印加したとき、導電膜１１の周方向に離間する連設部１１Ａ、１１Ａの表面の電界が均一になり、ｎ型半導体基板１に広がる空乏層の伸びが安定する。これにより、半導体装置の所望の耐圧特性を確保することが可能となる。
なお、ガードリング領域そのものを破断して構成し、且つ導電膜を覆う半絶縁膜を設けない場合は、空乏層の伸びが安定せず、不均一になる。より具体的には、導電膜の表面上のうち、ｐｎ接合領域側に位置する部分の表面上には正孔が集まり、ｐｎ接合領域と反対側に位置する部分の表面上には電子が集まる。これにより、導電膜の表面に分極が発生することになる。
導電膜の表面に分極が発生することにより、空乏層はｐｎ接合領域から、ガードリング領域が破断して構成された部分に主として伸びやすくなり、この近傍において空乏層の伸びに歪が発生する。結果として、半導体装置の外周部分の電界強度が強くなり、耐圧特性が低下することになる。なお、ガードリング領域そのものを破断して構成し、且つ導電膜を半絶縁膜で覆わず、導電膜を絶縁膜で覆った場合も同様である。
これに対し、実施の形態１の構成によれば、正孔と電子との分極が発生しないため空乏層の伸びが安定し、半導体装置の所望の耐圧特性を確保することが可能となる。
なお、さらに他の場合として、ガードリング領域を破断せずに環状に設け、さらにガードリング領域と電気的に接続されている導電膜も破断せずに連続的に環状に設けた場合、半絶縁膜を設けることなく本実施の形態１と同様の耐圧特性を確保することができる。しかし、この場合は先にも説明したとおり、半導体装置の表面に付着した異物や、半導体装置の表面積を小さくするために発生しうるパターン不良などの影響により導電膜間の短絡が生じ、半導体装置の所望の耐圧特性を確保することができない。
これに対し、実施の形態１の構成によれば、法線方向に隣り合う導電膜１１は所定の間隙を隔てて配置されており、且つ、それぞれの導電膜１１の連設部１１Ａが破断部１１Ｂを挟んで周方向に離間して配置されている。すなわち、半導体装置の表面積を小さくした場合であっても、それぞれの連設部１１Ａ、１１Ａの間には、法線方向および周方向に所定の間隔が確保されているため、異物やパターン不良による導電膜間の短絡を抑制することができ、結果として半導体装置の所望の耐圧特性を確保することが可能となる。
ここで実験として、ガードリング領域を破断せずに環状に設け、ガードリング領域と電気的に接続されている導電膜も破断せずに連続的に環状に設け、さらに半絶縁膜を設けて構成した半導体装置と、これと同様の大きさおよび材料からなる本実施の形態１にかかる半導体装置とをそれぞれ試作し、耐圧特性を比較する実験を行なった。その結果、前者の耐圧特性は１３５０Ｖ〜１４００Ｖであったのに対し、後者、すなわち本実施の形態１にかかる耐圧特性は１３５０Ｖ〜１４００Ｖであった。このことからも、本実施の形態１にかかる半導体装置の所望の耐圧特性を確保することが可能であるとわかる。
他の実験として、上記の前者の半導体装置、すなわちガードリング領域を破断せずに環状に設け、ガードリング領域と電気的に接続されている導電膜も破断せずに連続的に環状に設け、さらに半絶縁膜を設けて構成した半導体装置に対し、隣り合う導電膜を短絡させた。このとき、この前者の半導体装置の耐圧特性は１２００Ｖ〜１３００Ｖであった。したがって、異物などが付着して隣り合う導電膜が短絡すると、耐圧特性が低下することが証明され、本実施の形態にかかる半導体装置によって導電膜間の短絡を抑制することは、所望の耐圧特性を確保できる半導体装置を得ることができるという効果があると言える。
（実施の形態１に関する他の構成）
図４（特に右側）を参照して、導電膜１１の連設部１１Ａは、いわゆる千鳥状に設けられているとよい。より具体的には、導電膜１１、１１のうち、一の導電膜の連設部１１ＡＡを、この一の導電膜と法線方向（矢印Ｐ方向）に隣り合い、且つ断続的に設けられる領域を含む他の導電膜に対して法線方向（矢印Ｐ方向）に投影してなる投影部形状１１ＭＰの周方向の最大間隔Ｌ２は、この他の導電膜の破断部１１ＢＰの形状の周方向の最小間隔Ｌ１に含まれるとよい。
同じく、断続的に設けられる領域を含む導電膜１１、１１のうち、一の導電膜の連設部１１ＡＡを、この一の導電膜と法線方向（矢印Ｑ方向）に隣り合い、且つ断続的に設けられる領域を含む他の導電膜に対して法線方向（矢印Ｑ方向）に投影してなる投影部形状１１ＭＱの周方向の最大間隔Ｒ２は、他の導電膜の破断部１１ＢＱの形状の周方向の最小間隔Ｒ１に含まれるとよい。
このような構成により、半導体装置の表面積を小さくした場合であっても、導電膜１１、１１の連設部１１Ａ、１１Ａがいわゆる千鳥状に配置されることで、それぞれの導電膜１１、１１の連設部１１Ａ、１１Ａ間の距離が確保される。
すなわち、一のｐ型ガードリングに沿って断続的に設けられた導電膜１１の連設部Ａと、一のｐ型ガードリングに隣り合う他のｐ型ガードリングに沿って断続的に設けられた導電膜１１の連設部Ａとの距離が十分に確保される。さらに、一のｐ型ガードリングに沿って断続的に設けられた導電膜１１の連設部Ａと、一のｐ型ガードリングに対して一のｐ型ガードリングに隣り合うｐ型ガードリングを挟んで反対側に位置する他のｐ型ガードリングに沿って断続的に設けられた導電膜１１の連設部１１Ａとの距離も確保される。
これにより、半導体装置の表面に付着した異物や、半導体装置の表面積を小さくするために発生しうるパターン不良などの影響による導電膜１１、１１間の短絡を抑制することができ、半導体装置の所望の耐圧特性を確保することが可能となる。
なお、上記の説明では、図４を参照して、ほぼ直線状に設けられている連設部１１ＡＡを例に説明したが、円弧状に設けられている他の連設部１１Ａの場合であっても同様である。この場合、円弧状に設けられている他の連設部１１Ａの長い方（図４外側）の円弧部分が投影されることにより得られる投影部形状の周方向の間隔が、上記の投影部形状の周方向の最大間隔Ｌ２（またはＲ２）に該当する。また、破断部の形状が円弧状である場合、ここでの最小間隔Ｌ１（またはＲ１）は、この破断部の短い方（図４内側）の円弧部分の周方向の間隔に該当する。よって、このように得られた投影部形状の周方向の最大間隔Ｌ２（またはＲ２）が、破断部の形状の周方向の最小間隔Ｌ１（またはＲ１）に含まれるとよい。
また、再び図４（特に左側）を参照して、断続的に設けられる領域を含む導電膜１１、１１の破断部１１Ｂのうち、一の破断部１１ＢＢの周方向の最小間隔Ｙは、この一の破断部１１ＢＢを法線方向に挟んで対向する導電膜１１Ｌ、１１Ｒの法線方向の間隙の最大間隔Ｘより大きくなっているとよい。
この構成により、それぞれの導電膜１１、１１の連設部１１Ａ、１１Ａ間の距離が確保されるため、半導体装置の表面に付着した異物や、半導体装置の表面積を小さくするために発生しやすくなるパターン不良などの影響による導電膜１１、１１の間の短絡を抑制することができ、半導体装置の所望の耐圧特性を確保することが可能となる。
ここで、法線方向に離間して配置される導電膜１１、１１のそれぞれの連設部１１Ａ、１１Ａは、これらの連設部１１Ａ、１１Ａの間隔を広く確保した場合、半導体装置に電圧を印加したときに電位が異なるため空乏層の広がりに影響を与える。一方、同一の導電膜１１上において、破断部１１ＢＢを挟んで周方向に離間して配置される連設部１１Ａ、１１Ａは、電圧を印加したときに同電位となるため、これらの連設部１１Ａ、１１Ａの間隔を広く確保しても空乏層の広がりには影響しない。
このことから、同一の導電膜１１上において隣り合う連設部１１Ａ、１１Ａの間の最小間隔、すなわち破断部１１ＢＢの周方向の最小間隔Ｙは、この破断部１１ＢＢを挟んで隣り合う導電膜１１Ｌ、１１Ｒの法線方向の間隙の最大間隔Ｘより大きくなっているとよい。
なお、上記の説明では、図４を参照して、ほぼ直線状に設けられている破断部１１ＢＢを例に説明したが、円弧状に設けられている他の破断部１１Ｂの場合であっても同様である。この場合、円弧状に設けられている他の破断部１１Ｂの長い方の円弧部分の周方向の間隔が、上記の最小間隔Ｙに該当する。また、破断部１１ＢＢを法線方向に挟んで対向する導電膜１１Ｌ、１１Ｒが円弧状に設けられ、さらに、これらの法線方向の間隙が同一では無い場合、これらの法線方向の間隙のうち最大の間隔が、上記の最大間隔Ｘに該当する。よって、このように得られた破断部の周方向の最小間隔Ｙが、同様にして得られた対向する導電膜１１、１１の間隙の最大間隔Ｘより大きくなっているとよい。
上述において、特に、図１から図４を参照して、導電膜１１はｐ型ガードリング領域７に沿って断続的に設けられる構成について説明したが、この導電膜１１はｐ型ガードリング領域７に沿って、すべて、断続的に設けられていてもよい。この構成により、上述のとおり、空乏層の伸びが安定し、さらに、それぞれの導電膜１１、１１の連設部１１Ａ、１１Ａ間の距離が確保されているため、異物やパターン不良による導電膜間の短絡を抑制することができ、半導体装置の所望の耐圧特性を確保することが可能となる。
また、図５、図６および図７を参照して、導電膜１１は、ｐ型ガードリング領域７の最外周に位置するｐ型ガードリング６より内側に位置するものについては、上述と同様に、それぞれ内側に位置するｐ型ガードリング３、４、および５に沿って断続的に設けられるとよい。
一方、最外周に位置するｐ型ガードリング６に沿って設けられるものについては、導電膜１１Ｃに表わされるように、この最外周に位置するｐ型ガードリング６に沿って連続的に設けられるとよい。なお、その他の構成については上述の実施の形態１と同様であり、同一部材には同一の符号を付して、重複した説明は繰り返さないものとする。
この構成により、ｐｎ接合領域８から伸びる空乏層の伸びを、より安定させることができる。ここで、一般的に、最外周のｐ型ガードリング６と、その一つ内側のｐ型ガードリング５との間隔は、それぞれのｐ型ガードリング領域７の間隔の中で最も広く構成される。したがって、ｐ型ガードリング５とｐ型ガードリング６との間において、またはこれらとそれぞれ電気的に接続される導電膜の間において短絡する可能性は極めて低い。
結果として、最外周のｐ型ガードリングと電気的に接続される導電膜１１Ｃを除いたすべての導電膜１１、１１を断続的に設けることで、それぞれの導電膜１１、１１の連設部１１Ａ、１１Ａ間の距離が確保され、異物やパターン不良による導電膜１１の間の短絡を抑制することができつつ、半導体装置の所望の耐圧特性をより確保することが可能となる。
図８および図９を参照して、ｐ型ガードリング領域７に沿って断続的に設けられる導電膜１１の法線方向の幅Ｗ２は、それぞれの導電膜１１と電気的に接続されているｐ型ガードリングの法線方向の幅Ｗ１より小さくなっているとよい。なお、図８および図９を参照して、この構成から得られる平面図は、図１を参照して得られる平面図とほぼ同様である。すなわち、図８は、図１に対する図２に相当し、図９は、図１に対する図３に相当する。
ここで、再び図８および図９を参照して、この構成にかかる半導体装置は、導電膜１１を覆うように半絶縁膜１２が設けられているため、フィールドプレートの効果を用いなくても、上述のように空乏層を安定して伸びやすくすることが可能となっている。なお、フィールドプレートの効果とは、一般的に、耐圧特性を高めるための技術により得られる効果の一つであって、ｐｎ接合から伸びる空乏層の半導体装置の表面付近における端部電界を、半導体装置の表面から空乏層を伸ばすことによって緩和することで耐圧特性を高めるというものである。
したがって、上述の通り、導電膜１１の法線方向の幅Ｗ２を、それぞれの導電膜１１と電気的に接続されているｐ型ガードリングの法線方向の幅Ｗ１より小さくしたとしても、安定した空乏層の伸びを得ることができ、さらに、導電膜１１、１１の法線方向および周方向に離間する連設部１１Ａ、１１Ａの間隔をより広く確保することができる。結果として、異物やパターン不良による導電膜１１の間の短絡をより抑制することができ、半導体装置の所望の耐圧特性を確保することが可能となる。
図１０および図１１を参照して、ｐ型ガードリング領域７に沿って断続的に設けられるそれぞれの導電膜１１は、絶縁膜９を厚さ方向に貫通するコンタクトホール１０の内部にのみ設けられているとよい。すなわち、導電膜１１を、コンタクトホール１０の内部に埋め込んだような構造としてもよい。なお、なお、図１０および図１１を参照して、この構成から得られる平面図は、図１を参照して得られる平面図とほぼ同様である。すなわち、図１０は、図１に対する図２に相当し、図１１は、図１に対する図３に相当する。
ここで、再び図１０および図１１を参照して、この構成にかかる半導体装置は、導電膜１１を覆うように半絶縁膜１２が設けられているため、フィールドプレートの効果を用いなくても、上述のように空乏層を安定して伸びやすくすることが可能となっている。
したがって、この構成により、安定した空乏層の伸びを得ることができ、さらに、半導体装置の表面積を小さくしたとしても、導電膜１１、１１の法線方向および周方向に離間する連設部１１Ａ、１１Ａの間隔をより広く確保することができる。結果として、異物やパターン不良による導電膜１１の間の短絡をより抑制することができ、半導体装置の所望の耐圧特性を確保することが可能となる。
また、再び図１０および図１１を参照して、上述のように導電膜１１をコンタクトホール１０の内部に埋め込むという構成の他に、Ｗプラグ（タングステンプラグ）またはｐｏｌｙ−Ｓｉをコンタクトホール１０の内部に埋め込むという構成であってもよい。この様な構成は、埋め込みＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりＷプラグまたはｐｏｌｙ−Ｓｉをコンタクトホール１０の内部に埋め込むことで得ることができる。
この構成により、導電膜１１をコンタクトホール１０の内部に埋め込むという構成およびこれらの作用効果と同様に、半導体装置の表面積を小さくした場合であっても、導電膜１１、１１の法線方向および周方向に離間する連設部１１Ａ、１１Ａの間隔をより広く設定することができ、結果として、異物やパターン不良による導電膜１１間の短絡をより抑制することができ、半導体装置の所望の耐圧特性を確保することが可能となる。
また、Ｗプラグまたはｐｏｌｙ−Ｓｉをコンタクトホール１０の内部に埋め込む構成は、図１０および図１１に参照される構成に限らず、絶縁膜９の表面に導電膜１１が張り出すよう設けられている構成（たとえば図２および図３、または図６から図９を参照）にも適用することができる。この構成は、Ｗプラグまたはｐｏｌｙ−Ｓｉをコンタクトホール１０の内部に埋め込み、そのコンタクトホール１０の表面に導電膜１１を設けることで得ることができ、結果として上述と同様の作用効果を得ることができる。
また、上記実施の形態１では、第１導電型としてｎ型、第２導電型としてｐ型を用いた場合について説明しているが、第１導電型としてｐ型、第２導電型としてｎ型を用いた場合であっても、上述と同様の作用効果を得ることができる。また、ｐ型半導体領域２とｐ型ガードリング領域７とは、同じ不純物濃度のｐ型である必要は無く、濃度が異なるｐ型であってもよい。また、ｐ型半導体領域２とｐ型ガードリング領域７とは、同じ深さである必要は無く、異なる深さであってもよい。これらのいずれの構成であっても、上述と同様の作用効果を得ることができる。
また、上記の実施の形態１で説明した半導体装置は、１層のｎ型半導体基板を有しているが、１層である必要は無く、カソード電極１４の側から不純物濃度の高いｎ+型半導体領域、不純物濃度の低いｎ-型半導体領域というような２層構造であってもよい。さらに、３層以上からなる多層構造のｎ型半導体基板であってもよい。
また、ｎ型半導体基板１、ｐ型半導体領域２およびｐ型ガードリング領域７は、珪素Ｓｉまたは炭化珪素ＳｉＣを用いるとよい。特に、ｎ型半導体基板１として炭化珪素ＳｉＣを用いる場合は、実施の形態１にかかる効果に加え、次の顕著な効果を得ることができる。すなわち、ｎ型半導体基板１として炭化珪素ＳｉＣを用いた場合は、珪素Ｓｉを用いた場合と比較して、同一の耐圧特性を確保するために必要な空乏層の伸び幅が小さくなる。そのため、炭化珪素ＳｉＣを用いた場合は、珪素Ｓｉを用いた場合よりもｐ型ガードリング領域７の法線方向の間隔を狭くすることができる。
ｐ型ガードリング領域７の法線方向の間隔を狭くすることで、これらと電気的に接続されているそれぞれの導電膜１１、１１の法線方向に離間する連設部１１Ａ、１１Ａの間の距離も小さくなる。ところが、上述のように、導電膜１１を断続的に設けるという構成により、導電膜１１、１１の法線方向および周方向に離間する連設部１１Ａ、１１Ａの間の間隔が確保され、異物やパターン不良の影響を抑制することができる。結果として、ｎ型半導体基板１として炭化珪素ＳｉＣを用いた場合は、半導体装置の所望の耐圧特性を確保することができるだけでなく、半導体装置の大きさをより小さくすることもできるという顕著な効果を得ることができる。
また、上記実施の形態１で説明した半導体装置を構成するそれぞれの材料は、絶縁膜９は二酸化珪素ＳｉＯ２、導電膜１１はアルミニウムＡｌであるとよい。また、半絶縁膜１２は半絶縁性（高抵抗導電性）の窒化珪素ＳｉＮを用いるとよい。
ここで、半絶縁性の窒化珪素ＳｉＮは、室温において、電界強度４０Ｖ／ｃｍでの導電率が１×１０-１３[１／Ωｃｍ]以下となる膜であり、１１０℃において、電界強度４０Ｖ／ｃｍでの導電率が１×１０-１２[１／Ωｃｍ]以上となる膜である。なお、半絶縁膜１２として窒化珪素ＳｉＮを用いる場合、絶縁膜９はＳｉＯ２に限らず、半導体プロセスで用いられる他の種々の絶縁膜であってもよい。同じく、この場合の導電膜１１は、Ａｌだけでなく、他の種々の金属膜または高不純物濃度のｐｏｌｙ−Ｓｉ膜であってもよい。
（実施の形態１を、ＭＯＳＦＥＴなどに適用した場合）
図１から図１１を参照して、上述では本発明にかかる半導体装置として、ｐｎダイオードの例について説明したが、ｐｎ接合により電圧を保持する半導体装置であればＭＯＳＦＥＴなどであってもよい。すなわち、ｐｎダイオードの主表面において、ゲート電極を有する電界効果トランジスタ（ＦＥＴ）が形成された半導体装置であればよい。ゲート電極を有する電界効果トランジスタは、ＭＯＳＦＥＴの他に、たとえばＩＧＢＴ、ＧＴＯ、バイポーラトランジスタ、またはサイリスタなどを含む。
図１２から図１４を参照して、ｐｎダイオードの主表面において、ゲート電極を有するＭＯＳＦＥＴが形成された半導体装置について説明する。上述で説明した半導体装置のアノード電極１３に相当する位置に、すなわち実施の形態１におけるｎ型半導体基板１の第１主表面の中央部に相当する位置に、ＭＯＳＦＥＴ単位構造が複数形成されている。
この構成について、より具体的には、ゲート電極を有するＭＯＳＦＥＴが形成された半導体装置は、ドレイン電極５４と、ソース電極５９と、ｎ-型半導体領域５１と、ｐ型半導体領域５２と、ｎ+型半導体領域５３と、ｎ型ソース領域５５と、ゲート酸化膜５６と、ゲート電極５７と、絶縁膜５８と、を主に含んでいる。
ｐ型半導体領域５２は、ｎ-型半導体領域５１とｐ型半導体領域５２との間に環状のｐｎ接合領域８を形成するように、ｎ-型半導体領域５１の主表面の一部に位置している。ｎ型ソース領域５５は、ｐ型半導体領域５２とｐｎ接合を形成するように、ｐ型半導体領域５２の内部の主表面の一部に位置している。この半導体装置の主表面上には、ｎ型ソース領域５５に電気的に接続するようにソース電極５９が設けられている。また、ｎ+型半導体領域５３の主表面上には、ｎ+型半導体領域５３に電気的に接続するようにドレイン電極５４が設けられている。
ゲート酸化膜５６は、ゲート電極５７とｎ-型半導体領域５１とに挟まれる位置であって、ｎ型ソース領域５５とｎ-型半導体領域５１とに挟まれる少なくともｐ型半導体領域５２の表面上の位置に設けられている。そして、ゲート酸化膜５６は、ｎ-型半導体領域５１とゲート電極５７とを絶縁している。ゲート電極５７は、ゲート酸化膜５６上に設けられ、ｎ型ソース領域５５とｎ-型半導体領域５１とに挟まれるｐ型半導体領域５２の表面と少なくとも対向するように設けられている。
また、実施の形態１（図１）と同様に、半導体基板の主表面の周辺部には、複数のｐ型ガードリング３、４、５、６（ｐ型ガードリング領域７）が環状に設けられている。また、絶縁膜９および導電膜１１を覆うように、これらの表面には高抵抗導電性の半絶縁膜１２が設けられている。さらに、複数のｐ型ガードリング領域７と半絶縁膜１２との間の位置においてそれぞれ設けられている導電膜１１は、環状のｐ型ガードリング領域７に沿って断続的に設けられている。これらの詳細な構成および他の構成については実施の形態１（図１）と同様であり、同一部材には同一の符号を付して、重複した説明は繰り返さないものとする。
これらの構成により、上述の実施の形態１と同様に、電圧を印加したとき、導電膜１１周方向に離間する連設部１１Ａ、１１Ａの表面の電界が均一になり、ｎ-型半導体領域５１に広がる空乏層の伸びが安定し、半導体装置の所望の耐圧特性を確保することができる。また、半導体装置の表面積を小さくした場合であっても、それぞれの連設部１１Ａ、１１Ａの間には、法線方向および周方向に所定の間隔が確保されているため、異物やパターン不良による導電膜間の短絡を抑制することができ、半導体装置の所望の耐圧特性を確保することが可能となる。
またＭＯＳＦＥＴの場合、ゲート電極５７、およびｐ型ガードリング領域７に電気的に接続される導電膜１１は、ｐｏｌｙ−ＳｉまたはモリブデンＭｏを用いるとよい。これにより、上述した効果に加え、半導体装置を製造する工数を削減できるという効果を得ることができる。
特に、ゲート電極５７、およびｐ型ガードリング領域７に電気的に接続される導電膜１１としてｐｏｌｙ−Ｓｉを用いた場合は、コンタクトホール１０の内部への埋め込みが容易であるため、コンタクトホールの内径を小さくすることができる。結果として、半導体装置を製造する工数を削減できる。さらに、半導体装置の表面積を小さくした場合であっても、それぞれの連設部１１Ａ、１１Ａの間には、法線方向および周方向に所定の間隔が確保されているため、異物やパターン不良による導電膜間の短絡を抑制することができ、半導体装置の所望の耐圧特性を確保することが可能となる。
ここで、モリブデンＭｏは導電率が低く高温でも使用することが可能である。よって、ゲート電極５７、およびｐ型ガードリング領域７に電気的に接続される導電膜１１としてモリブデンＭｏを用いた場合は、高温下で使用される半導体装置において、上述と同様に、半導体装置の表面積を小さくした場合であってもそれぞれの連設部１１Ａ、１１Ａの間には、法線方向および周方向に所定の間隔が確保されている。結果として、異物やパターン不良による導電膜間の短絡を抑制することができ、半導体装置の所望の耐圧特性を確保することが可能となる。
なお、ここではＭＯＳＦＥＴを例に説明したが、同様のゲート電極を持つＩＧＢＴなどに対しても適用が可能である。また、これらの半導体装置に対して、上述の実施の形態１に関する他の構成で説明したそれぞれの構成を用いても、上述と同様の作用効果を得ることが可能である。
（実施の形態２）
図１から図１１を参照して、上述では本発明に係る半導体装置として、ｐｎダイオードの例について説明した。ここでは、図１５から図１７を参照して、実施の形態２にかかる半導体装置の構成として。ショットキー接合により電圧を保持する半導体装置、すなわちショットバリアダイオード（以下、ＳＢＤと称する）の例について説明する。
図１５から図１７を参照して、実施の形態２にかかる半導体装置は、主として上述で説明した半導体装置のアノード電極１３に相当する位置に、すなわち実施の形態１におけるｎ型半導体基板１の第１主表面の中央部に相当する位置に、ショットキー電極６１が設けられている。より具体的には、実施の形態２にかかる半導体装置は、ショットキー電極６１と、カソード電極６３と、ｎ-型半導体領域５１と、ｐ型半導体領域５２と、ｎ+型半導体領域５３と、を含んでいる。
ｐ型半導体領域５２は、ｎ-型半導体領域５１とｐ型半導体領域５２との間に環状のｐｎ接合領域８を形成するように、ｎ-型半導体領域５１の主表面の一部に位置している。ショットキー電極６１は、ｎ-型半導体領域５１の主表面と接触し、さらにｐ型半導体領域２の表面の一部とも接触するように設けられている。また、カソード電極６３はｎ+型半導体領域５１と接触して設けられている。ショットキー電極６１は、ｎ-型半導体領域５１とショットキー電極６１との間にショットキー接合６２を形成している。
また、実施の形態１（図１）と同様に、この半導体基板の主表面の周辺部には、複数のｐ型ガードリング３、４、５、６（ｐ型ガードリング領域７）が環状に設けられている。また、絶縁膜９および導電膜１１を覆うように、これらの表面には高抵抗導電性の半絶縁膜１２が設けられている。さらに、複数のｐ型ガードリング領域７と半絶縁膜１２との間の位置においてそれぞれ設けられている導電膜１１は、環状のｐ型ガードリング領域７に沿って断続的に設けられている。
これらの詳細な構成、および実施の形態２にかかる他の構成については実施の形態１（図１）と同様であり、同一部材には同一の符号を付して、重複した説明は繰り返さないものとする。
上述の構成による半導体装置に対し、電圧を印加したときの作用および効果について説明する。この半導体装置に対し、ショットキー電極６１が正、カソード電極６３が負となる極性の順方向電圧を印加したとき、ｐｎ接合領域８が順方向バイアス状態になる。すると、ｐ型半導体領域２からｎ-型半導体領域５１に少数キャリアとなる正孔が注入され、カソード電極１４からｎ+型半導体領域５３を経由してｎ-型半導体領域５１に電子が注入される。これにより、ｎ-型半導体領域５１の内部には正孔および多数の電子が含まれることになる。
次に、この半導体装置に対し、ショットキー電極６１が負、カソード電極６３が正となる極性の逆方向電圧を印加すると、ｐｎ接合領域８が逆方向バイアス状態になる。すると、ｐ型半導体領域２に比べてｎ-型半導体領域５１の比抵抗が高く不純物濃度が低いため、ｐｎ接合領域８から主としてｎ-型半導体領域５１に空乏層が伸びる。
これにより、半導体装置の所望の耐圧特性を確保することが可能となる。より具体的には、ｐ型ガードリング領域７は、ｐｎ接合領域８を囲うように破断することなく環状に設けられている。さらに、このｐ型ガードリング領域７と電気的に接続されている導電膜１１が断続的に設けられており、且つ、この導電膜１１と絶縁膜９とを覆うように半絶縁膜１２が設けられている。
この構成により、電圧を印加したとき、導電膜１１の周方向に離間する連設部１１Ａ、１１Ａの表面の電界が均一になり、ｎ-型半導体領域５１に広がる空乏層の伸びが安定し、半導体装置の所望の耐圧特性を確保することが可能となる。また、半導体装置の表面積を小さくした場合であってもそれぞれの連設部１１Ａ、１１Ａの間には、法線方向および周方向に所定の間隔が確保されているため、異物やパターン不良による導電膜間の短絡を抑制することができ、半導体装置の所望の耐圧特性を確保することが可能となる。
（実施の形態２に関する他の構成）
実施の形態２にかかる半導体装置を構成する、ｎ-型半導体領域５１、ｐ型半導体領域５２、およびｎ+型半導体領域５３は、珪素Ｓｉまたは炭化珪素ＳｉＣを用いるとよい。特に、これらの構成に炭化珪素ＳｉＣを用いるとなおよい。
ここで、珪素Ｓｉを用いたＳＢＤの耐圧特性は約１００Ｖ以下である。一方、炭化珪素ＳｉＣを用いたＳＢＤの耐圧特性は、たとえば６００Ｖ以上である。したがって、前者の珪素Ｓｉを用いたＳＢＤと、後者の炭化珪素ＳｉＣを用いたＳＢＤとでは、空乏層の伸びが異なり、後者の炭化珪素ＳｉＣを用いたＳＢＤの空乏層の伸びの方が大きい。
このため、ガードリング領域の法線方向の間隔は、珪素Ｓｉを用いた場合より、炭化珪素ＳｉＣを用いた場合の方が大きくなる。そして、ＳＢＤの表面積の大きさも、珪素Ｓｉを用いた場合よりも、炭化珪素ＳｉＣを用いた場合の方が大きくなる。
したがって、ＳＢＤの表面積を小さくしようとした場合、本発明を適用することで得られるＳＢＤの小さくなる表面積は、珪素Ｓｉを用いたＳＢＤよりも、炭化珪素ＳｉＣを用いたＳＢＤの方が大きくなり、炭化珪素ＳｉＣを用いたＳＢＤの方が得られる効果が大きくなる。したがって、実施の形態２にかかる半導体装置を構成する、ｎ-型半導体領域５１、ｐ型半導体領域５２、およびｎ+型半導体領域５３は、炭化珪素ＳｉＣを用いるとなおよい。
また、実施の形態２にかかる半導体装置を構成する、ショットキー電極６１はチタンＴｉ、ニッケルＮｉ、金Ａｕ、またはモリブデンＭｏを用いるとよい。また、絶縁膜９は二酸化珪素ＳｉＯ２を用いるとよい。また、導電膜１１は、アルミニウムＡｌ、ショットキー電極６１に用いた材料と同じ材料、若しくは、ショットキー電極６１に用いた材料と同じ材料とアルミニウムＡｌとの積層膜を用いるとよい。さらに、半絶縁膜１２は、半絶縁性（高抵抗導電性）のＳｉＮを用いるとよい。
また、図１８および図１９を参照して、ショットキー電極６１と接し、ショットキー電極６１とショットキー接合６２を形成する他のｐ型半導体領域６４が設けられてもよい。また、ｐ型半導体領域５２、ｐ型半導体領域６４、およびｐ型ガードリング領域７は、同じ不純物濃度のｐ型である必要は無く、濃度が異なるｐ型であってもよい。また、ｐ型半導体領域５２、ｐ型半導体領域６４、およびｐ型ガードリング領域７は、同じ深さである必要は無く、異なる深さであってもよい。これらのいずれの構成であっても、上述と同様の作用効果を得ることができる。
また、実施の形態１（図４を参照）と同様に、導電膜１１の連設部１１Ａはいわゆる千鳥状に設けられているとよい。このような構成により、半導体装置の表面積を小さくした場合であっても、それぞれの導電膜１１、１１の連設部１１Ａ、１１Ａ間の距離が確保される。
すなわち、この構成により、一のｐ型ガードリングに沿って断続的に設けられた導電膜１１の連設部Ａと、一のｐ型ガードリングに隣り合う他のｐ型ガードリングに沿って断続的に設けられた導電膜１１の連設部Ａとの距離が十分に確保される。さらに、一のｐ型ガードリングに沿って断続的に設けられた導電膜１１の連設部Ａと、一のｐ型ガードリングに対して一のｐ型ガードリングに隣り合うｐ型ガードリングを挟んで反対側に位置する他のｐ型ガードリングに沿って断続的に設けられた導電膜１１の連設部１１Ａとの距離も確保される。
したがって、半導体装置の表面に付着した異物や、半導体装置の表面積を小さくするために発生しうるパターン不良などの影響による導電膜間の短絡を抑制することができ、半導体装置の所望の耐圧特性を確保することが可能となる。
また、実施の形態１（図４を参照）と同様に、断続的に設けられる領域を含む導電膜１１、１１の破断部１１Ｂのうち、一の破断部１１ＢＢの周方向の最小間隔Ｙは、この破断部１１ＢＢを法線方向に挟んで対向する導電膜１１Ｌ、１１Ｒの法線方向の間隙の最大間隔Ｘより大きくなっているとよい。
この構成により、それぞれの導電膜１１、１１の連設部１１Ａ、１１Ａ間の距離が確保され、半導体装置の表面に付着した異物や、半導体装置の表面積を小さくするために発生しやすくなるパターン不良などの影響による導電膜１１、１１の間の短絡を抑制することができ、半導体装置の所望の耐圧特性を確保することが可能となる。
また、実施の形態１と同様に、導電膜１１はｐ型ガードリング領域７に沿って、すべて、断続的に設けられていてもよい。また、実施の形態１と同様に、導電膜１１はｐ型ガードリング領域７の最外周に位置するｐ型ガードリングより内側に位置するものについては、それぞれ内側に位置するｐ型ガードリングに沿って断続的に設けられると良く、且つ、最外周に位置するｐ型ガードリングに沿って設けられるものについては、この最外周に位置するｐ型ガードリングに沿って連続的に設けられるとよい。
この構成より、実施の形態１と同様に、それぞれの導電膜１１、１１の連設部１１Ａ、１１Ａ間の距離が確保され、異物やパターン不良による導電膜１１間の短絡を抑制することができつつ、半導体装置の所望の耐圧特性を確保することが可能となる。
また、実施の形態１と同様に、ｐ型ガードリング領域７に沿って断続的に導電膜１１の法線方向の幅は、それぞれの導電膜１１と電気的に接続されているｐ型ガードリングの法線方向の幅より小さくなっているとよい。この構成により、半導体装置の表面積を小さくした場合であっても、安定した空乏層の伸びを得ることができ、さらに、導電膜１１、１１の法線方向および周方向に離間する連設部１１Ａ、１１Ａの間隔をより広く確保することができる。結果として、異物やパターン不良による導電膜１１の間の短絡をより抑制することができ、半導体装置の所望の耐圧特性を確保することが可能となる。
また、実施の形態１と同様に、ｐ型ガードリング領域７に沿って断続的に設けられる導電膜１１は、絶縁膜９を厚さ方向に貫通するコンタクトホール１０の内部にのみ設けられているとよい。すなわち、導電膜１１を、コンタクトホール１０の内部に埋め込んだような構造としてもよい。この構成により、安定した空乏層の伸びを得ることができ、さらに、半導体装置の表面積を小さくしたとしても、導電膜１１、１１の法線方向および周方向に離間する連設部１１Ａ、１１Ａの間隔をより広く確保することができる。結果として、異物やパターン不良による導電膜１１の間の短絡をより抑制することができ、半導体装置の所望の耐圧特性を確保することが可能となる。
また、実施の形態１と同様に、上述のように導電膜１１をコンタクトホール１０の内部に埋め込むという構成の他に、Ｗプラグまたはｐｏｌｙ−Ｓｉをコンタクトホール１０の内部を埋め込むという構成であってもよい。この構成により、安定した空乏層の伸びを得ることができ、さらに、半導体装置の表面積を小さくしたとしても、導電膜１１、１１の法線方向および周方向に離間する連設部１１Ａ、１１Ａの間隔をより広く確保することができる。結果として、異物やパターン不良による導電膜１１の間の短絡をより抑制することができ、半導体装置の所望の耐圧特性を確保することが可能となる。
また、実施の形態１と同様に、Ｗプラグまたはｐｏｌｙ−Ｓｉをコンタクトホールの内部に埋め込む構成は、絶縁膜９の表面に導電膜１１が張り出すよう設けられている構成にも適用することができる。この構成により、上述と同様の作用効果を得ることができる。
また、実施の形態１と同様に、第１導電型としてｎ型、第２導電型としてｐ型を用いた場合について説明しているが、第１導電型としてｐ型、第２導電型としてｎ型を用いた場合であっても、上述と同様の作用効果を得ることができる。また、ｐ型半導体領域２とｐ型ガードリング領域７とは、同じ不純物濃度のｐ型である必要は無く、濃度が異なるｐ型であってもよい。また、ｐ型半導体領域２とｐ型ガードリング領域７とは、同じ深さである必要は無く、異なる深さであってもよい。これらのいずれの構成であっても、上述と同様の作用効果を得ることができる。
以上、本発明の実施の形態について説明したが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１，１０１ ｎ型半導体基板、２，５２，６４，１０２ ｐ型半導体領域、３，４，５，６，１０３，１０４，１０５，１０６ ｐ型ガードリング、７，１０７ ｐ型ガードリング領域、８，１０８ ｐｎ接合領域、９，１０９ 絶縁膜、１０，１１０ コンタクトホール、１１，１１Ｃ，１１Ｌ，１１Ｒ，１１１，１１１Ａ，１１１Ｂ 導電膜、１１Ａ，１１ＡＡ 連設部、１１Ｂ，１１ＢＢ，１１ＢＰ，１１ＢＱ 破断部、１１ＭＰ，１１ＭＱ 投影部形状、１３，１１３ アノード電極、１４，６３，１１４ カソード電極、５１ ｎ-型半導体領域、５３ ｎ+型半導体領域、５４ ドレイン電極、５５ ｎ型ソース領域、５６ ゲート酸化膜、５７ ゲート電極、５８ 絶縁膜、５９ ソース電極、６１ ショットキー電極、６２ ショットキー接合、２００ 異物、Ｌ１，Ｒ１，Ｙ 最小間隔、Ｌ２，Ｒ２，Ｘ 最大間隔、Ｐ，Ｑ 矢印、Ｗ１，Ｗ２ 幅。

Claims (16)

  1. 第１導電型の半導体基板と、
    前記半導体基板の第１主表面から前記半導体基板の第２主表面に向かって所定の深さで設けられ、前記半導体基板との接合領域が環状となる第２導電型の不純物拡散領域と、
    前記半導体基板の前記第１主表面において、前記接合領域を取り囲むように設けられ、法線方向にそれぞれ所定の間隙を隔てて複数配置される環状の第２導電型のガードリングと、
    前記半導体基板の前記第１主表面を覆うように設けられる第１層間絶縁膜と、
    前記第１層間絶縁膜を厚さ方向に貫通するコンタクトホールの内部を含むよう設けられ、前記ガードリングに電気的に接続される導電膜と、
    前記第１層間絶縁膜および前記導電膜を覆うように設けられる第２層間絶縁膜と、を備え、
    前記第２層間絶縁膜は半絶縁性の材料であり、
    前記導電膜は、複数の前記ガードリングと前記第２層間絶縁膜との間の位置において、環状の前記ガードリングに沿って断続的に設けられる領域を含み、
    前記断続的に設けられる前記領域は、前記導電膜の部材が設けられている連設部および前記導電膜の部材が設けられていない破断部を有する、半導体装置。
  2. 前記半導体基板はｎ型であり、
    前記不純物拡散領域はｐ型であり、
    前記接合領域によりｐｎ接合が形成され、
    当該半導体装置は、前記ｐｎ接合により印加された電圧を保持する、請求項１に記載の半導体装置。
  3. 前記半導体基板は、珪素および炭化珪素のいずれかが用いられる、請求項２に記載の半導体装置。
  4. 前記半導体基板の前記第１主表面において、ゲート電極を有する電界効果トランジスタが形成され、
    前記ゲート電極および前記ガードリングに電気的に接続される前記導電膜は、ｐｏｌｙ−Ｓｉが用いられる、請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記半導体基板の前記第１主表面において、ゲート電極を有する電界効果トランジスタが形成され、
    前記ゲート電極および前記ガードリングに電気的に接続される前記導電膜は、Ｍｏが用いられる、請求項１から３のいずれか１項に記載の半導体装置。
  6. 前記半導体基板はｎ型であり、
    前記不純物拡散領域はｐ型であり、
    当該半導体装置は、前記半導体基板に設けられたショットキー接合により印加された電圧を保持し、
    前記接合領域は、前記ショットキー接合を取り囲むように設けられる、請求項１に記載の半導体装置。
  7. 前記半導体基板は、炭化珪素が用いられる、請求項６に記載の半導体装置。
  8. 前記第１層間絶縁膜は、二酸化珪素であり、
    前記第２層間絶縁膜は、半絶縁性の窒化珪素である、請求項１から７のいずれか１項に記載の半導体装置。
  9. 前記窒化珪素の導電率［１／Ωｃｍ］が、室温で１×１０−１３以下、１１０℃で１×１０−１２以上である、請求項８に記載の半導体装置。
  10. 前記断続的に設けられる前記領域を含む前記導電膜のうち一の導電膜の前記連設部を、前記一の導電膜と法線方向に隣り合い、且つ前記断続的に設けられる前記領域を含む他の導電膜に対して法線方向に投影してなる投影部形状の周方向の最大間隔は、前記他の導電膜の前記破断部の形状の周方向の最小間隔に含まれる、請求項１から９のいずれか１項に記載の半導体装置。
  11. 前記断続的に設けられる前記領域を含む前記導電膜の前記破断部のうち一の破断部の周方向の最小間隔は、前記一の破断部を法線方向に挟んで対向する前記導電膜同士の間の法線方向の間隙の最大間隔より大きい、請求項１から１０のいずれか１項に記載の半導体装置。
  12. 前記ガードリングに沿って設けられる領域を含む前記導電膜は、前記ガードリングに沿ってすべて断続的に設けられる、請求項１から１１のいずれか１項に記載の半導体装置。
  13. 前記ガードリングに沿って設けられる領域を含む前記導電膜において、
    最外周に位置する前記ガードリングと前記第２層間絶縁膜との間の位置に設けられる前記導電膜は、前記ガードリングに沿って連続的に設けられ、
    最外周に位置する前記ガードリングより内側に位置する前記導電膜は、前記ガードリングに沿って断続的に設けられる、請求項１から１１のいずれか１項に記載の半導体装置。
  14. 前記導電膜の法線方向の幅は、前記導電膜と電気的に接続されている前記ガードリングの法線方向の幅より小さい、請求項１から１３のいずれか１項に記載の半導体装置。
  15. 前記導電膜は、前記第１層間絶縁膜を厚さ方向に貫通する前記コンタクトホールの内部にのみ設けられる、請求項１から１３のいずれか１項に記載の半導体装置。
  16. 前記導電膜は、前記コンタクトホールの内部にＷプラグをさらに含み、前記Ｗプラグを通じて前記ガードリングと電気的に接続される、請求項１から１５のいずれか１項に記載の半導体装置。
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