TWI570929B - 半導體元件 - Google Patents

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Description

半導體元件
本發明係關於半導體元件。
一般而言，半導體元件，被分類為單面具有電極的橫型半導體元件，及雙面具有電極的縱型半導體元件。縱型半導體元件，在接通(ON)狀態時飄移電流流動的方向，與關閉(OFF)狀態時逆偏壓導致的空乏層伸展的方向為相同。例如，在通常的平面閘極構造的n通道縱型MOSFET(MOSFET：Metal Oxide Semiconductor Field Effect Transistor：MOS型場效應電晶體)，高電阻的n-漂移層的部分，在接通(ON)狀態時，作為在縱方向漂移電流流動的區域而發揮作用。亦即，縮短此n-漂移層的電流路徑的話，漂移電阻變低，所以可得到可降低MOSFET的實質的接通電阻的效果。
另一方面，高電阻的n-漂移層的部分，再關閉狀態時空乏化而提高崩潰電壓(breakdown voltage)。亦即，n-漂移層變薄時，由p基底區域與n-漂移層之間的pn接合進行的汲極-基底間空乏層的擴開寬幅變窄，很快達 到矽的臨界電場強度，崩潰電壓會降低。相反地，崩潰電壓高的半導體元件，n-漂移層很厚，所以接通電阻變大，損失會增加。如此，在接通電阻與崩潰電壓之間，有取捨的關係。
此取捨關係，已知於IGBT(絕緣閘極型雙極電晶體)或雙極電晶體或二極體等半導體元件也同樣成立。此外，此取捨關係，在接通狀態時漂移電流流動方向，與關閉狀態時的逆偏壓導致的空乏層的伸展方向不同的橫型半導體元件也是共通的。
作為前述之取捨關係導致的問題的解決法，公知的是把漂移層，做成提高不純物濃度的n型漂移區域與p型隔開區域交互反覆接合的構成之並列pn構造之超接合半導體元件(例如，參照下列專利文獻1~3)。在這樣的構造的半導體元件，即使並列pn構造的不純物濃度高，在關閉狀態時，空乏層由延伸於並列pn構造的縱方向之各pn接合往橫方向擴開，使漂移層全體空乏化，所以可謀求高耐壓(崩潰電壓)化。
另一方面，具備二極體的半導體裝置，或是橋接電路那樣利用內藏於MOSFET等的內藏二極體的電路的場合，有必要在二極體的逆回復過程即使發生高di/dt，元件也不會破損。作為這樣的問題的解決法，被提出了使元件周緣部的並列pn構造的載子壽命比元件活性部的並列pn構造的載子壽命更短，藉由減低由元件周緣部朝向元件活性部流去的電流而提高破壞耐受量的方法 (例如，參照下列專利文獻4~6)。於下列專利文獻6，針對集積二極體與MOSFET有所記載，但是針對在對向於MOSFET的耐壓區域的汲極區域形成p型區域並沒有記載。
以下說明如此適用局部壽命技術之從前的超結合MOSFET構成。圖18係顯示從前的縱型MOSFET的構造之剖面圖。圖18係下列專利文獻5的圖12。如圖18所示，在背側的汲極電極113導電接觸的低電阻之n+汲極層101上，被設有第1並列pn構造的汲極/飄移部102。於汲極/漂移部102的表面層，被選擇性地設置成為元件活性部121的高不純物濃度的p基底區域103。
汲極/漂移部102，大致相當於成為元件活性部121的複數阱的p基底區域103的正下方部分，係使配向於基板的厚度方向的層狀縱型的第1n型區域102a以及配向於基板的厚度方向的層狀縱型的第1p型區域102b以反覆間距P101往基板的沿面方向交互反覆接合而成的第1並列pn構造。於第1並列pn構造的基板表面側，被設置由P基底區域103、p+接觸區域105、n+源極區域106、閘極絕緣膜107及閘極電極層108所構成的MOS閘極(金屬-氧化膜-半導體所構成的絕緣閘極)構造、以及源極電極110。符號109，為層間絕緣膜。
汲極/漂移部102的周圍成為由第2並列pn構造所構成的元件周緣部122。元件周緣部122，連續於汲極/漂移部102的第1並列pn構造以反覆間距P101使配向 於基板的厚度方向的層狀縱型的第2n型區域112a以及配向於基板的厚度方向的層狀縱型的第2p型區域112b在基板的沿面方向上交互反覆接合而成。第1並列pn構造與第2並列pn構造，其反覆間距P101約略相同，此外不純物濃度也約略相同。
於第2並列pn構造的表面設有氧化膜115。氧化膜115之上被形成有由源極電極110延長的場板電極FP，覆蓋第2並列pn構造。於元件周緣部122的外側，被形成連接於n+汲極層101的n型通道停止器區域114，於n型通道停止器區域114有停止器電極116導電接觸。第2並列pn構造及n型通道停止器區域114成為載子壽命比第1並列pn構造更短的區域(以影線顯示的部分)。
[先前技術文獻] [專利文獻]
[專利文獻1]美國專利第5216275號說明書
[專利文獻2]美國專利第5438215號說明書
[專利文獻3]日本特開平9-266311號公報
[專利文獻4]日本特開2003-224273號公報
[專利文獻5]日本特開2004-22716號公報
[專利文獻6]日本特許4743447號公報
然而，在前述之專利文獻4~6，藉由使元件周緣部122的第2並列pn構造的載子壽命比元件活性部121的第1並列pn構造之載子壽命更短，減少元件周緣部122的載子蓄積量，提高對第1p型區域102b與第1n型區域102a所構成的內藏二極體的逆回復過程之逆回復電流的局部集中之破壞耐受量，但是因為縮短元件周緣部122的第2並列pn構造的載子壽命使得關閉狀態時的洩漏電流變大，結果會有損失變大的問題。此外，關閉狀態時的洩漏電流變得太大的場合，會有熱爆衝導致元件破壞的問題。
本發明係為了解消前述之從前技術的問題點而完成之發明，目的在於提供在可以大幅改善導通電阻與耐壓的取捨關係之超接合半導體元件，可以提高破壞耐受量之半導體元件。
為了解決前述課題，達成本發明的目的，相關於本發明的半導體元件具有以下的特徵。具有：存在於基板的第1主面側以主動或被動方式使電流流通之元件活性部，存在於前述基板的第2主面側的第1導電型的低電阻層，中介於前述元件活性部與前述低電阻層之間，在導通(ON)狀態漂移電流流向縱方向同時在關閉(OFF)狀態空乏化的縱型漂移部。前述縱型漂移部，構成配向於前述基板的厚度方向的第1縱型第1導電型區域與配向於前述基 板的厚度方向的第1縱型第2導電型區域交互反覆接合而成的第1並列pn構造。半導體元件進而具有在前述縱型漂移部的周圍中介於前述第1主面與前述低電阻層之間，在導通狀態大致為非電路區域在關閉狀態空乏化的元件周緣部、在前述第1並列pn構造與前述低電阻層之間，由前述元件活性部橫跨前述元件周緣部，設置有比前述低電阻層更為高電阻的第1導電型層。第2導電型層選擇性地設於前述元件周緣部之前述第1導電型層的內部。
此外，相關於本發明的半導體元件，係於前述之發明，前述第2導電型層，由前述元件活性部與前述元件周緣部之邊界跨設至前述元件周緣部的外周。
此外，相關於本發明的半導體元件，係於前述之發明，前述元件周緣部，構成配向於前述基板的厚度方向的第2縱型第1導電型區域與配向於前述基板的厚度方向的第2縱型第2導電型區域交互反覆接合而成的第2並列pn構造。前述第2導電型層，被配置為遠離前述第2並列pn構造。
此外，相關於本發明的半導體元件，係於前述之發明，前述第2並列pn構造之前述第1主面起算的深度，比前述第1並列pn構造之前述第1主面起算的深度更淺。前述第2導電型層，藉由被設於前述第2並列pn構造與前述第1導電型層之間的第1導電型區域，與前述第2並列pn構造分離。
根據前述之發明的話，藉由在元件周緣部之n 緩衝層(第1導電型層)的內部選擇性地設置p緩衝層(第2導電型層)，抑制由基板背面側之n+汲極層(低電阻層)往第2並列pn構造之電子注入，伴此抑制由基板表面側的最外周p基底區域往第2並列pn構造之正孔注入。藉此，可以減少元件周緣部的載子蓄積量，可以緩和內藏二極體的逆回復過程之往最外周p基底區域之電流集中。
根據相關於本發明的半導體元件的話，可以發揮提高破壞耐受量的效果。
1‧‧‧n+汲極層
2‧‧‧汲極/漂移部
2a‧‧‧第1n型區域
2b‧‧‧第1p型區域
3a‧‧‧p基底區域
3b‧‧‧最外周p基底區域
4‧‧‧表面n型漂移區域
5‧‧‧p+接觸區域
6‧‧‧n+源極區域
7‧‧‧閘極絕緣膜
8‧‧‧閘極電極層
9‧‧‧層間絕緣膜
10‧‧‧源極電極
11‧‧‧n緩衝層
12a‧‧‧第2n型區域
12b‧‧‧第2p型區域
13‧‧‧汲極電極
14‧‧‧n型通道停止器區域
15‧‧‧氧化膜
16‧‧‧停止器電極
17,41,61,81‧‧‧p緩衝層
21‧‧‧元件活性部
22‧‧‧元件周緣部
42‧‧‧n型整體(bulk)區域
43‧‧‧p型降低表面電場(RESURF)區域
62a‧‧‧第3n型區域
62b‧‧‧第3p型區域
63a‧‧‧第4n型區域
63b‧‧‧第4p型區域
64‧‧‧n型區域
A‧‧‧元件活性部21與元件周緣部22之邊界的位置
FP‧‧‧場板(field plate)電極
P1‧‧‧元件活性部之第1並列pn構造之反覆間距
P2‧‧‧元件周緣部之第2~4並列pn構造之反覆間距
t1‧‧‧p基底區域3a之基板表面側之寬幅的一半之寬幅
圖1係顯示相關於實施型態1的半導體元件的構造之剖面圖。
圖2係顯示相關於實施型態1的半導體元件的製造途中的狀態之剖面圖。
圖3係顯示相關於實施型態1的半導體元件的製造途中的狀態之剖面圖。
圖4係顯示相關於實施型態1的半導體元件的製造途中的狀態之剖面圖。
圖5係顯示相關於實施型態1的半導體元件的製造途中的狀態之剖面圖。
圖6係顯示相關於實施型態1的半導體元件的製造途 中的狀態之剖面圖。
圖7係顯示相關於實施型態2的半導體元件的構造之剖面圖。
圖8係顯示相關於實施型態2的半導體元件的製造途中的狀態之剖面圖。
圖9係顯示相關於實施型態2的半導體元件的製造途中的狀態之剖面圖。
圖10係顯示相關於實施型態2的半導體元件的製造途中的狀態之剖面圖。
圖11係顯示相關於實施型態2的半導體元件的製造途中的狀態之剖面圖。
圖12係顯示相關於實施型態3的半導體元件的構造之剖面圖。
圖13係顯示相關於實施型態3的半導體元件的製造途中的狀態之剖面圖。
圖14係顯示相關於實施型態3的半導體元件的製造途中的狀態之剖面圖。
圖15係顯示相關於實施型態3的半導體元件的製造途中的狀態之剖面圖。
圖16係顯示相關於實施型態3的半導體元件的製造途中的狀態之剖面圖。
圖17係顯示相關於實施型態4的半導體元件的構造之剖面圖。
圖18係顯示從前的縱型MOSFET的構造之剖面圖。
以下參照附圖，詳細說明相關於本發明的半導體元件之適切的實施形態。於本說明書及附圖，名稱冠有n或p的層或區域，分別意味著電子或正孔為多數載子。此外，對n或p賦予+或-，意味著其分別係比未附加+/-的層或區域更高的不純物濃度以及更低的不純物濃度。又，於以下的實施型態之說明以及附圖，對於相同構成賦予相同符號，省略重複的說明。
(實施型態1)
針對相關於實施型態1的半導體元件的構造，以平面閘極構造的n通道縱型MOSFET為例進行說明。圖1係顯示相關於實施型態1的半導體元件的構造之剖面圖。相關於圖1所示的實施型態1的半導體元件，係在基板背側面的汲極電極13導電接觸的低電阻的n+汲極層(低電阻層)1上，依序層積n緩衝層(第1導電型層)11、與第1並列pn構造的汲極/漂移部(縱型漂移部)2而成的超接合MOSFET。所謂基板，為後述的磊晶(epitaxial)基板。
在對汲極/漂移部2的基板表面側(n緩衝層11側相反側)的表面層，被選擇性地設置成為元件活性部21的高不純物濃度的p基底區域3a。在p基底區域3a的內部的基板表面側，選擇性地設置高不純物濃度的p+接觸區域5及n+源極區域6。n+源極區域6，於阱狀的p基底區 域3a中被形成為比p+接觸區域5更淺，構成雙重擴散型MOS部。
p基底區域3a之被汲極/漂移部2與n+源極區域6挾住的部分的表面上，中介著閘極絕緣膜7設有多晶矽等之閘極電極層8。源極電極10，透過開於層間絕緣膜9的接觸孔橫跨而導電連接觸至p基底區域3a及n+源極區域6。此外，在未圖示的部分於閘極電極層8之上有金屬膜之閘電極配線導電接觸。
汲極/漂移部2，大致相當於成為元件活性部21的複數阱的p基底區域3a的正下方部分，係使配向於基板的厚度方向的層狀縱型的第1n型區域(第1縱型第1導電區域)2a以及配向於基板的厚度方向的層狀縱型的第1p型區域(第1縱型第2導電型區域)2b以反覆間距P1往基板的沿面方向交互反覆接合而成的第1並列pn構造。
任一第1n型區域2a，其上端(基板表面側的端部)達到p基底區域3a的插入區域亦即表面n型漂移區域4，其下端(基板背面側的端部)接於n緩衝層11。到達表面n型漂移區域4的第1n型區域2a在接通狀態為電路區域，其餘的第1n型區域2a大致成為非電路區域。此外，第1p型區域2b，其上端接於p基底區域3a的阱底面，其下端接於n緩衝層11。
汲極/漂移部2的周圍成為由第2並列pn構造所構成的元件周緣部22。元件周緣部22，連續於汲極/漂移部2的第1並列pn構造以反覆間距P2使配向於基板的 厚度方向的層狀縱型的第2n型區域(第2縱型第1導電型區域)12a以及配向於基板的厚度方向的層狀縱行的第2p型區域(第2縱型第2導電型區域)12b在基板的沿面方向上交互反覆接合而成。
第2並列pn構造，係為了容易實現高崩潰電壓化(為了容易擴展在關閉狀態時由p基底區域3a,3b與n-漂移層之間的pn接合起進行的汲極-基底間空乏層)而設的。第2並列pn構造之不純物濃度成為比第1並列pn構造之不純物濃度更低。第2並列pn構造之反覆間距P2，比第1並列pn構造之反覆間距P1更窄。於第2並列pn構造的表面(基板表面側之表面)設有氧化膜15。
氧化膜15以其膜厚由汲極/漂移部2起朝向元件周緣部22階段性地變厚的方式被形成。於此氧化膜15之上被形成有由源極電極10延長的場板電極FP，覆蓋第2並列pn構造。於元件周緣部22的外側，被形成n型通道停止器區域14，於n型通道停止器區域14的基板表面側有停止器電極16導電接觸。
於第1,2並列pn構造與n+汲極層1之間，設有以關閉狀態時汲極-基底間空乏層不達到n+汲極層1的方式進行控制的n緩衝層11。n緩衝層11，延伸至元件周緣部22的外周(基板側面)為止，連接於n型通道停止器區域14。在元件周緣部22之n緩衝層11的內部，p緩衝層(第2導電型層)17被選擇性的設置。p緩衝層17，具有在關閉狀態時抑制電子由基板背面側的n+汲極層1往第 2並列pn構造注入的機能。p緩衝層17，未接於第2並列pn構造與n+汲極層1。
此外，p緩衝層17的內側的端部，以延伸到元件活性部21與元件周緣部22的邊界為佳。其理由是因為可以進而減低由挾著電場很高的最外周p基底區域3b與第2並列pn構造對向的基板背面側附近之n+汲極層1往第2並列pn構造注入的電子的緣故。所謂元件活性部21與元件周緣部22之邊界，是由最外周p基底區域3b的內側的基板表面側的端部起，往p基底區域3a的基板表面側的寬幅的一半之寬幅t1遠的外側之位置A。此外，p緩衝層17與第2並列pn構造之深度方向的距離，為關閉狀態時在元件周緣部22擴展的空乏層不會達到p緩衝層17的距離。
雖沒有特別限定，例如相關於實施型態1的超接合MOSFET的崩潰電壓(breakdown voltage)為600V等級的場合，各部的尺寸及不純物濃度採用如下之值。汲極/漂移部2的厚度(深度方向)為35.0μm，第1n型區域2a及第1p型區域2b的寬幅為7.0μm(反覆間距P1為14.0μm)，第1n型區域2a及第1p型區域2b的不純物濃度為3.0×1015cm-3。元件周緣部22的第2並列pn構造之厚度(深度方向)為35.0μm，第2n型區域12a及第2p型區域12b的寬幅為3.5μm(反覆間距P2為7.0μm)，第2n型區域12a及第2p型區域12b的不純物濃度為1.0×1015cm-3。元件周緣部22的寬幅為200μm。
p基底區域3a,3b的擴散深度為3.0μm，其表面不純物濃度為3.0×1017cm-3。n+源極區域6的擴散深度為0.2μm，其表面不純物濃度為3.0×1020cm-3。p+接觸區域5的擴散深度為0.6μm，其表面不純物濃度為1.0×1019cm-3。表面n型漂移區域4的擴散深度為2.5μm，其表面不純物濃度為2.0×1016cm-3。n+汲極層1的厚度為300μm，其表面不純物濃度為1.0×1019cm-3。n緩衝層11的厚度為9μm，其表面不純物濃度為1.0×1015cm-3。p緩衝層17的厚度為5μm，其表面不純物濃度為3.0×1015cm-3。n型通道停止器區域14的厚度為30.0μm，其表面不純物濃度為6.0×1015cm-3。
前述並列pn構造的不純物濃度(不純物量)，正確地說意味著載子濃度(載子量)。一般而言，在充分進行活性化的區域不純物濃度與載子濃度視為同等。同樣地，在充分進行活性化的區域不純物量與載子量視為同等。亦即，於本說明書，為了方便，於不純物濃度包含了載子濃度，此外，於不純物量包含載子量。
其次，說明相關於實施型態1的超接合半導體元件的電氣特性。通常，於超接合MOSFET，由第1p型區域與第1n型區域所構成的內藏二極體進行逆回復(在閘極與源極短路的狀態對內藏的二極體由順方向往逆方向施加電壓)時，在第1並列pn構造進行修剪(pinched off)的同時，蓄積載子往p基底區域及n+汲極層吐出。因此，內藏二極體之逆回復時，在元件活性部載子會枯竭。另一 方面，在元件周緣部，伴隨著施加電壓的上升而空乏層徐徐擴開，所以成為在中性區域殘留載子(蓄積載子)的狀態。接著，隨著空乏層往元件周緣部的外側擴開，殘留於中性區域的蓄積載子集中流入電場高的最外側的p基底區域(以下，稱為最外周p基底區域)，所以逆回復耐受量被限制。
在元件周緣部蓄積載子，是因為對於由基板表面側的最外周p基底區域往第2並列pn構造注入的電洞(正孔)，由基板背面側的n+汲極層往第2並列pn構造注入電子的緣故。因此，可以抑制由基板背面側的n+汲極層往第2並列pn構造之電子注入的話，元件周緣部的載子蓄積量減少，可以緩和往最外周p基底區域之電流集中。例如，在圖18所示之從前的超接合MOSFET，適用對元件周緣部122照射電子線或氦(He)、質子(H+)等導入成為壽命終結者的結晶缺陷的局部壽命技術，藉著使元件周緣部122之第2並列pn構造的載子壽命比元件活性部121的第1並列pn構造的載子壽命更短而促進蓄積載子的再結合，以減少元件周緣部122的載子蓄積量。
另一方面，於相關於實施型態1的超接合MOSFET，藉由在元件周緣部22之n緩衝層11內部選擇性設置p緩衝層17，藉由根據p緩衝層17與n緩衝層11之間的pn接合導致的電位障壁抑制由基板背面側的n+汲極層1往第2並列pn構造之電子注入，減少元件周緣部22的載子蓄積量。此外，於相關於實施型態1的超接合 MOSFET，因為沒有使元件周緣部22的第2並列pn構造之載子壽命比元件活性部21的第1並列pn構造的載子壽命更短，所以可以使關閉狀態時的洩漏電流很小，可以為低損失。假設，即使縮短第1,2並列pn構造全體的載子壽命，也可以不用像適用局部壽命技術而縮短元件周緣部的第2並列pn構造的載子壽命之從前的超接合MOSFET那樣地縮短元件周緣部22的第2並列pn構造的載子壽命亦可，所以可抑制關閉狀態時之洩漏電流大幅度地增大。
其次，說明相關於實施型態1的超接合半導體元件的製造方法。圖2~6係顯示相關於實施型態1的半導體元件的製造途中的狀態之剖面圖。首先，如圖2所示，在成為n+汲極層1的例如300μm程度的厚度的n+半導體基板上，成長成為n緩衝層11的n磊晶層11-1。其次，如圖3所示，於n磊晶層11-1上，例如形成厚度250Å之屏蔽氧化(SiO2)膜31。其次，於屏蔽氧化膜31上，形成對應於p緩衝層17的形成區域的部分開了口的光阻遮罩32。
其次，對露出於光阻遮罩32的開口部的n磊晶層11-1由屏蔽氧化膜31上例如把硼(B)等p型不純物離子注入，於n磊晶層11-1的表面層選擇性地形成成為p緩衝層17的p不純物層33。其次，如圖4所示，除去光阻遮罩32及屏蔽氧化膜31後，於n磊晶層11-1上，以覆蓋p不純物層33的方式進而使n磊晶層11-2成長。藉此，形成由n磊晶層11-1,11-2構成的n緩衝層11。其 次，於n緩衝層11上形成屏蔽氧化膜34。
其次，如圖5所示，藉著藉由熱處理使p不純物層33活性化，形成元件周緣部22之n緩衝層11的內部的p緩衝層17。其次，除去屏蔽氧化膜34。其次，如圖6所示，藉由一般的多段磊晶成長法，於n緩衝層11上，形成第1,2並列pn構造及n型通道停止器區域14。具體而言，首先，於n緩衝層11上，使n磊晶層成長。其次，於n磊晶層上形成屏蔽氧化膜(不圖示)，於n磊晶層的全面由屏蔽氧化膜上把例如磷(P)等n型不純物予以離子注入。
其次，於n磊晶層上，根據第1,2並列pn構造之反覆間距P1,P2，形成對應於第1,2之p型區域2b,12b的形成區域的部分開了口的光阻遮罩(不圖示)。其次，對露出於光阻遮罩的開口部的n磊晶層由屏蔽氧化膜上例如把硼等p型不純物予以離子注入，於n磊晶層的內部選擇性地形成p型不純物區域。接著，由使n磊晶層成長的步驟起，直到在n磊晶層的內部形成p型不純物區域的步驟為止反覆進行特定次數之後(多段磊晶處理)，於最表面進而層積密封用的n磊晶層(帽蓋沉積處理)。
其次，於密封用的n磊晶層上形成氧化膜15後，藉由熱處理使被形成於n磊晶層的內部的各p型不純物區域被活性化。藉由此活性化處理，於藉由多段磊晶處理而層積的各n磊晶層間對向於深度方向的p型不純物區域彼此連接，形成第1,2之p型區域2b,12b。此外，殘留 於第1,2之p型區域2b,12b之間的n磊晶層成為第1,2之n型區域2a,12a。藉此，形成第1,2之並列pn構造。
藉由到目前為止的步驟，製作出在成為n+汲極層1的n+半導體基板上被層積n緩衝層11，於n緩衝層11上被層積第1,2之並列pn構造以及n型通道停止器區域14而成的磊晶基板。此後，藉由一般的方法，於此磊晶(epitaxial)基板的表面側(第1,2並列pn構造側)形成元件活性部21之MOS閘極構造以及表面電極(源極電極10等)，於背面側(n+汲極層1側)形成背面電極(汲極電極13)，而完成圖1所示的超接合MOSFET。
以上，如同既已說明的，根據實施型態1的話，藉由在元件周緣部之n緩衝層的內部選擇性地設置p緩衝層，抑制由基板背面側之n+汲極層往第2並列pn構造之電子注入，伴此抑制由基板表面側的最外周p基底區域往第2並列pn構造之正孔注入。藉此，可以減少元件周緣部的載子蓄積量，可以緩和內藏二極體的逆回復過程之往最外周p基底區域之電流集中。亦即，可以提高逆回復耐受量(破壞耐受量)。此外，如從前那樣不使元件周緣部的第2並列pn構造之載子壽命比元件活性部的第1並列pn構造的載子壽命更短亦可，所以比起過去可以使關閉狀態時的洩漏電流很小，可以使損失減少。
(實施型態2)
說明相關於實施型態2的超接合半導體元件的構造。 圖7係顯示相關於實施型態2的半導體元件的構造之剖面圖。相關於實施型態2的超接合半導體元件與相關於實施型態1的超接合半導體元件不同之處有以下2點。第1個不同點在於替代第2並列pn構造，設連續於第1並列pn構造的n型整體(bulk)區域42，n型整體區域42的基板表面側的表面層設有p型降低表面電場(RESURF)區域43這一點。第2個不同點在於p緩衝層41的外側的端部延伸直到元件周緣部22的外周(基板側面)為止這一點。
n型整體區域42，是由元件活性部21起跨至元件周緣部22設置的第1並列pn構造，與設於元件周緣部22的最外側的n型通道停止器區域14之間的區域。p型降低表面電場(RESURF)區域43，以接於最外周p基底區域3b的方式，選擇性地設於n型整體區域42的基板表面側的表面層。氧化膜15，設於n型整體區域42及p型降低表面電場(RESURF)區域43的表面(基板表面側之表面)。p緩衝層41，係於n緩衝層11的內部，例如由元件活性部21與元件周緣部22之邊界跨至元件周緣部22的外周而設置的。p緩衝層41，亦可接於n型整體區域42及n型通道停止器區域14。相關於實施型態2的超接合半導體元件的第1,2不同點以外的構成，與相關於實施型態1的超接合半導體元件是相同的。
其次，說明相關於實施型態2的超接合半導體元件的製造方法。圖8~11係顯示相關於實施型態2的半導體元件的製造途中的狀態之剖面圖。首先，如圖8所 示，在成為n+汲極層1的例如300μm程度的厚度的n+半導體基板上，磊晶成長n緩衝層11。其次，如圖9所示，於n緩衝層11上，例如形成厚度250Å之屏蔽氧化膜51。其次，於屏蔽氧化膜51上，形成對應於p緩衝層41的形成區域的部分開了口的光阻遮罩52。
其次，對露出於光阻遮罩52的開口部的n緩衝層11由屏蔽氧化膜51上例如把硼等p型不純物予以離子注入，於n緩衝層11的表面層選擇性地形成成為p緩衝層41的p不純物層53。其次，如圖10所示，除去光阻遮罩52及屏蔽氧化膜51。其次，如圖11所示，與實施型態1同樣地，藉由一般的多段磊晶成長法，於n緩衝層11上，形成第1並列pn構造、n型整體區域42及n型通道停止器區域14。
在此多段磊晶處理，使不形成p型區域的部分(亦即成為第1n型區域2a、n型整體區域42及n型通道停止器區域14的部分)以光阻遮罩覆蓋的方式進行圖案化亦可。n緩衝層11內部的p不純物層53，藉由供使例如以多段磊晶處理而形成的第1並列pn構造活性化之用的熱處理來活性化而成為p緩衝層41。供形成p緩衝層41之用的熱處理，亦可在多段磊晶處理前進行。其後，藉由藉著一般的方法，形成元件活性部21的MOS閘極構造、表面電極、元件周緣部22的p型降低表面電場(RESURF)區域43及背面電極，完成圖7所示的超接合MOSFET。
如以上所說明的，根據實施型態2的話，即使元件周緣部為由n型整體區域所構成的整體(bulk)構成，只要在n緩衝層之一部分設置p緩衝層的話，就可以得到與實施型態1同樣的效果。此外，根據實施型態2的話，藉由從元件活性部與元件周緣部之邊界起跨至元件周緣部的外周設置p緩衝層，比起在元件周緣部之n緩衝層內的一部分設置p緩衝層的場合，大幅降低了由基板背面側之n+汲極層往第2並列pn構造之電子注入，可以減少載子蓄積量。
(實施型態3)
說明相關於實施型態3的超接合半導體元件的構造。圖12係顯示相關於實施型態3的半導體元件的構造之剖面圖。相關於實施型態3的超接合半導體元件與相關於實施型態1的超接合半導體元件不同之處有以下2點。第1個不同點在於元件周緣部22的並列pn構造的深度隨著朝向外周而變淺這一點。第2個不同點在藉由被形成於元件周緣部22的並列pn構造變淺的區域的n型區域(第1導電型區域)64，分離元件周緣部22的並列pn構造與p緩衝層這一點。
於元件周緣部22，在第2並列pn構造的外側，設有連續於第2並列pn構造以反覆間距P2使配向於基板的厚度方向的層狀縱型的第3n型區域62a以及配向於基板的厚度方向的層狀縱型的第3p型區域62b在基板 的沿面方向上交互反覆接合而成的第3並列pn構造。第3並列pn構造之基板表面起算的深度，比第2並列pn構造之基板表面起算的深度更淺。第2並列pn構造之基板表面起算的深度，比第1並列pn構造之基板表面起算的深度更淺亦可。
進而，在第3並列pn構造的外側，設有連續於第3並列pn構造以反覆間距P2使配向於基板的厚度方向的層狀縱型的第4n型區域63a以及配向於基板的厚度方向的層狀縱型的第4p型區域63b在基板的沿面方向上交互反覆接合而成的第4並列pn構造。第4並列pn構造之基板表面起算的深度，比第3並列pn構造之基板表面起算的深度更淺。第2~4並列pn構造，反覆間距P2為約略相同。
藉由被形成於元件周緣部22的第3,4並列pn構造變淺的區域的n型區域(第1導電型區域)64，分離元件周緣部22的並列pn構造之第3,4之p型區域62b,63b與p緩衝層61。第2,3,4之並列pn構造之第2,3,4之p型區域12b,62b,63b與p緩衝層61藉由n型區域64分離，所以可防止p緩衝層61的影響及於空乏層。因此，即使n緩衝層11的內部設置p緩衝層61，空乏層的擴展也不會受到p緩衝層61所抑制。亦即，高崩潰電壓化的確保變得容易。p緩衝層61，只要與第2,3,4之並列pn構造的第2,3,4之p型區域12b,62b,63b分離即可，亦可設於n型區域64與n緩衝層11之邊界。相關於實施型態3的超 接合半導體元件的第1,2不同點以外的構成，與相關於實施型態1的超接合半導體元件是相同的。
其次，說明相關於實施型態3的超接合半導體元件的製造方法。圖13~16係顯示相關於實施型態3的半導體元件的製造途中的狀態之剖面圖。首先，如圖13所示，在成為n+汲極層1的例如300μm程度的厚度的n+半導體基板上，磊晶成長n緩衝層11。其次，如圖14所示，於n緩衝層11上，例如形成厚度250Å之屏蔽氧化膜71。其次，於屏蔽氧化膜71上，形成對應於p緩衝層61的形成區域的部分開了口的光阻遮罩72。
其次，對露出於光阻遮罩72的開口部的n緩衝層11由屏蔽氧化膜71上例如把硼等p型不純物予以離子注入，於n緩衝層11的表面層選擇性地形成成為p緩衝層61的p不純物層73。其次，如圖15所示，除去光阻遮罩72之後，藉著藉由熱處理使p不純物層73活性化，於n緩衝層11的內部形成p緩衝層61。供形成p緩衝層61之用的熱處理，亦可與使藉由之後的多段磊晶處理而形成的第1,2之並列pn構造活性化之用的熱處理同時進行。其次，除去屏蔽氧化膜71。
其次，如圖16所示，與實施型態1同樣地，藉由一般的多段磊晶成長法，於n緩衝層11上，形成第1~4之並列pn構造、n型區域64及n型通道停止器區域14。在此多段磊晶處理，使不形成p型區域的部分(亦即成為第1~4之n型區域2a,12a,62a,63a、n型區域64及n 型通道停止器區域14的部分)以光阻遮罩覆蓋的方式進行圖案化亦可。其後，藉由藉著一般的方法，形成元件活性部21的MOS閘極構造、表面電極及背面電極，完成圖12所示的超接合MOSFET。
如以上所說明的，根據實施型態3的話，可以得到與實施型態1同樣的效果。
(實施型態4)
說明相關於實施型態4的超接合半導體元件的構造。圖17係顯示相關於實施型態4的半導體元件的構造之剖面圖。相關於實施型態4的超接合半導體元件與相關於實施型態1的超接合半導體元件不同之處，係於n+汲極層1的內部以接於n緩衝層11的方式，或者，在n+汲極層1與n緩衝層11之邊界，設置p緩衝層81這一點。亦即，p緩衝層81，藉由n緩衝層11與第2並列pn構造分離。於圖17，顯示在n+汲極層1的內部設p緩衝層81的場合。相關於實施型態4的超接合半導體元件的其他的構成，與相關於實施型態1的超接合半導體元件是相同的。
其次，說明相關於實施型態4的超接合半導體元件的製造方法。首先，在成為n+汲極層1的例如300μm程度厚的n+半導體基板上，形成屏蔽氧化膜(不圖示)。其次，於屏蔽氧化膜上，形成對應於p緩衝層81的形成區域的部分開了口的光阻遮罩(不圖示)。接著，對露出於光阻遮罩的開口部的n+汲極層1由屏蔽氧化膜上例如 把硼等p型不純物予以離子注入，於n+汲極層1的表面層選擇性地形成成為p緩衝層81的p不純物層(不圖示)。
其次，藉由熱處理使n+汲極層1內部的p不純物層活性化，於n+汲極層1的表面層形成p緩衝層81。供形成p緩衝層81之用的熱處理，亦可與使藉由之後的多段磊晶處理而形成的第1,2之並列pn構造活性化之用的熱處理同時進行。其次，除去光阻遮罩及屏蔽氧化膜。其次，於n+汲極層1上，以覆蓋p緩衝層81的方式使n緩衝層11磊晶成長。其後，與實施型態1同樣，依序進行多段磊晶處理以後的步驟，完成圖17所示的超接合MOSFET。
如以上所說明的，根據實施型態4的話，可以得到與實施型態1同樣的效果。
於以上所述，在本發明，被形成於基板的第1主面側的元件活性部，例如在縱型MOSFET的場合係包含在第1主面側形成反轉層的通道擴散層與源極區域的開關部，係指在漂移部的第1主面側具有導通與非導通的選擇機能的主動部分或被動部分，所以本發明不限於MOSFET，也可以適用於FWD或者肖特基(Schottky)二極體等。此外，在各實施型態，第1導電型為n型，第2導電型為p型，但是本發明在第1導電型為p型，第2導電型為n型時也同樣成立。
[產業上利用可能性]
如以上所述，相關於本發明的半導體元件，對於大電力用半導體裝置是有用的，特別是對於在漂移部具有並列pn構造的MOSFET等之可以兼顧高崩潰電壓化與大電流容量化的功率半導體裝置是有用的。
1‧‧‧n+汲極層
2‧‧‧汲極/漂移部
2a‧‧‧第1n型區域
2b‧‧‧第1p型區域
3a‧‧‧p基底區域
3b‧‧‧最外周p基底區域
4‧‧‧表面n型漂移區域
5‧‧‧p+接觸區域
6‧‧‧n+源極區域
7‧‧‧閘極絕緣膜
8‧‧‧閘極電極層
9‧‧‧層間絕緣膜
10‧‧‧源極電極
11‧‧‧n緩衝層
12a‧‧‧第2n型區域
12b‧‧‧第2p型區域
13‧‧‧汲極電極
14‧‧‧n型通道停止器區域
15‧‧‧氧化膜
16‧‧‧停止器電極
17‧‧‧緩衝層
21‧‧‧元件活性部
22‧‧‧元件周緣部

Claims (4)

  1. 一種半導體元件，其特徵為具有：存在於基板的第1主面側以主動或被動方式使電流流通之元件活性部，存在於前述基板的第2主面側的第1導電型的低電阻層，中介於前述元件活性部與前述低電阻層之間，在導通(ON)狀態漂移電流流向縱方向同時在關閉(OFF)狀態空乏化的縱型漂移部；前述縱型漂移部，構成配向於前述基板的厚度方向的第1縱型第1導電型區域與配向於前述基板的厚度方向的第1縱型第2導電型區域交互反覆接合而成的第1並列pn構造；具備：在前述縱型漂移部的周圍中介於前述第1主面與前述低電阻層之間，在導通狀態大致為非電路區域在關閉狀態空乏化的元件周緣部、在前述第1並列pn構造與前述低電阻層之間，由前述元件活性部橫跨前述元件周緣部地設置的比前述低電阻層更為高電阻的第1導電型層、以及選擇性地設於前述元件周緣部之前述第1導電型層的內部的第2導電型層。
  2. 如申請專利範圍第1項之半導體元件，其中前述第2導電型層，由前述元件活性部與前述元件周緣部之邊界跨設至前述元件周緣部的外周。
  3. 如申請專利範圍第1或2項之半導體元件，其中前述元件周緣部，構成配向於前述基板的厚度方向的第2縱型第1導電型區域與配向於前述基板的厚度方向的 第2縱型第2導電型區域交互反覆接合而成的第2並列pn構造，前述第2導電型層，被配置為遠離前述第2並列pn構造。
  4. 如申請專利範圍第3項之半導體元件，其中前述第2並列pn構造之前述第1主面起算的深度，比前述第1並列pn構造之前述第1主面起算的深度更淺，前述第2導電型層，藉由被設於前述第2並列pn構造與前述第1導電型層之間的第1導電型區域，與前述第2並列pn構造分離。
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