JP2000183366A

JP2000183366A - 半導体素子

Info

Publication number: JP2000183366A
Application number: JP10357059A
Authority: JP
Inventors: Junya Shimizu; 順也清水
Original assignee: Meidensha Corp; Meidensha Electric Manufacturing Co Ltd
Current assignee: Meidensha Corp; Meidensha Electric Manufacturing Co Ltd
Priority date: 1998-12-16
Filing date: 1998-12-16
Publication date: 2000-06-30

Abstract

(57)【要約】【課題】電力用の半導体素子を高耐圧化させる。【解決手段】逐次増幅型フィールドリミティングリン
グ41上にフィールドプレートリング44を形成する半導体
素子１において、素子面中央部付近の主アノード拡散層
２ａと副アノード拡散層２ｂから構成されるＰ型アノー
ド拡散層２上には、所定の厚さの酸化膜101、102を施す
と共に、アノード電極３をアノード領域から半導体基板
の放射方面に向けて設ける。アノード電極３は、アノー
ド主極３ａとフィールドリミティングリング３ｂとを酸
化膜（熱酸化膜101、ＣＶＤ酸化膜102）により所定の間
隔を隔てて設けるによって構成されている。また、前記
アノード拡散層２ａ、２ｂは、所定の不純物濃度のアノ
ード連結領域４を形成して接合されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高耐圧型電力用半
導体素子、主にサイリスタ，ダイオード等の半導体素子
に関するものである。

【０００２】

【従来の技術】図２は、一般的に知られているプレーナ
型の電力用半導体素子（図２中ではダイオード）の概略
断面図を示すものである。図２において、符号20は半導
体素子（ペレット状）、符号21は半導体基板である比較
的低濃度のＮ型半導体から成るベース層（以下、Ｎ^-型
ベース層と称する）を示すものである。前記Ｎ^-型ベー
ス層21の一方の主面側（以下、下面側と称する）には、
比較的高濃度のＮ型半導体から成るカソード領域（以
下、Ｎ⁺型カソード層と称する）22が形成される。

【０００３】前記Ｎ^-型ベース層21の他方の主面側（以
下、上面側と称する）の一部には、Ｐ型半導体から成る
アノード領域（以下、Ｐ型アノード層と称する）23が形
成される。前記Ｎ⁺型カソード層22の下面にはカソード
電極24、前記アノード層23の上面の中央部にはアノード
電極25が設けられる。符号26は、前記Ｐ型アノード層23
の上面の端部と前記Ｎ^-型ベース層21の上面とを覆うよ
うに設けられたシリコン酸化膜（またはシリコン窒化
膜）を示すものである。

【０００４】図２に示した半導体素子20において、前記
Ｎ^-型ベース層21とＰ型アノード層23の接合面、すなわ
ちＰ型半導体とＮ型半導体との接合（以下、ＰＮ接合）
面が湾曲しており、その湾曲したＰＮ接合面（以下、湾
曲接合面と称する）付近における電界強度は比較的高く
なる。そのため、前記半導体素子20のブレークダウン電
圧は前記湾曲接合面における電界強度により決定され
る。

【０００５】湾曲接合面における耐圧値は、例えば図３
に示すような半導体素子のＰ型半導体31とＮ型半導体32
とのＰＮ接合（平面状；平面接合）における耐圧値と比
較して低くなることが、「Solid State Electronics」
第９巻（１９６６年）にＳ．Ｍ．ＳｚｅとＧ．Ｇｉｂｂ
ｏｎｓによって報告されている。前記湾曲接合面付近に
おける電界強度を低減する手段として、逆バイアス電圧
が印加された際に半導体素子内で発生する空乏層を、基
板内部で素子径方向（主に放射方向）に広げる手段が知
られている。

【０００６】図４Ａは一般的に知られている高耐圧型の
電力用半導体素子（ペレット状；例えば、４５００Ｖ級
以上）の概略図を示すものであり、図４Ｂは前記図４Ａ
の部分断面図（半導体素子40の外周部40ｂ）を示すもの
である。なお、図２に示すものと同様なものには同一符
号を付して、その詳細な説明を省略する。図４Ａ，Ｂに
おいて、符号40は半導体素子を示すものである。符号23
ａは、半導体素子40の中央部（アクティブ領域；素子の
実動領域）40ａにおけるＮ^-型ベース層21の上面側に対
して設けられるＰ型アノード層23のうち、素子端部に最
も近い部分（以下、Ｐ型アノード層最外部と称する）を
示すものである。

【０００７】前記半導体素子40の外周部（ターミネーシ
ョン領域；素子の耐圧緩和領域）40ｂにおけるＮ^-型ベ
ース層21の上面側には、Ｐ型半導体から成るフィールド
リミティングリング（以下、ガードリング層と称する）
41が複数個（図４中では８個）それぞれ所定の間隔を隔
てて設けられる。前記の各ガードリング層41により、半
導体素子40の外周部40ｂにて発生する空乏層（図４Ｂ中
の点線部は空乏層が発生する領域の一例）を素子端部の
放射方向に広げ、その外周部40ｂにかかる電圧を前記の
各ガードリング層41に対して分散させることができ、電
界を緩和させることができる。図４Ａ，Ｂに示す半導体
素子40の場合、前記の各ガードリング層41間の間隔を素
子端部に近づくに連れて逐次広げた構造（以下、逐次増
幅型と称する）から成っている。

【０００８】符号42は、比較的高濃度のＮ型半導体から
成るストッパ層（以下、Ｎ⁺型ストッパ層と称する）を
示すものである。前記半導体素子40における外周部40ｂ
の上面にはシリコン酸化膜26が設けられるが、そのシリ
コン酸化膜26において、前記の各ガードリング層41が位
置する一部分には溝部43ａ、前記Ｎ⁺型ストッパ層42が
位置する部分には切り欠き部43ｂがそれぞれエッチング
等により形成される。前記の各溝部43ａには電極の一種
であるフィールドプレートリング（以下、プレートリン
グと称する）44、前記切り欠き部43ｂには等電位リング
（Equi Potential Ring）45がそれぞれ設けられ、前記
中央部40ａの上面にはアノード電極25が設けられる。前
記の各プレートリング44により、半導体素子40における
空乏層が素子端部方向に対して広がり易くなり、電圧が
前記の各プレートリング44にそれぞれ分担するため、Ｐ
Ｎ接合における電界集中を緩和させることができる。

【０００９】さらに、半導体素子40の信頼性を向上させ
るために、吸湿性が低くナトリウム等のアルカリ金属に
対するブロッキング特性の優れた半絶縁特性のシリコン
窒化膜を半絶縁性パシベーション膜46として用い、その
膜46は、半導体素子40の外周部40ｂの上面側で、アノー
ド電極25の端部（以下、アノード電極最外部と称する）
25ａ，シリコン酸化膜26，プレートリング44，等電位リ
ング45の一部を覆うようにして設けられる。

【００１０】前記半絶縁性パシベーション膜46とプレー
トリング44とを併用することにより、素子端部方向に対
して前記半導体素子40における空乏層をより広げること
ができると共に、電圧を前記の各プレートリング44に分
担させることができるため、ＰＮ接合における電界集中
がより緩和され、プレートリングの効果をより顕著に発
揮することができる。

【００１１】なお、前記半絶縁性パシベーション膜46
は、成膜の際にシリコンと窒素との結合割合を変化さ
せ、そのシリコンの割合を若干多くすることにより導電
性を持たせたものである。また、前記の各ガードリング
層41，プレートリング44，等電位リング45は、それぞれ
半導体素子40の中心部を中心とした同心円のリング状で
あるものとする。さらに、前記の各プレートリング44
は、その各プレートリング44とシリコン基板（Ｎ^-型ベ
ース層21）との間にシリコン酸化膜26を挟み込むように
設けられ、その各プレートリング44に対応するガードリ
ング層41よりも、それぞれ放射方向に向けて形成される
ものとする。前記アノード電極最外部25ａにおいても、
前記プレートリング44と同様に、そのアノード電極最外
部25ａとシリコン基板（Ｎ^-型ベース層21）との間にシ
リコン酸化膜26を挟み込むように設けられ、Ｐ型アノー
ド層最外部23ａよりも放射方向に向けて形成されるもの
とする。図５Ａは、前記の各プレートリング44における
効果を説明するための概略説明図であり、図５Ｂは半絶
縁膜のパシベーション膜46を用いた場合を示すものであ
る。なお、図５Ａ，Ｂ中の矢印はイオン性不純物，電子
の移動方向の一例を示すものである。また、図４Ａ，Ｂ
に示すものと同様なものには同一符号を付して、その詳
細な説明を省略する。

【００１２】図５Ａにおいて、カソード電極24に正電
圧、プレートリング44に負電圧をかけると、そのプレー
トリング44付近におけるシリコン酸化膜26中の正電荷で
あるＮａ⁺が前記プレートリング44に引き寄せられると
同時に、そのＮａ⁺濃度が低くなったシリコン酸化膜26
付近におけるＮ^-型ベース層21中の電子が自由に移動す
る。すなわち、シリコン基板（Ｎ^-型ベース層21）と酸
化膜（シリコン酸化膜26）との界面からイオン性の不純
物を隔離することにより、シリコン基板と酸化膜との界
面付近に高濃度領域（図５中のエンハンスト層51）が形
成されることを防ぐことで、逆バイアス時に空乏層が広
がり、電界集中が有効に緩和される。

【００１３】一方、図５Ｂにおいては、各プレートリン
グ44を連結した半絶縁性パシベーション膜46はプレート
リング44の効果を全体に広げる。そのため、前記プレー
トリング44付近におけるシリコン酸化膜26中のＮａ
⁺は、ターミネーション領域全体で前記プレートリング4
4に対して引き寄せられる。これにより、広い範囲にわ
たるエンハンスト層51は解消されて電界集中が緩和し、
半導体素子の耐圧低下をより抑えることができる。

【００１４】なお、半導体素子に形成される酸化膜中に
は、イオン性不純物以外に界面固定電荷，界面準位が存
在するが（以下、イオン性不純物，界面固定電荷，界面
準位を表面電荷と称する）、その酸化膜とシリコン基板
との界面付近に存在する表面電荷は１×１０¹¹ｃｍ^-2以
上の正の電荷となる。そのため、例えば図６の表面電荷
分布図に示す半導体素子60のように、シリコン基板60ａ
における酸化膜60ｂに近接した部分に対してエンハンス
ト層60ｃが形成されてしまう。このため、シリコン基板
60ａ上面側にて電界集中が発生し、空乏層60ｄにおける
広がり具合に影響を及ぼして、半導体素子60の耐圧値を
低下させてしまうことが知られている。図６中の符号60
ｅはＰ型半導体から成る拡散層を示すものである。

【００１５】以上示したように、一般的に知られている
半導体素子は、素子軸方向に対してＳｉ／ＳｉＯ₂／Ｓ
ｉ₃Ｎ₄の３層構造、またはＳｉ／ＳｉＯ₂／Ｓｉ₃Ｎ₄／
ＳｉＯ₂の４層構造から成り、酸化膜とシリコン基板と
の界面付近における正電荷の一部（イオン性不純物）を
プレートリング等に引きつけ、シリコン基板上面側に発
生する電界集中を緩和して、半導体素子における耐圧の
低下を軽減している。

【００１６】図７Ａ（プレートリングを用いない場
合），Ｂ（プレートリングを用い、図７Ａと比較してシ
リコン酸化膜が薄く形成された場合），Ｃ（プレートリ
ングを用い、図７Ａと比較してシリコン酸化膜が厚く形
成された場合）は、種々の構造の半導体素子外周部に形
成されるガードリング層付近におけるブレークダウン時
の電界集中箇所を説明するためのシミュレーション図
（概略図）である。なお、図７Ａ〜Ｃ中の細線は等電界
線、点線部はそれぞれ主な電界集中箇所を示すものであ
る。また、図７Ａ〜Ｃ中の符号71はシリコン基板、符号
72はガードリング層を示すものである。

【００１７】図７Ａに示す構造の半導体素子では、ガー
ドリング層72における上面側端部およびシリコン酸化膜
73ａの一部にて電界集中74ａが発生し、半導体素子の耐
圧劣化が起きることが確認される。

【００１８】一方、図７Ｂに示す構造の半導体素子にお
いては、図７Ａに示す半導体素子と比較して、ガードリ
ング層72の上面側端部における電界集中（図７Ａ中の符
号74ａ）が緩和されるが、プレートリング75ｂの端部に
て電界集中74ｂが発生し、シリコン酸化膜73ｂが薄いた
め、前記電界集中74ｂがシリコン基板71内部に対しても
影響を及ぼし、半導体素子の耐圧劣化が少なからず起き
ることが確認される。図７Ｃに示す構造の半導体素子に
おいては、図７Ｂに示す半導体素子と比較して、シリコ
ン酸化膜73ｃが厚く形成されているため、ガードリング
層72における電界集中74ｃは、そのガードリング層72の
下面側（電界集中74ａよりも下面側）に発生する。ま
た、プレートリング75ｃ端部にて発生する電界集中74ｄ
がシリコン基板71に対して影響を及ぼすことを防止し、
半導体素子の耐圧劣化を抑えることができることが確認
される。

【００１９】

【発明が解決しようとする課題】一般的に知られている
逐次増幅型の半導体素子に形成されたガードリング層
は、図４Ｂに示したように、素子端部付近に形成された
各ガードリング層41の間隔と比較して、素子中央部40ａ
近くに形成された各ガードリング層41間の間隔は狭くな
っている。

【００２０】例えば、図４Ｂに示したように、素子端部
付近に形成された各ガードリング層41に対応した各プレ
ートリング44間の間隔（図４Ｂ中の符号ハ，ニ）と比較
して、素子中央部近くに形成された各ガードリング層に
対応した各プレートリング44（アノード電極最外部25を
含む）間の間隔（図４Ｂ中の符号イ，ロ）は狭くなって
いる。

【００２１】前記のような逐次増幅型の半導体素子にお
いて、その半導体素子に設けられる各プレートリングの
幅（素子端部方向の長さ）は一律とし、ブレークダウン
に至るまでの電圧（４５００Ｖ以上）を印加した場合、
各プレートリング間の間隔が狭い部分では、シリコン窒
化膜およびシリコン酸化膜が絶縁破壊を起こし、放電し
てしまう問題が起こる。このような破壊現象は、素子中
央部に近づくに連れて（特に、図４Ｂ中の符号イ）顕著
になる。

【００２２】一般的に、シリコン酸化膜の絶縁破壊電圧
は２〜１０×１０⁶Ｖ／ｃｍであり、前記シリコン酸化
膜における組成割合を変化させて成るシリコン窒化膜の
絶縁破壊電圧は１×１０⁶Ｖ／ｃｍ程度である。そのた
め、半導体素子に設けられるプレートリング間の間隔が
１０μｍの場合、１０００Ｖの電位差が生じると破壊現
象を引き起こす。また、前記シリコン酸化膜，シリコン
窒化膜にピンホール，構造欠陥等が存在している場合、
さらに低い電位差（１０００Ｖ以下の電位差）によって
破壊現象が起こる。

【００２３】前記の逐次増幅型の半導体素子において、
単に各ガードリング層間の間隔を変更した場合、その各
ガードリング層に分担される電圧に格差が生じ、その半
導体素子の耐圧劣化が起こる。

【００２４】また、各ガードリング層において１個以上
のガードリング層の位置を変化させる場合、例えばＰ型
アノード層上に設けるアノード電極をプレートリングと
同様の効果を有しないように短くした場合（アノード電
極最外部がＰ型アノード層最外部よりも素子端部側に突
出しないようにする）、あるいは素子内周部に最も近い
ガードリング層上に対してプレートリングの効果を有し
ない電極部のみを形成した場合には、過渡的な状態で破
壊が起こる。

【００２５】すなわち、半導体素子のＰＮ接合に対して
逆バイアスが印加し始める際（０Ｖから４５００Ｖ以上
に上昇する過程）、電界が半導体素子の各ガードリング
層全体に対して広がる前に、素子中央部付近の複数個の
ガードリング層に対して電界が集中してしまうため、十
分な電界緩和が行われず、半導体素子が破壊されてしま
う恐れがある。

【００２６】また、一部分のプレートリングの設定方法
を変えるという対策を施した場合、例えば図９の半導体
素子100の様に、アノード拡散層23上の電極25にプレー
トリングの効果を持たせないよう（拡散層23外側への張
り出しをなくした構造）にプレートリングを短くした場
合、あるいはガードリング層41の符号41ａで示した１本
目のガードリング層上の電極にプレートリングの効果を
持たせないような構造にした場合には、過渡的な状態で
の破壊が起こる。

【００２７】すなわち、半導体素子のＰＮ接合に逆バイ
アスがかかり始める時（０Ｖから４５００［Ｖ］以上に
上昇する過程）のはじめの段階で、前記の場合と同様
に、電界がガードリング層全体に広がる前に、ガードリ
ング層の前段の数本に電界が集中して十分な電界の緩和
が行なわれないために、半導体素子が破壊されてしまう
恐れがある。

【００２８】本発明は、上記の事情に鑑みてなされたも
ので、逐次増幅型半導体素子のアノード領域の構造を改
良し、電界集中を緩和し耐圧低下を防止して高耐圧化を
図った半導体素子を新たに提供することを課題とする。

【００２９】

【課題を解決するための手段】本発明は、上記の課題を
達成するために、第１発明は、比較的低濃度のＮ型半導
体から成る円盤状半導体基板の一方の主面側には比較的
高濃度のＮ型半導体のカソード領域を形成し、そのカソ
ード領域表面にカソード電極を設け、前記半導体基板の
他方の主面側中央部にはＰ型半導体のアノード領域を形
成すると共に、その半導体基板の他方の主面側外周部に
はＰ型半導体から成るフィールドリミティングリング複
数個を、その各フィールドリミティングリング間の間隔
が逐次増幅するように形成し、前記半導体基板の他方の
主面側における外周部表面に所定厚さの酸化膜を設ける
と共に、その酸化膜における前記の各フィールドリミテ
ィングリングが位置する一部分に溝部をそれぞれ形成
し、前記アノード領域と、前記の各溝部を含む前記酸化
膜表面における各フィールドリミティングリングが位置
する部分とに対して、前記半導体基板の放射方向に向け
て、アノード電極、フィールドプレートリングをそれぞ
れ所定の間隔を隔てて設けて構成される半導体素子にお
いて、前記アノード拡散層を複数のアノード拡散層に形
成するとともに、各アノード拡散層をアノード連結層で
接合し、そのアノード連結層の不純物濃度を抵抗率が最
低となる最大不純物濃度の範囲内に設定し、前記他方の
主面側におけるアノード拡散層表面に所定の厚さの酸化
膜を設けると共に、アノード電極をアノード領域から前
記半導体基板の放射方向に向けて設けたことを特徴とし
ている。

【００３０】第２発明は、前記最大不純物濃度の範囲を
30〜65％としたことを特徴としている。

【００３１】第３発明は、前記アノード電極は、前記半
導体基板の端部側の放射方向にアノード拡散層表面上に
おいてアノード主極とフィールドプレートリングとを所
定の間隔を隔てて設けて構成されることを特徴としてい
る。

【００３２】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。

【００３３】図１は、本発明の実施の形態における半導
体素子の概略構成図を示すものである。なお、図２及び
４に示すものと同様なものには同一符号を付して、その
詳細な説明を省略する。図１において、符号１は、本発
明に係る逐次増幅型フィールドリミティングリング41の
上面にフィールドプレートリング44を形成する半導体素
子であり、その素子面の中央部付近には、主アノード拡
散層２ａと副アノード拡散層２ｂから構成されるＰ型ア
ノード拡散層２が形成される。二つのアノード拡散層２
ａ、２ｂは、僅かに接合して符号４で示される領域（以
下、アノード連結領域と称する）を形成する。

【００３４】また、アノード拡散層２上には、素子１主
面側におけるアノード拡散層２表面に所定の厚さの酸化
膜（熱酸化膜101、ＣＶＤ酸化膜102）を施すと共に、符
号３で示されるアノード電極を、アノード領域から半導
体基板の放射方面に向けて設けた。このとき、アノード
電極３は、アノード主極３ａとアノード拡散層上フィー
ルドプレートリング３ｂとを酸化膜により所定の間隔を
隔てて設けることによって構成されている。

【００３５】図８において本発明に係る半導体素子のア
ノード連結領域４の不純物濃度に対する放電破壊の検討
を行なった結果を示す。

【００３６】実験結果からアノード連結領域４の不純物
濃度は、抵抗率が最低となる最高不純物濃度の約30％未
満で耐圧値の劣化が起こり、60％より高い場合は放電破
壊率が高くなることが確認された。従って、アノード連
結領域４の不純物濃度を抵抗率が最低となる最高不純物
濃度の30〜60％程度の範囲とすれば、放電による破壊を
防ぐことが可能になる。

【００３７】以上のように、本発明に係る実施例によれ
ば、図１のアノード連結領域４が適度な抵抗成分となっ
て、アノード主電極とアノード拡散層フィールド・プレ
ート・リング電極との間に適度な電位差を生じさせるこ
とができ、素子１の実動領域付近における電界集中が緩
和される。

【００３８】このことにより、アノード拡散層上のフィ
ールドプレートリング44と１本目のフィールドリミッテ
ィングリング41上のフィールドプレートリング44間にお
いて、ＰＮ接合が逆バイアスされるときの電圧によって
起こるシリコン窒化膜及びシリコン酸化膜の絶縁破壊や
放電による短絡破壊を起こす現象を防ぐことができる

【００３９】。

【発明の効果】以上詳細に述べたように、本発明に係る
半導体素子によれば、フィールドリミティングリング
と、フィールドリミティングリング上のフィールドプレ
ートリング、さらにはそれらを覆う半絶縁体性パシベー
ション膜を用いた構造を成した逐次増幅型の半導体素子
本来の働き、すなわちフィールド・リミッティング・リ
ング領域全体で素子端部にかかる電界を効果的に緩和し
て各フィールド・リミッティング・リングでより均等な
電界の分担を行なう機能を損なうことなく、ＰＮ接合の
逆バイアス時に生じる素子の実動領域付近でのシリコン
窒化膜及びシリコン酸化膜の絶縁破壊や、放電による短
絡破壊現象を防ぐことが可能になる。

【図面の簡単な説明】

【図１】本発明の実施の形態例に係る半導体素子。

【図２】一般に知られているプレーナ型の電力用半導体
素子。

【図３】平面接合されたＰ型半導体とＮ型半導体。

【図４】一般に知られている逐次増幅型の半導体素子。

【図５】プレートリングの動作説明図。

【図６】半導体素子の表面電荷分布図。

【図７】種々の半導体素子におけるガードリング層付近
の電界集中分布図。

【図８】アノード連結領域の不純物濃度と放電破壊確率
の特性図。

【図９】従来の半導体素子。

【符号の説明】

１、20、40、60、100・・・半導体素子２・・・Ｐ型アノード拡散層２ａ・・・主アノード拡散層２ｂ・・・副アノード拡散層３・・・アノード電極３ａ・・・アノード主電極３ｂ、44・・・フィールドプレートリング（プレートリ
ング）４・・・アノード連結領域 21・・・Ｎ^-型ベース層 22・・・Ｎ⁺型カソード層 24・・・カソード電極 41・・・フィールドリミッティングリング（ガードリン
グ層） 46・・・半絶縁性パシベーション膜 101・・・熱酸化膜 102・・・ＣＶＤ酸化膜

Claims

【特許請求の範囲】

【請求項１】比較的低濃度のＮ型半導体から成る円盤
状半導体基板の一方の主面側には比較的高濃度のＮ型半
導体のカソード領域を形成し、そのカソード領域表面に
カソード電極を設け、前記半導体基板の他方の主面側中央部にはＰ型半導体の
アノード領域を形成すると共に、その半導体基板の他方
の主面側外周部にはＰ型半導体から成るフィールドリミ
ティングリング複数個を、その各フィールドリミティン
グリング間の間隔が逐次増幅するように形成し、前記半導体基板の他方の主面側における外周部表面に所
定厚さの酸化膜を設けると共に、その酸化膜における前
記の各フィールドリミティングリングが位置する一部分
に溝部をそれぞれ形成し、前記アノード領域と、前記の各溝部を含む前記酸化膜表
面における各フィールドリミティングリングが位置する
部分とに対して、前記半導体基板の放射方向に向けて、
アノード電極、フィールドプレートリングをそれぞれ所
定の間隔を隔てて設けて構成される半導体素子におい
て、前記アノード拡散層を複数のアノード拡散層に形成する
とともに、各アノード拡散層をアノード連結層で接合
し、そのアノード連結層の不純物濃度を抵抗率が最低と
なる最大不純物濃度の範囲内に設定し、前記他方の主面
側におけるアノード拡散層表面に所定の厚さの酸化膜を
設けると共に、アノード電極をアノード領域から前記半
導体基板の放射方向に向けて設けたことを特徴とする半
導体素子。
【請求項２】前記最大不純物濃度の範囲を30〜65％と
したことを特徴とする請求項１記載の半導体素子。
【請求項３】前記アノード電極は、前記半導体基板の
端部側の放射方向にアノード拡散層表面上においてアノ
ード主極とフィールドプレートリングとを所定の間隔を
隔てて設けて構成されることを特徴とする請求項１また
は請求項２記載の半導体素子。