DE102009023417A1 - Verfahren zum Herstellen einer Halbleitervorrichtung - Google Patents

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Abstract

Ein Verfahren zum Herstellen einer Halbleitervorrichtung enthält die Schritte Bilden eines p-Bereichs an einer Oberfläche eines Halbleitersubstrats, Bilden zumindest einer Al-Elektrode auf dem p-Bereich, Bilden eines Zwischenlagenfilms in Kontakt mit der zumindest einen Al-Elektrode, wobei der Zwischenlagenfilm aus einem Material gebildet ist, das weniger stark mit Si reagiert als Al, und Bilden eines semi-isolierenden Films auf dem Zwischenlagenfilm, wobei der semi-isolierende Film Si enthält.

Description

  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Herstellen einer Halbleitervorrichtung, die Aluminiumelektroden mit einem darauf gebildeten semi-isolierenden Film aufweist.
  • Halbleitervorrichtungen, die Al-Elektroden verwenden, sind weit breitet. In einer solchen Halbleitervorrichtung dienen einige dieser Al-Elektroden als Gate- und Emitterelektroden in dem Vorrichtungsbereich, und andere sind auf Schutzringen in dem Schutzringbereich gebildet, der um die Vorrichtungsregion herumgebildet ist. Ein Schutzring ist ein p-Bereich, der in einem n-Substrat gebildet ist, um das elektrische Feld zu verringern. Wie in der Technik bekannt ist, kann eine semi-isolierende Schicht über den Al-Elektroden gebildet sein, um ihre Potentiale zu stabilisieren.
  • In einem solchen Fall erstreckt sich die semi-isolierende Schicht kontinuierlich über die getrennten Al-Elektroden, die auf den jeweiligen Schutzringen gebildet sind. Genauer gesagt bedeckt die semi-isolierende Schicht die Schutzringe und die Zwischenräume zwischen ihnen und hat die folgenden Wirkungen:
    Die Bildung der semi-isolierenden Schicht zwischen den Schutzringen bedeutet, dass die Schutzringe miteinander über einen hohen Widerstand verbunden sind, d. h. sie sind nicht völlig voneinander isoliert. Das macht die Potentiale der Schutzringe im Wesentlichen gleich, wodurch die dieelektrische Festigkeit der Vorrichtung steigt. Weiter verlassen heiße Elektronen, die in den Schutzringen gefangen sind, die Ringe und treten in die semi-isolierende Schicht ein, wodurch die Potentiale der Schutzringe stabilisiert werden.
  • Die Kantenabschlussabmaße (oder Breite) der Halbleitervorrichtung kann verringert werden, indem der Vorteil des Ansteigens der dielektrischen Festigkeit der Vorrichtung, der Stabilisierung der Potentiale der Schutzringe, usw. genutzt wird, der sich aus der Verwendung der semi-isolierenden Schicht ergibt. Insbesondere da die Verwendung der semi-isolierenden Schicht sicherstellt, dass die Vorrichtung eine hinreichende dielektrische Festigkeit hat, kann ein ”Kantenabschluss” genannter Bereich zum Verbessern der dielektrischen Festigkeit schmaler sein. Weiter ergibt sich aus dem Bilden einer semi-isolierenden Schicht in Kontakt mit den Gate- und Emitterelektroden (d. h. Elektroden in dem Vorrichtungsbereich) eine Stabilisierung ihrer Potentiale.
  • Techniken zum Verbessern der dielektrischen Festigkeit einer Halbleitervorrichtung wie oben beschrieben sind beispielsweise in den folgenden Patentveröffentlichungen offenbart. JP 04-212468 A (1992) offenbart eine Halbleitervorrichtung, in der eine Schicht mit geringem Widerstand über den Feldplatten angeordnet ist, um die dielektrische Festigkeit der Vorrichtung zu erhöhen. JP 2000-183366 A offenbart eine Halbleitervorrichtung, bei der eine semi-isolierende Passivierungsschicht über Feldbegrenzungsringen (oder Schutzringen) so angeordnet ist, dass die Ringe gleiche Intensitäten des elektrischen Feldes empfangen, woraus sich eine erhöhte dielektrische Festigkeit der Vorrichtung ergibt. Weiter offenbart JP 06-275852 A (1994) eine Halbleitervorrichtung, bei der die Al-Elektroden auf Schutzringen und auf Kanalstoppern in Kontakt mit einer semi-isolierenden Schicht sind.
  • Wie oben beschrieben können die Al-Elektroden in dem Vorrichtungsbereich und dem Schutzringbereich der Halbleitervorrichtung mit einer semi-isolierenden Schicht bedeckt sein, um die Potentiale dieser Elektroden zu stabilisieren und die dielektrische Festigkeit der Vorrichtung zu verbessern. Diese Anordnung ist jedoch insoweit nachteilig, dass beim Herstellen der Vorrichtung die Al-Elektroden aufgrund der beim Bilden der semi-isolierenden Schicht erzeugten Wärme oder aufgrund der Erwärmung der Halbleitervorrichtung in einem nachfolgenden Schritt chemisch mit dem in der semi-isolierenden Schicht enthaltenen Si reagieren können. In der Vergangenheit hat diese Reaktion Probleme verursacht wie beispielsweise einen erhöhten Kontaktwiderstand zwischen den Al-Elektroden und der semi-isolierenden Schicht, einem schlechten Erscheinungsbild, einem verringerten Widerstand zwischen getrennten Al-Leitungen (was letztendlich zu einem Kurzschluss zwischen ihnen führen kann) und einer verringerten Zuverlässigkeit der Vorrichtung. Es sei angemerkt, dass nicht nur der Schutzringbereich, sondern auch der Vorrichtungsbereich diese Probleme erleiden kann, da die obige chemische Reaktion überall auftreten kann, wo eine Al-Elektrode in Kontakt mit einer semi-isolierenden Schicht ist.
  • Die Aufgabe der vorliegenden Erfindung besteht darin, ein verbessertes Verfahren zum Herstellen einer Halbleitervorrichtung bereitzustellen, bei der Al-Elektroden mit einer semi-iso lierenden Schicht bedeckt sind, um die Potentiale dieser Elektroden zu stabilisieren und die dielektrische Festigkeit der Vorrichtung zu erhöhen.
  • Die Aufgabe wird gelöst durch ein Verfahren gemäß Anspruch 1. Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Das Verfahren zum Herstellen einer Halbleitervorrichtung enthält die Schritte Bilden eines p-Bereichs an einer Oberfläche eines Halbleitersubstrats, Bilden zumindest einer Al-Elektrode auf dem p-Bereich, Bilden eines Zwischenlagenfilms in Kontakt mit der zumindest einen Al-Elektrode, wobei der Zwischenlagenfilm aus einem Material gebildet ist, das weniger stark mit Si reagiert als Al, und Bilden eines semi-isolierenden Films auf dem Zwischenlagenfilm, wobei der semi-isolierende Film Si enthält.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen.
  • 1 ist eine Schnittansicht einer Halbleitervorrichtung.
  • 2 ist ein Flussdiagramm, das das Herstellungsverfahren veranschaulicht.
  • 3 zeigt eine in Schritt 100 gebildete Al-Elektrodenschicht.
  • 4 zeigt eine in Schritt 102 gebildete Filmschicht.
  • 5 zeigt ein in Schritt 104 gebildetes Resistmuster.
  • 6 zeigt in Schritt 106 gebildete Zwischenlagenfilme.
  • 7 zeigt in Schritt 108 gebildete Al-Elektroden.
  • 8 zeigt einen in Schritt 110 gebildeten semi-isolierenden Film.
  • 9 zeigt Zwischenlagenfilme, die die gesamte freiliegende Oberfläche der Al-Elektroden bedeckt.
  • 10 zeigt eine Verformung von Zwischenlagenfilmen mit verschiedener Zusammensetzung.
  • 11 zeigt eine Verformung von Zwischenlagenfilmen mit verschiedener Zusammensetzung.
  • 12 zeigt den Vorrichtungsbereich des IGBT.
  • 13 ist eine Schnittansicht des Peripheriebereichs.
  • 14 zeigt einen Zwischenlagenfilm, der über einer Al-Elektrode gebildet ist.
  • 15 ist eine Schnittansicht einer Halbleitervorrichtung, die mit dem Verfahren der dritten Ausführungsform hergestellt wurde.
  • 16 ist ein Flussdiagramm, das das Verfahren der dritten Ausführungsform veranschaulicht.
  • 17 zeigt die O2-Plasmabehandlung.
  • Eine erste Ausführungsform der vorliegenden Erfindung bezieht sich auf ein Verfahren zum Herstellen einer Halbleitervorrichtung, bei dem Al-Elektroden mit einem semi-isolierenden Film so bedeckt sind, dass eine chemische Reaktion zwischen den Al-Elektroden und dem semi-isolierenden Film verhindert ist. In der folgenden Beschreibung von Ausführungsformen bezeichnen gleiche Bezugszeichen gleiche oder einander entsprechende Teile oder Abschnitte gleichen Materials, und diese Teile werden nur einmal beschrieben.
  • 1 ist eine Schnittansicht einer Halbleitervorrichtung, die mit dem Verfahren der vorliegenden Ausführungsform hergestellt ist. Diese Halbleitervorrichtung wird nun mit Bezug auf 1 beschrieben. Die Halbleitervorrichtung 10 enthält einen Bereich zum Verbessern der dielektrischen Festigkeit, der um einen Vorrichtungsbereich herum gebildet ist, und sie enthält auch eine n-Schicht 11, die einen Leitfähigkeitsmodulationsbereich bildet, und eine Mehrzahl von p-Bereichen oder Schutzringen 12, die in der Oberfläche der n-Schicht 11 gebildet sind. Al-Elektroden 14 sind auf den jeweiligen p-Bereichen 12 angeordnet. Es sei angemerkt, dass der Begriff ”Al-Elektrode”, wie er in dieser Beschreibung verwendet wird, sich sowohl auf reine als auch auf nichtreine Al-Elektroden bezieht.
  • Zwischenlagenfilme 16 sind auf und in Kontakt mit den jeweiligen Al-Elektroden 14 gebildet. Gemäß der vorliegenden Ausführungsform sind die Zwischenlagenfilme 16 Metalfilme aus TiN, das weniger mit Si reagiert als Al. Somit ist auf jedem p-Bereich 12 eine Al-Elektrode 14 gebildet, auf der wiederum ein Zwischenlagenfilme 16 gebildet ist.
  • Weiter bedeckt ein semi-isolierender Film 18 die Zwischenlagenfilme 16 und ist in Kontakt mit ihnen. Gemäß der vorliegenden Ausführungsform ist der semi-isolierende Film 18 ein semi-isolierender Nitrid-Film. Der semi-isolierende Film 18 bedeckt auch die Zwischenräume zwischen den Al-Elektroden 14 und ist in Kontakt mit diesen Elektroden 14. Das heißt, dass sich der semi-isolierende Film 18 wie in 1 gezeigt kontinuierlich über die Zwischenlagenfilme 16 und die Zwischenräume zwischen den Al-Elektroden 14 erstreckt. Zwischenlagenisolierfilme 20 sind zwischen dem semi-isolierenden Film 18 und der n-Schicht 11 eingebettet, um ihren Kontakt zu verhindern.
  • Weiter sind eine n-Pufferschicht 30, eine p-Kollektorschicht 32 und eine Kollektorelektrode 34 der Reihe nach auf der Rückfläche der n-Schicht gestapelt. Dieser Rückseitenaufbau ergibt sich aus der Tatsache, dass die Halbleitervorrichtung 10 dazu entworfen ist, den Peripherieaufbau eines vertikalen IGBT usw. zu bilden. Die n-Schicht 11, die n-Pufferschicht 30, die p-Kollektorschicht 32 und die Kollektorelektrode 34 erstrecken sich also kontinuierlich durch den Vorrichtungsbereich des IGBT usw. und durch die Halbleitervorrichtung 10. Das vollendet die Beschreibung der Halbleitervorrichtung 10, die mit dem Verfahren der vorliegenden Ausführungsform hergestellt wurde.
  • Das Verfahren der vorliegenden Ausführungsform zum Herstellen der Halbleitervorrichtung 10 wird mit Bezug auf 2 bis 8 beschrieben. 2 ist ein Flussdiagramm, das das Herstellungsverfahren veranschaulicht. Dieses Flussdiagramm zeigt die Prozessschritte, die durchgeführt werden, nachdem die p-Bereiche und die Zwischenlagenisolierfilme 20 auf einem Halbleitersubstrat beispielsweise durch Ionenimplantation von B-Ionen usw. durchgeführt wurden.
  • Zunächst wird in Schritt 100 eine Al-Elektrodenschicht gebildet. Insbesondere wird die Al-Elektrodenschicht 13 wie in 3 gezeigt auf der Deckfläche des Halbleitersubstrats gebildet, in dem die p-Bereiche 12 gebildet sind. Somit bedeckt die Al-Elektrodenschicht 13 die p-Bereiche 12, die als Schutzringe dienen, und die Zwischenlagenisolierfilme 20.
  • Das Verfahren geht dann zu Schritt 102 über, in dem eine Filmschicht 15 in Kontakt mit der Al-Elektrodenschicht 13 gebildet ist. 4 veranschaulicht diesen Schritt.
  • Das Verfahren geht dann zu Schritt 104 über, in dem ein Resistmuster 50 gebildet wird, das anschließend verwendet wird, um Abschnitte der Filmschicht 15 wegzuätzen. Insbesondere wird wie in 5 gezeigt ein Resist gebildet und durch eine bekannte Technik wie z. B. Fotolithographie in ein Resistmuster 50 strukturiert, das Musterelemente enthält, die direkt über den p-Bereichen 12 angeordnet sind.
  • Das Verfahren geht dann zu Schritt 106 über, in dem Abschnitte der Filmschicht 15 unter Verwendung des obigen Resistmusters 50 als Maske weggeätzt werden, und dann wird das Resistmuster 50 entfernt. Insbesondere werden wie in 6 gezeigt die Abschnitte der Filmschicht 15, die durch das Resistmuster 50 freiliegen, durch Nassätzen entfernt, um die Zwischenlagenfilme 16 zu bilden, und dann wird das Resistmuster 50 unmittelbar nach Beenden des Nassätzens entfernt.
  • Das Verfahren geht zu Schritt 108 über, in dem Abschnitte der Al-Elektrodenschicht 13 unter Verwendung der Zwischenlagenfilme 16 als Maske weggeätzt werden. Insbesondere werden wie in 7 gezeigt die freiliegenden Abschnitte der Al-Elektrodenschicht 13, die nicht von den Zwischenlagenfilmen 16 bedeckt sind, weggeätzt, um Al-Elektroden 14 zu bilden. Das bedeutet, dass das Ätzen in der Tiefenrichtung durchgeführt wird, bis die Zwischenlagenisolierfilme 20 freiliegen, wodurch Öffnungen gebildet werden.
  • Das Verfahren geht dann zu Schritt 110 über, in dem ein semi-isolierender Film 18 gebildet wird. Insbesondere wird der semi-isolierende Film 18 so gebildet, dass er die durch das Ätzen in den Schritten 106 und 108 gebildeten Öffnungen füllt und die angrenzenden Zwischenlagenfilme 16 bedeckt. Somit bedeckt der semi-isolierende Film 18 die Al-Elektroden 14 auf den p-Bereichen 12 und die Zwischenräume zwischen diesen Elektroden 14. Gemäß der vorliegenden Ausführungsform ist der semi-isolierende Film ein Si enthaltender semi-isolierender Nitrid-Film, der bei einer Substrattemperatur von etwa 400°C gebildet wird.
  • Das Verfahren geht dann zu Schritt 112 über, in dem das Substrat einer Wärmebehandlung unterzogen wird. Insbesondere wird diese Wärmebehandlung bei einer Substrattemperatur von etwa 400°C oder mehr durchgeführt, um die Ohmizität des elektrischen Kontakts zwischen der Kollektorelektrode 34 und der p-Kollektorschicht 32 zu verbessern, die auf der Rückfläche der n-Schicht 11 gebildet sind.
  • Das schließt die Beschreibung jedes Prozessschritts bei dem Verfahren der vorliegenden Ausführungsform zum Herstellen einer Halbleitervorrichtung ab.
  • Bekannte Verfahren zum Herstellen einer Halbleitervorrichtung, wie sie in der Einleitung der vorliegenden Anmeldung beschrieben sind, haben den Nachteil, dass die Al-Elektroden aufgrund der Hitze, die beim Bilden des semi-isolierenden Films erzeugt wird oder aufgrund der Erwärmung des Halbleitersubstrats in einem nachfolgenden Schritt chemisch mit dem Si reagieren können, dass in dem semi-isolierenden Film enthalten ist,. Gemäß dem Verfahren der vorliegenden Ausführungsform zum Herstellen einer Halbleitervorrichtung sind jedoch die Zwischenlagenfilme 16 aus TiN, das weniger mit Si reagiert als Al, zwischen dem semi-isolierenden Film 18 und den Al-Elektroden 14 gebildet. Das verhindert die Reaktion der Al-Elektroden mit dem Si, das in dem semi-isolierenden Film enthalten ist, aufgrund der in den in 2 gezeigten Schritten 110 und 112 erzeugten Wärme, wodurch Probleme wie beispielsweise ein erhöhter Kontaktwiderstand zwischen den Al-Elektroden und dem semi-isolierenden Film, ein schlechtes Erscheinungsbild, ein verringerter Widerstandswert zwischen getrennten Al-Leitungen (was letztendlich zu einem Kurzschluss zwischen ihnen führen kann) und eine verringerte Zuverlässigkeit der Vorrichtung verhindert, während es dem semi-isolierenden Film erlaubt, die beabsichtige Wirkung des Erhöhens der dielektrischen Festigkeit der Vorrichtung zu haben.
  • Gemäß dem Verfahren der vorliegenden Erfindung zum Herstellen einer Halbleitervorrichtung wirken die Zwischenlagenfilme 16 ebenfalls als Elektroden, wodurch sie dazu dienen, die elektrische Kontaktfläche zwischen den Al-Elektroden 14 auf den p-Bereichen 12 und den darüber liegenden semi-isolierenden Film 18 zu verringern. Das verringert den Widerstand zwischen dem semi-isolierenden Film 18 und den Al-Elektroden 14, was zu einer erhöhten Sicherheitsreserve gegen elektrischen Durchbruch führt. Weiter wird das Resistmuster 50 in dem in 2 gezeigten Schritt 106 wie oben beschrieben unmittelbar nach dem Entfernen von Abschnitten der Filmschicht 15 durch Nassätzen entfernt. Es sei angemerkt, dass bei bekannten Verfahren das Resistmuster 50 als Maske verwendet wird, um sowohl Abschnitte der Filmschicht 15 als auch der Al-Elektrodenschicht 13 zu entfernen, nicht nur für die Filmschicht 15. In einem solchen Fall kann Resistmaterial, das eine bei dem Nassätzvorgang verwendete chemische Lösung absorbiert hat, in Kontakt mit der Al-Elektrodenschicht kommen und Abschnitte von ihr wegätzen, die ungeätzt bleiben sollen. Das Verfahren gemäß der vorliegenden Ausführungsform vermeidet dieses Problem wie oben beschrieben durch Entfernen des Resistmusters unmittelbar nach dem Nassätzen der Filmschicht 15.
  • Bei der in Zusammenhang mit der vorliegenden Ausführungsform beschriebenen Halbleitervorrichtung 10 sind die Seitenwände der Al-Elektroden 14 in direktem Kontakt mit dem semi-isolierenden Film 18, und daher können die Al-Elektroden 14 mit dem Si in diesem semi-isolierenden Film 18 über diese Seitenwände reagieren. Um das zu verhindern, können die Zwischenlagenschichten 16 wie in 9 gezeigt so gebildet sein, dass sie die gesamte freigelegte Oberfläche der Al-Elektroden 14 bedecken. Das stellt sicher, dass die Al-Elektroden 14 nicht in direktem Kontakt zu der semi-isolierenden Schicht 18 stehen, wodurch die obige chemische Reaktion zuverlässiger verhindert wird.
  • Es ist klar, dass die Vorteile der vorliegenden Erfindungen auch zu einem gewissen Ausmaß erreicht werden können, wenn die Zwischenlagenfilme 16 die Al-Elektroden 14 nur teilweise bedecken, d. h. auch wenn einige Abschnitte der Al-Elektroden 14 in direktem Kontakt mit dem semi-isolierenden Film 18 sind. Das heißt, es ist nicht notwendig, die Al-Elektroden 14 durch die Zwischenlagenfilme 16 völlig von dem semi-isolierenden Film 18 zu trennen. Welche Abschnitte der Al-Elektroden 14 mit den Zwischenlagenfilmen 16 bedeckt sind und in welchem Ausmaße verbleibt dem spezifischen Entwurf der Halbleitervorrichtung und ist nur durch den Umfang der vorliegenden Erfindung eingeschränkt.
  • Auch wenn die Zwischenlagenfilme 16 in der vorliegenden Ausführungsform leitende Metallfilme aus TiN sind, ist klar, dass sie aus irgendeinem geeigneten Material bestehen können, das mit Si weniger reagiert als Al. Daher können die Zwischenlagenfilme 16 Metallfilme eines anderen Metalls oder Isolierfilme sein. 10 zeigt eine Halbleitervorrichtung, die sich von derjenigen der vorliegenden Ausführungsform lediglich darin unterscheidet, dass die Zwischenlagenfilme 16 durch Zwischenlagenfilme 60 ersetzt sind. Die in 11 gezeigte Halbleitervorrichtung unterscheidet sich von derjenigen der vorliegenden Ausführungsform darin, dass die Zwischenlagenfilme 16 durch einen einzelnen Zwischenlagenfilm 60 ersetzt sind. Diese Halbleitervorrichtungen können durch dieselben Prozessschritte hergestellt werden, wie sie in Verbindung mit der vorliegenden Ausführungsform beschrieben wurden. Die Zwischenlagenfilme 60 können Isolierfilme aus TEOS (Tetraethoxysilan) oder SiN sein. Alternativ können sie Isolierfilme aus AlN sein, das durch Injizieren von Stickstoff nach dem Bilden der Al-Elektroden 14 gebildet wird.
  • Diese Halbleitervorrichtungen bewahren noch die Vorteile der vorliegenden Erfindung. Bei der in 11 gezeigten Halbleitervorrichtung bedeckt der einzelne Zwischenlagenfilm 60 den größten Teil der Oberfläche der Al-Elektroden 14, d. h. er trennt die Al-Elektroden 14 fast vollständig von dem semi-isolierenden Film 18, wodurch zuverlässig die Reaktion der Al-Elektroden 14 mit dem in dem semi-isolierenden Film 18 enthaltenen Si verhindert wird. Damit aber die semi-isolierende Schicht 18 die beabsichtigte Wirkung des Erhöhens der dielektrischen Festigkeit der Vorrichtung hat, weist die Zwischenlagenschicht 60 eine Öffnung oder einen Kontaktabschnitt 62 auf, um es einer Al-Elektrode zu ermöglichen, in direktem Kontakt mit dem semi-isolierenden Film 18 zu sein (s. 11).
  • Die Halbleitervorrichtung der vorliegenden Ausführungsform wurde als Peripheriebereich eines IGBT usw. beschrieben, wobei der Bereich Schutzringe (oder Strukturen zum Verbessern der dielektrischen Festigkeit) enthält. Es ist jedoch klar, dass die vorliegende Erfindung auch auf den Vorrichtungsbereich angewendet werden kann, in dem Gate- und Emitterelektroden gebildet sind. Ein Beispiel eines solchen Vorrichtungsbereichs wird mit Bezug auf 12 beschrieben. 12 zeigt primär den Vorrichtungsbereich eines IGBT. Der in 12 gezeigte Vorrichtungsbereich enthält einen Schutzring (in 12 rechts) und drei Al-Elektroden 14, nämlich von links nach rechts in 12 eine Emitterelektrode, eine Gateelektrode und die Elektrode auf dem Schutzring. Der p-Bereich 12 in direktem Kontakt mit der Emitterelektrode ist eine p-Basis, und der andere p-Bereich, der getrennt von der p-Basis angeordnet ist, ist der Schutzring. Die Gateelektrode hat keinen Kontakt zu der p-Basis, sondern ist von dieser wie in 12 gezeigt durch einen Zwischenlagenfilm 20 getrennt. Die Gateelektrode ist mit einem bekannten Grabengate oder Gates verbunden.
  • Zwischenlagenfilme 64 sind auf den jeweiligen Al-Elektroden 14 angeordnet, und ein semi-isolierender Film 18 bedeckt die Zwischenlagenfilme 64 und die Al-Elektroden 14. Auch dieser Vorrichtungsbereich hat die Vorteile, die oben in Zusammenhang mit der ersten Ausführungsform beschrieben wurden. Somit kann die vorliegende Erfindung angewendet werden, um die dielektrische Festigkeit verschiedener Bereiche oder Strukturen zu erhöhen, in denen Al-Elektroden mit einem semi-isolierenden Film bedeckt sind, um die Potentiale dieser Elektroden zu stabilisieren.
  • Auch wenn der semi-isolierende Film, der in Zusammenhang mit der vorliegenden Ausführungsform beschrieben wurde, ein semi-isolierender Nitrid-Film ist, der Si enthält, kann er ein beliebiger geeigneter Si enthaltender semi-isolierender Film sein, wie z. B. ein SIPOS-Film (Semi-Isolierendes Polykristallines Silizium).
  • Auch wenn die obige Beschreibung der vorliegenden Ausführungsform angibt, dass die Al-Elektroden mit dem Si in dem semi-isolierenden Film bei 400°C reagierten, ist klar, dass die Temperatur, bei der diese Reaktion auftritt, von den Zusammensetzungen usw. der Al-Elektroden und des semi-isolierenden Films abhängen. Es wird bedacht, dass die Al-Elektroden um so leichter mit dem Si in dem semi-isolierenden Film reagieren, je niedriger die Si-Konzentration der Al-Elektroden ist. Weiter ist das Ausmaß, zu dem die Al-Elektroden mit dem Si in dem semi-isolierenden Film reagieren dürfen, bestimmt durch Zuverlässigkeitsanforderungen bei unterschiedlichen Halbleitervorrichtungen auch desselben Typs verschieden. Daher kann das Verfahren der vorliegenden Ausführungsform auf das Herstellen einer Halbleitervorrichtung angewendet werden, bei dem die Substrattemperatur auf eine andere Temperatur als 400°C eingestellt ist.
  • Weiter kann bei dem Verfahren der vorliegenden Erfindung der in 2 gezeigte Schritt 112 der Wärmebehandlung weggelassen sein, und der in 2 gezeigte Schritt 110 des Bildens des semi-isolierenden Films kann bei einer Temperatur durchgeführt werden, die hoch genug ist, um bei Abwesenheit der Zwischenla genfilme die chemische Reaktion der Al-Elektroden mit dem Si in dem semi-isolierenden Film zu bewirken.
  • Eine zweite Ausführungsform der vorliegenden Erfindung bezieht sich auf ein Verfahren zum Herstellen einer Halbleitervorrichtung, das ähnlich dem in Verbindung mit der ersten Ausführungsform beschriebenen ist, aber das weiter daran angepasst ist, ein gutes Drahtbonden sicherzustellen. Auch dieses Verfahren hat die Vorteile, die in Verbindung mit der ersten Ausführungsform beschrieben wurden. 13 und 14 zeigen eine Halbleitervorrichtung, die durch das Verfahren der vorliegenden Ausführungsform hergestellt wurde. Insbesondere ist 14 eine Schnittansicht, die einen Vorrichtungsbereich zeigt, und 13 ist eine Schnittansicht eines Peripheriebereichs (oder Bereichs zum Verbessern der dielektrischen Festigkeit), der um den Vorrichtungsbereich herum gebildet ist und p-Bereiche oder Schutzringe 12 enthält. Der Vorrichtungsbereich und der Peripheriebereich sind in demselben Substrat gebildet, aber in 14 und 13 jeweils zur besseren Erläuterung getrennt gezeigt.
  • Zunächst wird der Bereich zum Verbessern der dielektrischen Festigkeit der vorliegenden Ausführungsform mit Bezug auf 13 beschrieben. Dieser Bereich zum Verbessern der dielektrischen Festigkeit ist durch denselben Prozess gebildet, wie er in dem Flussdiagramm von 2 veranschaulicht ist, das oben in Verbindung mit der ersten Ausführungsform beschrieben wurde, außer dass die Zwischenlagenfilme aus AlSi bestehen, die zumindest 1% Si enthalten. Diese Zwischenlagenfilme sind in 13 durch das Bezugszeichen 70 bezeichnet. Es sei angemerkt, dass die Lösbarkeit von Si in Al bei 500°C 0,8% beträgt, wie in der Technik bekannt ist. Das bedeutet, dass diese AlSi-Zwischenlagenfilme 70, die zumindest 1% Si enthalten, mit Si übersättigt sind, was es den Zwischenlagenfilmen 70 ermöglicht, die Reaktion der Al-Elektroden 14 mit dem Si in dem semi-isolierenden Film 18 zu verhindern.
  • Gemäß der vorliegenden Ausführungsform enthält der Vorrichtungsbereich auch einen Zwischenlagenfilm 70, der über einer Al-Elektrode 14 gebildet ist wie in 14 gezeigt. Diese Al-Elektrode dient als Emitterelektrode eines IGBT. Der Zwischenlagenfilm 70 in dem Vorrichtungsbereich ist in demselben Prozessschritt gebildet, wie die Zwischenlagenfilme 70 in dem in 13 gezeigten Bereich zum Verbessern der dielektrischen Festigkeit, wodurch der Bedarf für einen zusätzlichen Prozessschritt eliminiert ist. Es sei angemerkt, dass die Bezugszeichen 76 und 78 in 14 jeweils Emitter und Grabengates bezeichnen.
  • Der Vorrichtungsbereich enthält auch einen Draht 72 auf seinem Zwischenlagenfilm 70. Dieser Draht 72 wird durch einen bekannten Ultraschalldrahtbondvorgang nach dem Bilden des Zwischenlagenfilms 70 gebildet. Die Oberfläche des Zwischenlagenfilms 70 ist nicht durch einen semi-isolierenden Film bedeckt und liegt frei, so dass das Drahtbonden darauf in dem Drahbondvorgang durchgeführt werden kann.
  • Der AlSi-Zwischenlagenfilm 70, der zumindest 1% Si enthält, hat eine größere Härte als reines Al. Das bedeutet, dass Ultraschalldrahtbonden auf den Zwischenlagenfilm 70 weniger Schaden an dem MOS-Abschnitt bewirkt als das Ultraschalldrahtbonden auf die Al-Elektrode 14, d. h. die Emitterelektrode, was zu einem verringerten Risiko eines Gateausfalls und einer erhöhten Widerstandsfähigkeit gegen Drahtbondbelastungen führt.
  • Somit sind gemäß dem Verfahren der vorliegenden Ausführungsform zum Herstellen einer Halbleitervorrichtung AlSi-Zwischenlagenfilme, die zumindest 1% Si enthalten, auf den Al-Elektroden gebildet, um die Reaktion dieser Elektroden mit dem Si in dem semi-isolierenden Film wirkungsvoll zu verhindern. Weiter weist der Vorrichtungsbereich eine erhöhte Festigkeit gegen Drahtbondbelastungen auf, da das Drahtbonden auf seinem AlSi-Zwischenlagenfilm durchgeführt wird, nicht auf seiner Al-Elektrode oder Emitterelektrode. Es sei angemerkt, dass das keinen zusätzlichen Prozessschritt beinhaltet.
  • Es ist klar, dass verschiedene Abwandlungen des Verfahrens der vorliegenden Ausführungsform zum Herstellen einer Halbleitervorrichtung durchgeführt werden können, ohne von dem Umfang der vorliegenden Erfindung abzuweichen. Die Zwischenlagenfilme 70 können beispielsweise durch Injizieren von Si in die Oberfläche der Al-Elektrodenschicht, die zu den Al-Elektroden wird, nach ihrem Aufbringen gebildet werden. Außerdem kann Drahtbonden auf einem anderen Bereich als dem Vorrichtungsbereich durchgeführt werden.
  • Eine dritte Ausführungsform der vorliegenden Erfindung bezieht sich auf ein Verfahren zum Herstellen einer Halbleitervorrichtung, das ähnlich dem in Verbindung mit der ersten Ausführungsform beschriebenen ist, das aber Aluminiumoxidfilme wie z. B. Al2O3 oder AlO3 enthält, die als Zwischenlagenfilme dienen. 15 ist eine Schnittansicht einer Halbleitervorrichtung, die durch das Verfahren der vorliegenden Ausführungsform hergestellt wurde. Diese Halbleitervorrichtung ist ähnlich der in 1 gezeigten, außer dass sie anstelle der Zwischenlagenfilme 16 Zwischenlagenfilme 90 enthält. Diese Zwischenlagenfilme 90 sind wie oben beschrieben Aluminiumoxide wie z. B. Al2O3 oder AlO3.
  • 16 ist ein Flussdiagramm, das das Verfahren der vorliegenden Ausführungsform zum Herstellen einer Halbleitervorrichtung veranschaulicht. Zunächst wird in Schritt 100 eine Al-Elektrodenschicht 13 gebildet. Als nächstes wird die Al-Elektrodenschicht in Schritt 200 teilweise weggeätzt. Insbesondere werden die Abschnitte der Al-Elektrodenschicht 13, die nicht auf den p-Bereichen 12 liegen, durch eine bekannte Technik unter Verwendung eines Resists weggeätzt, wodurch die Al-Elektroden 14 gebildet werden.
  • Das Verfahren geht dann zu Schritt 202 über, in dem die Oberflächen der Al-Elektroden 14 durch eine O2-Plasmabehandlung oxidiert werden. Insbesondere werden die Oberflächen der Al-Elektroden 14 wie in 17 gezeigt einem O2-Plasma ausgesetzt, um die Aluminiumoxidzwischenlagenfilme 90 aus Al2O3 oder AlO3 darauf zu bilden. Dann wird in Schritt 110 ein semi-isolierender Film gebildet, und das Substrat wird in Schritt 112 wärmebehandelt.
  • Die vorliegende Ausführungsform ist dadurch gekennzeichnet, dass Aluminiumoxidfilme aus Al2O3 oder AlO3, die als Zwischenlagenfilme dienen, auf den Al-Elektroden gebildet werden. Da Al2O3 (Aluminiumoxid) chemisch besonders stabil ist, d. h. im Wesentlichen nicht reagiert, verhindert das Verwenden von Al2O3-Filmen als Zwischenlagenfilmen zuverlässig die Reaktion der Al-Elektroden 14 mit dem Si in dem semi-isolierenden Film 18, wodurch die dielektrische Festigkeit der Halbleitervorrichtung wie bei der ersten Ausführungsform erhöht wird. Da weiter die Zwischenlagenfilme 90 der vorliegenden Ausführungsform Dünnfilme sind, bewirkt ihr Bilden auf den Deckflächen der Al-Elektroden wenig Belastung des Substrats (aus Si), was bedeutet, dass sich verglichen mit herkömmlichen Zwischenlagenfilmen eine kleinere Änderung der Eigenschaften des Vorrichtungsbereichs oder der Halbleitervorrichtung ergibt.
  • Es sei angemerkt, dass die Zwischenlagenfilme 90 durch Al-Sputtern in einer O2-Atmosphäre gebildet werden können, anstatt die Oberflächen der Al-Elektroden in Schritt 202 mit O2-Plasma zu oxidieren. Dieses Al-Sputtern kann in demselben Aluminium-Sputtersystem durchgeführt werden, das in Schritt 200 verwendet wird. Insbesondere können die Aluminiumoxidzwischenlagenfilme 90 aus Al2O3 oder AlO3 durch Al-Sputtern in einer Atmosphäre aus O2 oder einer Mischung aus O2 und einem Edelgas durchgeführt werden durch Einbringen von O2 in das Al-Sputtersystem, was zu denselben Vorteilen führt wie sie oben in Verbindung mit der vorliegenden Ausführungsform beschrieben sind. Somit können in diesem Fall die Zwischenlagenfilme 90 in demselben Al-Sputtersystem, das in dem vorigen Schritt verwendet wurde, durch Ändern der atmosphärischen Bedingungen in dem System gebildet werden, wodurch der Herstellungsvorgang vereinfacht wird und die Erfordernis eines zusätzlichen Prozessschritts vermieden wird.
  • Somit löst die vorliegende Erfindung die Probleme des Stands der Technik, indem ein verbessertes Verfahren zum Herstellen einer Halbleitervorrichtung bereitgestellt wird, bei dem Al-Elektroden mit einem semi-isolierenden Film bedeckt sind.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • - JP 04-212468 A [0005]
    • - JP 2000-183366 A [0005]
    • - JP 06-275852 A [0005]

Claims (9)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung mit den Schritten: Bilden eines p-Bereichs (12) an einer Oberfläche eines Halbleitersubstrats (11), Bilden zumindest einer Al-Elektrode (14) auf dem p-Bereich (12), Bilden eines Zwischenlagenfilms (16) in Kontakt mit der zumindest einen Al-Elektrode (14), wobei der Zwischenlagenfilm (16) aus einem Material gebildet ist, das weniger stark mit Si reagiert als Al, und Bilden eines semi-isolierenden Films (18) auf dem Zwischenlagenfilm (16), wobei der semi-isolierende Film (18) Si enthält.
  2. Verfahren gemäß Anspruch 1, wobei der p-Bereich (12) ein Schutzring ist, der um einen Vorrichtungsbereich herum gebildet ist.
  3. Verfahren gemäß Anspruch 1 oder 2, wobei der Zwischenlagenfilm (16) ein Metallfilm ist und die zumindest eine Al-Elektrode (14) bedeckt und die zumindest eine Al-Elektrode (14) keinen direkten Kontakt zu dem semi-isolierenden Film (18) hat, sondern von ihm durch den Zwischenlagenfilm (16) getrennt ist.
  4. Verfahren gemäß Anspruch 1 oder 2, wobei der Zwischenlagenfilm (16) ein Isolierfilm ist, ein Abschnitt der zumindest einen Al-Elektrode (14) Kontakt zu dem Zwischenlagenfilm (16) hat und ein anderer Abschnitt der zumindest einen Al-Elektrode (14) Kontakt zu dem semi-isolierenden Film (18) hat.
  5. Verfahren gemäß einem der Ansprüche 1 bis 4, das nach dem Schritt des Bildens des Zwischenlagenfilms (16) und vor dem Schritt des Bildens des semi-isolierenden Films (18) weiter die Schritte enthält: Aufbringen eines Resists auf den Zwischenlagenfilm (16), Bilden eines vorbestimmten Resistmusters (50) durch Photolithographie, wobei das Resistmuster (50) eine Öffnung enthält, in der ein Abschnitt des Zwischenlagenfilms (16) freiliegt, Ätzen des freiliegenden Abschnitts des Zwischenlagenfilms (16), Entfernen des Resistmusters (50) nach dem Schritt des Ätzens des Zwischenlagenfilms (16) und Ätzen der zumindest einen Al-Elektrode (14) unter Verwendung des Zwischenlagenfilms (16) als Maske nach dem Schritt des Entfernens des Resists.
  6. Verfahren gemäß einem der Ansprüche 1 bis 5, wobei der p-Bereich (12) eine p-Basisschicht in einem Vorrichtungsbereich ist und die zumindest eine Al-Elektrode (14) eine Gateelektrode und eine Emitterelektrode ist, wobei die Gateelektrode auf einem Zwischenlagenisolierfilm (20) auf der p-Basisschicht gebildet ist und die Emitterelektrode auf der p-Basisschicht gebildet ist.
  7. Verfahren gemäß einem der Ansprüche 1 bis 6, wobei der Zwischenlagenfilm (16) AlSi ist, das zumindest 1% Si enthält, und das Verfahren weiter die Schritte enthält: Entfernen eines Abschnitts des semi-isolierenden Films (18) von dem Zwischenlagenfilm (16), um einen Oberflächenabschnitt des Zwischenlagenfilms (16) freizulegen, und Durchführen eines Drahtbondens auf den freiliegenden Oberflächenabschnitt des Zwischenlagenfilms (16).
  8. Verfahren gemäß einem der Ansprüche 1 bis 7, wobei der Schritt des Bildens des Zwischenlagenfilms (16) das Anwenden einer O2-Plasmabehandlung an einer Oberfläche der zumindest einen Al-Elektrode (14) enthält.
  9. Verfahren gemäß einem der Ansprüche 1 bis 8, wobei der Schritt des Bildens des Zwischenlagenfilms (16) das Bilden von Al2O3 an einer Oberfläche der zumindest einen Al-Elektrode (14) in einem O2-Gas enthaltenden Al-Sputtersystem enthält.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9620592B2 (en) 2015-02-12 2017-04-11 International Business Machines Corporation Doped zinc oxide and n-doping to reduce junction leakage
US9653570B2 (en) 2015-02-12 2017-05-16 International Business Machines Corporation Junction interlayer dielectric for reducing leakage current in semiconductor devices
JP6455335B2 (ja) * 2015-06-23 2019-01-23 三菱電機株式会社 半導体装置
JP2017017145A (ja) * 2015-06-30 2017-01-19 株式会社東芝 半導体装置
JP2018098254A (ja) * 2016-12-08 2018-06-21 株式会社デンソー 半導体装置
JP2019145616A (ja) 2018-02-19 2019-08-29 株式会社東芝 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04212468A (ja) 1990-11-08 1992-08-04 Fuji Electric Co Ltd 高耐圧半導体装置
JPH06275852A (ja) 1993-03-18 1994-09-30 Hitachi Ltd 高耐圧半導体装置
JP2000183366A (ja) 1998-12-16 2000-06-30 Meidensha Corp 半導体素子

Family Cites Families (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4915646B1 (de) * 1969-04-02 1974-04-16
US4176372A (en) * 1974-03-30 1979-11-27 Sony Corporation Semiconductor device having oxygen doped polycrystalline passivation layer
JPS532552B2 (de) * 1974-03-30 1978-01-28
JPS6041458B2 (ja) * 1975-04-21 1985-09-17 ソニー株式会社 半導体装置の製造方法
JPS51123562A (en) * 1975-04-21 1976-10-28 Sony Corp Production method of semiconductor device
JPS51128269A (en) * 1975-04-30 1976-11-09 Sony Corp Semiconductor unit
JPS5353964A (en) * 1976-10-27 1978-05-16 Toshiba Corp Electrode forming method of semiconductor device
US4194934A (en) * 1977-05-23 1980-03-25 Varo Semiconductor, Inc. Method of passivating a semiconductor device utilizing dual polycrystalline layers
JPS54149469A (en) * 1978-05-16 1979-11-22 Toshiba Corp Semiconductor device
JPS5539631A (en) * 1978-09-13 1980-03-19 Sony Corp Semiconductor device
JPS5574168A (en) * 1978-11-28 1980-06-04 Oki Electric Ind Co Ltd Pnpn switch
FR2459551A1 (fr) * 1979-06-19 1981-01-09 Thomson Csf Procede et structure de passivation a autoalignement sur l'emplacement d'un masque
JPS5693375A (en) * 1979-12-26 1981-07-28 Shunpei Yamazaki Photoelectric conversion device
GB2071411B (en) * 1980-03-07 1983-12-21 Philips Electronic Associated Passivating p-n junction devices
US4947232A (en) * 1980-03-22 1990-08-07 Sharp Kabushiki Kaisha High voltage MOS transistor
US4803528A (en) * 1980-07-28 1989-02-07 General Electric Company Insulating film having electrically conducting portions
JPS57188843A (en) * 1981-05-16 1982-11-19 Rohm Co Ltd Semiconductor device and manufacture thereof
US4420765A (en) * 1981-05-29 1983-12-13 Rca Corporation Multi-layer passivant system
JPS6042859A (ja) * 1983-08-19 1985-03-07 Toshiba Corp 高耐圧半導体装置の製造方法
JPS6068621A (ja) * 1983-09-26 1985-04-19 Toshiba Corp 半導体装置の製造方法
US4580156A (en) * 1983-12-30 1986-04-01 At&T Bell Laboratories Structured resistive field shields for low-leakage high voltage devices
JPS6136934A (ja) * 1984-07-30 1986-02-21 Matsushita Electronics Corp 半導体装置の製造方法
JPS6151929A (ja) * 1984-08-22 1986-03-14 Toshiba Corp プレ−ナ型半導体装置
JPS61114574A (ja) * 1984-11-09 1986-06-02 Hitachi Ltd 半導体装置
GB2167229B (en) * 1984-11-21 1988-07-20 Philips Electronic Associated Semiconductor devices
US4778776A (en) * 1985-06-27 1988-10-18 General Electric Company Passivation with a low oxygen interface
JPS6211272A (ja) * 1985-07-09 1987-01-20 Toshiba Corp 高耐圧プレ−ナ型半導体装置
JPS6276673A (ja) * 1985-09-30 1987-04-08 Toshiba Corp 高耐圧半導体装置
DE3542166A1 (de) * 1985-11-29 1987-06-04 Telefunken Electronic Gmbh Halbleiterbauelement
GB2193596A (en) * 1986-08-08 1988-02-10 Philips Electronic Associated A semiconductor diode
JP2585331B2 (ja) * 1986-12-26 1997-02-26 株式会社東芝 高耐圧プレーナ素子
US5107323A (en) * 1988-12-22 1992-04-21 At&T Bell Laboratories Protective layer for high voltage devices
JPH05167191A (ja) * 1991-12-18 1993-07-02 Furukawa Electric Co Ltd:The 埋め込み型半導体レーザ素子
JP2812093B2 (ja) * 1992-09-17 1998-10-15 株式会社日立製作所 プレーナ接合を有する半導体装置
JP3186295B2 (ja) * 1993-02-08 2001-07-11 富士電機株式会社 半導体装置の製造方法
JP2850694B2 (ja) * 1993-03-10 1999-01-27 株式会社日立製作所 高耐圧プレーナ型半導体装置
JPH06283727A (ja) * 1993-03-26 1994-10-07 Fuji Electric Co Ltd 電力用半導体素子
JPH0776080A (ja) * 1993-09-08 1995-03-20 Canon Inc 記録ヘッド用基体、記録ヘッド、記録ヘッドカートリッジおよび記録装置と、記録ヘッド用基体の製造方法
JPH0799307A (ja) * 1993-09-29 1995-04-11 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP3275536B2 (ja) * 1994-05-31 2002-04-15 三菱電機株式会社 半導体装置及びその製造方法
US5637908A (en) * 1994-09-28 1997-06-10 Harris Corporation Structure and technique for tailoring effective resistivity of a SIPOS layer by patterning and control of dopant introduction
US5677562A (en) * 1996-05-14 1997-10-14 General Instrument Corporation Of Delaware Planar P-N junction semiconductor structure with multilayer passivation
KR19990024988A (ko) * 1997-09-09 1999-04-06 윤종용 반절연 폴리실리콘막을 이용한 전력 반도체장치의 제조방법
JPH11214670A (ja) * 1998-01-28 1999-08-06 Fuji Electric Co Ltd 高耐圧半導体装置
KR100297703B1 (ko) * 1998-02-24 2001-08-07 김덕중 반절연폴리실리콘(sipos)을이용한전력반도체장치및그제조방법
US6307246B1 (en) * 1998-07-23 2001-10-23 Mitsubishi Denki Kabushiki Kaisha Semiconductor resurf devices formed by oblique trench implantation
JP2000164622A (ja) 1998-11-27 2000-06-16 Sanyo Electric Co Ltd チップサイズパッケージおよびその製造方法
JP3545633B2 (ja) * 1999-03-11 2004-07-21 株式会社東芝 高耐圧型半導体装置及びその製造方法
JP2001057426A (ja) * 1999-06-10 2001-02-27 Fuji Electric Co Ltd 高耐圧半導体装置およびその製造方法
KR100343151B1 (ko) * 1999-10-28 2002-07-05 김덕중 Ｓｉｐｏｓ를 이용한 고전압 반도체소자 및 그 제조방법
JP2003069045A (ja) * 2001-08-22 2003-03-07 Mitsubishi Electric Corp 半導体装置
JP2003347547A (ja) * 2002-05-27 2003-12-05 Mitsubishi Electric Corp 電力用半導体装置及びその製造方法
JP3846796B2 (ja) * 2002-11-28 2006-11-15 三菱電機株式会社 半導体装置
DE10358985B3 (de) * 2003-12-16 2005-05-19 Infineon Technologies Ag Halbleiterbauelement mit einem pn-Übergang und einer auf einer Oberfläche aufgebrachten Passivierungsschicht
US7423298B2 (en) * 2004-03-17 2008-09-09 Sharp Kabushiki Kaisha Bidirectional photothyristor chip, optical lighting coupler, and solid state relay
US8008734B2 (en) * 2007-01-11 2011-08-30 Fuji Electric Co., Ltd. Power semiconductor device
CN100521236C (zh) * 2007-03-26 2009-07-29 电子科技大学 源漏双凹结构的金属半导体场效应晶体管

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04212468A (ja) 1990-11-08 1992-08-04 Fuji Electric Co Ltd 高耐圧半導体装置
JPH06275852A (ja) 1993-03-18 1994-09-30 Hitachi Ltd 高耐圧半導体装置
JP2000183366A (ja) 1998-12-16 2000-06-30 Meidensha Corp 半導体素子

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