DE102009056453B4 - Siliciumcarbidhalbleitervorrichtung und Herstellungsverfahren dafür - Google Patents

Siliciumcarbidhalbleitervorrichtung und Herstellungsverfahren dafür Download PDF

Info

Publication number
DE102009056453B4
DE102009056453B4 DE102009056453A DE102009056453A DE102009056453B4 DE 102009056453 B4 DE102009056453 B4 DE 102009056453B4 DE 102009056453 A DE102009056453 A DE 102009056453A DE 102009056453 A DE102009056453 A DE 102009056453A DE 102009056453 B4 DE102009056453 B4 DE 102009056453B4
Authority
DE
Germany
Prior art keywords
silicon carbide
areas
carbide layer
conductivity type
channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102009056453A
Other languages
English (en)
Other versions
DE102009056453A1 (de
Inventor
Yoichiro Tarui
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE102009056453A1 publication Critical patent/DE102009056453A1/de
Application granted granted Critical
Publication of DE102009056453B4 publication Critical patent/DE102009056453B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Herstellungsverfahren einer Siliciumcarbidhalbleitervorrichtung mit: einem Schritt des Bildens von Wannenbereichen (4) eines zweiten Leitungstyps in einer Siliciumcarbidschicht (2) eines ersten Leitungstyps durch Ionenimplantieren eines ersten Dotierstoffes, der nicht durch Aktivierungsglühen diffundierbar ist, aber einen Bereich des zweiten Leitungstyps in der Siliciumcarbidschicht (2) bildet; einem Schritt des Bildens von Sourcebereichen (6) des ersten Leitungstyps in Abschnitten, die zwischen einer Oberfläche der Siliciumcarbidschicht (2) und ihren entsprechenden Wannenbereichen (4) eingeschlossen sind, durch Ionenimplantieren eines zweiten Dotierstoffs, der durch Aktivierungsglühen nicht diffundierbar ist, aber einen Bereich des ersten Leitungstyps in der Siliciumcarbidschicht (2) bildet, und durch Ionenimplantieren eines dritten Dotierstoffs, der durch Aktivierungsglühen diffundierbar ist und einen Bereich des zweiten Leitungstyps in der Siliciumcarbidschicht (2) bildet; einem Schritt des Bildens von Kanalbereichen (9) des zweiten Leitungstyps in Abschnitten, die zwischen der Oberfläche der Siliciumcarbidschicht (2) und ihren entsprechenden Wannebereichen (4) eingeschlossen...

Description

  • Die vorliegende Erfindung bezieht sich auf eine Siliciumcarbidhalbleitervorrichtung mit einer Gatestruktur, deren Kapazität reduziert ist, und auf ein Herstellungsverfahren dafür.
  • Material aus Siliciumcarbid (SiC) weist eine Bandlücke, ungefähr dreimal breiter, eine dielektrische Durchbruchsspannung, ungefähr zehnmal höher, und eine thermische Leitfähigkeit, ungefähr dreimal höher als jene von herkömmlichem Material aus Silicium (Si) auf. Folglich ist eine Halbleitervorrichtung (Siliciumcarbidhalbleitervorrichtung), die unter Benutzung eines Siliciumcarbidsubstrats hergestellt ist, darin gekennzeichnet, dass die Vorrichtung bei einer höheren Temperatur mit einem niedrigeren Widerstand im Vergleich zu der (Siliciumcarbidhalbleitervorrichtung), die unter Benutzung eines Siliciumcarbidsubstrats hergestellt ist, betrieben werden kann. Insbesondere können bei einem MOSFET (Metalloxidhalbleiterfeldeffekttransistor) oder einem IGBT (bipolarer Transistor mit isoliertem Gate) als eine Siliciumcarbidhalbleitervorrichtung Verluste, wenn Strom fließt und Schalttätigkeit ausgeführt werden im Vergleich mit einer Siliciumhalbleitervorrichtung reduziert werden. Genauer, wenn sie mit einer hohen Geschwindigkeit zum Schalten betätigt werden, wurden der MOSFET oder der IGBT als Siliciumcarbidhalbleitervorrichtung bei der Verlustreduktion effektiver gefunden als eine Siliciumhalbleitervorrichtung.
  • Wenn der MOSFET oder der IGBT als eine Siliciumcarbidhalbleitervorrichtung zum Schalten mit einer hohen Geschwindigkeit betrieben werden, ist es wichtig, dass deren Gatekapazität reduziert wird.
  • 9 ist eine Schnittansicht, die einen herkömmlichen planaren MOSFET mit einer Gatestruktur darstellt, bei der die Gatekapazität reduziert ist, wie es z. B. in der JP 2002-190 594 A und JP 2007-059 636 A offenbart ist. Weiterhin sind 10 bis 14 erläuternde Ansichten, die einen allgemeinen Herstellungsprozess für den planaren MOSFET darstellen, der in 9 dargestellt ist.
  • Ein Herstellungsprozess für den herkömmlichen planaren MOSFET und seine Struktur werden unter Bezugnahme auf 9 bis 14 erläutert.
  • Zuerst wird eine Siliciumcarbidschicht 102 vom n–-Typ unter Benutzung eines Epithaxialwachstumsverfahrens in einer Dampfphase auf einer Oberfläche eines Siliciumcarbidsubstrats 101 vom n-Typ gebildet. Als nächstes werden Wannenbereichte 104 in ausgewählten Bereichen der Siliciumcarbidschicht 102 durch Ionenimplantation (durch Pfeile A bezeichnet) von Aluminium (Al) als ein Dotierstoff vom p-Typ, unter Benutzung einer Resistschicht 103 als eine Maske dafür, gebildet. Nach der Ionenimplantation wird die Resistschicht 103 entfernt (siehe 10).
  • Dann werden Sourcebereiche 106 in ausgewählten Bereichen der Wannenbereiche 104 durch Ionenimplantation (durch Pfeile B bezeichnet) von Stickstoff (N) oder Phosphor (P) als ein Dotierstoff vom n-Typ, unter Benutzung einer Resistschicht 105 als eine Maske dafür, gebildet. Nach der Ionenimplantation wird die Resistschicht 105 entfernt (siehe 11).
  • Kontaktbereiche 108 werden so, dass sie äußere Seitenabschnitte der Sourcebereiche 106 kontaktieren, durch Ionenimplantation (durch Pfeile C bezeichnet) von Aluminium (Al) als ein Dotierstoff des p-Typs unter Benutzung einer Resistschicht 107 als eine Maske dafür (siehe 12) gebildet.
  • Nachdem die Resistschicht 107 entfernt worden ist, wird ein Aktivierungsglühen ausgeführt (z. B. bei 1500°C in einer Atmosphäre von Argon (Ar) während 30 Minuten) (siehe 13).
  • Ein Gateoxidfilm 109 wird durch ein thermisches Oxidationsverfahren auf der gesamten Oberfläche der Siliciumcarbidschicht 102 gebildet. Dann wird ein Polysiliciumfilm durch ein Wachstumsverfahren einer chemischen Dampfphase usw. auf dem Gateoxidfilm 109 gebildet, und danach werden Gateelektroden 110 durch Entfernen unnötiger Abschnitte davon durch ein Trockenätzverfahren usw., unter Benutzung einer Resistschicht als eine Maske dafür, gebildet. Bei diesem Prozess werden die Gateelektrode nicht über einem Verarmungsbereich 111 gebildet, der ein Abschnitt der Siliciumcarbidschicht 102 ist, der zwischen den Wannenbereichen 104 eingeschlossen ist (siehe 14).
  • Nachdem ein Zwischenschichtisolierfilm 112 durch ein Wachstumsverfahren einer chemischen Dampfphase über der gesamten Oberfläche des Gateoxidfilms 109 und den Gateelektroden 110 gebildet worden ist, werden unnötige Abschnitte davon entfernt durch ein Trockenätzverfahren usw., unter Benutzung einer Resistschicht als eine Maske dafür.
  • Eine Sourceelektrode 113 wird durch ein Wachstumsverfahren einer physikalischen Dampfphase usw. auf den Oberflächen der offen liegenden Kontaktbereiche 108, der Sourcebereiche 106 und des Zwischenschichtisolierfilms 112 gebildet (siehe 14).
  • Schließlich wird eine Drainelektrode auf der hinteren Oberfläche des Siliciumcarbidsubstrats 101 gebildet. Somit wird der planare MOSFET, der in 9 dargestellt ist, fertig gestellt.
  • In dem Fall des in 9 dargestellten planaren MOSFET tritt ein Problem auf, obwohl die Gatekapazität reduziert werden kann, da ein hohes elektrisches Feld an die Gateelektrodenkanten, die durch „E” in 9 bezeichnet sind, innerhalb der Gateelektroden angelegt wird, d. h. an den Gateelektrodenkanten, die über den Verarmungsbereich 111, der Gateelektroden 110 positioniert sind, dass die Zuverlässigkeit des Gateoxidfilms 109 verschlechtert wird. Genauer, da die dielektrische Festigkeit der Siliciumcarbidvorrichtung höher, um eine Größenordung höher als die einer Siliciumvorrichtung ist, wird das elektrische Feld an den Gateelektrodenkanten größer um eine Größenordnung als die der Siliciumvorrichtung. Daher wird der Problem signifikanter, dass die Zuverlässigkeit des Gateoxidfilms 109 verschlechtertwird. Dieses Problem tritt ähnlich auch in dem planaren IGBT auf, der eine Gatestruktur ähnlich zu dem planaren MOSFET hat. Weiterhin sollen von einem kommerziellen Gesichtspunkt die Vergrößerung der Herstellungskosten verhindert werden, zum Lösen des obigen Problems.
  • In der EP 2 075 847 A1 sind eine Siliciumcarbid-Halbleitervorrichtung sowie ein Herstellungsverfahren hierfür beschrieben. Gemäß jener Druckschrift wird auf einem Substrat zunächst eine Driftschicht abgeschieden, bevor eine Dotierungsschicht aufgebracht wird. Auf dieser Dotierungsschicht entsteht eine erste invertierte Schicht, wobei zu beiden Seiten der ersten invertierten Schicht zweite invertierte Schichten vorhanden sind. Aufgrund des Herstellungsverfahrens kann in der ersten invertierten Schicht ein hohe Anzahl an Kristalldefekten entstehen.
  • Es ist daher Aufgabe der vorliegenden Erfindung, die zum Lösen des oben beschriebenen Problems gemacht worden ist, eine Siliciumcarbidhalbleitervorrichtung vorzusehen, bei der das elektrische Feld, das an einen Gateoxidfilm angelegt wird, erleichtert/entspannt werden kann, selbst wenn ein starkes elektrisches Feld an den Gateelektrodenkanten erzeugt wird, die über einem Verarmungsbereich in inneren Seiten der Gateelektrode positioniert sind, wodurch die Zuverlässigkeit des Gateoxidfilms sichergestellt werden kann, und ein Herstellungsverfahren für die Siliciumcarbidhalbleitervorrichtung vorzusehen; dabei soll eine Erhöhung der Herstellungskosten soweit wie möglich vermieden werden.
  • Diese Aufgabe wird gelöst durch ein Herstellungsverfahren einer Siliciumcarbidhalbleitervorrichtung nach Anspruch 1, durch eine Siliciumcarbidhalbleitervorrichtung nach Anspruch 4 oder nach Anspruch 5.
  • Das Herstellungsverfahren einer Siliciumcarbidhalbleitervorrichtung enthält eine Reihe von Schritten:
    Ein Schritt des Bildens innerhalb einer Siliciumcarbidschicht eines ersten Leitungstyps von Wannenbereichen eines zweiten Leitungstyps durch Ionenimplantieren eines ersten Dotierstoffs, der Aktivierungsglühen nicht diffundiert, sondern einen Bereich des zweiten Leitungstyps in der Siliciumcarbidschicht bildet;
    Ein Schritt des Bildens in Bereichen, die zwischen einer Oberfläche der Siliciumcarbidschicht und ihren entsprechenden Wannenbereichen eingeschlossen sind, von Sourcebereichen des ersten Leitungstyps durch Ionenimplantieren eines zweiten Dotierstoffs, der durch das Aktivierungsglühen nicht diffundiert, sondern einen Bereich des ersten Leitungstyps in der Siliciumcarbidschicht bildet, und Ionenimplantieren eines dritten Dotierstoffes, der durch das Aktivierungsglühen diffundiert und einen Bereich des zweiten Leitungstyps in der Siliciumcarbidschicht bildet;
    Ein Schritt des Bildens in Bereichen, die zwischen der Oberfläche der Siliciumcarbidschicht und ihren entsprechenden Wannenbereichen eingeschlossen sind, und in der Siliciumcarbidschicht auf inneren Außenseiten der Sourcebereiche von Kanalbereichen des zweiten Leitungstyps durch Diffundieren durch das Aktivierungsglühen des dritten Dotierstoffs, der in den Sourcebereichen eingeschlossen worden ist, und
    Ein Schritt des Bildens über der Oberfläche der Siliciumcarbidschicht von Gateelektroden und zwischen der Oberfläche und den Elektroden eines Gateisolationsfilms, so dass die Kanalbereiche, ein Teil des Abschnitts, dessen Oberfläche offen liegt, der Siliciumcarbidschicht in inneren Außenseiten der Kanalbereiche, und ein Teil der Sourcebereiche bedeckt werden;
    Die Wannenbereiche, die Kanalbereiche und die Gateelektrode werden so gebildet, dass, wenn Erstreckungslängen in Bezug auf die inneren Seiten der Sourcebereiche von jedem der Wannenbereiche, der Kanalbereiche und der Gateelektrode gleich Lwell, Lch bzw. Lg sind, die Beziehung Lch < Lg < Lwell erfüllt ist.
  • Weitere Merkmale, Zweckmäßigkeiten und Aufgabe der vorliegenden Erfindung ergeben sich aus der folgenden Beschreibung anhand der Figuren. Von den Figuren zeigen:
  • 1 eine erläuternde Ansicht, die einen Herstellungsprozess für eine Siliciumcarbidhalbleitervorrichtung gemäß einer Ausführungsform 1 der vorliegenden Erfindung darstellt;
  • 2 eine erläuternde Ansicht, die einen Herstellungsprozess für die Siliciumcarbidhalbleitervorrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung darstellt;
  • 3 eine erläuternde Ansicht, die einen Herstellungsprozess für die Siliciumcarbidhalbleitervorrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung darstellt;
  • 4 eine erläuternde Ansicht, die einen Herstellungsprozess für die Siliciumcarbidhalbleitervorrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung darstellt;
  • 5 eine erläuternde Ansicht, die einen Herstellungsprozess für die Siliciumcarbidhalbleitervorrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung darstellt;
  • 6 eine erläuternde Ansicht, die einen Herstellungsprozess für die Siliciumcarbidhalbleitervorrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung darstellt;
  • 7 eine Querschnittansicht, die die Siliciumcarbidhalbleitervorrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung darstellt;
  • 8 eine Querschnittsansicht, die eine andere Siliciumcarbidhalbleitervorrichtung gemäß einer Ausführungsform 2 der vorliegenden Erfindung darstellt;
  • 9 eine Querschnittsansicht, die eine herkömmliche Siliciumcarbidhalbleitervorrichtung darstellt;
  • 10 eine erläuternde Ansicht eines Herstellungsprozesses für die herkömmliche Siliciumcarbidhalbleitervorrichtung;
  • 11 eine erläuternde Ansicht eines Herstellungsprozesses für die herkömmliche Siliciumcarbidhalbleitervorrichtung;
  • 12 eine erläuternde Ansicht eines Herstellungsprozesses für die herkömmliche Siliciumcarbidhalbleitervorrichtung;
  • 13 eine erläuternde Ansicht eines Herstellungsprozesses für die herkömmliche Siliciumcarbidhalbleitervorrichtung; und
  • 14 eine erläuternde Ansicht eines Herstellungsprozesses für die herkömmliche Siliciumcarbidhalbleitervorrichtung.
  • Ausführungsform 1
  • Eine Siliciumcarbidhalbleitervorrichtung gemäß der Ausführungsform 1 wird für einen Fall eines planaren MOSFET erläutert. 1 bis 6 sind erläuternde Ansichten, die Herstellungsprozesse für den planaren MOSFET darstellen. 7 ist eine Querschnittsansicht, die eine Struktur des planaren MOSFET darstellt, der durch die Herstellungsprozesse erhalten wird.
  • Die Herstellungsprozesse für den planaren MOSFET und seine Struktur werden, unter Bezugnahme auf 1 bis 7 erläutert.
  • Zuerst wird eine Siliciumcarbidschicht 8 eines n–-Typs (erster Leitungstyp) durch ein Epitaxialkristallwachstumsverfahren auf einer Oberfläche eines Siliciumcarbidsubstrats 1 eines n-Typs (erster Leitungstyp) gebildet. Ein Siliciumcarbid-Wafer wird durch der Siliciumcarbidsubstrat und die Siliciumcarbidschicht 2 aufgebaut (siehe 1).
  • Als nächstes werden vergrabene Wannenbereiche 4 vom p-Typ (zweiter Leitungstyp) mit einer vorbestimmten Lücke zwischen ihnen selektiv innerhalb der Siliciumcarbidschicht 2 bei einer vorbestimmten Tiefe von der Oberfläche der Schicht 2 durch Ionenimplantation (durch Pfeile „G” dargestellt) von Dotierstoffen vom p-Typ, unter Benutzung einer Resistschicht 3 als eine Maske dafür, gebildet. Hier wird Aluminium (Al) als der Dotierstoff zum Bilden des p-Bereichs in der Siliciumcarbidschicht 2 benutzt. Nach der Ionenimplantation wird die Resistschicht 3 entfernt. Die Tiefe der Wannenbereiche 4, die durch die Ionenimplantation gebildet werden, wird durch die Beschleunigungsspannung der implantierten Ionen gesteuert, daher wird die Beschleunigungsspannung so eingestellt, dass die Wannenbereiche 4 so gebildet werden, dass sie eine vorbestimmte Tiefe innerhalb der Siliciumcarbidschicht 2 aufweisen (siehe 1).
  • Als nächstes werden Sourcebereiche 6 vom n-Typ selektiv durch sequentielle Ionenimplantation (durch Pfeile „H” dargestellt) von Dotierstoffen vom n-Typ und von Dotierstoffen vom p-Typ auf den Wannenbereichen 4 gebildet, d. h. in Abschnitten der Siliciumcarbidschicht 2, die zwischen der Oberfläche der Siliciumcarbidschicht 2 und den Wannenbereichen 4 eingeschlossen sind, wobei eine Resistschicht 5 als eine Maske dafür benutzt wird. Die Konzentration der n-Dotierstoffe der Sourcebereiche 6 wird relativ höher als die der Siliciumcarbidschicht 2 gesetzt. Hier können Stickstoff (N) oder Phosphor (P), als der Dotierstoff, zum Bilden des n-Bereichs in der Siliciumcarbidschicht 2 benutzt werden, während Bor (B) als der p-Dotierstoff benutzt wird, der zu implantieren ist. Durch Einstellen der Implantationsmenge von Bor, dass sie kleiner als die des Stickstoffs oder des Phosphors ist, werden die Sourcebereich 6 notwendigerweise nach der Implantation vom n-Typ. Das implementierte elementare Bor ist auch notwendig zum Erreichen der Wannenbereiche 4. Die Sourcebereiche können in die Wannenbereiche 4 eindringen, wie durch 2 dargestellt ist. Nach der Ionenimplantation wird die Resistschicht 5 entfernt. Hier wird die Tiefe der Sourcebereiche 6, die durch die Ionenimplantation gebildet werden, durch die Beschleunigungsspannung der implantierten Ionen gesteuert, daher wird die Beschleunigungsspannung zum Erzielen einer vorbestimmten Tiefe eingestellt. Die Reihenfolge der Ionenimplantationsschritte für Stickstoff oder Phosphor als die n-Dotierstoffe und jene für Bor als die p-Dotierstoffe kann umgekehrt werden (siehe 2).
  • Als nächstes werden Kontaktbereiche 8 vom p+-Typ selektiv durch Ionenimplantation (durch Pfeile „K” dargestellt) von Dotierstoffen vom p-Typ in anderen Abschnitten auf den Wannenbereichen 4 gebildet, die zwischen der Oberfläche der Siliciumcarbidschicht 2 und den Wannenbereichen 4 eingeschlossen sind, in dem eine Resistschicht 7 als eine Maske dafür benutzt wird. Die Kontaktbereiche 8 werden so gebildet, dass sie die Außenseiten (nicht gegenüberliegende Seiten) der Sourcebereiche 6 kontaktieren. Die Dotierungskonzentration in den Kontaktbereichen 8 ist relativ höher als die der Wannenbereiche 4 eingestellt. Aluminium wird als der Dotierstoff zum Bilden des p-Bereichs in der Siliciumcarbidschicht 2 benutzt. Nach der Ionenimplantation wird die Resistschicht 7 entfernt. Hier wird die Tiefe der Kontaktbereiche 8, die durch die Ionenimplantation gebildet werden, durch die Beschleunigungsspannung der implantierten Ionen gesteuert, daher wird die Beschleunigungsspannung zum Erhalten einer vorbestimmten Tiefe eingestellt (siehe 3).
  • Als nächstes wird Aktivierungsglühen ausgeführt (z. B. bei 1500°C in einer Atmosphäre von Argon (Ar) während 30 Minuten) für den erhaltenen Siliciumcarbid-Wafer. Gemäß diesem Glühen werden die implantierten Ionen elektrisch aktiviert, und der Kristalldefekt, der durch die Ionenimplantation erzeugt ist, wird wiedergewonnen oder geheilt (siehe 4).
  • Wenn das Aktivierungsglühen ausgeführt wird, diffundieren die Borelemente, die in die Sourcebereiche 6 Ionen implantiert sind, um die Sourcebereiche 6, wie durch die gestrichelten Linien „M” in 4 gezeigt ist. Da der Siliciumcarbid-Wafer eine (0001)-Ebene als die Hauptoberfläche aufweist, wird hier der Diffusionskoeffizient in einer Richtung entlang der (0001)-Ebene größer als in einer Richtung senkrecht zu der (0001)-Ebene. D. h., der Diffusionskoeffizient in Bezug auf Bor wird größer in der Richtung entlang der Ebene (laterale Richtung) des Siliciumcarbid-Wafers als der in der Tiefenrichtung (longitudinale Richtung) davon. Im Gegensatz dazu sind Aluminium-, Stickstoff- und Phosphorelemente als Dotierstoffe praktisch nicht diffundierbar durch das Aktivierungsglühen. Daher bleibt ihr Konfigurationsprofil, wenn die Ionenimplantation ausgeführt wird, ohne Modifikation (siehe 4).
  • Durch das oben beschriebene Aktivierungsglühen werden die Borelemente, die in die Sourcebereiche 6 ionenimplantatiert sind, zu Bereichen um die Sourcebereiche 6 diffundiert; Kanalbereiche 9 vom p–-Typ werden selektive so gebildet, dass sie die inneren Seiten (gegenüberliegende Seiten) der Sourcebereiche in Abschnitten, auf denen die Wannenbereiche 4 zwischen der Oberfläche der Siliciumcarbidschicht 2 und den Wannenbereichen 4 eingeschlossen sind, kontaktieren. D. h., durch das Aktivierungsglühen werden die Borelemente als p-Dotierstoffe in die n–-Siliciumcarbidschicht 2 diffundiert; dadurch werden die n-Bereiche zu p-Bereichen umgewandelt, und somit werde die p–-Kanalbereiche 9 gebildet (siehe 5).
  • Da die Borelemente p-Dotierstoffe sind, tritt hier ein Funktionsproblem nie auf, selbst wenn die Elemente in die Wannenbereiche 4 als p-Elemente oder in die Kontaktbereiche 8 als p+-Elemente diffundieren.
  • Als nächstes wird ein Gateoxidfilm 10 aus Siliciumdioxid (SiO2) in einer Hochtemperaturatmosphäre von Sauerstoff (O2) auf der gesamten Oberfläche der Siliciumcarbidschicht 2 gebildet. Dann wird ein Polysiliciumfilm durch ein Wachstumsverfahren einer chemischen Dampfphase auf der Oberfläche des Gateoxidfilms 10 gebildet, und danach werden Gateelektroden 11 durch Entfernen von unnötigen Abschnitten davon durch ein Nass- oder Trockenätzverfahren wie RIE (reaktives Ionenätzen), unter Benutzung einer Resistschicht als eine Maske dafür, gebildet. Bei diesem Prozess werden die Gateelektroden 11 so gebildet, dass sie die Kanalbereiche 9 bedecken. Genauer, die Gateelektroden 11 werden so gebildet, dass sie die Kanalbereiche 9, eine Teil eines Abschnitts, an dem die Oberfläche offen liegt, die Siliciumcarbidschicht 6 in inneren Außenseiten der Kanalbereiche 9 und einen Teil der Sourcebereiche 6 bedecken. Es sei angemerkt, dass die Gateelektroden 11 nicht über einem Verarmungsbereich 12 gebildet werden, der in einem Abschnitt der Siliciumcarbidschicht 2 angeordnet ist, der zwischen den Wannenbereichen 4 und zwischen den Kanalbereichen 9 eingeschlossen ist (siehe 6).
  • Als nächstes ist ein Zwischenschichtisolierfilm 13, der aus Siliciumdioxid (SiO2) hergestellt wird, durch ein Wachstumsverfahren einer chemischen Dampfphase und der Benutzung von TEOS (Tetraethoxysilan) auf den Oberflächen des Gateoxidfilms 10 und der Gateelektroden 11 gebildet, und danach werden der Zwischenschichtisolierfilm 13 und der Gateoxidfilm 10 teilweise durch ein Trockenätzverfahren wie das RIE-Verfahren, unter Benutzung einer Resistschicht als eine Maske dafür, entfernt, so dass die Kontaktbereiche 8 und ein Teil der Sourcebereiche 6 offen gelegt werden. Dann wird auch die Resistschicht entfernt (siehe 6).
  • Als nächstes wird eine Sourceelektrode 14 als eine erste Hauptelektrode durch ein PVD-(physikalisches Dampfabscheiden)Verfahren wie ein Spatterverfahren auf den Oberflächen der offen liegenden Kontaktbereiche 8, der Sourcebereiche 6 und des Zwischenschichtisolierfilms 13 gebildet. Die Sourceelektrode 14 wird elektrisch mit den Kontaktbereichen 8 und den Sourcebereichen 6 verbunden (siehe 6).
  • Hier kann als ein Beispiel eines Materials, das die Sourceelektrode 14 bilden soll, Aluminium (Al) benutzt werden. Wenn dies der Fall ist, wird eine Nickel-(Ni)Legierung zum Sicherstellen eines Ohmschen Kontakts auf den Oberflächen der offen liegenden Kontaktbereiche 8 und der Sourcebereiche 6 gebildet.
  • Schließlich wird eine Drainelektrode 15 als eine zweite Hauptelektrode, die aus einem elektrisch leitenden Film dargestellt ist, durch ein Wachstumsverfahren einer physikalischen Dampfphase wie ein Spatterverfahren auf der Rückfläche des Halbleitersubstrats 1 gebildet (siehe 7).
  • Hier kann als ein Beispiel eines Materials, das die Drainelektrode 15 bilden soll, ein Nickel-(Ni)/Gold-(Au)Laminat benutzt werden. In diesem Fall wird auch eine Nickel-(Ni)Legierung zum Erzielen des Ohmschen Kontakts auf der Rückfläche des Halbleitersubstrats 1 gebildet.
  • Als Resultat der oben beschriebenen Prozesse ist der planare MOSFET als Siliciumcarbidhalbleitervorrichtung gemäß der Ausführungsform 1 fertig gestellt (siehe 7).
  • Bei dem planaren MOSFET, der durch solch einen Prozess erzeugt ist, ist es notwendig zum Entspannen der elektrischen Feldstärke an den Gateelektrodenkanten innerhalb der Gateelektroden 11, d. h. an den Gateelektrodenkanten, die über dem Verarmungsbereich 12 positioniert sind (Abschnitte „N” in der Figur), dass die Wannenbereiche 4, die Kanalbereiche 9 und die Gateelektroden 11 in einer Positionsbeziehung sind, die durch den folgenden Ausdruck ausgedrückt wird.
  • D. h., wie in 7 dargestellt ist, in einer Richtung entlang der Fläche des Siliciumcarbid-Wafers (eine laterale Richtung) in Bezug auf die inneren Seiten der Sourcebereiche 6 sei die Erstreckungslänge der Wannenbereiche 4 gleich Lwell, die der Kanalbereiche 9 gleich Lch und die der Gateelektroden 11 gleich Lg, dann muss die folgende Beziehung erfüllt sein:
    Lch < Lg < Lwell.
  • Wenn die Beziehung erfüllt ist, wird das hohe elektrische Feld, das sonst an die Gateelektrodenkanten innerhalb der Gateelektroden 11 angelegt wird, die durch die Abschnitte „N” in 7 dargestellt sind, d. h. jene über dem Verarmungsbereich 12, durch die Wannenbereiche 4 abgeschirmt.
  • Bei dem Herstellungsverfahren der Siliciumcarbidhalbleitervorrichtung gemäß der Ausführungsform 1 sind die Kanalbereiche 6 und die Gateelektroden 11 so gebildet, dass im Hinblick auf die Erstreckungslängen von den inneren Seiten der Sourcebereiche 6 in die Richtung entlang des Siliciumcarbid-Wafers, insbesondere die Erstreckungslängen zu dem Verarmungsbereich 12 von den inneren Seiten der Sourcebereiche 6 unter der Bedingung, dass die Erstreckungslänge der Wannebereiche 4 gleich Lwell ist, dass der Kanalbereich 9 gleich Lch ist und dass die der Gateelektroden 11 gleich Lg ist, die Beziehung Lch < Lg < Lwell erfüllt ist; und daher wird eine solche Gatestruktur realisiert, bei der die Gateelektrodenkanten der Gateelektroden 11, die über den Verarmungsbereich 12 und auch über den Abschnitten der Siliciumcarbidschicht 2 mit offen liegender Oberfläche positioniert sind, mittels der Wannenbereiche 4 von dem elektrischen Feld abgeschirmt werden, wodurch das anlegbare elektrische Feld in der Stärke mehr entspannt ist als das bei der in 9 dargestellten herkömmlichen Gatestruktur. Daher kann die Zuverlässigkeit des Siliciumoxidfilms 10 als Gateoxidfilm sichergestellt werden.
  • Weiterhin sind bei dem Herstellungsverfahren der Siliciumcarbidhalbleitervorrichtung gemäß der Ausführungsform 1 die Kanalbereiche 6 durch Bordiffusion aufgrund des Aktivierungsglühens, unter Benutzung der implantierten Borelemente, in den Sourcebereichen 6 gebildet. Daher können mit der Ausnahme des Hinzufügens des Schritts des Injizierens von Borelementen, wenn die Sourcebereiche 6 gebildet werden, die in 10 bis 14 dargestellten herkömmlichen Herstellungsschritte benutzt werden. Es ist auch unnötig, eine andere Resistmaske nur für die Borioneninjektion zum Bilden der Kanalbereiche 9 zu bilden. Folglich können die Kosten zum Herstellen der Siliciumcarbidhalbleitervorrichtung ebenfalls gesenkt werden.
  • Bei der Herstellungsverfahren der Siliciumcarbidhalbleitervorrichtung gemäß der Ausführungsform 1 kann, da die Kanalbereiche 9 auf selbst ausgerichtete Weise, unter Benutzung der Diffusion der Borelemente, gebildet werden, die in die Sourcebereiche 6 implantiert werden, die Kanallänge bevorzugter gesteuert werden als in einem Fall, in dem die Kanalbereiche durch Ionenimplantation gebildet werden, in dem eine Resistmaske gemäß der Kanalbereiche benutzt wird. Somit ist das Herstellungsverfahren auch wirksam zum Miniaturisieren einer Siliciumcarbidhalbleitervorrichtung.
  • Ausführungsform 2
  • Bei der Ausführungsform 1 ist der planare MOSFET dargestellt, bei dem der innere Seitenabschnitt der Gateelektroden 11 von dem Bereichüber dem Verarmungsbereich 12 entfernt ist. Alternativ kann auch, wie in 8 dargestellt ist, in einem Fall, in dem eine Gateelektrode 16 gesamt über dem Verarmungsbereich 12 gebildet ist, ein Effekt erzielt werden, dass das elektrische Feld, das an die Gateelektrode 16 angelegt wird, entspannt wird. Daher kann die Zuverlässigkeit des Gateoxidfilms 10 sichergestellt werden. Hier in der Ausführungsform 2 werden, da der Aufbau mit der Ausnahme der Gateelektrode 16 der gleiche ist, wie er in 7 der Ausführungsform 1 dargestellt ist, die gleichen Bezugszeichen wie jene in 7 für die entsprechenden Elemente verwendet, und die Erläuterung davon wird hier nicht wiederholt. Zusätzlich kann bezüglich der Herstellungsschritte die Vorrichtung leicht unter Benutzung der gleichen Schritte hergestellt werden, wie sie in der Ausführungsform 1 beschrieben sind, und daher wird die Erläuterung hier nicht wiederholt.
  • Hier müssen in der Ausführungsform 2 die Erstreckungslängen in der Richtung entlang der Fläche des Siliciumcarbid-Wafers von den inneren Seiten der Sourcebereiche 6 zu der Seite des Verarmungsbereichs 12 so gebildet werden, dass, wenn die der Wannebereiche 4 gleich Lwell und die der Kanalbereiche 9 gleich Lch ist, eine Beziehung Lch < Lwell erfüllt ist.
  • Weiterhin können auch bei dem Aufbau in der Ausführungsform 2 nicht nur die Herstellungskosten gedrückt werden, sondern auch die Kanallänge kann geeignet gesteuert werden, wie in der Ausführungsform 1 dargestellt ist.
  • Obwohl für die Ausführungsformen 1 und 2 die Erläuterung jeweils für den Fall des planaren MOSFET als ein Beispiel der Siliciumcarbidhalbleitervorrichtung gegeben wurde, können ähnlich Aufbauten auch für eine andere Siliciumcarbidhalbleitervorrichtung mit einer ähnlichen Gatestruktur angewendet werden, z. B. einen planaren IGBT. Zum Anwenden dieser Aufbauten auf den planaren IGBT kann eine Kollektorschicht vom zweiten Leitungstyp auf einer Seite vorgesehen werden, die die zweite Hauptelektrode 15 des Halbleitersubstrats 1 kontaktiert.
  • Obwohl in den Ausführungsformen 1 und 2 die Prozesse, unter Benutzung von Aluminium als der erste Dotierstoff und Stickstoff und Phosphor als der zweite Dotierstoff erläutert worden sind, die praktisch nicht in der Siliciumcarbidschicht 2 während des Aktivierungsglühens diffundierbar sind, wobei Bor als der dritte Dotierstoff benutzt wird, der in die Siliciumcarbidschicht 2 während des Aktivierungsglühens benutzt wird, können andere Dotierstoffe mit Eigenschaften äquivalent zu jenen oben dargestellten benutzt werden, insbesondere wenn sie Diffusionseigenschaften äquivalent dazu in der Siliciumcarbidschicht 2 während de Aktivierungsglühens benutzt werden. Folglich ist die Benutzung dieser anderen Dotierstoffe im Umfang der Erfindung.

Claims (7)

  1. Herstellungsverfahren einer Siliciumcarbidhalbleitervorrichtung mit: einem Schritt des Bildens von Wannenbereichen (4) eines zweiten Leitungstyps in einer Siliciumcarbidschicht (2) eines ersten Leitungstyps durch Ionenimplantieren eines ersten Dotierstoffes, der nicht durch Aktivierungsglühen diffundierbar ist, aber einen Bereich des zweiten Leitungstyps in der Siliciumcarbidschicht (2) bildet; einem Schritt des Bildens von Sourcebereichen (6) des ersten Leitungstyps in Abschnitten, die zwischen einer Oberfläche der Siliciumcarbidschicht (2) und ihren entsprechenden Wannenbereichen (4) eingeschlossen sind, durch Ionenimplantieren eines zweiten Dotierstoffs, der durch Aktivierungsglühen nicht diffundierbar ist, aber einen Bereich des ersten Leitungstyps in der Siliciumcarbidschicht (2) bildet, und durch Ionenimplantieren eines dritten Dotierstoffs, der durch Aktivierungsglühen diffundierbar ist und einen Bereich des zweiten Leitungstyps in der Siliciumcarbidschicht (2) bildet; einem Schritt des Bildens von Kanalbereichen (9) des zweiten Leitungstyps in Abschnitten, die zwischen der Oberfläche der Siliciumcarbidschicht (2) und ihren entsprechenden Wannebereichen (4) eingeschlossen sind, und in der Siliciumcarbidschicht (2) auf inneren Außenseiten der Sourcebereiche (6) durch Diffundieren durch das Aktivierungsglühen des dritten Dotierstoffs, der in den Sourcebereichen (6) enthalten ist; und einem Schritt des Bildens von Gateelektroden (11) über einer Oberfläche der Siliciumcarbidschicht (2), wobei zwischen der Oberfläche und den Gateelektroden (11) ein Gateisolierfilm (10) so eingefügt wird, dass die Kanalbereiche (9), ein Teil eines Abschnitts mit offen liegender Oberfläche der Siliciumcarbidschicht (2) in inneren Außenseiten der Kanalbereiche (9) und ein Teil der Sourcebereiche (6) bedeckt wird; wobei die Wannenbereiche (4), die Kanalbereiche (9) und die Gateelektroden (11) derart gebildet werden, dass, wenn die Erstreckungslängen in Bezug auf die inneren Seiten der Sourcebereiche (6) von jeweils den Wannenbereichen (4), den Kanalbereichen (9) und den Gateelektroden (11) mit Lwell, Lch bzw. Lg bezeichnet sind, eine Beziehung von Lch < Lg < Lwell erfüllt ist.
  2. Herstellungsverfahren einer Siliciumcarbidhalbleitervorrichtung mit: einem Schritt des Bildens von Wannenbereichen (4) eines zweiten Leitungstyps innerhalb einer Siliciumcarbidschicht (2) eines ersten Leitungstyps durch Ionenimplantieren eines ersten Dotierstoffs, der durch Aktivierungsglühen nicht diffundierbar ist aber einen Bereich des zweiten Leitungstyps in der Siliciumcarbidschicht (2) bildet; einem Schritt des Bildens von Sourcebereichen (6) des ersten Leitungstyps in Abschnitten, die zwischen einer Oberfläche der Siliciumcarbidschicht (2) und ihren entsprechenden Wannenbereichen (4) eingeschlossen sind durch Ionenimplantieren eines zweiten Dotierstoffs, der durch Aktivierungsglühen nicht diffundierbar ist, aber einen Bereich des ersten Leitungstyps in der Siliciumcarbidschicht (2) bildet, und durch Ionenimplantieren eines dritten Dotierstoffs, der durch das Aktivierungsglühen diffundierbar ist und einen Bereich des zweiten Leitungstyps in der Siliciumcarbidschicht (2) bildet; einem Schritt des Bildens von Kanalbereichen (9) des zweiten Leitungstyps in Abschnitten, die zwischen der Oberfläche der Siliciumcarbidschicht (2) und ihren entsprechenden Wannenbereichen (4) eingeschlossen sind, und in der Siliciumcarbidschicht (2) auf inneren Außenseiten der Sourcebereiche (6) durch Diffundieren durch das Aktivierungsglühen des dritten Dotierstoffs, der in den Sourcebereichen (6) enthalten ist; und einem Schritt des Bildens einer Gateelektrode (16) über einer Oberfläche der Siliciumcarbidschicht (2), wobei ein Gateisolierfilm (10) zwischen der Oberfläche und der Gateelektrode (16) vorgesehen ist, so dass die Kanalbereiche (9), ein Teil eines Abschnitts mit offen liegender Oberfläche der Siliciumcarbidschicht (2), den inneren Außenseiten der Kanalbereiche (9) und ein Teil der Sourcebereiche (6) bedeckt werden; wobei die Wannenbereiche (4) und die Kanalbereiche (9) derart gebildet werden, dass, wenn Erstreckungslängen in Bezug auf die inneren Seiten der Sourcebereiche (6) von jeweils den Wannebereichen (4) und den Kanalbereichen (9) gleich Lwell bzw. Lch sind, eine Beziehung von Lch < Lwell erfüllt ist.
  3. Herstellungsverfahren nach Anspruch 1 oder 2, bei dem der erste Dotierstoff Aluminium enthält, der zweite Dotierstoff Stickstoff und/oder Phosphor enthält und der dritte Dotierstoff Bor enthält.
  4. Siliciumcarbidhalbleitervorrichtung mit: einem Halbleitersubstrat (1) eines ersten Leitungstyps; einer Siliciumcarbidschicht (2) des ersten Leitungstyps, die auf einer Oberfläche des Halbleitersubstrats (1) vorgesehen ist; Wannebereichen (4) eines zweiten Leitungstyps, die selektiv in der Siliciumcarbidschicht (2) an einer vorbestimmten Tiefe davon getrennt voneinander um einen vorbestimmten Abstand vorgesehen sind; Sourcebereichen (6) des ersten Leitungstyps, die selektiv in Abschnitten vorgesehen sind, die zwischen der Oberfläche der Siliciumcarbidschicht (2) und entsprechenden Wannenbereichen (4) eingeschlossen sind; Kontaktbereichen (8) des zweiten Leitungstyps, die in Abschnitten vorgesehen sind, die zwischen der Oberfläche der Siliciumcarbidschicht (2) und entsprechenden Wannebereichen (4) vorgesehen sind, so dass sie äußere Seiten der Außenseite der entsprechenden Sourcebereiche (6) kontaktieren; Kanalbereichen (9) des zweiten Leitungstyps, die in Abschnitten vorgesehen sind, die zwischen der Oberfläche der Siliciumcarbidschicht (2) und entsprechenden Wannenbereichen (4) vorgesehen sind, so dass sie innere Seiten der Außenseite der entsprechenden Sourcebereiche (6) kontaktieren; einem Gateisolierfilm (10), der über den Sourcebereichen (6) und den Kanalbereichen (9) auf der Oberfläche der Siliciumcarbidschicht (2) und über einem offen liegenden Abschnitt der Siliciumcarbidschicht (2), der zwischen den Kanalbereichen (9) eingeschlossen ist, vorgesehen ist; Gateelektroden (11), die auf der Oberfläche des Gateisolierfilms (10) über entsprechenden Kanalbereichen (9), einem Teil von entsprechenden Sourcebereichen (6), der in äußeren Außenseiten der Kanalbereiche (9) vorgesehen ist, und dem offen liegenden Abschnitt der Siliciumcarbidschicht (2) vorgesehen sind; einer ersten Hauptelektrode (14), die auf der Oberfläche der Siliciumcarbidschicht (2) über den Kontaktbereichen (8) und den Sourcebereichen (6) vorgesehen ist; und einer zweiten Hauptelektrode (15), die auf einer Rückfläche des Halbleitersubstrats (1) vorgesehen ist; wobei die Wannenbereiche (4), die Kanalbereiche (9) und die Gateelektroden (11) derart gebildet sind, dass, wenn Erstreckungslängen in Bezug auf die inneren Seiten der Sourcebereiche (6) von jeweils den Wannenbereichen (4), den Kanalbereichen (9) und den Gateelektroden (11) gleich Lwell, Lch bzw. Lg sind, eine Beziehung von Lch < Lg < Lwell erfüllt ist.
  5. Siliciumcarbidhalbleitervorrichtung mit: einem Halbleitersubstrat (1) eines ersten Leitungstyps; einer Siliciumcarbidschicht (2) des ersten Leitungstyps, die durch ein Epitaxialkristallwachstumsverfahren auf einer Oberfläche des Halbleitersubstrats (1) vorgesehen ist; Wannenbereichen (4) eines zweiten Leitungstyps, die selektiv in der Siliciumcarbidschicht (2) an einer vorbestimmten Tiefe davon getrennt voneinander um einen vorbestimmten Abstand vorgesehen sind; Sourcebereichen (6) des ersten Leitungstyps, die selektiv in Abschnitten vorgesehen sind, die zwischen der Oberfläche der Siliciumcarbidschicht (2) und entsprechenden Wannenbereichen (4) eingeschlossen sind; Kontaktbereichen (8) des zweiten Leitungstyps, die in Abschnitten vorgesehen sind, die zwischen der Oberfläche der Siliciumcarbidschicht (2) und entsprechenden Wannenbereichen (4) vorgesehen sind, so dass sie äußere Seiten der Außenseite von entsprechenden Sourcebereichen (6) kontaktieren; Kanalbereichen (9) des zweiten Leitungstyps, die in Abschnitten vorgesehen sind, die zwischen der Oberfläche der Siliciumcarbidschicht (2) und entsprechenden Wannenbereichen (4) eingeschlossen sind, so dass sie innere Seiten der Außenseite entsprechend der Sourcebereiche (6) kontaktieren; einem Gateisolierfilm (10), der über den Sourcebereichen (6) und den Kanalbereichen (9) auf der Oberfläche der Siliciumcarbidschicht (2) und über einem offen liegenden Abschnitt der Siliciumcarbidschicht (2), der zwischen den Kanalbereichen (9) eingeschlossen ist, vorgesehen ist; einer Gateelektrode (16), die auf der Oberfläche des Gateisolierfilms (10) vorgesehen ist; einer ersten Hauptelektrode (14), die auf der Oberfläche der Siliciumcarbidschicht (2) vorgesehen ist und über den Kontaktbereichen (8) und den Sourcebereichen (6) positioniert ist; und einer zweiten Hauptelektrode (15), die auf der Rückfläche des Halbleitersubstrats (1) vorgesehen ist; wobei die Wannenbereiche (4) und die Kanalbereiche (9) so gebildet sind, dass, wenn Erstreckungslängen in Bezug auf die inneren Seiten der Sourcebereiche (6) von jeweils den Wannenbereichen (4) und den Kanalbereichen (9) mit Lwell bzw. Lch bezeichnet sind, eine Beziehung Lch < Lwell erfüllt ist.
  6. Siliciumcarbidhalbleitervorrichtung nach Anspruch 4 oder 5, bei der die Kanalbereiche (9) durch Diffundieren von Bor gebildet sind, das zuvor in die Sourcebereiche (6) implantiert worden ist.
  7. Siliciumcarbidhalbleitervorrichtung nach einem der Ansprüche 4 bis 6, weiter mit einer Kollektorschicht des zweiten Leitungstyps auf einer Seite, die die zweite Hauptelektrode (16) des Halbleitersubstrats (1) kontaktiert.
DE102009056453A 2009-04-08 2009-12-01 Siliciumcarbidhalbleitervorrichtung und Herstellungsverfahren dafür Active DE102009056453B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009-09420 2009-04-08
JP2009094020A JP5452062B2 (ja) 2009-04-08 2009-04-08 炭化珪素半導体装置の製造方法

Publications (2)

Publication Number Publication Date
DE102009056453A1 DE102009056453A1 (de) 2010-11-11
DE102009056453B4 true DE102009056453B4 (de) 2012-03-08

Family

ID=42933663

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102009056453A Active DE102009056453B4 (de) 2009-04-08 2009-12-01 Siliciumcarbidhalbleitervorrichtung und Herstellungsverfahren dafür

Country Status (5)

Country Link
US (2) US8115211B2 (de)
JP (1) JP5452062B2 (de)
KR (1) KR101137429B1 (de)
CN (1) CN101859706B (de)
DE (1) DE102009056453B4 (de)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9478537B2 (en) * 2009-07-15 2016-10-25 Cree, Inc. High-gain wide bandgap darlington transistors and related methods of fabrication
JP6278549B2 (ja) * 2012-03-30 2018-02-14 富士電機株式会社 半導体装置
JPWO2013161420A1 (ja) * 2012-04-24 2015-12-24 富士電機株式会社 縦型高耐圧半導体装置およびその製造方法
US9837575B2 (en) * 2013-02-06 2017-12-05 Panasonic Production Engineering Co., Ltd. Method of manufacturing solar battery cell
US9142668B2 (en) 2013-03-13 2015-09-22 Cree, Inc. Field effect transistor devices with buried well protection regions
US9240476B2 (en) * 2013-03-13 2016-01-19 Cree, Inc. Field effect transistor devices with buried well regions and epitaxial layers
US9768259B2 (en) 2013-07-26 2017-09-19 Cree, Inc. Controlled ion implantation into silicon carbide using channeling and devices fabricated using controlled ion implantation into silicon carbide using channeling
EP3046149B1 (de) * 2013-09-09 2019-08-21 Hitachi, Ltd. Halbleiterbauelement, verfahren zur herstellung davon, stromwandlervorrichtung, drehstrommotorsystem, fahrzeug und schienenfahrzeug
JP2016058530A (ja) 2014-09-09 2016-04-21 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6159471B2 (ja) * 2014-11-26 2017-07-05 新電元工業株式会社 炭化珪素半導体装置及びその製造方法
US9685550B2 (en) 2014-12-26 2017-06-20 Fairchild Semiconductor Corporation Silicon carbide (SiC) device with improved gate dielectric shielding
JP6280057B2 (ja) 2015-01-15 2018-02-14 トヨタ自動車株式会社 半導体装置とその製造方法
JP6977273B2 (ja) * 2016-06-16 2021-12-08 富士電機株式会社 半導体装置および製造方法
CN109037070A (zh) * 2017-06-09 2018-12-18 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法及半导体器件
DE112018005451T5 (de) * 2017-11-13 2020-07-30 Mitsubishi Electric Corporation Siliciumcarbid-halbleitereinheit und verfahren zur herstellung einer siliciumcarbid-halbleitereinheit
CN111627998B (zh) * 2019-02-27 2023-08-25 无锡华润微电子有限公司 一种半导体器件制备方法
JP7486571B2 (ja) * 2019-08-01 2024-05-17 ヒタチ・エナジー・リミテッド 炭化珪素トランジスタデバイス
JP2020036045A (ja) * 2019-11-29 2020-03-05 ローム株式会社 半導体装置
CN112259630B (zh) * 2020-10-26 2022-06-10 隆基绿能科技股份有限公司 碳化硅电池

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2075847A1 (de) * 2006-10-16 2009-07-01 National Institute Of Advanced Industrial Science Siliziumcarbid-halbleiterbauelement und verfahren zu seiner herstellung

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6393153A (ja) * 1986-10-07 1988-04-23 Toshiba Corp 半導体装置の製造方法
JP3471823B2 (ja) 1992-01-16 2003-12-02 富士電機株式会社 絶縁ゲート型半導体装置およびその製造方法
US6002159A (en) * 1996-07-16 1999-12-14 Abb Research Ltd. SiC semiconductor device comprising a pn junction with a voltage absorbing edge
US5917203A (en) * 1996-07-29 1999-06-29 Motorola, Inc. Lateral gate vertical drift region transistor
US5917204A (en) * 1997-03-31 1999-06-29 Motorola, Inc. Insulated gate bipolar transistor with reduced electric fields
JP4123636B2 (ja) 1998-06-22 2008-07-23 株式会社デンソー 炭化珪素半導体装置及びその製造方法
JP4595144B2 (ja) 1999-09-21 2010-12-08 株式会社デンソー 炭化珪素半導体装置及びその製造方法
EP2081218B1 (de) * 1999-12-24 2011-11-09 Sumitomo Electric Industries, Ltd. Feldeffekttransistor mit PN-Übergang
EP1315212A4 (de) * 2000-11-21 2008-09-03 Matsushita Electric Ind Co Ltd Halbleiterbauelement und verfahren zu seiner herstellung
JP2002190594A (ja) 2000-12-21 2002-07-05 Toshiba Corp 絶縁ゲート型パワー半導体装置
US6940110B2 (en) * 2002-11-29 2005-09-06 Matsushita Electric Industrial Co., Ltd. SiC-MISFET and method for fabricating the same
US7217954B2 (en) * 2003-03-18 2007-05-15 Matsushita Electric Industrial Co., Ltd. Silicon carbide semiconductor device and method for fabricating the same
US7118970B2 (en) 2004-06-22 2006-10-10 Cree, Inc. Methods of fabricating silicon carbide devices with hybrid well regions
JP4604241B2 (ja) * 2004-11-18 2011-01-05 独立行政法人産業技術総合研究所 炭化ケイ素ｍｏｓ電界効果トランジスタおよびその製造方法
JP4586547B2 (ja) * 2005-01-24 2010-11-24 住友電気工業株式会社 接合型電界効果トランジスタ
JP2007059636A (ja) 2005-08-25 2007-03-08 Renesas Technology Corp Ｄｍｏｓｆｅｔおよびプレーナ型ｍｏｓｆｅｔ
CN1941296A (zh) * 2005-09-28 2007-04-04 中芯国际集成电路制造(上海)有限公司 应变硅cmos晶体管的原位掺杂硅锗与碳化硅源漏极区
JP5098489B2 (ja) * 2007-07-27 2012-12-12 住友電気工業株式会社 酸化膜電界効果トランジスタの製造方法
JP4935741B2 (ja) 2008-04-02 2012-05-23 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP5223773B2 (ja) 2009-05-14 2013-06-26 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP5601849B2 (ja) 2010-02-09 2014-10-08 三菱電機株式会社 炭化珪素半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2075847A1 (de) * 2006-10-16 2009-07-01 National Institute Of Advanced Industrial Science Siliziumcarbid-halbleiterbauelement und verfahren zu seiner herstellung

Also Published As

Publication number Publication date
US20110244643A1 (en) 2011-10-06
US8143094B2 (en) 2012-03-27
JP2010245389A (ja) 2010-10-28
US8115211B2 (en) 2012-02-14
KR20100112069A (ko) 2010-10-18
CN101859706A (zh) 2010-10-13
US20100258815A1 (en) 2010-10-14
CN101859706B (zh) 2012-07-11
DE102009056453A1 (de) 2010-11-11
KR101137429B1 (ko) 2012-04-20
JP5452062B2 (ja) 2014-03-26

Similar Documents

Publication Publication Date Title
DE102009056453B4 (de) Siliciumcarbidhalbleitervorrichtung und Herstellungsverfahren dafür
DE112015004093B4 (de) Siliciumcarbid-halbleitervorrichtung und verfahren zum herstellen einer siliciumcarbid-halbleitervorrichtung
DE102011086500B4 (de) Siliziumcarbid-Halbleitervorrichtung und deren Herstellungsverfahren
DE112013006715B4 (de) Siliciumcarbid-Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE102013022570B4 (de) Halbleiterbauelement und verfahren zu seiner herstellung
DE102008000660B4 (de) Siliziumkarbid-Halbleitervorrichtung
DE3888603T2 (de) Halbleiterbauelement mit Floating-Gate.
DE69403306T2 (de) Laterales SOI-Halbleiterbauelement mit lateraler Driftregion
DE102007051176B4 (de) Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung
DE102010005625A1 (de) Herstellungsverfahren einer Siliciumcarbid-Halbleitervorrichtung
DE112016003510T5 (de) HALBLEITERVORRlCHTUNG UND VERFAHREN ZUR HERSTELLUNG EINER HALBLEITERVORRICHTUNG
DE102004010127B4 (de) Halbleitervorrichtung mit einer Grabengatestruktur und Verfahren zum Herstellen dergleichen
DE102006019950B4 (de) Halbleitervorrichtung mit dielektrischer Trennung
DE102006040818A1 (de) Siliziumkarbidhalbleitervorrichtung mit hoher Kanalbeweglichkeit und Verfahren zu deren Fertigung
DE2753613B2 (de) Isolierschicht-Feldeffekttransistor
DE102007051177B4 (de) Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung
DE112016007257B4 (de) Siliziumcarbid-Halbleitervorrichtung
DE102009002813B4 (de) Verfahren zur Herstellung eines Transistorbauelements mit einer Feldplatte
DE102008051245A1 (de) Hochvolttransistor mit hoher Stromtragfähigkeit und Verfahren zur Herstellung
DE19642539A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE102012220166A1 (de) IGBT mit vertikalen Gräben und Verfahren zu seiner Herstellung
DE112006001280B4 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE19907201A1 (de) Vertikal-MESFET und Verfahren zu dessen Herstellung
DE112017002379T5 (de) Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung
DE102018118875A1 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final

Effective date: 20120609

R084 Declaration of willingness to licence