JPS6211272A - 高耐圧プレ−ナ型半導体装置 - Google Patents

高耐圧プレ−ナ型半導体装置

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JPS6211272A
JPS6211272A JP60149239A JP14923985A JPS6211272A JP S6211272 A JPS6211272 A JP S6211272A JP 60149239 A JP60149239 A JP 60149239A JP 14923985 A JP14923985 A JP 14923985A JP S6211272 A JPS6211272 A JP S6211272A
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渡辺　君則
Akio Nakagawa
明夫 中川
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は半導体装置、特に高耐圧プレーナ型°半導体
装置に関する。
〔発明の技術的背景とその問題点〕
従来、プレーナ型半導体装置におけるｐｎ接合の耐圧を
出す方法としてガードリング構造や主接合と、そのまわ
シを取り囲むようにｎ十層を拡散し、その間の絶縁体上
に高抵抗層を育する構造等が知られている。前記、ガー
ドリング構造の基本的な構造を第１１図に示す、１１は
ｎ型半導体基板、１２はその表面部に形成され九ｐ＋型
拡散層。
ｌ３はＳｉｎ冨等の絶縁膜、１４はソースｉｌ！Ｑ、１
５はドレイン４極、またｐ十型拡￥Ｌ層１２を取り囲む
ようＩこ、ｐ中型ガードリング層１６を設けている。
この構造では逆バイアスをｐｎ接合に印加したときに王
接会が降伏しないように、第１段のガードリングで一定
の電圧を負担し１次に第１段のガードリングが降伏しな
いように、第２段のガードリングで一定の電圧を負担し
、最終段のガードリングには充分低い電圧がかかるよう
にしている。
ガードリング構造の設計はガードリング間の電位差が充
分小さくなるようにし％最終段のガードリングにはａｏ
ｏｖａ度の電圧を負担するように設計しておシ、前記の
ようにガードリング構造はガードリングの数を増さなけ
れば耐圧を高められず。
高耐圧化に向えば素子の巨大化は免かれない。
また、絶縁体上に高抵抗薄膜を設ける構造の基本的な構
造を第１２図に示す、第１１図と対応する部分にはそれ
らと同じ符号を付しである。１７はｐ十型拡散層１２を
取り囲むｎ十箆拡散層、１８は前記ｎ＋型拡赦１−１７
にオーミックコンタクトするＡ　Ｉ　ｔｓｉ極、又、Ｓ
ｉｎ、等の絶識嘆１３上を屓う高抵抗層１９を設けてい
る。この構造では、ｐｎ接曾に逆バイアスを印加したと
き高抵抗＠１９に微少電流が流れ、高抵抗層１９には一
定勾配に電圧が印加される。高抵抗層１９には一定勾配
で電圧が印加されるため、半導体基板１１に伸びる空乏
層は破線で示す如くなり、ｐ０接合の基板表面部での電
界強度が緩和される結果、ｐ十型拡牧層１２とｎ　型拡
教層１８の間隔を百数十μｍ以上、離し九場合には、平
坦接合耐圧の７０％の耐圧が可能であ、ｂｏところで、
前記１造では、逆゛鷹王印加時、接合終端のわん曲部に
傷めて大きい電界の集中が見られ、この結果、前記構造
の耐圧は平坦接合耐圧の７０チまでが限界となっている
。
〔発明の目的〕
本発明は上記の点を鑑みてなされ念もので、従来の接合
終端技術に比べて、遥かに高い耐圧まで降伏しない接合
終端技術を採用し、小型の高耐圧ブレーナ型半導体装置
を提供°することを目的とす、〔発明の概要〕 本発明は第１の導電型を有する半導体の主面上に第２の
導電型を有する主拡散領域と、更にそれを取りＩＪＪむ
少な（とも１つのリング状の等２の導電型を有する領域
と、更にそれを取り囲む高備度の第１導電型の拡散領域
を形成し、その主面上に絶縁例を形成した半導体装置に
おいて、＠２導電型のリング状の領域と高濃度の第１導
電型領域間の絶縁体上ｆこ高抵抗層を形成し、その一方
の電位を主拡散領域又は第２導電型のリング状の領域の
うちの一つの電位と同じとし、他端を高濃度の第１導電
型領域の電位として高抵抗層に電位勾配を与え、篤１導
電型の半導体基板内の空乏層の伸びを広げることにより
、電界集中が防止され、所望する高耐圧特性が実現する
。以上述べたように、ブレーナ型半導体装置において、
第２導電型のリング状の拡散層（ガードリング９造）と
それを取り囲む高濃度の第１導電型拡散層の開の絶縁体
上に高抵抗層を有する構造で、ブレーナ型半導体装置の
逆電圧を支えるもので、前記絶縁体上に高抵抗層を有す
る構造とガードリング構造を適切に組み合せることで、
いずれの片方よシも大きな逆電圧を支えることができ、
しかもその何４造の必要とする面積は小さくてすむ。
〔発明の効果〕
本発明によれば、ガードリング数を大巾に減少でき、素
子サイズを大巾に縮少できるため、小型で高耐圧のブレ
ーナー型半導体装置を得ることができる。
〔発明の実施例〕
本発明を耐圧１０００Ｖ以上の縦型ＭＯ８ＦＥＴに適用
した実施例について説明する。第１図にその構造の断面
図を示す。これをＭＯＳＦＥＴの製造工程に従って説明
する。’　”　Ｓ　ｉ　Ｍ板１ｏを用意し。
これにエピタキシャル成長により低不純物濃度で比抵抗
５００ｃｍ以上のｎ一層１１を１００μｍ程度形成する
。有効素子領域の外側にｐ＋型が一ド＋１ング層１６を
形成する。この後、１００ＯＡのゲート酸化膜２０を介
して５０００Ａの多結晶シリコン模によるゲート電極２
１を形成し、ゲート電極２１をマスクとしてＰ型ベース
拡＃！ＬＱ１２を形成する。
ゲート電極２１による窓の中にソース層形成用の開孔を
持つ酸化膜（図示せず）を形成し、この酸化膜とゲート
；億２１をマスクとし％Ａｓイオン注入を２行ない、熱
処理してｎ＋ソースｔｍ　２２１！：　ｎ　＋１畜１７
を形成する。Ｐ型ベース層１２とｎ＋ソース層２２にコ
ンタクトするソース電極１４とガードリングＩ＠　１６
　、又は口＋層１７にコンタクトする電、Ｊ１８．２３
を各々形成し、最終段ガードリング層とｎ”ｒｉ１７間
の酸化膜１３上に電極１８にコンタクトするようζζ高
抵抗体アモルファスシリコン１９を形成する。基板裏面
ｌこはＶ−Ｎｉ−Ａｕ暎の蒸着により、ドレイン′を極
１５を形成する。
上記した本発明の前記実施例によれば耐圧１０００Ｖ以
上の安定したＭＯＳＦＥＴが得られる。即ちガードリン
グである程度電位を落とし、最終段のガードリングの電
位を９００Ｖｉ度にて、９００Ｖの電位を絶縁体上に、
アモルファスシリコンそ育した構造で、支える。このＳ
＠−１絶縁体上に高抵抗：Ｊを設けた構造で、９００Ｖ
の耐圧を支える為には、従来のガードリング構造では多
数のリング状拡散が必要となりＳ数百μｍ必要であるが
、上記した本発明の実施例の構造では百数十μｍになり
、小型が可能ｌこなろ。又、第１２図による構造では逆
電圧印加時。
接合終端のわん曲部に惟めて大きな電界の集中が生じ、
耐圧は平坦接合耐圧の７０係が限界となっているが、本
発明の実施例による構造ではガードリングと組み合せて
あり、ガードリングが一部の罐圧を負担するため、耐圧
は平坦接合耐圧の９０係以上が可能である。
又％第１２の構造では高耐圧になると、ＡＩ電極１４と
１８の間で沿面放電し易くなるが、本発明の構造はガー
ドリングが４圧の一部を負担するため、絶縁体上Ｉこ高
抵抗層を設けた構造に直接高槻王が印加せず、沿面放電
しに（ぐなり、素子の信頓性も十分高くなる。
なお　３ｇ　１図では外側のガードリング層と、それを
取り囲むｎ”！１７間のＰ！縁体上ｌこ高抵抗層を設け
たが、第２図に示すように主接合２２からｎ中層１７ま
で高抵抗層１９を設ける構造、又は第３図ではガードリ
ング構造の途中からｎ”Ｑ１７まで高抵抗ＮＪ１９を設
ける構造である。両者とも前記実施例と同様に耐圧１０
００Ｖ以上の小型のＭ０８ＦＦｉＴが実現できる。また
、以上の実′５１１Ｉｉ例で１極２３は省略しても良い
。
第４図は別の実施列である。この実施例ではガードリン
グ層１６上に絶縁膜１３を一面に形成し。
最１格段ガードリングとｎ中波散層１７ｔＶＩの４！！
縁嗅１３　上ＩＣＳ　ｌＰＯ３１９ヲ更ＩＣＪｃ（Ｊ）
上ｉＣＣＶ　Ｄ酸化膜を形成する。次にガードリング層
１６又はｎ＋拡散層１７にコンタクトする電極１８．２
３を各々形成する。この実施例１こよれば、前記実施例
と同様に逆電圧印加時、　８ＩＰＯ８（Ｓｅｍｉ−Ｉｎ
ｓｕｌａｔｉｎｇＰｏｌｙ−ｃｒｙｓｔａｌｌｉｎｅ　
Ｓ目１ｉｃｏｎ　）　１９に微少＠流が流れ％電位勾配
が与えられてｎ型半導体基板１１内の空乏】の伸びを広
げるため、接合平坦耐圧の９０係が実現できる。
第５図では、外１１１Ｉｌのガイドリング１６とそれを
取り囲む０＋拡散層１７に＠機高抵抗層１９にコンタク
トした実施例である。この実施例では高抵抗層１９が拡
散層着こコンタクトしていれば、高抵抗層１９に微少電
流が流れ、ｎ型半導体基板１１内の空乏層を伸ばすため
、前記実施例同様小型高耐圧ＭＯ８ＦＥＴが実現できる
。
第６図〜ｐ４１θ図は更に別の実施例である。この実施
列では外側のｎ＋拡Ｗ！Ｌ鳩を取り除いた構造である。
前記では０十拡散層に電憔をコンタクトしたが、この実
施例ではｎ＋拡赦層を形成せず、直接Ｉｔ＆１８又は高
抵抗層１９を半導体基板にコンタクトした場合であり、
その部分の電位は固定されるため、高抵抗層１９に微少
電流が流れ、高抵抗層１９に電位勾配が与えられるため
、前記同様に耐圧１０００Ｖ以上の小型のＭＯＳＦＥＴ
が実現できる。
以上述べたようにガードリングとそれを収り囲むｎ＋拡
散層を形成し、その間の絶縁体上に高抵抗Ｉ−を設けた
構造により、１００ＯＶ以上の安定した小型の高耐圧半
導体装置が得られる。
【図面の簡単な説明】
第１図は本発明の一実施例のＭＯＳＦＥＴの断面図、第
２図、第３図及び第４図は他の実施例のＭＯＳＦＥＴの
断面図、第５図は本発明の別の実施例のＭＯＳＦＥＴの
断面図、第６図、第７図、第８図、第９図及び第１０図
は更に別の実施例の断面図、第１１図は従来のガードリ
ング構造の断面図。 第１２図は従来の主接合を取り囲むようにｎ＋層を拡散
し、その間の４！！縁体上Ｉｃ高抵抗層を有する構造の
断面図である。 １１−　ｎ　−８ｉ基板、１２・Ｐベース層、１３・・
・酸化膜、１４・・・ソース電極、１５・・・ドレイン
″４極、１６・・・ガードリング層、１７・・・ｎ中層
、１８・・・ＡＪ電極、１９・・・高抵抗層、２０・・
・ゲート酸化膜、２１・・・ゲート電極、２２・”ｎ＋
ソース層、２３・・・Ａｎ電極、２４・・・酸化膜。 代理人　弁理士　　則　近　憲　右 同　　　　　竹　花　喜久男 第８図 第７図 第９図

Claims (3)

    【特許請求の範囲】
  1. （１）第１導電型の半導体の主面上に選択的に形成され
    た第２導電型の拡散層を有し、この拡散層を取り囲むよ
    うに前記半導体の表面に第２導電型のガードリングが少
    なくとも１個設けられ、更にこのガードリングを取り囲
    むように第１導電型の拡散層を設け、一方、前記半導体
    の表面に絶縁体が形成され、かつ、この絶縁体上に高抵
    抗薄膜を有し、片方の電位をガードリングの少なくとも
    一つの電位と同じにし、もう一方の電位を前記第一導電
    型の拡散層と同じにした構造を特徴とする高耐圧プレー
    ナ型半導体装置。
  2. （２）前記絶縁体は半絶縁性ポリシリコン又はアモルフ
    ァスシリコンとしたものである特許請求の範囲第１項記
    載の高耐圧プレーナ型半導体装置。
  3. （３）第１導電型の半導体の主面上に第２の導電型を有
    する主拡散領域とそれを取り囲む少なくとも１つのリン
    グ状の第２の導電型を有する領域と、その主面上に絶縁
    膜を形成した半導体装置において、第２のリング状の導
    電型領域の外側の絶縁体上に高抵抗薄膜を形成し、その
    一方の電位を主拡散領域又は第２導電型のリング状の領
    域のうちの一つの電位と同じとし、他端を第１導電型の
    半導体層の一部の電位と同じとすることを特徴とする高
    耐圧プレーナ型半導体装置。
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