JP3186295B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3186295B2 JP3186295B2 JP1912293A JP1912293A JP3186295B2 JP 3186295 B2 JP3186295 B2 JP 3186295B2 JP 1912293 A JP1912293 A JP 1912293A JP 1912293 A JP1912293 A JP 1912293A JP 3186295 B2 JP3186295 B2 JP 3186295B2
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- film
- mixed gas
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Description
【０００１】
【産業上の利用分野】本発明は、プレーナ型半導体基板
の接合が露出している表面を電界緩和して高耐圧化した
半導体装置およびその製造方法に関する。
の接合が露出している表面を電界緩和して高耐圧化した
半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】プレーナ型半導体装置の高耐圧化に対し
従来よりいろいろな工夫がなされている。その主なもの
は半導体基板の表面に露出している接合部周辺の空乏層
の制御であり、接合部の曲率拡大あるいは周囲をとり囲
む異導電形のガードリングの配置などによる電界緩和に
むけた方策がとられている。
従来よりいろいろな工夫がなされている。その主なもの
は半導体基板の表面に露出している接合部周辺の空乏層
の制御であり、接合部の曲率拡大あるいは周囲をとり囲
む異導電形のガードリングの配置などによる電界緩和に
むけた方策がとられている。
【０００３】半導体基板の一面に接触する主電極から、
周囲の酸化膜の上に導電膜を延長させて表面電界を緩和
する、いわゆるオーバオキサイド構造もその一つであ
り、ＩＥＥＥ Trans.Electron Devices ＥＤ−26.(197
9)p.1098 などにその最適化の方法が開示されている。
また、フィールドプレートとしての抵抗性薄膜を電極と
周辺のガードリング部の間に被覆させ、電極と周辺のガ
ードリング部の間にかかる電位を抵抗で分割することに
より、表面の電界緩和を実現する方法もSolid −State
Electronics.Vol.15(1972)pp.653〜657 に開示されてい
る。その抵抗性薄膜に代わってパッシベーション膜を兼
ねる半絶縁性薄膜を用いる方法もＩＥＥＥ Trans. on E
lectron Devices ＥＤ−23(1976)p.826 に提示されてい
る。
周囲の酸化膜の上に導電膜を延長させて表面電界を緩和
する、いわゆるオーバオキサイド構造もその一つであ
り、ＩＥＥＥ Trans.Electron Devices ＥＤ−26.(197
9)p.1098 などにその最適化の方法が開示されている。
また、フィールドプレートとしての抵抗性薄膜を電極と
周辺のガードリング部の間に被覆させ、電極と周辺のガ
ードリング部の間にかかる電位を抵抗で分割することに
より、表面の電界緩和を実現する方法もSolid −State
Electronics.Vol.15(1972)pp.653〜657 に開示されてい
る。その抵抗性薄膜に代わってパッシベーション膜を兼
ねる半絶縁性薄膜を用いる方法もＩＥＥＥ Trans. on E
lectron Devices ＥＤ−23(1976)p.826 に提示されてい
る。
【０００４】
【発明が解決しようとする課題】上記の従来技術におい
て、抵抗性薄膜は、一般にシリコンソースを電子ビーム
で加熱して蒸発させる、いわゆる電子ビーム蒸着法によ
り成膜される。しかしこの方法では、シリコンソースが
高融点材料であるため、ソースを溶融させるときに巧み
な方法を用いないと突沸が生じ、半導体ウエーハ表面に
突起が形成されてしまう等の不具合が発生し、ウエーハ
プロセス的には問題がある。また、半絶縁性薄膜として
ＳＩＰＯＳ (Semi-Insulating Polycrystalline-Silico
n)を用いる方法は、減圧ＣＶＤ法でシラン (SiＨ4 ) と
亜酸化窒素 (Ｎ2 Ｏ) とをＮ2 雰囲気下で反応させ、一
般に600 ℃以上で形成するが、熱的な問題からAl電極形
成後の成膜は不可能で、Al電極形成前に成膜しなければ
ならないことなどの制約がある。
て、抵抗性薄膜は、一般にシリコンソースを電子ビーム
で加熱して蒸発させる、いわゆる電子ビーム蒸着法によ
り成膜される。しかしこの方法では、シリコンソースが
高融点材料であるため、ソースを溶融させるときに巧み
な方法を用いないと突沸が生じ、半導体ウエーハ表面に
突起が形成されてしまう等の不具合が発生し、ウエーハ
プロセス的には問題がある。また、半絶縁性薄膜として
ＳＩＰＯＳ (Semi-Insulating Polycrystalline-Silico
n)を用いる方法は、減圧ＣＶＤ法でシラン (SiＨ4 ) と
亜酸化窒素 (Ｎ2 Ｏ) とをＮ2 雰囲気下で反応させ、一
般に600 ℃以上で形成するが、熱的な問題からAl電極形
成後の成膜は不可能で、Al電極形成前に成膜しなければ
ならないことなどの制約がある。
【０００５】本発明の目的は、上述の問題を解決し、低
温で形成できる表面平滑な薄膜により表面電界緩和を行
った半導体装置およびその製造方法を提供することにあ
る。
温で形成できる表面平滑な薄膜により表面電界緩和を行
った半導体装置およびその製造方法を提供することにあ
る。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、半導体基板の第一導電形層の表面層に
選択的に形成された第二導電形領域を有し、この第二導
電形領域に主電極の一つが接触し、前記第二導電形領域
と前記第一導電形層との間の接合の前記半導体基板表面
への露出部を覆う絶縁膜上に、前記主電極に接触するフ
ィールドプレートを前記接合への逆電圧印加時の電界緩
和のために備えた半導体装置の製造方法において、混合
ガスからなる反応ガスを用いた方法により、フィールド
プレートとしてSi3Ｎ4 に比してSi過剰の組成を有する
窒化シリコンよりなる抵抗性薄膜を成膜し、その後Si3
Ｎ4 の組成となるように前記混合ガスの割合を変えて絶
縁性薄膜を該抵抗性薄膜上に連続して成膜するものとす
る。そして、反応ガスを用いた方法が、シリコンをター
ゲツトとし、形成される窒化シリコンの組成に対応した
混合比の窒素とアルゴンの混合ガスを用いた反応性スパ
ッタ法で、途中で前記混合ガスの窒素の割合を大きくす
ることで連続して成膜するものとする。
めに、本発明は、半導体基板の第一導電形層の表面層に
選択的に形成された第二導電形領域を有し、この第二導
電形領域に主電極の一つが接触し、前記第二導電形領域
と前記第一導電形層との間の接合の前記半導体基板表面
への露出部を覆う絶縁膜上に、前記主電極に接触するフ
ィールドプレートを前記接合への逆電圧印加時の電界緩
和のために備えた半導体装置の製造方法において、混合
ガスからなる反応ガスを用いた方法により、フィールド
プレートとしてSi3Ｎ4 に比してSi過剰の組成を有する
窒化シリコンよりなる抵抗性薄膜を成膜し、その後Si3
Ｎ4 の組成となるように前記混合ガスの割合を変えて絶
縁性薄膜を該抵抗性薄膜上に連続して成膜するものとす
る。そして、反応ガスを用いた方法が、シリコンをター
ゲツトとし、形成される窒化シリコンの組成に対応した
混合比の窒素とアルゴンの混合ガスを用いた反応性スパ
ッタ法で、途中で前記混合ガスの窒素の割合を大きくす
ることで連続して成膜するものとする。
【０００７】
【作用】混合ガスからなる反応ガスを用いた方法によ
り、フィールドプレートとしてSi3Ｎ4よりSi過剰の組成
を有する窒化シリコンよりなる抵抗性薄膜を用いその後
Si 3 Ｎ 4 の組成となるように前記混合ガスの割合を変え
て絶縁性薄膜を該抵抗性薄膜上に連続して成膜すること
により、Al電極形成後の成膜ができ、フィールドプレー
トを強化できる。
り、フィールドプレートとしてSi3Ｎ4よりSi過剰の組成
を有する窒化シリコンよりなる抵抗性薄膜を用いその後
Si 3 Ｎ 4 の組成となるように前記混合ガスの割合を変え
て絶縁性薄膜を該抵抗性薄膜上に連続して成膜すること
により、Al電極形成後の成膜ができ、フィールドプレー
トを強化できる。
【０００８】
【実施例】以下、図を引用して本発明の実施例について
述べる。図１は本発明の一実施例の縦型パワーＭＯＳＦ
ＥＴを示し、一面側に抵抗率0.01ΩcmのＮ+ ドレイン層
２の隣接する抵抗率120 ΩcmのＮ- シリコン層１の表面
層には、抵抗率10ΩcmのＰ領域３が選択的に形成され、
その表面層に抵抗率0.01ΩcmのＮ+ ソース領域４が選択
的に形成されている。そして、Ｎ+ ソース領域４とＮ-
層１の露出部にはさまれたＰ領域３の上からＮ- 層１の
露出面上にかけて酸化膜５を介してゲート端子Ｇに接続
されたゲート電極６が設置されている。また、Ｎ+ ソー
ス領域４とＰ領域３にはAlよりなるソース電極７が共通
に接触してソース端子Ｓに接続され、Ｎ+ ドレイン層２
にはTi／Ni／Agの積層よりなるドレイン電極８が接触し
てドレイン端子Ｄに接続されている。さらに、シリコン
基板の上面全面が、下層が抵抗率５×104 Ωcmで0.５μ
ｍの厚さの抵抗性薄膜11、上層が抵抗率３×106 Ωcmで
0.５μｍの厚さの絶縁性薄膜12であるトータル１μｍの
厚さの窒化シリコン膜で覆われている。抵抗性薄膜11
は、Ｐ領域３に接触するソース電極７とドレイン層２に
接触するドレイン電極８の間に逆電圧が印加されたと
き、Ｎ- 層１の端部の表面層に形成され、低抵抗の基板
端面を介してドレイン電極８の電位と等電位に固定され
るＮ+ 領域９とＰ領域３との間にかかる電位を分割する
フィールドプレートとしての働きをする。また、絶縁性
薄膜12は表面保護膜としての働きをする。なお、窒化シ
リコン膜11、12には、ゲート電極６、ソース電極７の端
子Ｇ、Ｓの接続のためのボンディング部の窓をフォトエ
ッチングにより明けられている。
述べる。図１は本発明の一実施例の縦型パワーＭＯＳＦ
ＥＴを示し、一面側に抵抗率0.01ΩcmのＮ+ ドレイン層
２の隣接する抵抗率120 ΩcmのＮ- シリコン層１の表面
層には、抵抗率10ΩcmのＰ領域３が選択的に形成され、
その表面層に抵抗率0.01ΩcmのＮ+ ソース領域４が選択
的に形成されている。そして、Ｎ+ ソース領域４とＮ-
層１の露出部にはさまれたＰ領域３の上からＮ- 層１の
露出面上にかけて酸化膜５を介してゲート端子Ｇに接続
されたゲート電極６が設置されている。また、Ｎ+ ソー
ス領域４とＰ領域３にはAlよりなるソース電極７が共通
に接触してソース端子Ｓに接続され、Ｎ+ ドレイン層２
にはTi／Ni／Agの積層よりなるドレイン電極８が接触し
てドレイン端子Ｄに接続されている。さらに、シリコン
基板の上面全面が、下層が抵抗率５×104 Ωcmで0.５μ
ｍの厚さの抵抗性薄膜11、上層が抵抗率３×106 Ωcmで
0.５μｍの厚さの絶縁性薄膜12であるトータル１μｍの
厚さの窒化シリコン膜で覆われている。抵抗性薄膜11
は、Ｐ領域３に接触するソース電極７とドレイン層２に
接触するドレイン電極８の間に逆電圧が印加されたと
き、Ｎ- 層１の端部の表面層に形成され、低抵抗の基板
端面を介してドレイン電極８の電位と等電位に固定され
るＮ+ 領域９とＰ領域３との間にかかる電位を分割する
フィールドプレートとしての働きをする。また、絶縁性
薄膜12は表面保護膜としての働きをする。なお、窒化シ
リコン膜11、12には、ゲート電極６、ソース電極７の端
子Ｇ、Ｓの接続のためのボンディング部の窓をフォトエ
ッチングにより明けられている。
【０００９】抵抗性薄膜11および絶縁性薄膜12は、窒素
とアルゴンの混合ガスを反応ガスとし、シリコンターゲ
ツトを用いた直流マグネトロンスパッタ法により成膜す
る。この時の直流電力は2.５ＫＷ、全ガス圧は0.27Pa、
基板温度は150 ℃である。窒化シリコンの抵抗率の調整
は図２に示すように反応ガスの窒素とアルゴンの混合比
Ｒ＝Ｎ2 ／( Ｎ2 ＋Ar) を調整することによって行われ
る。すなわち、抵抗性薄膜11成膜時にはＲ＝0.２とし、
絶縁性薄膜12成膜時にはＲ＝0.６とした。図２からわか
るように、Ｒ＝0.２のときはＮ／Siが1.０より小さく、
Si3 Ｎ4 に比してSiが過剰であるのに対し、Ｒ＝0.６の
ときはほぼSi3 Ｎ4 の組成をもち、絶縁性である。
とアルゴンの混合ガスを反応ガスとし、シリコンターゲ
ツトを用いた直流マグネトロンスパッタ法により成膜す
る。この時の直流電力は2.５ＫＷ、全ガス圧は0.27Pa、
基板温度は150 ℃である。窒化シリコンの抵抗率の調整
は図２に示すように反応ガスの窒素とアルゴンの混合比
Ｒ＝Ｎ2 ／( Ｎ2 ＋Ar) を調整することによって行われ
る。すなわち、抵抗性薄膜11成膜時にはＲ＝0.２とし、
絶縁性薄膜12成膜時にはＲ＝0.６とした。図２からわか
るように、Ｒ＝0.２のときはＮ／Siが1.０より小さく、
Si3 Ｎ4 に比してSiが過剰であるのに対し、Ｒ＝0.６の
ときはほぼSi3 Ｎ4 の組成をもち、絶縁性である。
【００１０】図３は、図１に示したＭＯＳＦＥＴのほ
か、比較のために窒化シリコン膜11、12で覆わなかった
ＭＯＳＦＥＴ、Ｒ＝0.６で成膜した絶縁性薄膜12のみで
覆ったＭＯＳＦＥＴならびにＲ＝0.２で成膜した抵抗性
薄膜11のみで覆ったＭＯＳＦＥＴの逆特性を示したもの
である。これにより本発明の効果が立証されている。
か、比較のために窒化シリコン膜11、12で覆わなかった
ＭＯＳＦＥＴ、Ｒ＝0.６で成膜した絶縁性薄膜12のみで
覆ったＭＯＳＦＥＴならびにＲ＝0.２で成膜した抵抗性
薄膜11のみで覆ったＭＯＳＦＥＴの逆特性を示したもの
である。これにより本発明の効果が立証されている。
【００１１】
【発明の効果】本発明によれば、半導体装置のフィール
ドプレートとしての抵抗性薄膜をSi3Ｎ4 に対してSi過
剰の窒化シリコンにより形成することにより、反応性ス
パッタ法による低温プロセスでの成膜が可能になり、最
終工程でフィールドプレート形成ができるため、例えば
その工程前に耐圧のモニタリングをしておけば、耐圧不
良の発生した場合の発生工程を容易に確認することがで
きるようになった。また、化学量論的組成をもつ絶縁性
窒化シリコン薄膜を抵抗性薄膜の上に連続的に形成でき
るため、高耐圧化のためのフィールド形成と最終保護の
ためのパッシベーション膜の形成の双方を容易に行うこ
とができる。
ドプレートとしての抵抗性薄膜をSi3Ｎ4 に対してSi過
剰の窒化シリコンにより形成することにより、反応性ス
パッタ法による低温プロセスでの成膜が可能になり、最
終工程でフィールドプレート形成ができるため、例えば
その工程前に耐圧のモニタリングをしておけば、耐圧不
良の発生した場合の発生工程を容易に確認することがで
きるようになった。また、化学量論的組成をもつ絶縁性
窒化シリコン薄膜を抵抗性薄膜の上に連続的に形成でき
るため、高耐圧化のためのフィールド形成と最終保護の
ためのパッシベーション膜の形成の双方を容易に行うこ
とができる。
【図１】本発明の一実施例の縦型ＭＯＳＦＥＴの断面図
【図２】窒化シリコン膜の抵抗率および原子数比と反応
性スパッタ法の反応ガスの組成との関係曲線図
性スパッタ法の反応ガスの組成との関係曲線図
【図３】本発明の実施例および比較例の縦型ＭＯＳＦＥ
Ｔの逆特性線図
Ｔの逆特性線図
１ Ｎ- 層 ２ Ｎ+ ドレイン層 ３ Ｐ領域 ４ Ｎ+ ソース領域 ５ 酸化膜 ６ ゲート電極 ７ ソース電極 ８ ドレイン電極 ９ Ｎ+ 領域 １１ 抵抗性窒化シリコン薄膜 １２ 絶縁性窒化シリコン薄膜
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/316 H01L 21/334 - 21/336 H01L 29/06 H01L 29/74 - 29/747
Claims (2)
- 【請求項１】半導体基板の第一導電形層の表面層に選択
的に形成された第二導電形領域を有し、この第二導電形
領域に主電極の一つが接触し、前記第二導電形領域と前
記第一導電形層との間の接合の前記半導体基板表面への
露出部を覆う絶縁膜上に、前記主電極に接触するフィー
ルドプレートを前記接合への逆電圧印加時の電界緩和の
ために備えた半導体装置の製造方法において、混合ガス
からなる反応ガスを用いた方法により、フィールドプレ
ートとしてSi3Ｎ4 に比してSi過剰の組成を有する窒化
シリコンよりなる抵抗性薄膜を成膜し、その後Si3Ｎ4の
組成となるように前記混合ガスの割合を変えて絶縁性薄
膜を該抵抗性薄膜上に連続して成膜することを特徴とす
る半導体装置の製造方法。 - 【請求項２】前記反応ガスを用いた方法が、シリコンを
ターゲツトとし、形成される窒化シリコンの組成に対応
した混合比の窒素とアルゴンの混合ガスを用いた反応性
スパッタ法で、途中で前記混合ガスの窒素の割合を大き
くすることで連続して成膜することを特徴とする請求項
１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1912293A JP3186295B2 (ja) | 1993-02-08 | 1993-02-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1912293A JP3186295B2 (ja) | 1993-02-08 | 1993-02-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06232409A JPH06232409A (ja) | 1994-08-19 |
| JP3186295B2 true JP3186295B2 (ja) | 2001-07-11 |
Family
ID=11990669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1912293A Expired - Fee Related JP3186295B2 (ja) | 1993-02-08 | 1993-02-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3186295B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001057426A (ja) * | 1999-06-10 | 2001-02-27 | Fuji Electric Co Ltd | 高耐圧半導体装置およびその製造方法 |
| JP5195186B2 (ja) * | 2008-09-05 | 2013-05-08 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JP6183075B2 (ja) * | 2013-09-03 | 2017-08-23 | 株式会社デンソー | 半導体装置 |
| JP2019145616A (ja) * | 2018-02-19 | 2019-08-29 | 株式会社東芝 | 半導体装置 |
| JP7345354B2 (ja) * | 2019-10-25 | 2023-09-15 | 三菱電機株式会社 | 半導体装置 |
-
1993
- 1993-02-08 JP JP1912293A patent/JP3186295B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH06232409A (ja) | 1994-08-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |