JP2010062421A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2010062421A
JP2010062421A JP2008228084A JP2008228084A JP2010062421A JP 2010062421 A JP2010062421 A JP 2010062421A JP 2008228084 A JP2008228084 A JP 2008228084A JP 2008228084 A JP2008228084 A JP 2008228084A JP 2010062421 A JP2010062421 A JP 2010062421A
Authority
JP
Japan
Prior art keywords
electrode
interlayer film
semi
insulating film
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008228084A
Other languages
English (en)
Other versions
JP5195186B2 (ja
Inventor
Kazutoyo Takano
和豊 高野
Junichi Murakami
純一 村上
Tadakuro Minato
忠玄 湊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2008228084A priority Critical patent/JP5195186B2/ja
Priority to US12/395,875 priority patent/US8377832B2/en
Priority to KR1020090043855A priority patent/KR101084589B1/ko
Priority to CN2009101418131A priority patent/CN101667537B/zh
Priority to DE102009023417.9A priority patent/DE102009023417B4/de
Publication of JP2010062421A publication Critical patent/JP2010062421A/ja
Application granted granted Critical
Publication of JP5195186B2 publication Critical patent/JP5195186B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/405—Resistive arrangements, e.g. resistive or semi-insulating field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76888—By rendering at least a portion of the conductor non conductive, e.g. oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】本発明は、弊害なく半導体装置の高耐圧化、耐圧安定化、電極の電位安定化、耐圧保持領域のシュリンクなどに活用される半絶縁性膜を形成することができる半導体装置の製造方法を提供することを目的とする。
【解決手段】
半導体基板表面にＰ型領域を形成する工程と、該Ｐ型領域上にＡｌ電極を形成する工程と、該Ａｌ電極と接し、Ａｌと比較してＳｉと反応しづらい物質からなる層間膜を形成する工程と、該層間膜上にＳｉを含有する半絶縁性膜を形成する工程とを備えることを特徴とする。
【選択図】図２

Description

本発明は、半導体装置の電極としてアルミ電極を用い、アルミ電極に半絶縁性膜を形成する半導体装置の製造方法に関する。
Ａｌ電極は半導体装置の電極として広く用いられている。Ａｌ電極は素子領域におけるゲート電極、エミッタ電極として用いられるほか、素子領域の周囲に形成されるガードリング領域にもガードリング上に形成される。ここで、ガードリングとはＮ型基板中に電解緩和のために形成されるＰ型領域である。そしてＡｌ電極上には半絶縁性膜が形成されることがある。この半絶縁性膜は電極の電位を安定させるために形成されるものである。
複数のガードリング上のそれぞれに対し個別に形成されたＡｌ電極は、一体形成された半絶縁性膜によって覆われる。より詳細には半絶縁性膜はガードリングと別のガードリングとの間、およびガードリング上に形成され以下の効果を奏する。すなわち、半絶縁性膜が配置されることでガードリング間が完全に絶縁されず、ガードリング間が高抵抗化されることとなる。よって複数のガードリング間で電位を均一化することができ耐圧が向上する。さらに、ガードリングに飛び込んだホットエレクトロンが半絶縁性膜へ排出されるためガードリングの電位安定化なども可能となる。
このように半絶縁性膜を用いて得られる高耐圧化、電位安定化などの効果によりエッジターミネーション寸法のシュリンクもできる。これは半絶縁性膜により十分な高耐圧化ができ、エッジターミネーションと呼ばれる耐圧保持領域を狭くすることができるためである。また、素子領域の電極であるゲート電極、エミッタ電極に接するように半絶縁性膜を形成すると両電極の電位を安定化させる効果がある。
このような半導体装置の高耐圧化の技術は例えば特許文献１〜３に開示がある。特許文献１ではフィールドプレート上に低抵抗膜を形成し耐圧向上を図る。特許文献２ではフィールドリミッティングリング（ガードリング）上に半絶縁性パシベーション膜を形成してガードリングで均等な電界の分担を行うことで耐圧向上を図る。特許文献３においても、ガードリング及びチャネルストッパー上のＡｌ電極が半絶縁性膜に接する構成が開示されている。
特開平０４−２１２４６８号公報 特開２０００−１８３３６６号公報 特開平０６−２７５８５２号公報
前述の通り、素子領域およびガードリング領域におけるＡｌ電極上に半絶縁性膜を形成することはそれぞれ電位安定、耐圧向上などに効果的である。しかしながら半絶縁性膜形成時に生じる熱や半絶縁性膜を形成する工程の後の半導体基板の加熱により、Ａｌ電極と、半絶縁性膜に含まれるＳｉとが化学反応する場合がある。この反応によりＡｌ電極−半絶縁性膜間のコンタクト抵抗が上昇してしまう問題や、外観異常、Ａｌ配線間が低抵抗化することによるショート、デバイスの信頼性への悪影響を及ぼす問題があった。なお、この問題はガードリング領域だけでなく素子領域においてもＡｌ電極と半絶縁性膜が接する限りにおいて生じえる問題である。
本発明は、上述のような課題を解決するためになされたもので、半導体装置の高耐圧化、耐圧安定化のための半絶縁性膜の形成を弊害なく行うことができる半導体装置の製造方法を提供することを目的とする。
本願の発明にかかる半導体装置の製造方法は半導体基板表面にＰ型領域を形成する工程と、該Ｐ型領域上にＡｌ電極を形成する工程と、該Ａｌ電極と接し、Ａｌと比較してＳｉと反応しづらい物質からなる層間膜を形成する工程と、該層間膜上にＳｉを含有する半絶縁性膜を形成する工程とを備えることを特徴とする。
本発明により弊害なく半絶縁性膜を形成することができる。
実施の形態１
本実施形態は弊害なく半絶縁性膜の形成ができる半導体装置の製造方法に関する。また、同一の符号が付された部分は同一概念でまとめられる部分、あるいは同一の材料からなるものであるから重複して説明しない場合がある。他の実施形態においても同様である。
まず断面図である図１を参照して本実施形態の半導体装置の製造方法によって製造された半導体装置について説明する。本実施形態の半導体装置１０は素子領域の周囲に形成された耐圧保持領域を備える。本実施形態の半導体装置１０は伝導度変調領域であるＮ−層１１の表面にガードリングであるＰ型領域１２を備える。Ｐ型領域１２は複数形成される。そしてＰ型領域１２の上にはＡｌ電極１４を備える。ここで、本発明においてＡｌ電極の語はpure-Alからなる電極に限定されない場合がある。
前述したＡｌ電極１４上に、Ａｌ電極１４と接して層間膜１６が形成される。本実施形態において層間膜１６は、Ａｌと比較した場合にＳｉと反応しづらい導電性の金属膜であるＴｉＮからなる。Ａｌ電極１４とその上に形成された層間膜１６は複数あるＰ型領域１２それぞれに対して形成されたものである。
さらに、層間膜１６上に層間膜１６と接して半絶縁性膜１８を備える。本実施形態において半絶縁性膜１８は半絶縁性窒化膜である。また、半絶縁性膜１８は複数形成されたＡｌ電極１４と別のＡｌ電極との間にもＡｌ電極と接して形成される。すなわち半絶縁性膜１８は、図１に示されるように複数のＡｌ電極１４の間および層間膜１６上に一体的に形成される。また、半絶縁性膜１８が直接Ｎ−層１１と接しないように、半絶縁性膜１８とＮ−層１１の間には層間絶縁膜２０が形成される。
さらに、前述したＮ−層１１の裏面にはＮバッファ層３０、Ｐコレクタ層３２、コレクタ電極３４が形成されている。このような裏面構造は半導体装置１０が縦型ＩＧＢＴなどの周辺構造であるために備わるものである。つまりＮ−層１１、Ｎバッファ層３０、Ｐコレクタ層３２、コレクタ電極３４は素子領域から半導体装置１０まで連続して形成されるものである。本実施形態の半導体装置の製造方法による半導体装置は上述の構成を備える。
次に図２から図８を参照して上述した半導体装置１０の製造方法について説明する。図２は本実施形態の半導体装置の製造方法を説明するフローチャートである。このフローチャートは、Ｂイオンなどがイオン注入法により注入されて半導体基板表面にＰ型領域１２が形成された半導体基板に対する処理工程を説明するものである。
まずステップ１００に示されるとおり、まずＡｌ電極が形成される。図３はステップ１００を説明する図である。ステップ１００ではＰ型領域１２が形成された半導体基板表面にＡｌ電極１４が形成される。前述の通りＡｌ電極１４はガードリングであるＰ型領域１２上および層間絶縁膜２０の上にも形成される。
次いでステップ１０２へ処理が進められる。ステップ１０２では層間膜１６が形成される。図４はステップ１０２を説明する図である。層間膜１６はＡｌ電極に接して形成される。
次いでステップ１０４へ処理が進められる。ステップ１０４では層間膜１６の一部をエッチングするためのレジストパターンが形成される。図５はステップ１０４を説明する図である。レジスト５０は周知の技術であるフォトリソグラフィー法などによりパターニングされるものである。図５から把握されるようにレジストパターンはレジスト５０がＰ型領域１２直上に配置されるように形成されるものである。
次いでステップ１０６へ処理が進められる。ステップ１０６では前述のレジスト５０をマスクとして層間膜１６の一部をエッチングしその後レジスト剥離を行う。図６はステップ１０６を説明する図である。前述の通りステップ１０６ではレジスト５０がなく表面に露出する層間膜１６を、ウェット処理によりエッチングする。そしてエッチング終了後は速やかにレジスト５０を除去する。
次いでステップ１０８へ処理が進められる。ステップ１０８ではステップ１０６処理後に残存する層間膜１６をマスクとしてＡｌ電極１４の一部がエッチングされる。図７はステップ１０８を説明する図である。ステップ１０８では層間膜１６に覆われておらず表面に露出するＡｌ電極１４をエッチングする。このエッチングは深さ方向には層間絶縁膜２０が露出するまで行われる。
次いでステップ１１０へ処理が進められる。ステップ１１０では半絶縁性膜１８が形成される。図８はステップ１１０を説明する図である。半絶縁性膜１８はステップ１０６、ステップ１０８で行われたエッチングにより形成された開口部を埋めるように形成される。さらに半絶縁性膜１８は層間膜１６上にも層間膜１６と接して形成される。よって半絶縁性膜１８は、複数形成されたＰ型領域１２上のＡｌ電極１４と他のＡｌ電極１４の間隙を埋める。そして前述の通り本実施形態では半絶縁性膜１８は半絶縁性窒化膜であってＳｉを含有するものである。このような半絶縁性膜１８の形成は基板温度が４００℃程度の環境下で行われる。
次いでステップ１１２へ処理が進められる。ステップ１１２では熱処理が行われる。
本実施形態における熱処理とは前述したＮ−層１１の裏面に形成されたコレクタ電極３４とＰコレクタ層３２とのオーミック性を向上させるための熱処理である。この熱処理は基板温度が概ね４００℃以上となるように行われる。本実施形態の半導体装置の製造方法は上述の各工程を備える。
前述の通り、周知の半導体素子の製造方法によれば、半絶縁性膜形成時に生じる熱や半絶縁性膜を形成する工程の後の半導体基板の加熱により、Ａｌ電極と、半絶縁性膜に含まれるＳｉとが化学反応する問題がある。ところが本発明によれば、半絶縁性膜１８とＡｌ電極１４との間には、Ａｌと比較した場合にＳｉと反応しづらい導電性の金属膜であるＴｉＮが層間膜１６として形成されている。このような層間膜１６を形成しておくと図２のステップ１１０やステップ１１２で与えられる熱によってＡｌ電極とＳｉとが反応することを抑制できる。よってコンタクト抵抗が上昇してしまう問題や、外観異常、Ａｌ配線間が低抵抗化することによるショート、デバイスの信頼性への悪影響を及ぼす問題を回避しつつ、半絶縁膜形成の本来の目的である耐圧向上などができる。
さらに本実施形態の半導体装置の製造方法によれば、層間膜１６が事実上電極として作用するためＰ型領域１２に形成された電極の電気的な接触面積が増える。これにより半絶縁性膜１８とＡｌ電極１４間の抵抗を下げて耐圧の安定性マージンを確保することができる。
さらに、図２のステップ１０６において説明した通り、層間膜１６の一部をウェット処理によりエッチングした後速やかにレジスト剥離が行われる。すなわち、レジストをマスクとして層間膜１６の一部およびＡｌ電極１４の一部をエッチングする場合と比較してレジストを早期に除去できることになる。これによりウェット処理で用いた薬液が染み込んだレジストがアルミ電極へ染み出し、アルミ電極の残存させるべき部分までエッチングされることを回避できる。
本実施形態で説明した半導体装置１０はＡｌ電極１４の側壁においては半絶縁性膜１８と直接接触しているため、この直接接触している場所においてはＡｌ電極１４とＳｉとの反応が起こりえる。そこで、図９に示すようにＡｌ電極１４を層間膜１６が覆う構成とするとＡｌ電極１４と半絶縁性膜１８とが直接接触しないため前述の反応を抑制する効果が高まる。
なお、図９のようにＡｌ電極１４と半絶縁性膜１８との接触を完全に排除する構成としなくても、Ａｌ電極１４と半絶縁性膜１８との界面の一部に層間膜１６が配置されていれば本発明の効果は得られる。よって本発明の範囲を逸脱しない限りにおいて層間膜１６をどの程度どこに形成するかは単なる設計変更事項である。
本発明で層間膜１６は導電性の金属膜であるＴｉＮとしたが本発明はこれに限定されない。すなわち、層間膜はＡｌと比較した場合にＳｉと反応しづらい物質からなる限り特に限定されない。よって層間膜は他の金属膜あるいは絶縁膜であってもよい。層間膜として絶縁膜を形成した例を図１０および図１１に示す。図１０の構成は前述の層間膜１６が層間膜６０に置き換わったものであり、その他は製造工程を含めて前述してきたものと同一である。層間膜６０は例えばＴＥＯＳ（テトラエトキシシラン）やＳｉＮなどの絶縁膜である。また、層間膜６０はＡｌ電極１４の形成後に窒素を注入して形成された絶縁膜であるＡｌＮなどであってもよい。
このように層間膜６０を形成すると本発明の効果を得られる。層間膜６０を用いる場合、図１１に記載されるように層間膜６０がＡｌ電極１４の大部分を覆うことによりＡｌ電極と半絶縁性膜に含まれるＳｉとの反応を抑制できる。ただし半絶縁性膜を形成することによる高耐圧化などの効果を得るためにはＡｌ電極１４と半絶縁性膜１８とが直接接するコンタクト部６２が必要である。
本実施形態では本発明の適用の対象を耐圧保持構造であるガードリングが形成された領域としたが本発明はこれに限定されない。本発明は例えばゲート電極やエミッタ電極が形成される素子領域においても応用できるものであり、その一例について図１２を参照して説明する。図１２は主にＩＧＢＴの素子領域を表す図であって、右端においてはガードリングが示されている。図１２ではＡｌ電極が３箇所形成されているが、これは左からエミッタ電極、ゲート電極、ガードリング上の電極を示す。エミッタ電極が直接接するＰ型領域１２はＰベースである。一方Ｐベースと隣接するＰ型領域はガードリングである。またゲート電極とＰベースは接触せず、図１２においても層間絶縁膜２０によって分離されている。ゲート電極は周知のトレンチゲートなどに接続される。
このようなＡｌ電極１４上に層間膜６４が形成される。層間膜６４およびＡｌ電極１４を覆うように半絶縁性膜１８が形成され本発明の効果を得る。このように本発明はＡｌ電極の電位を安定させるなどの目的でＡｌ電極上に半絶縁性膜を形成する構成を備える場合に広く応用可能であって耐圧向上などができる。
本実施形態においては半絶縁性膜としてＳｉを含む半絶縁性窒化膜を例示したが、例えばＳＩＰＯＳ（Ｓｅｍｉ−Ｉｎｓｕｌａｔｉｏｎｇ Ｐｏｌｙ−Ｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ）などのＳｉを含有した半絶縁性膜であれば特に限定されない。
本実施形態ではＡｌ電極とＳｉを含有する半絶縁性膜との反応が起こる温度として４００℃を例示したが本発明はこれに限定されない。すなわちＡｌとＳｉの反応はＡｌ電極中のＳｉ濃度が低いほど顕著に現れると考えられ、反応が起こる温度はＡｌ電極と半絶縁性膜の組成などに依存するものである。また信頼性の観点から許容できる反応の程度は製品間で異なるものと考えられる。よって本発明にかかる半導体装置の製造方法が効果を有するのは４００℃の加熱が行われる場合に限定されない。
さらに、図２におけるステップ１１２の熱処理は必須ではない。半絶縁性膜を形成するステップ１１０において前述の反応を起こす程度の温度に達する場合は、後続の工程で熱処理がなくても本発明の効果が得られるからである。
実施の形態２
本実施形態は実施形態１で説明した効果を得ると共にワイヤボンディング性を向上させることができる半導体装置の製造方法に関する。
図１３と図１４は本実施形態の半導体装置の製造方法によって製造された半導体装置を示すものである。図１４は主に素子領域を示す断面図である。一方、図１３は素子領域の周囲に形成される、ガードリングであるＰ型領域１２を備える領域の断面図である。図１３、１４に示される構成は同一基板上に形成されるものであるが説明の便宜上分割して記載している。
まず図１３を参照して本実施形態の耐圧保持領域について説明する。図１３の構成は実施形態１で説明した図２のフローチャートと同様の工程で形成されるが、層間膜としては、Ｓｉを１％以上含むＡｌＳｉが形成される点のみ異なる。このＡｌＳｉは層間膜７０として表されている。ここで、Ａｌ中へのＳｉの溶解度は５００℃で０．８％であることが知られている。ゆえに本実施形態のようにＳｉを１％以上含むＡｌＳｉはＡｌ中のＳｉが過飽和となっているため、Ｓｉを含む半絶縁性膜１８とＡｌ電極１４との反応を抑制できる。
さらに本実施形態では図１４に示されるように素子領域においてもＡｌ電極１４上に層間膜７０が形成されている。なお図１４におけるＡｌ電極１４はＩＧＢＴのエミッタ電極として機能するものである。この層間膜７０は図１３における層間膜７０を形成する工程と同一の工程で形成されるため工程増加はない。なお、図１４において７６はエミッタであり、７８はトレンチゲートである。
さらに素子領域に形成された層間膜７０の上にはワイヤボンディングによって形成されたワイヤ７２を備える。このワイヤ７２は、層間膜７０を形成する工程の後に周知の超音波振動を伴うワイヤボンディング工程を実施することで形成されるものである。ここで、本実施形態ではワイヤボンディング工程前に層間膜７０が表面に露出している必要があるため、素子領域のワイヤボンディングが行われる場所には半絶縁性膜は形成されない。
Ｓｉを１％以上含むＡｌＳｉである層間膜７０はpure-Ａｌと比較して硬度が高い。従って本実施形態で行うワイヤボンディングは、エミッタ電極であるＡｌ電極１４に対してワイヤボンディングを行う場合と比較して超音波によるＭＯＳ部へのダメージを抑制できる。これによりゲート不良発生を抑えたりワイヤボンド耐量マージンを向上したりすることができる。
本実施形態の半導体装置の製造方法によれば、層間膜としてＳｉを１％以上含むＡｌＳｉを用いてＡｌ電極−半絶縁性膜間の反応を効果的に抑制しつつ、工程増加なく弊害を低減したワイヤボンディングを行うことができる。
本実施形態の半導体装置の製造方法としては本発明の範囲を逸脱しない限りにおいて様々な変形が考えられる。例えば層間膜７０の形成方法として、Ａｌ電極となるＡｌ堆積後のＡｌ電極表面にＳｉを注入する方法を用いても良い。またワイヤボンディングは素子領域以外で行われても良い。
実施の形態３
本実施形態は層間膜としてＡｌ２Ｏ３あるいはＡｌＯ３などのアルミ酸化膜を形成する半導体装置の製造方法に関する。
図１５は本実施形態の半導体装置の製造方法によって製造された半導体装置の断面図である。図１５の構成は層間膜を除き図１と同様の構成である。すなわち図１５に示される層間膜９０はＡｌ２Ｏ３あるいはＡｌＯ３などのアルミ酸化膜である点が図１と異なる。
図１６は本実施形態の半導体装置の製造方法を説明するフローチャートである。本実施形態ではＡｌ電極の一部をエッチング（ステップ２００）した後に層間膜を形成（ステップ２０２）する。すなわち、ステップ１００でＡｌ電極１４を形成した後に、Ｐ型領域１２の直上ではないＡｌ電極１４をエッチングする。このエッチングは周知のレジストを用いた方法等で行われる。
次いでステップ２０２へと処理が進められる。ステップ２０２ではＯ２プラズマ処理によりアルミ電極１４の表面を酸化させる。図１７はステップ２０２を説明する図である。Ｏ２プラズマをＡｌ電極１４表面に照射することにより、Ａｌ電極１４表面にＡｌ２Ｏ３あるいはＡｌＯ３などのアルミ酸化膜からなる層間膜９０が形成される。次いで半絶縁性膜が形成され（ステップ１１０）、熱処理が行われる（ステップ１１２）。
本実施形態では層間膜としてＡｌ２Ｏ３あるいはＡｌＯ３などのアルミ酸化膜を形成することが特徴である。特にＡｌ２Ｏ３（アルミナ）は化学的に安定した物質であり、耐反応性が高くＡｌ電極１４と半絶縁性膜１８中のＳｉとの反応抑制効果が高い。よって耐圧向上などの実施形態１に記載の効果が得られる。さらに本実施形態の層間膜９０はＡｌ電極の最表面に形成される薄膜であるから、層間膜９０に起因する応力による基板（Ｓｉ基板）への影響が小さい。よって層間膜を形成することによる素子領域を含む半導体装置へ与える特性変動の影響を低減することができる。
ところで、図１６におけるステップ２０２では、Ｏ２プラズマに代えてＯ２雰囲気中でのＡｌスパッタを行ってもよい。このＡｌスパッタはステップ２００で用いたアルミスパッタ装置と同一の装置内で行うことができる。すなわちＡｌスパッタ装置内にＯ２を導入してＯ２（あるいはＯ２と希ガスの混合ガス）雰囲気中でアルミスパッタを行ってＡｌ２Ｏ３あるいはＡｌＯ３などのアルミ酸化膜からなる層間膜９０を形成しても本実施形態の効果を得られる。この場合アルミスパッタ装置内の条件切り替え処理によって層間膜９０を形成できるから処理が簡素化でき工程の増加を回避できる。
実施形態１の半導体装置の製造方法によって製造された半導体装置について説明する断面図である。 実施形態１の半導体装置の製造方法を説明するフローチャートである。 Ａｌ電極を形成する工程を説明する断面図である。 層間膜を形成する工程を説明する断面図である。 レジストパターンを形成する工程を説明する断面図である。 層間膜の一部をエッチングしその後レジスト剥離を行う工程を説明する断面図である。 層間膜をマスクとしてＡｌ電極のエッチングを行う工程を説明する断面図である。 半絶縁性膜を形成する工程を説明する断面図である。 層間膜でＡｌ電極を覆う構成を説明する断面図である。 層間膜として絶縁膜を用いる例を説明する断面図である。 層間膜として絶縁膜を用いる例を説明する断面図である。 本発明を素子領域に応用した例を説明する断面図である。 実施形態２の、層間膜としてＳｉを１％以上含むＡｌＳｉを形成することを説明する断面図である 層間膜上に行うワイヤボンディングについて説明する断面図である。 実施形態３の半導体装置の製造方法によって製造された半導体装置について説明する図である。 実施形態３の半導体装置の製造方法を説明するフローチャートである。 Ｏ２プラズマ処理又はＯ２導入後アルミスパッタについて説明する図である。
符号の説明
１２ Ｐ型領域、 １４ Ａｌ電極、 １６ 層間膜、 １８ 半絶縁性膜

Claims (9)

  1. 半導体基板表面にＰ型領域を形成する工程と、
    前記Ｐ型領域上にＡｌ電極を形成する工程と、
    前記Ａｌ電極と接し、Ａｌと比較してＳｉと反応しづらい物質からなる層間膜を形成する工程と、
    前記層間膜上にＳｉを含有する半絶縁性膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。
  2. 前記Ｐ型領域は、素子領域の周囲に形成されたガードリングであることを特徴とする半導体装置の製造方法。
  3. 前記層間膜は金属膜であり、
    前記層間膜は前記Ａｌ電極を覆うように形成され、
    前記Ａｌ電極と前記半絶縁性膜とは直接接触せず前記層間膜を介して接触することを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記層間膜は絶縁膜であり、
    前記Ａｌ電極は一部で前記層間膜と接触し他の部分では前記半絶縁性膜と接触することを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 前記層間膜を形成する工程の後であって半絶縁性膜を形成する工程の前に、
    前記層間膜にレジストを塗布する工程と、
    写真製版で所定のレジストパターンを形成する工程と、
    前記レジストパターンの開口部の前記層間膜をエッチングする工程と、
    前記エッチングした後にレジストを剥離する工程と、
    前記レジストを剥離した後に前記層間膜をマスクとして前記Ａｌ電極のエッチングを行う工程とを更に備えることを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 前記Ｐ型領域は素子領域におけるＰベース層であり、
    前記Ａｌ電極は、前記Ｐベース層上に層間絶縁膜を介して形成されるゲート電極および前記Ｐベース層上に形成されるエミッタ電極であることを特徴とする請求項１に記載の半導体装置の製造方法。
  7. 前記層間膜はＳｉを１％以上含むＡｌＳｉであり、
    前記層間膜上の前記半絶縁性膜の一部を除去し、
    前記半絶縁性膜が除去された前記層間膜表面に対してワイヤボンディングを行う工程を更に備えることを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記層間膜を形成する工程では前記Ａｌ電極表面にＯ２プラズマ処理を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
  9. 前記層間膜を形成する工程ではＯ２ガスが導入されたＡｌスパッタ装置を用いて前記Ａｌ電極表面にＡｌ２Ｏ３を形成することを特徴とする請求項１に記載の半導体装置の製造方法。




JP2008228084A 2008-09-05 2008-09-05 半導体装置の製造方法 Active JP5195186B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2008228084A JP5195186B2 (ja) 2008-09-05 2008-09-05 半導体装置の製造方法
US12/395,875 US8377832B2 (en) 2008-09-05 2009-03-02 Method for manufacturing semiconductor device
KR1020090043855A KR101084589B1 (ko) 2008-09-05 2009-05-20 반도체장치의 제조방법
CN2009101418131A CN101667537B (zh) 2008-09-05 2009-05-26 半导体装置的制造方法
DE102009023417.9A DE102009023417B4 (de) 2008-09-05 2009-05-29 Verfahren zum Herstellen einer Halbleitervorrichtung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008228084A JP5195186B2 (ja) 2008-09-05 2008-09-05 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2010062421A true JP2010062421A (ja) 2010-03-18
JP5195186B2 JP5195186B2 (ja) 2013-05-08

Family

ID=41799658

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008228084A Active JP5195186B2 (ja) 2008-09-05 2008-09-05 半導体装置の製造方法

Country Status (5)

Country Link
US (1) US8377832B2 (ja)
JP (1) JP5195186B2 (ja)
KR (1) KR101084589B1 (ja)
CN (1) CN101667537B (ja)
DE (1) DE102009023417B4 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017017145A (ja) * 2015-06-30 2017-01-19 株式会社東芝 半導体装置
WO2018105310A1 (ja) * 2016-12-08 2018-06-14 株式会社デンソー 半導体装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9620592B2 (en) 2015-02-12 2017-04-11 International Business Machines Corporation Doped zinc oxide and n-doping to reduce junction leakage
US9653570B2 (en) 2015-02-12 2017-05-16 International Business Machines Corporation Junction interlayer dielectric for reducing leakage current in semiconductor devices
JP6455335B2 (ja) * 2015-06-23 2019-01-23 三菱電機株式会社 半導体装置
JP2019145616A (ja) 2018-02-19 2019-08-29 株式会社東芝 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6211272A (ja) * 1985-07-09 1987-01-20 Toshiba Corp 高耐圧プレ−ナ型半導体装置
JPH04212468A (ja) * 1990-11-08 1992-08-04 Fuji Electric Co Ltd 高耐圧半導体装置
JPH06232409A (ja) * 1993-02-08 1994-08-19 Fuji Electric Co Ltd 半導体装置およびその製造方法
JPH06283727A (ja) * 1993-03-26 1994-10-07 Fuji Electric Co Ltd 電力用半導体素子
JP2001057426A (ja) * 1999-06-10 2001-02-27 Fuji Electric Co Ltd 高耐圧半導体装置およびその製造方法

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4915646B1 (ja) * 1969-04-02 1974-04-16
JPS532552B2 (ja) * 1974-03-30 1978-01-28
US4176372A (en) * 1974-03-30 1979-11-27 Sony Corporation Semiconductor device having oxygen doped polycrystalline passivation layer
JPS6041458B2 (ja) * 1975-04-21 1985-09-17 ソニー株式会社 半導体装置の製造方法
JPS51123562A (en) * 1975-04-21 1976-10-28 Sony Corp Production method of semiconductor device
JPS51128269A (en) * 1975-04-30 1976-11-09 Sony Corp Semiconductor unit
JPS5353964A (en) * 1976-10-27 1978-05-16 Toshiba Corp Electrode forming method of semiconductor device
US4194934A (en) * 1977-05-23 1980-03-25 Varo Semiconductor, Inc. Method of passivating a semiconductor device utilizing dual polycrystalline layers
JPS54149469A (en) * 1978-05-16 1979-11-22 Toshiba Corp Semiconductor device
JPS5539631A (en) * 1978-09-13 1980-03-19 Sony Corp Semiconductor device
JPS5574168A (en) * 1978-11-28 1980-06-04 Oki Electric Ind Co Ltd Pnpn switch
FR2459551A1 (fr) * 1979-06-19 1981-01-09 Thomson Csf Procede et structure de passivation a autoalignement sur l'emplacement d'un masque
JPS5693375A (en) * 1979-12-26 1981-07-28 Shunpei Yamazaki Photoelectric conversion device
GB2071411B (en) * 1980-03-07 1983-12-21 Philips Electronic Associated Passivating p-n junction devices
US4947232A (en) * 1980-03-22 1990-08-07 Sharp Kabushiki Kaisha High voltage MOS transistor
US4803528A (en) * 1980-07-28 1989-02-07 General Electric Company Insulating film having electrically conducting portions
JPS57188843A (en) * 1981-05-16 1982-11-19 Rohm Co Ltd Semiconductor device and manufacture thereof
US4420765A (en) * 1981-05-29 1983-12-13 Rca Corporation Multi-layer passivant system
JPS6042859A (ja) * 1983-08-19 1985-03-07 Toshiba Corp 高耐圧半導体装置の製造方法
JPS6068621A (ja) * 1983-09-26 1985-04-19 Toshiba Corp 半導体装置の製造方法
US4580156A (en) * 1983-12-30 1986-04-01 At&T Bell Laboratories Structured resistive field shields for low-leakage high voltage devices
JPS6136934A (ja) * 1984-07-30 1986-02-21 Matsushita Electronics Corp 半導体装置の製造方法
JPS6151929A (ja) * 1984-08-22 1986-03-14 Toshiba Corp プレ−ナ型半導体装置
JPS61114574A (ja) * 1984-11-09 1986-06-02 Hitachi Ltd 半導体装置
GB2167229B (en) * 1984-11-21 1988-07-20 Philips Electronic Associated Semiconductor devices
US4778776A (en) * 1985-06-27 1988-10-18 General Electric Company Passivation with a low oxygen interface
JPS6276673A (ja) * 1985-09-30 1987-04-08 Toshiba Corp 高耐圧半導体装置
DE3542166A1 (de) * 1985-11-29 1987-06-04 Telefunken Electronic Gmbh Halbleiterbauelement
GB2193596A (en) * 1986-08-08 1988-02-10 Philips Electronic Associated A semiconductor diode
JP2585331B2 (ja) * 1986-12-26 1997-02-26 株式会社東芝 高耐圧プレーナ素子
US5107323A (en) * 1988-12-22 1992-04-21 At&T Bell Laboratories Protective layer for high voltage devices
JPH05167191A (ja) * 1991-12-18 1993-07-02 Furukawa Electric Co Ltd:The 埋め込み型半導体レーザ素子
JP2812093B2 (ja) * 1992-09-17 1998-10-15 株式会社日立製作所 プレーナ接合を有する半導体装置
JP2850694B2 (ja) * 1993-03-10 1999-01-27 株式会社日立製作所 高耐圧プレーナ型半導体装置
JPH06275852A (ja) 1993-03-18 1994-09-30 Hitachi Ltd 高耐圧半導体装置
JPH0776080A (ja) * 1993-09-08 1995-03-20 Canon Inc 記録ヘッド用基体、記録ヘッド、記録ヘッドカートリッジおよび記録装置と、記録ヘッド用基体の製造方法
JPH0799307A (ja) * 1993-09-29 1995-04-11 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP3275536B2 (ja) * 1994-05-31 2002-04-15 三菱電機株式会社 半導体装置及びその製造方法
US5637908A (en) * 1994-09-28 1997-06-10 Harris Corporation Structure and technique for tailoring effective resistivity of a SIPOS layer by patterning and control of dopant introduction
US5677562A (en) * 1996-05-14 1997-10-14 General Instrument Corporation Of Delaware Planar P-N junction semiconductor structure with multilayer passivation
KR19990024988A (ko) * 1997-09-09 1999-04-06 윤종용 반절연 폴리실리콘막을 이용한 전력 반도체장치의 제조방법
JPH11214670A (ja) * 1998-01-28 1999-08-06 Fuji Electric Co Ltd 高耐圧半導体装置
KR100297703B1 (ko) * 1998-02-24 2001-08-07 김덕중 반절연폴리실리콘(sipos)을이용한전력반도체장치및그제조방법
CN1223004C (zh) * 1998-07-23 2005-10-12 三菱电机株式会社 半导体装置及其制造方法
JP2000164622A (ja) 1998-11-27 2000-06-16 Sanyo Electric Co Ltd チップサイズパッケージおよびその製造方法
JP2000183366A (ja) 1998-12-16 2000-06-30 Meidensha Corp 半導体素子
JP3545633B2 (ja) * 1999-03-11 2004-07-21 株式会社東芝 高耐圧型半導体装置及びその製造方法
KR100343151B1 (ko) * 1999-10-28 2002-07-05 김덕중 Ｓｉｐｏｓ를 이용한 고전압 반도체소자 및 그 제조방법
JP2003069045A (ja) * 2001-08-22 2003-03-07 Mitsubishi Electric Corp 半導体装置
JP2003347547A (ja) * 2002-05-27 2003-12-05 Mitsubishi Electric Corp 電力用半導体装置及びその製造方法
JP3846796B2 (ja) * 2002-11-28 2006-11-15 三菱電機株式会社 半導体装置
DE10358985B3 (de) * 2003-12-16 2005-05-19 Infineon Technologies Ag Halbleiterbauelement mit einem pn-Übergang und einer auf einer Oberfläche aufgebrachten Passivierungsschicht
US7423298B2 (en) * 2004-03-17 2008-09-09 Sharp Kabushiki Kaisha Bidirectional photothyristor chip, optical lighting coupler, and solid state relay
US8008734B2 (en) * 2007-01-11 2011-08-30 Fuji Electric Co., Ltd. Power semiconductor device
CN100521236C (zh) * 2007-03-26 2009-07-29 电子科技大学 源漏双凹结构的金属半导体场效应晶体管

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6211272A (ja) * 1985-07-09 1987-01-20 Toshiba Corp 高耐圧プレ−ナ型半導体装置
JPH04212468A (ja) * 1990-11-08 1992-08-04 Fuji Electric Co Ltd 高耐圧半導体装置
JPH06232409A (ja) * 1993-02-08 1994-08-19 Fuji Electric Co Ltd 半導体装置およびその製造方法
JPH06283727A (ja) * 1993-03-26 1994-10-07 Fuji Electric Co Ltd 電力用半導体素子
JP2001057426A (ja) * 1999-06-10 2001-02-27 Fuji Electric Co Ltd 高耐圧半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017017145A (ja) * 2015-06-30 2017-01-19 株式会社東芝 半導体装置
WO2018105310A1 (ja) * 2016-12-08 2018-06-14 株式会社デンソー 半導体装置

Also Published As

Publication number Publication date
US20100062599A1 (en) 2010-03-11
JP5195186B2 (ja) 2013-05-08
CN101667537B (zh) 2012-10-31
DE102009023417A1 (de) 2010-06-24
DE102009023417B4 (de) 2014-07-10
CN101667537A (zh) 2010-03-10
US8377832B2 (en) 2013-02-19
KR20100029005A (ko) 2010-03-15
KR101084589B1 (ko) 2011-11-17

Similar Documents

Publication Publication Date Title
JP7336493B2 (ja) Ｈｆｅｔ装置のための保護絶縁体
WO2016080269A1 (ja) 半導体装置および半導体装置の製造方法
JP6378220B2 (ja) 半導体装置
JP5195186B2 (ja) 半導体装置の製造方法
JP2018082114A (ja) 半導体装置の製造方法
JP2011044688A (ja) 半導体装置および半導体装置の製造方法
JP5687128B2 (ja) 半導体装置およびその製造方法
US11094790B2 (en) Silicon carbide semiconductor device
JP2017038015A (ja) 半導体装置
CN107819032A (zh) 半导体器件及其制造方法
JP2009194197A (ja) 半導体装置及びその製造方法
JP2019046834A (ja) 半導体装置の製造方法
JP5556863B2 (ja) ワイドバンドギャップ半導体縦型ｍｏｓｆｅｔ
JP7246237B2 (ja) 半導体装置の製造方法
JP7125339B2 (ja) 半導体装置およびその製造方法
JP2008085086A (ja) 半導体装置
JP5957171B2 (ja) 半導体装置及びその製造方法
JP2010161240A (ja) 半導体装置
JPWO2019198168A1 (ja) 半導体装置の製造方法および半導体装置
JP2009194164A (ja) 絶縁ゲート型電界効果トランジスタおよびその製造方法
JP5704003B2 (ja) 半導体装置の製造方法
JP2010129820A (ja) 半導体装置
JP7157719B2 (ja) 半導体装置の製造方法
US20170025502A1 (en) Semiconductor device and method of manufacturing semiconductor device
JP2004193281A (ja) 半導体装置とその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20101020

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120829

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120904

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121010

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130108

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130121

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160215

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5195186

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250