JP7246237B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造方法に関し、例えばフィールドプレートを備えた半導体装置に好適に利用できるものである。

高耐圧製品の半導体チップにおいて、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のような複数の半導体素子が形成されている素子形成領域を囲むように、半導体チップの外周領域であるターミネーション領域にガードリングが形成されている場合がある。そして、ターミネーション領域における耐圧向上を目的として、複数の半導体素子とガードリングとの間に、多重のフィールドプレートが形成されている場合がある。このようなフィールドプレートが設けられていることで、半導体素子からガードリングへ向かう方向に空乏層を延ばせるので、複数の半導体素子に印加される高電圧に伴う高電界を緩和することができる。

特許文献１には、ターミネーション領域に設けられた複数のフィールドリミッティングリングのうちの一つにフィールドプレートを電気的に接続させる技術が開示されている。ここで、フィールドプレートとなる配線は、窒化タングステンからなるバリアメタル膜と、アルミニウムからなる導電性膜とからなる。

また、特許文献２には、ターミネーション領域に複数のフィールドリミッティングリングおよび複数のフィールドプレートを設ける技術が開示されている。

特開２００５－１９７３４号公報 特開２０１８－２０６８４２号公報

ターミネーション領域におけるフィールドプレートには、例えば１０００Ｖ以上のサージ電圧が加えられる場合もある。導電性膜をパターニングすることで複数のフィールドプレートを形成する際に、各フィールドプレート間に導電性膜の残渣が存在していると、フィールドプレートと残渣との間において、サージ電流が発生し易くなる。その結果、各フィールドプレート間における絶縁耐性が劣化し、半導体装置の信頼性が低下するという問題が生じる。

その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

一実施の形態である半導体装置の製造方法は、複数の半導体素子が形成される素子形成領域、および、平面視において前記素子形成領域を囲むターミネーション領域を備え、（ａ）半導体基板上に層間絶縁膜を形成する工程、（ｂ）層間絶縁膜上にバリアメタル膜を形成する工程、（ｃ）バリアメタル膜上に導電性膜を形成する工程、を有する。また、半導体装置の製造方法は、（ｄ）異方性エッチング処理によって導電性膜およびバリアメタル膜を選択的にパターニングすることで、ターミネーション領域における層間絶縁膜上に、複数のフィールドプレートを形成する工程、（ｅ）複数のフィールドプレート間において、導電性膜よりもバリアメタル膜の方がエッチングされ易い条件を備えた等方性エッチング処理を行う工程、を有する。

一実施の形態によれば、半導体装置の信頼性を向上させることができる。

実施の形態１における半導体装置である半導体チップを示す平面図である。 実施の形態１における半導体装置を示す断面図である。 実施の形態１における半導体装置の製造工程を示す断面図である。 図３に続く半導体装置の製造工程を示す断面図である。 図４に続く半導体装置の製造工程を示す断面図である。 図５に続く半導体装置の製造工程を示す断面図である。 図６に続く半導体装置の製造工程を示す断面図である。 図７に続く半導体装置の製造工程を示す断面図である。 図８に続く半導体装置の製造工程を示す断面図である。 図８における半導体装置の製造工程の詳細を示す拡大断面図である。 図１０に続く半導体装置の製造工程を示す拡大断面図である。 図１１に続く半導体装置の製造工程を示す拡大断面図である。 図１２に続く半導体装置の製造工程を示す拡大断面図である。 図１３に続く半導体装置の製造工程を示す拡大断面図である。 図１４に続く半導体装置の製造工程を示す拡大断面図である。 図１５に続く半導体装置の製造工程を示す拡大断面図である。 本願発明者らが測定した実験データである。 変形例２における半導体装置の製造工程を示す拡大断面図である。 本願発明者らが測定した実験データである。 本願発明者らによるシミュレーション結果である。 変形例３における半導体装置の製造工程を示す拡大断面図である。 変形例３における半導体装置の製造工程を示す拡大断面図である。 変形例３における半導体装置の製造工程を示す拡大断面図である。 検討例における半導体装置の製造工程を示す拡大断面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いられる図面では、図面を見易くするために、断面図であってもハッチングが省略される場合もあるし、平面図であってもハッチングが付される場合もある。

また、実施の形態において、例えば「ＡはＢと平面視において重なる」と説明した場合、それは「断面視において、Ａの少なくとも一部が、Ｂの直下または直上に位置している」ことを意味する。ここで、断面視におけるＡおよびＢの関係は、互いに直接接している場合も含むし、互いに離間している場合も含む。

（実施の形態１）
以下、図面を参照しながら実施の形態１における半導体装置について詳細に説明する。図１は、実施の形態１における半導体装置である半導体チップＣＨＰの平面レイアウトを示している。半導体チップＣＨＰは、複数の半導体素子が形成される素子形成領域ＥＦＡと、平面視において素子形成領域ＥＦＡを囲むターミネーション領域ＴＡとを有する。実施の形態１における素子形成領域ＥＦＡには、半導体素子の一例としてＥＧＥ型構造のＩＧＢＴ（Insulated Gate Bipolar Transistor）が形成されている。

図１に示されるように、素子形成領域ＥＦＡの大部分はエミッタ電位電極ＥＥで覆われており、エミッタ電位電極ＥＥの外周には、ゲート電位電極ＧＥが形成されている。エミッタ電位電極ＥＥの中央部付近の破線で囲まれた領域は、エミッタパッドＥＰであり、ゲート電位電極ＧＥの破線で囲まれた領域は、ゲートパッドＧＰである。エミッタ電位電極ＥＥおよびゲート電位電極ＧＥなどの各配線は、後述する絶縁膜ＰＩＱによって覆われているが、エミッタパッドＥＰ上およびゲートパッドＧＰ上において、絶縁膜ＰＩＱは除去されている。エミッタパッドＥＰ上およびゲートパッドＧＰ上に、ワイヤボンディングまたはクリップ（銅板）などの外部接続用端子が接続されることで、半導体チップＣＨＰが、他チップまたは配線基板などと電気的に接続される。

ターミネーション領域ＴＡには、エミッタ電位電極ＥＥおよびゲート電位電極ＧＥを囲むように複数のフィールドプレートＦＰが形成され、複数のフィールドプレートＦＰは、ガードリング電極ＧＲＥによって囲まれている。なお、図１では３つのフィールドプレートＲＰおよび１つのガードリング電極ＧＲＥが例示されているが、これらの個数は必要に応じて変更可能である。また、複数のフィールドプレートＦＰおよびガードリング電極ＧＲＥは、エミッタ電位電極ＥＥおよびゲート電位電極ＧＥと同層の配線からなり、複数のフィールドプレートＦＰおよびガードリング電極ＧＲＥの各々の平面形状は環状である。

実施の形態１の主な特徴は、フィールドプレートＦＰを形成するための製造工程に関連するが、このような特徴を説明する前に、素子形成領域ＥＦＡおよびターミネーション領域ＴＡの詳細な構造と、これらの製造工程の概要とを説明する。

＜半導体装置の構造＞
図２は、図１に示されるＡ－Ａ線およびＢ－Ｂ線に沿った断面図である。すなわち、Ａ－Ａ断面は、素子形成領域ＥＦＡに形成されたＩＧＢＴの主要部を示し、Ｂ－Ｂ断面は、ターミネーション領域ＴＡに形成されたフィールドプレートＦＰなどの構造を示している。

＜＜素子形成領域ＥＦＡの構造＞＞
半導体基板ＳＵＢは例えばシリコン（Ｓｉ）のような半導体からなる。半導体基板ＳＵＢには、低濃度のｎ型の不純物領域であるドリフト領域（不純物領域）ＮＤが形成されている。ドリフト領域ＮＤは、予めｎ型の不純物が導入された半導体基板ＳＵＢを用意し、そのｎ型の半導体基板ＳＵＢをドリフト領域ＮＤとして用いることで形成されてもよい。または、ドリフト領域ＮＤは、ｐ型の半導体基板ＳＵＢを用意し、そのｐ型の半導体基板ＳＵＢ上にエピタキシャル法によって形成されてもよい。なお、実施の形態１では、ｎ型の半導体基板ＳＵＢ自体が、ｎ型のドリフト領域ＮＤを構成している場合を説明する。

半導体基板ＳＵＢの裏面側には、ドリフト領域ＮＤよりも高い不純物濃度を有するｎ型のフィールドストップ領域（不純物領域）ＮＳ、ｐ型のコレクタ領域（不純物領域）ＰＣ、および、金属膜からなるコレクタ電位電極ＣＥが形成されている。コレクタ領域ＰＣには、コレクタ電位電極ＣＥを介して、ＩＧＢＴの動作時にコレクタ電位が印加される。

半導体基板ＳＵＢの表面側には、トレンチＴ１およびトレンチＴ２が形成されている。トレンチＴ１およびトレンチＴ２の内部には、ゲート絶縁膜ＧＦを介して、それぞれゲート電極Ｇ１およびゲート電極Ｇ２が埋め込まれている。図示はしないが、ゲート電極Ｇ１には、ゲート電位電極ＧＥが接続され、ゲート電位が印加される。また、ゲート電極Ｇ２には、エミッタ電位電極ＥＥが接続され、エミッタ電位が印加される。また、ゲート絶縁膜ＧＦは、例えば酸化シリコン膜であり、ゲート電極Ｇ１およびゲート電極Ｇ２は、例えばｎ型の不純物が導入された多結晶シリコン膜である。

ゲート電極Ｇ１とゲート電極Ｇ２との間のドリフト領域ＮＤには、ドリフト領域ＮＤよりも高い不純物濃度を有するｎ型のホールバリア領域（不純物領域）ＮＨＢが形成され、ホールバリア領域ＮＨＢの表面には、ｐ型のベース領域（不純物領域）ＰＢが形成されている。ベース領域ＰＢの一部には、ｎ型のエミッタ領域（不純物領域）ＮＥが形成されている。エミッタ領域ＮＥは、ゲート電極Ｇ１とコンタクトホールＣＨとの間に設けられ、ゲート電極Ｇ２とコンタクトホールＣＨとの間には設けられていない。

エミッタ領域ＮＥ上およびベース領域ＰＢ上には、ゲート絶縁膜ＧＦの一部が形成されており、このゲート絶縁膜ＧＦの一部、ゲート電極Ｇ１およびゲート電極Ｇ２の各々の上面には、例えば酸化シリコン膜またはＰＳＧ（Phospho Silicate Glass）膜のような絶縁膜からなる層間絶縁膜ＩＬが形成されている。そして、コンタクトホールＣＨが、ドリフト領域ＮＤに達するように、層間絶縁膜ＩＬおよびゲート絶縁膜ＧＦを貫通している。なお、コンタクトホールＣＨは、エミッタ領域ＮＥおよびベース領域ＰＢに接するように形成されている。

コンタクトホールＣＨの底部は、ベース領域ＰＢ内に位置し、ホールバリア領域ＮＨＢまでは達していない。コンタクトホールＣＨの底部の周囲には、ベース領域ＰＢよりも高い不純物濃度を有するｐ型のボディ領域（不純物領域）ＰＲが形成されている。ボディ領域ＰＲは、ベース領域ＰＢおよびホールバリア領域ＮＨＢに跨るように形成され、エミッタ領域ＮＥとは接しないように形成されている。なお、ボディ領域ＰＲは、コンタクトホールＣＨ内に埋め込まれるエミッタ電位電極ＥＥとの接触抵抗を低くするため、および、ラッチアップを防止するために設けられている。

層間絶縁膜ＩＬ上には、エミッタ電位電極ＥＥが形成されており、コンタクトホールＣＨ内にはエミッタ電位電極ＥＥが埋め込まれている。従って、エミッタ領域ＮＥ、ベース領域ＰＢおよびボディ領域ＰＲにはエミッタ電位が印加される。

エミッタ電位電極ＥＥ上には、保護膜として、例えばポリイミドなどの樹脂からなる絶縁膜ＰＩＱが形成されている。ここでは図示されていないが、絶縁膜ＰＩＱには、エミッタ電位電極ＥＥの一部およびゲート電位電極ＧＥの一部を露出するように、開口部が設けられている。すなわち、これらの開口部が形成されている領域が、図１において破線で示されるゲートパッドＧＰおよびエミッタパッドＥＰである。

また、ドリフト領域ＮＤには、ベース領域ＰＢよりも低い不純物濃度を有するｐ型のフローティング領域（不純物領域）ＰＦが形成されている。フローティング領域ＰＦは、ゲート電極Ｇ２が埋め込まれているトレンチＴ２よりも深い位置まで形成され、フローティング領域ＰＦの表面にはベース領域ＰＢが形成されている。なお、フローティング領域ＰＦには、ゲート電位電極ＧＥ、エミッタ電位電極ＥＥおよびコレクタ電位電極ＣＥの何れも接続されていない。また、素子形成領域ＥＦＡにおいて、Ａ－Ａ断面のようなＩＧＢＴが折り返すように形成されている。従って、フローティング領域ＰＦは、互いに隣接するゲート電極Ｇ２の間に形成されている。

実施の形態１におけるＥＧＥ型構造のＩＧＢＴでは、ゲート電極Ｇ１とコンタクトホールＣＨとの間の領域が主回路を構成し、ゲート電極Ｇ２とコンタクトホールＣＨとの間の領域が、主に寄生ｐ型ＭＯＳＦＥＴを構成している。

寄生ｐ型ＭＯＳＦＥＴは、ｎ型のドリフト領域ＮＤからｐ型のフローティング領域ＰＦを通り、さらに、ｐ型のフローティング領域ＰＦ、ｎ型のホールバリア領域ＮＨＢおよびｐ型のベース領域ＰＢのうち、トレンチＴ２の底部に近い部分を通る電流経路により、正孔電流が流れることで動作する。すなわち、寄生ｐ型ＭＯＳＦＥＴは、エミッタ電位電極ＥＥに接続されるゲート電極Ｇ２をゲートとし、ｐ型のフローティング領域ＰＦをソースとし、ｐ型のベース領域ＰＢをドレインとし、ｎ型のホールバリア領域ＮＨＢをチャネルとすることで構成されている。これにより、ＩＧＢＴのターンオン時に、トレンチＴ２の底部付近に存在するホールがキャリアとして排出される。よって、フローティング領域ＰＦの電位変動を抑制することができる。

＜＜ターミネーション領域ＴＡの構造＞＞
ターミネーション領域ＴＡにおいて、ドリフト領域ＮＤには、複数のｐ型のフィールドリミッティングリング（不純物領域）ＰＦＬおよびｎ型のガードリング（不純物領域）ＮＧＲが形成されている。フィールドリミッティングリングＰＦＬおよびガードリングＮＧＲは、それぞれ平面視においてフィールドプレートＦＰおよびガードリング電極ＧＲＥに重なっている。このため、フィールドリミッティングリングＰＦＬおよびガードリングＮＧの各々の平面形状は環状である。すなわち、図１に示されるフィールドプレートＦＰおよびガードリング電極ＧＲＥの直下に、それぞれフィールドリミッティングリングＰＦＬおよびガードリングＮＧが形成されている。

フィールドリミッティングリングＰＦＬ、ガードリングＮＧＲおよびドリフト領域ＮＤの各々の上面には、フィールド絶縁膜ＦＩが形成されている。フィールド絶縁膜ＦＩは、例えば酸化シリコン膜であり、ゲート絶縁膜ＧＦよりも厚い厚さを有する。フィールド絶縁膜ＦＩ上には、層間絶縁膜ＩＬが形成されている。

ターミネーション領域ＴＡにおいて、コンタクトホールＣＨは、フィールドリミッティングリングＰＦＬまたはドリフト領域ＮＤに達するように、層間絶縁膜ＩＬおよびフィールド絶縁膜ＦＩを貫通している。なお、コンタクトホールＣＨは、フィールドリミッティングリングＰＦＬおよびガードリングＮＧＲに接するように形成され、コンタクトホールＣＨの底部の周囲には、ボディ領域ＰＲが形成されている。

ターミネーション領域ＴＡにおいて、層間絶縁膜ＩＬ上には、フィールドプレートＦＰおよびガードリング電極ＧＲＥが形成されており、フィールドリミッティングリングＰＦＬに接続されるコンタクトホールＣＨ内にはフィールドプレートＦＰが埋め込まれ、ガードリングＮＧＲに接続されるコンタクトホールＣＨ内にはガードリング電極ＧＲＥが埋め込まれている。

また、絶縁膜ＰＩＱは、各フィールドプレートＦＰの間、および、フィールドプレートＦＰとガードリング電極ＧＲＥとの間を埋め込むように、複数のフィールドプレートＦＰ上およびガードリング電極ＧＲＥ上に形成されている。

フィールドリミッティングリングＰＦＬは、電位が固定されていないフローティング状態となっている。素子形成領域ＥＦＡにおいて、エミッタ電位電極ＥＥとコレクタ電位電極ＣＥとの間に逆バイアス電圧が印加された場合、まず、素子形成領域ＥＦＡに最も近いフィールドリミッティングリングＰＦＬの周りに空乏層が形成される。逆バイアス電圧の増加に伴って空乏層がガードリングＮＧＲ側へ向かって伸びるので、アバランシェ降伏が発生する前に、空乏層は素子形成領域ＥＦＡから２番目に近いフィールドリミッティングリングＰＦＬに達する。このように、複数のフィールドリミッティングリングＰＦＬによて段階的に電界が緩和されるので、ターミネーション領域ＴＡに発生する電界を緩和することができる。

また、複数のフィールドリミッティングリングＰＦＬの上方には、複数のフィールドリミッティングリングＰＦＬの各々に接続されている複数の配線が設けられている。このため、これらの配線をフィールドプレートＦＰとして機能させることで、電界を更に緩和させることができる。

＜半導体装置の製造方法＞
以下に、図３～図１６を用いて、実施の形態１における半導体装置の製造方法について説明する。図３～図９は、全体的な製造工程を示し、図１０～図１６は、実施の形態１の主な特徴であるフィールドプレートＦＰの詳細な製造工程を示している。

図３は、ドリフト領域ＮＤ、ホールバリア領域ＮＨＢ、フローティング領域ＰＦおよびフィールドリミッティングリングＰＦＬの形成工程を示している。

まず、半導体基板ＳＵＢにｎ型のドリフト領域ＮＤを形成する。実施の形態１では、ドリフト領域ＮＤは、予めｎ型の不純物が導入された半導体基板ＳＵＢを用意し、そのｎ型の半導体基板ＳＵＢをドリフト領域ＮＤとして用いることで形成される。変形例として、ｐ型の半導体基板ＳＵＢを用意し、その半導体基板ＳＵＢ上にエピタキシャル法によってｎ型の半導体層を形成することで、その半導体層をドリフト領域ＮＤとして用いてもよい。

次に、フォトリソグラフィ技術およびイオン注入法によって、素子形成領域ＥＦＡにおけるドリフト領域ＮＤの表面に、ｎ型のホールバリア領域ＮＨＢおよびｐ型のフローティング領域ＰＦを形成し、ターミネーション領域ＴＡにおけるドリフト領域ＮＤの表面に、ｐ型のフィールドリミッティングリングＰＦＬを形成する。

図４は、フィールド絶縁膜ＦＩ、トレンチＴ１およびトレンチＴ２の形成工程を示している。

まず、ドリフト領域ＮＤ上に、例えばＣＶＤ（Chemical Vapor Deposition）法によって、例えば酸化シリコン膜のような絶縁膜からなるフィールド絶縁膜ＦＩを形成する。次に、フォトリソグラフィ技術およびドライエッチング処理によって素子形成領域ＥＦＡにおけるフィールド絶縁膜ＦＩを除去することで、ターミネーション領域ＴＡにフィールド絶縁膜ＦＩを残す。

次に、フォトリソグラフィ技術およびドライエッチング処理によってドリフト領域ＮＤをエッチングすることで、素子形成領域ＥＦＡにおけるドリフト領域ＮＤにトレンチＴ１およびトレンチＴ２を形成する。

図５は、ゲート絶縁膜ＧＦ、ゲート電極Ｇ１およびゲート電極Ｇ２の形成工程を示している。

まず、半導体基板ＳＵＢに対して熱処理を行うことで、ホールバリア領域ＮＨＢ、フローティング領域ＰＦおよびフィールドリミッティングリングＰＦＬに含まれる不純物を拡散させる。この熱処理により、ホールバリア領域ＮＨＢは、トレンチＴ１およびトレンチＴ２の各々の底部付近にまで拡散し、フローティング領域ＰＦは、トレンチＴ１およびトレンチＴ２の各々の底部を覆うように、トレンチＴ１およびトレンチＴ２の各々の底部よりも深い位置まで拡散する。また、フィールドリミッティングリングＰＦＬは、フローティング領域ＰＦと同じ程度の深さまで拡散する。

次に、半導体基板ＳＵＢに対して熱酸化処理を行うことで、トレンチＴ１の内壁、トレンチＴ２の内壁、ホールバリア領域ＮＨＢの上面およびフローティング領域ＰＦの上面に、例えば酸化シリコンからなるゲート絶縁膜ＧＦを形成する。

次に、トレンチＴ１の内部およびトレンチＴ２の内部を埋め込むように、例えばＣＶＤ法によって、ゲート絶縁膜ＧＦ上およびフィールド絶縁膜ＦＩ上に、例えばｎ型の不純物が導入された多結晶シリコンからなる導電性膜を形成する。次に、上記導電性膜に対してドライエッチング処理を行うことで、トレンチＴ１の外部およびトレンチＴ２の外部に形成されていた上記導電性膜を除去する。これにより、トレンチＴ１の内部およびトレンチＴ２の内部に残された上記導電性膜が、それぞれゲート電極Ｇ１およびゲート電極Ｇ２となる。

図６は、ベース領域ＰＢ、エミッタ領域ＮＥおよびガードリングＮＧＲの形成工程を示している。

フォトリソグラフィ技術およびイオン注入法によって、素子形成領域ＥＦＡにおいて、フローティング領域ＰＦおよびホールバリア領域ＮＨＢの各々の表面にｐ型のベース領域ＰＢを形成する。次に、フォトリソグラフィ技術およびイオン注入法によって、素子形成領域ＥＦＡにおいて、ベース領域ＰＢの表面にｎ型のエミッタ領域ＮＥを形成し、ターミネーション領域ＴＡにおいて、ドリフト領域ＮＤの表面にｎ型のガードリングＮＧＲを形成する。

図７は、層間絶縁膜ＩＬ、コンタクトホールＣＨおよびボディ領域ＰＲの形成工程を示している。

まず、ゲート電極Ｇ１上、ゲート電極Ｇ２上、ゲート絶縁膜ＧＦ上およびフィールド絶縁膜ＦＩ上に、例えばＣＶＤ法によって、例えば酸化シリコン膜またはＰＳＧ膜からなる層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬの厚さは、例えば４００～５００ｎｍである。

次に、フォトリソグラフィ技術およびドライエッチング処理によって、素子形成領域ＥＦＡにおいて、エミッタ領域ＮＥおよびベース領域ＰＢに達するように、層間絶縁膜ＩＬおよびゲート絶縁膜ＧＦに、複数のコンタクトホールＣＨを形成する。このとき、ターミネーション領域ＴＡにおいては、フィールドリミッティングリングＰＦまたはガードリングＮＧＲに達するように、層間絶縁膜ＩＬおよびフィールド絶縁膜ＦＩに、複数のコンタクトホールＣＨが形成される。

次に、イオン注入法によって、複数のコンタクトホールＣＨの各々の底部に、ｐ型のボディ領域ＰＲを形成する。その後、各不純物領域を活性化させるための熱処理が行われる。

図８は、エミッタ電位電極ＥＥ、フィールドプレートＦＰおよびガードリング電極ＧＲＥの形成工程を示している。

まず、複数のコンタクトホールＣＨを埋め込むように、層間絶縁膜ＩＬ上に、例えばアルミニウム膜を主体とする導電性膜を形成する。その後、フォトリソグラフィ技術およびドライエッチング処理によって、上記導電性膜をパターニングすることで、素子形成領域ＥＦＡにおいてエミッタ電位電極ＥＥが形成され、ターミネーション領域ＴＡにおいてフィールドプレートＦＰおよびガードリング電極ＧＲＥが形成される。また、図１に示されるゲート電位電極ＧＥも、上記導電性膜をパターニングすることで形成される。

このようにして、素子形成領域ＥＦＡにおいて、エミッタ領域ＮＥおよびボディ領域ＰＢに電気的に接続されるエミッタ電位電極ＥＥが形成される。また、ターミネーション領域ＴＡにおいて、フィールドリミッティングリングＰＦに接続されるフィールドプレートＦＰが形成され、ガードリングＮＧＲに接続されるガードリング電極ＧＲＥが形成される。なお、図示はしていないが、エミッタ電位電極ＥＥはゲート電極Ｇ２にも電気的に接続されている。

また、図８のターミネーション領域ＴＡにおいて破線で囲まれた領域は、図１０～図１５に示される断面図に対応した領域であり、フィールドプレートＦＰなどの配線の詳細な製造工程ついては、後で図１０～図１６を用いて説明する。

図９は、絶縁膜ＰＩＱの形成工程を示している。

エミッタ電位電極ＥＥ、ゲート電位電極ＧＥ、フィールドプレートＦＰおよびガードリング電極ＧＲＥを覆うように、例えば塗布法によって、例えばポリイミドなどの樹脂からなる絶縁膜ＰＩＱを形成する。また、絶縁膜ＰＩＱは、互いに隣接するフィールドプレートＦＰの間、および、フィールドプレートＦＰとガードリング電極ＧＲＥとの間に埋め込まれている。その後、フォトリソグラフィ技術およびドライエッチング処理によって絶縁膜ＰＩＱの一部に開口部を形成することで、開口部からエミッタ電位電極ＥＥの一部およびゲート電位電極ＧＥの一部が露出する。これらの露出した領域が、図１に示されるエミッタパッドＥＰおよびゲートパッドＧＰとなる。

図９の工程後に、半導体基板ＳＵＢの裏面側に、フィールドストップ領域ＮＳ、コレクタ領域ＰＣおよびコレクタ電位電極ＣＥが形成される。まず、半導体基板ＳＵＢの裏面側からイオン注入を行う。これにより、ｎ型のフィールドストップ領域ＮＳおよびｐ型のコレクタ領域ＰＣが形成される。次に、半導体基板ＳＵＢの裏面側で露出しているコレクタ領域ＰＣの表面に、例えばスパッタリング法またはＣＶＤ法によって、例えば窒化チタン膜などの金属膜からなるコレクタ電位電極ＣＥを形成する。

以上により、図２に示される半導体装置が製造される。

＜実施の形態１の主な特徴（フィールドプレートＦＰの詳細な製造工程）＞
上述のように、図１０～図１６は、図８において破線で囲まれた領域を拡大した断面図である。以下に、図１０～図１６を用いて、フィールドプレートＦＰなどの配線の詳細な形成工程、および、それらの特徴について説明する。実施の形態１において、フィールドプレートＦＰなどの配線は、アルミニウムを主体とする導電性膜と、バリアメタル膜とからなる。そして、より具体的には、上記導電性膜は、導電性膜ＡＬ１および導電性膜ＡＬ２の積層構造からなる。

図１０は、バリアメタル膜ＢＭ、導電性膜ＡＬ１および導電性膜ＡＬ２の形成工程を示している。

まず、層間絶縁膜ＩＬ上に、スパッタリング法またはＣＶＤ法によって、例えばチタンタングステン（ＴｉＷ）からなるバリアメタル膜ＢＭを形成する。バリアメタル膜ＢＭの厚さは、例えば２００ｎｍである。

次に、バリアメタル膜ＢＭ上に、スパッタリング法によって、添加物が添加された導電性膜ＡＬ１を形成する。導電性膜ＡＬ１は、例えばアルミニウム（Ａｌ）を主体とし、上記添加物は、例えばシリコン（Ｓｉ）である。アルミニウム膜中に０．５～２．０％程度のシリコンが添加されていることで、導電性膜ＡＬ１の強度が向上する、または、エレクトロマイグレーション耐性が向上するなどの効果を得ることができる。また、導電性膜ＡＬ１の厚さは、例えば２．５～３．０μｍである。

次に、半導体基板ＳＵＢ（ウェハ）をチャンバから取り出し、導電性膜ＡＬ１の表面を大気に晒す。これにより、導電性膜ＡＬ１の表面には非常に薄い酸化膜（酸化アルミニウム膜）が形成される。次に、半導体基板ＳＵＢを再びチャンバ内に搭載し、導電性膜ＡＬ１上に、スパッタリング法によって導電性膜ＡＬ２を形成する。導電性膜ＡＬ２を構成する材料および厚さは、導電性膜ＡＬ１を構成する材料および厚さと同じである。

このようにして形成された導電性膜ＡＬ１および導電性膜ＡＬ２は、それぞれ結晶粒界ＧＢを有するが、導電性膜ＡＬ１の表面に非常に薄い酸化膜が形成されているので、導電性膜ＡＬ１および導電性膜ＡＬ２の各々の結晶粒界ＧＢは、連続しておらず、互いに分断されている。また、図１０に示されるように、導電性膜ＡＬ２の表面は完全な平坦ではなく、導電性膜ＡＬ２の表面の一部に、ヒロック（突起部）ＨＬが形成されている場合もある。

図１１は、析出物Ｒ１の析出工程を示している。

まず、図１０の工程後、導電性膜ＡＬ２の形成に用いたチャンバから半導体基板ＳＵＢを取り出し、別のクールダウン用チャンバ内に半導体基板ＳＵＢを搬送する。クールダウン用チャンバ内の圧力を、例えば１～４Ｔｏｒｒ程度に設定することで、導電性膜ＡＬ１および導電性膜ＡＬ２は急速に冷却され、導電性膜ＡＬ１および導電性膜ＡＬ２の各々の結晶粒界ＧＢに、析出物Ｒ１が析出される。

図１２は、レジストパターンＲＰの形成工程を示している。

導電性膜ＡＬ２上に、フィールドプレートＦＰとなる導電性膜ＡＬ２の一部を覆い、他の箇所を露出するような開口部を有するレジストパターンＲＰを形成する。

図１３は、フィールドプレートＦＰの形成工程を示している。なお、図１３以降の図面では、フィールドプレートＦＰ内における結晶粒界ＧＢおよび析出物Ｒ１の図示を省略している。

まず、レジストパターンＲＰをマスクとして異方性エッチング処理を行うことで、導電性膜ＡＬ２、導電性膜ＡＬ１およびバリアメタル膜ＢＭを選択的にパターニングする。これにより、導電性膜ＡＬ２、導電性膜ＡＬ１およびバリアメタル膜ＢＭを有する複数のフィールドプレートＦＰが形成される。また、フィールドプレートＦＰと同層の配線であるエミッタ電位電極ＥＥ、ゲート電位電極ＧＥおよびガードリング電極ＧＲＥも、上記パターニングによって形成される。

なお、上記異方性エッチング処理は、ドライエッチング処理であり、塩素ガスおよびアルゴンガスを含む混合ガスを用いて行われる。なお。この混合ガスには、ＣＨＦ_３のような炭素、水素およびフッ素を含む分子からなるガスが加えられていてもよい。異方性のドライエッチング処理によってパターニングを行うことで、ウェットエッチング処理のような等方性エッチング処理と比較して、フィールドプレートＦＰなどの配線の形状を、ほぼ設計値通りに加工することができる。

その後、アッシング処理によってレジストパターンＲＰを除去する。次に、フィールドプレートＦＰおよび層間絶縁膜ＩＬの表面に対して、パーティクルの除去などを目的として、酢酸、アンモニアおよび過酸化水素などを含む溶液を用いた洗浄を行う。なお、この洗浄は、上記溶液に限定されず、酸性またはアルカリ性を示す種々の溶液によって行われてもよい。また、この洗浄工程の後に、必要に応じて酸化処理（不動態化処理）を行って、フィールドプレートＦＰの表面に薄い酸化膜（酸化アルミニウム膜）を形成してもよい。

上記の各工程後、図１３に示されるように、各フィールドプレートＦＰ間に、導電性膜ＡＬ１または導電性膜ＡＬ２を構成する材料、および、バリアメタル膜ＢＭを構成する材料を含む残渣が形成されている場合がある。このような残渣が発生する原因としては、析出物Ｒ１に起因する場合と、ヒロックＨＬに起因する場合とがある。

析出物Ｒ１に起因する場合では、異方性のドライエッチング処理時に析出物Ｒ１がエッチングマスクとして機能するので、析出物Ｒ１の下方に存在している導電性膜ＡＬ１およびバリアメタル膜ＢＭが、それぞれ残渣Ｒ２および残渣Ｒ３として残される。すなわち、各フィールドプレートＦＰ間に残された残渣には、析出物Ｒ１からなる残渣Ｒ１、導電性膜ＡＬ１からなる残渣Ｒ２およびバリアメタル膜ＢＭからなる残渣Ｒ３が含まれる。

ヒロックＨＬに起因する場合では、異方性のドライエッチング処理時に、ヒロックＨＬの厚さの分に相当する導電性膜ＡＬ１がエッチングされずに、残渣Ｒ２として残される。従って、残渣Ｒ２の下方に存在しているバリアメタル膜ＢＭも、残渣Ｒ３として残される。すなわち、各フィールドプレートＦＰ間に残された残渣には、導電性膜ＡＬ１からなる残渣Ｒ２およびバリアメタル膜ＢＭからなる残渣Ｒ３が含まれる。

上述のように、フィールドリミッティングリングＰＦと、フィールドリミッティングリングＰＦに接続されているフィールドプレートＦＰとには、例えば１０００Ｖ以上のサージ電圧が加えられる場合もある。各フィールドプレートＦＰ間における層間絶縁膜ＩＬ上に、残渣Ｒ１～Ｒ３のような導電性を有する残渣が存在していると、フィールドプレートＦＰと残渣との間において、サージ電流が発生し易くなる。その結果、各フィールドプレートＦＰ間における絶縁耐性が劣化し、半導体装置（半導体チップＣＨＰ）の信頼性が低下するという問題がある。従って、このような残渣を出来る限り取り除く必要がある。

また、実施の形態１では、フィールドプレートＦＰの幅は、例えば１０．０～２０．０μｍであり、各フィールドプレートＦＰ間の距離は、例えば５．０～１０．０μｍである。また、析出物（残渣）Ｒ１に起因する残渣の幅（残渣Ｒ３の幅）は、０．２５μｍ以上であり、０．２５～３．０μｍ程度であり、ヒロックＨＬに起因する残渣の幅（残渣Ｒ３の幅）は、２．０～４．５μｍ程度である。これらのうち、上記絶縁耐性に特に影響を与える残渣の幅（残渣Ｒ３の幅）は、２．５μｍ以上である。

図１４は、等方性エッチング処理による残渣Ｒ１～Ｒ３の剥離工程を示している。

各フィールドプレートＦＰ間において、等方性エッチング処理を行う。ここでは、残渣Ｒ３を除去することで、残渣Ｒ３の上方に存在している残渣Ｒ２および残渣Ｒ１を剥離すること（リフトオフ）に着目している。残渣Ｒ３は残渣Ｒ２に覆われているので、異方性エッチング処理では、残渣Ｒ３を完全に除去することが難しい。そこで、実施の形態１では、残渣Ｒ３の除去に等方性エッチング処理を用いている。

等方性エッチング処理は、残渣Ｒ２よりも残渣Ｒ３がエッチングされ易い条件で行うことが好ましい。その理由は、残渣Ｒ２を構成する材料は、フィールドプレートＦＰの主体である導電性膜ＡＬ１および導電性膜ＡＬ２であるので、残渣Ｒ２がエッチングされ易いということは、フィールドプレートＦＰの形状が大きく変化してしまうからである。そして、上述のように、残渣Ｒ３さえ除去すれば、残渣Ｒ２および残渣Ｒ１を剥離できるからである。

また、残渣Ｒ３を除去する代わりに、残渣Ｒ３の下方に存在している層間絶縁膜ＩＬを、例えばフッ酸などの等方性エッチング処理によって後退させることで、残渣Ｒ１～Ｒ３を剥離することも考えられる。しかし、上述のように残渣の幅（残渣Ｒ３の幅）は０．２５～４．５μｍ程度であり、層間絶縁膜ＩＬの厚さは４００～５００ｎｍ程度である。従って、例えば残渣の幅が１μｍ程度であった場合には、残渣を剥離するために５００ｎｍ程度の層間絶縁膜ＩＬをエッチングすることになる。このため、更に幅の大きな残渣が存在している場合、層間絶縁膜ＩＬが無くなる恐れがある。更に、等方性エッチング処理のため、フィールドプレートＦＰの下方の層間絶縁膜ＩＬまで除去されることになる。

また、フィールドプレートＦＰとゲート電位電極ＧＥとの間、および、ゲート電位電極ＧＥとエミッタ電位電極ＥＥとの間（図１を参照）において、層間絶縁膜ＩＬが除去されると、トレンチＴ１またはトレンチＴ２の内部に形成されているゲート電極Ｇ１およびゲート電極Ｇ２が露出する恐れがある。そうすると、ゲート電極Ｇ１およびゲート電極Ｇ２が等方性エッチング処理に晒される恐れがある。

従って、層間絶縁膜ＩＬを除去するよりも、残渣Ｒ３を除去する方が有効である。このため、等方性エッチング処理は、層間絶縁膜ＩＬよりも残渣Ｒ３がエッチングされ易い条件で行うことが好ましい。

また、等方性エッチング処理の前後に行われる各洗浄（上述のパーティクル除去を目的とした洗浄、および、後述のポリマー除去を目的とした洗浄）では、残渣Ｒ３を含む残渣を除去することができない。

以上を考慮して、図１４において行われる等方性エッチング処理は、ドライエッチング処理であり、例えばフッ素を含有する分子からなるガスと、アルゴンガスとを含む混合ガスを用いて行われる。フッ素を含有する分子は、例えばＣＦ_４のような炭素およびフッ素を含有する分子、または、ＳＦ_６のような硫黄およびフッ素を含有する分子である。ここで、エッチング時間は２０秒程度である。これにより、導電性膜ＡＬ１、導電性膜ＡＬ２および層間絶縁膜ＩＬのエッチングを出来る限り抑制しながら、残渣Ｒ３を選択的に除去できる。

また、このような等方性のドライエッチング処理により、シリコンである残渣Ｒ１もエッチングされ、除去される場合もある。図１４では、残渣Ｒ１（破線）が全てエッチングされた場合を例示している。また、等方性のドライエッチング処理によって、層間絶縁膜ＩＬは若干削られているが、そのエッチング量は、５０～６０ｎｍ程度であった。

また、等方性エッチング処理であるので、導電性膜ＡＬ１と層間絶縁膜ＩＬとの間に存在しているバリアメタル膜ＢＭは、導電性膜ＡＬ１の端部から導電性膜ＡＬ１の内側へ向かって後退している。この後退量が大きいと、導電性膜ＡＬ１の端部における電界強度が強くなる恐れがある。実施の形態１において、上記後退量は、３４０～３８０ｎｍ程度であり、電界強度の上昇を許容できる範囲内であった。

図１５は、ポリマー除去を目的とした洗浄工程、および、２流体ジェット洗浄工程を行った後の様子を示している。

まず、図１４における等方性のドライエッチング処理によって、導電性膜ＡＬ１および導電性膜ＡＬ２の各々の側壁などに付着したポリマーを除去するために、アルカリ性の現像液を用いて洗浄を行う。この現像液は、例えば図１２においてレジストパターンＲＰを現像する場合などに用いられる薬液である。

次に、各フィールドプレートＦＰ間における層間絶縁膜ＩＬの表面に対して、２流体ジェット洗浄（ミスト洗浄）を行う。２流体ジェット洗浄は、例えば窒素ガスのような不活性ガス雰囲気中において、ミスト状にされた洗浄液（例えば純水）を吹き付けることで行われる。ここで、洗浄時間は１５秒程度である。層間絶縁膜ＩＬの表面上には、残渣Ｒ２のように剥離された残渣が残されている場合があるが、この２流体ジェット洗浄によって、剥離された残渣を吹き飛ばすことができる。

ところで、実施の形態１では、図１０および図１１で説明したように、導電性膜ＡＬ１および導電性膜ＡＬ２を別々に形成することで、互いの結晶粒界ＧＢを分断し、それぞれ析出物Ｒ１を析出していた。

図２４は、本願発明者らが検討した検討例における半導体装置の製造方法を示している。検討例では、実施の形態１と異なり、一度のスパッタリングによって、厚さの厚い導電性膜ＡＬ３のみを形成し、析出物Ｒ４を析出している。この場合、結晶粒界ＧＢが大きくなり、結晶粒界ＧＢに析出される析出物Ｒ４の形状も大きくなり易い。そうすると、析出物Ｒ４に起因する残渣の形状も大きくなる。

従って、実施の形態１のように、導電性膜ＡＬ１および導電性膜ＡＬ２からなる２層構造を形成することで、仮に残渣が発生した場合における残渣の形状を小さくすることができる。なお、フィールドプレートＦＰの主体となる導電性膜は、導電性膜ＡＬ１および導電性膜ＡＬ２からなる２層構造に限られず、３層以上の構造であってもよい。

図１６は、絶縁膜ＰＩＱの形成工程を示している。

図９においても説明したように、絶縁膜ＰＩＱは、塗布法によって形成された膜でありポリイミドのような樹脂膜であり、塗布時においては粘度が高い膜である。このため、絶縁膜ＰＩＱは、互いに隣接するフィールドプレートＦＰの間だけでなく、バリアメタル膜ＢＭが後退した領域にも形成される。上述のように、バリアメタル膜ＢＭの後退によって、導電性膜ＡＬ１の端部における電界強度が強くなる恐れがあるが、バリアメタル膜ＢＭが後退した領域に、空気よりも誘電率の高い絶縁膜ＰＩＱを埋め込むことで、電界強度が緩和される。

以上のように、実施の形態１によれば、各フィールドプレートＦＰ間において発生した残渣Ｒ１～Ｒ３を適切に除去できるので、各フィールドプレートＦＰ間における絶縁耐性の劣化が抑制され、半導体装置（半導体チップＣＨＰ）の信頼性が向上する。

（変形例１）
以下に図１７を用いて、実施の形態１の変形例１を説明する。図１７は、本願発明者らが測定した実験データであり、２．５μｍ以上の幅を有する残渣数と、クールダウン用チャンバ内の圧力との関係を示している。

図１１で説明した析出物Ｒ１の析出工程において、クールダウン用チャンバ内の圧力を変化させることで、２．５μｍ以上の幅を有する残渣数が変化することが分かった。図１７に示されるように、圧力を１Ｔｏｒｒから２Ｔｏｒｒへ変更すると、２．５μｍ以上の幅を有する残渣数が減少している。すなわち、析出物Ｒ１の数が減少したことで、析出物Ｒ１に起因する残渣の数が抑制されたことが分かる。

また、圧力が２Ｔｏｒｒ以上となっても、残渣数に大きな変化はなかった。従って、クールダウン用チャンバ内の圧力が２Ｔｏｒｒ以上であれば、残渣数を減少させることができると言える。

また、クールダウン用チャンバ内に半導体基板ＳＵＢを保持する時間が３０秒の場合および１００秒の場合で、それぞれ実験したが、残渣数はあまり減少していない。この結果から、残渣数（析出物Ｒ１の数）の変動には、保持時間は大きく影響していないと判断できる。

（変形例２）
以下に図１８および図１９を用いて、実施の形態１の変形例２を説明する。図１８は、図１４で説明した等方性エッチング処理による残渣Ｒ１～Ｒ３の剥離工程に対応する断面図である。図１９は、本願発明者らが測定した実験データであり、２．５μｍ以上の幅を有する残渣数と、等方性エッチング処理の時間と、図１５で説明した２流体ジェット洗浄の時間との関係を示している。

例えば２．５μｍ以上の幅を有する残渣が多数存在している場合、各々の残渣において、残渣Ｒ２の下方に存在する残渣Ｒ３の幅が大きい。そのため、図１４で説明した等方性エッチング処理の時間を延長する必要がある。図１４に示されるように、等方性エッチング処理の時間を４０秒以上とすることで、残渣数をほぼゼロにすることができた。また、図１５で説明した２流体ジェット洗浄の時間を１０５秒以上とすることで、残渣数を抑制できることも分かった。

なお、図１８に示されるように、等方性エッチング処理の時間を延長したことで、層間絶縁膜ＩＬは更に削られているが、そのエッチング量は、７０～１２０ｎｍ程度であった。また、導電性膜ＡＬ１と層間絶縁膜ＩＬとの間に存在しているバリアメタル膜ＢＭも、導電性膜ＡＬ１の端部から導電性膜ＡＬ１の内側へ向かって更に後退しており、その後退量は、１．６～１．７μｍ程度であった。

また、変形例２において開示した技術を、変形例１に組み合わせて適用してもよい。

（変形例３）
以下に図２０～図２３を用いて、実施の形態１の変形例３を説明する。図２０は、導電性膜ＡＬ１の端部周辺の電界強度のシミュレーション結果を示し、複数の等電位線を示している。図２１～２３は、変形例２における図１８のようにバリアメタル膜ＢＭを更に後退させた後に、絶縁膜ＰＩＱを形成した場合の断面図である。

図２０に示されるように、バリアメタル膜ＢＭが後退した領域に、等電位線の数が増えると、局所的な電界強度が高まる。また、バリアメタル膜ＢＭが後退した領域には、樹脂膜のような絶縁膜ＰＩＱが形成されているが、絶縁膜ＰＩＱの誘電率が層間絶縁膜ＩＬの誘電率よりも低いと、等電位線の数が増え易くなる。なお、層間絶縁膜ＩＬの誘電率は例えば３．５～３．９であり、絶縁膜ＰＩＱの誘電率は例えば２．８～３．２である。

図２１に示されるように、バリアメタル膜ＢＭの一部を裾をひくように残すことで、等電位線を遮断することができる。具体的には、バリアメタル膜ＢＭは、相対的に厚い厚さを有する第１箇所ＢＭａと、第１箇所ＢＭａよりも薄い厚さを有する第２箇所ＢＭｂとを含む。第２箇所ＢＭｂは、第１箇所ＢＭａよりも、導電性膜ＡＬ１の端部の近くに位置している。言い換えれば、導電性膜ＡＬ１と層間絶縁膜ＩＬとの間には、第１箇所ＢＭａが形成されている領域と、第２箇所ＢＭｂおよび絶縁膜ＰＩＱが形成されている領域とが存在している。更に言い換えれば、導電性膜ＡＬ１と第２箇所ＢＭｂとの間には、絶縁膜ＰＩＱが形成されている。

また、図２２に示されるように、第２箇所ＢＭｂは、導電性膜ＡＬ１の端部から導電性膜ＡＬ１の内側に向かって、その厚さが厚くなるような形状であってもよい。すなわち、第２箇所ＢＭｂの厚さは均一でなくともよい。

図２１および図２２のような第２箇所ＢＭｂを形成するためには、バリアメタル膜ＢＭを後退させるための等方性のドライエッチング処理の時間を調整することで達成できる。

図２３は、バリアメタル膜ＢＭが後退した領域に絶縁膜ＰＩＱが完全に埋め込まれておらず、空気ＡＩＲが存在している場合を示している。すなわち、導電性膜ＡＬ１、バリアメタル膜ＢＭの第２箇所ＢＭｂおよび絶縁膜ＰＩＱに囲まれた領域に、空気ＡＩＲが存在している。

上述のように、絶縁膜ＰＩＱよりも誘電率の低い空気ＡＩＲが存在していると、バリアメタル膜ＢＭが後退した領域において、等電位線の数が増えやすくなる。しかしながら、空気ＡＩＲと層間絶縁膜ＩＬとの間に第２箇所ＢＭｂが存在しているので、等電位線を遮断することができる。

また、変形例３において開示した技術を、実施の形態１で適用してもよいし、変形例１に組み合わせて適用してもよい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、上記実施の形態では、半導体素子としてＥＧＥ型構造のＩＧＢＴを説明したが、ＩＧＢＴは、ＧＧＥＥ型構造またはＧＥ型構造のような他の構造であってもよい。

また、半導体素子はＩＧＢＴに限られず、半導体チップＣＨＰの外周にフィールドプレートＦＰを備えた高耐圧製品であれば、既存のパワーＭＯＳＦＥＴに適用することもできる。その場合、パワーＭＯＳＦＥＴは、エミッタ領域ＮＥおよびエミッタ電位電極ＥＥをソースとし、ドリフト領域ＮＤおよびコレクタ電位電極ＣＥをドレインとし、ゲート電極Ｇ１およびゲート電位電極ＧＥをゲートとして構成されていてもよい。

また、上記実施の形態では、半導体基板ＳＵＢがシリコン（Ｓｉ）からなる場合を説明したが、半導体基板ＳＵＢの材料は、炭化珪素（ＳｉＣ）などのような化合物半導体であってもよい。

ＡＩＲ 空気
ＡＬ１～ＡＬ３ 導電性膜
ＢＭ バリアメタル膜
ＢＭａ バリアメタル膜の第１箇所
ＢＭｂ バリアメタル膜の第２箇所
ＣＥ コレクタ電位電極
ＣＨＰ 半導体チップ
ＣＨ コンタクトホール
ＥＥ エミッタ電位電極
ＥＦＡ 素子形成領域
ＥＰ エミッタパッド
ＦＩ フィールド絶縁膜
ＦＰ フィールドプレート
ＨＬ ヒロック（突起部）
Ｇ１、Ｇ２ ゲート電極
ＧＥ ゲート電位電極
ＧＦ ゲート絶縁膜
ＧＰ ゲートパッド
ＧＲＥ ガードリング電極
ＩＬ 層間絶縁膜
ＮＤ ドリフト領域
ＮＧＲ ガードリング
ＮＥ エミッタ領域
ＮＨＢ ホールバリア領域
ＮＳ フィールドストップ領域
ＰＢ ベース領域
ＰＦ フローティング領域
ＰＦＬ フィールドリミッティングリング
ＰＩＱ 保護膜
ＰＲ ボディ領域
Ｒ１、Ｒ４ 析出物（残渣）
Ｒ２、Ｒ３ 残渣
ＲＰ レジストパターン
ＳＵＢ 半導体基板
Ｔ１、Ｔ２ トレンチ
ＴＡ ターミネーション領域

Claims (23)

1. 複数の半導体素子が形成される素子形成領域、および、平面視において前記素子形成領域を囲むターミネーション領域を備える半導体装置の製造方法であって、
   （ａ）半導体基板上に、層間絶縁膜を形成する工程、
   （ｂ）前記層間絶縁膜上に、バリアメタル膜を形成する工程、
   （ｃ）前記バリアメタル膜上に、導電性膜を形成する工程、
   （ｄ）前記導電性膜の一部を覆うように、前記導電性膜上に、レジストパターンを形成する工程、
   （ｅ）前記レジストパターンをマスクとした異方性エッチング処理によって前記導電性膜および前記バリアメタル膜を選択的にパターニングすることで、前記ターミネーション領域における前記層間絶縁膜上に、複数のフィールドプレートを形成する工程、
   （ｆ）前記（ｅ）工程後に、前記レジストパターンを除去する工程、
   （ｇ）前記（ｆ）工程後に、前記複数のフィールドプレート間において、前記導電性膜よりも前記バリアメタル膜の方がエッチングされ易い条件を備えた等方性エッチング処理を行う工程、
   を有する、半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、
   前記（ｅ）工程後に、前記複数のフィールドプレート間における前記層間絶縁膜の表面上には、少なくとも前記導電性膜および前記バリアメタル膜を含む残渣が残され、
   前記（ｇ）工程における前記等方性エッチング処理によって、前記残渣に含まれる前記バリアメタル膜は除去される、半導体装置の製造方法。
3. 請求項２記載の半導体装置の製造方法において、
   前記（ｃ）工程は、
   （ｃ１）スパッタリング法によって、前記バリアメタル膜上に、第１添加物を含む第１導電性膜を形成する工程、
   （ｃ２）前記（ｃ１）工程後に、前記第１導電性膜を大気に晒す工程、
   （ｃ３）前記（ｃ２）工程後に、スパッタリング法によって、前記第１導電性膜上に、前記第１添加物を含む第２導電性膜を形成する工程、
   を有する、半導体装置の製造方法。
4. 請求項３記載の半導体装置の製造方法において、
   前記（ｃ）工程は、
   （ｃ４）前記第１導電性膜の結晶粒界および前記第２導電性膜の結晶粒界に、前記第１添加物を第１析出物として析出させる工程、
   を更に有し、
   前記（ｃ４）工程は、前記（ｃ３）工程が行われたチャンバとは別のチャンバ内で行われる、半導体装置の製造方法。
5. 請求項４記載の半導体装置の製造方法において、
   前記残渣には、前記（ｃ４）工程において析出された前記第１析出物も含まれ、
   前記（ｇ）工程における前記等方性エッチング処理によって、前記残渣に含まれる前記第１析出物および前記バリアメタル膜は除去される、半導体装置の製造方法。
6. 請求項４記載の半導体装置の製造方法において、
   前記（ｃ４）工程が行われるチャンバ内の圧力は、２Ｔｏｒｒ以上である、半導体装置の製造方法。
7. 請求項２記載の半導体装置の製造方法において、
   前記（ｇ）工程後に、前記複数のフィールドプレート間における前記層間絶縁膜の表面に対して、不活性ガス雰囲気中においてミスト状にされた洗浄液を吹き付ける工程を更に有する、半導体装置の製造方法。
8. 請求項７記載の半導体装置の製造方法において、
   前記洗浄液を吹き付ける工程は、１０５秒以上行われる、半導体装置の製造方法。
9. 請求項２記載の半導体装置の製造方法において、
   前記（ｇ）工程における前記等方性エッチング処理は、４０秒以上行われる、半導体装置の製造方法。
10. 請求項２記載の半導体装置の製造方法において、
    前記（ｇ）工程における前記等方性エッチング処理によって、前記層間絶縁膜と前記導電性膜との間に存在する前記バリアメタル膜は、前記導電性膜の端部から前記導電性膜の内側へ向かうように後退している、半導体装置の製造方法。
11. 請求項１０記載の半導体装置の製造方法において、
    前記（ｇ）工程後に、前記複数のフィールドプレート間を埋め込むように、前記複数のフィールドプレートを覆う第１絶縁膜を形成する工程を更に有し、
    前記バリアメタル膜は、第１箇所と、前記第１箇所よりも薄い厚さを有し、且つ、前記第１箇所よりも前記導電性膜の端部の近くに位置する第２箇所とを有し、
    前記第１絶縁膜は、前記導電性膜と前記第２箇所との間にも形成されている、半導体装置の製造方法。
12. 請求項１１記載の半導体装置の製造方法において、
    前記導電性膜、前記第２箇所および前記第１絶縁膜に囲まれた領域に、空気が存在している、半導体装置の製造方法。
13. 請求項１記載の半導体装置の製造方法において、
    前記（ａ）工程前に、前記ターミネーション領域における第１導電型の前記半導体基板に、前記第１導電型とは反対の第２導電型の複数のフィールドリミッティングリングを形成する工程と、
    前記（ａ）工程と前記（ｂ）工程との間に、前記複数のフィールドリミッティングリングにそれぞれ達するように、前記層間絶縁膜に、複数のコンタクトホールを形成する工程と、
    を更に有し、
    前記複数のフィールドプレートは、前記複数のコンタクトホールの内部において前記複数のフィールドリミッティングリングにそれぞれ接続される、半導体装置の製造方法。
14. 請求項１３記載の半導体装置の製造方法において、
    前記複数のフィールドプレートおよび前記複数のフィールドリミッティングリングは、平面形状がそれぞれ環状である、半導体装置の製造方法。
15. 請求項１３記載の半導体装置の製造方法において、
    前記複数の半導体素子は、それぞれＩＧＢＴである、半導体装置の製造方法。
16. 請求項１５記載の半導体装置の製造方法において、
    前記（ｅ）工程時に、前記バリアメタル膜および前記導電性膜が選択的にパターニングされることで、前記素子形成領域には、前記ＩＧＢＴのエミッタ領域に電気的に接続されるエミッタ電位電極が形成される、半導体装置の製造方法。
17. 請求項１記載の半導体装置の製造方法において、
    前記（ｇ）工程における前記等方性エッチング処理は、ドライエッチング処理である、半導体装置の製造方法。
18. 請求項１７記載の半導体装置の製造方法において、
    前記バリアメタル膜は、チタンタングステンを含み、
    前記導電性膜は、アルミニウムを含み、
    前記（ｅ）工程における前記異方性エッチング処理は、塩素ガスおよびアルゴンガスを含む第１混合ガスを用いて行われ、
    前記（ｇ）工程における前記等方性エッチング処理は、炭素およびフッ素を含有する分子からなるガスと、アルゴンガスとを含む第２混合ガス、または、硫黄およびフッ素を含有する分子からなるガスと、アルゴンガスとを含む第３混合ガスを用いて行われる、半導体装置の製造方法。
19. 請求項１記載の半導体装置の製造方法において、
    （ｈ）前記（ｆ）工程と前記（ｇ）工程との間で、前記層間絶縁膜の表面に対して、アンモニアおよび過酸化水素を含む溶液を用いた洗浄を行う工程、
    を更に備える、半導体装置の製造方法。
20. 複数の半導体素子が形成される素子形成領域、および、平面視において前記素子形成領域を囲むターミネーション領域を備える半導体装置の製造方法であって、
    （ａ）半導体基板上に、層間絶縁膜を形成する工程、
    （ｂ）前記層間絶縁膜上に、バリアメタル膜を形成する工程、
    （ｃ）前記バリアメタル膜上に、導電性膜を形成する工程、
    （ｄ）異方性エッチング処理によって前記導電性膜および前記バリアメタル膜を選択的にパターニングすることで、前記ターミネーション領域における前記層間絶縁膜上に、複数のフィールドプレートを形成する工程、
    （ｅ）前記（ｄ）工程後に、前記複数のフィールドプレート間において、前記導電性膜よりも前記バリアメタル膜の方がエッチングされ易い条件を備えた等方性エッチング処理を行う工程、
    を有し、
    前記（ｄ）工程後に、前記複数のフィールドプレート間における前記層間絶縁膜の表面上には、少なくとも前記導電性膜および前記バリアメタル膜を含む残渣が残され、
    前記（ｅ）工程における前記等方性エッチング処理によって、前記残渣に含まれる前記バリアメタル膜は除去され、
    前記（ｃ）工程は、
    （ｃ１）スパッタリング法によって、前記バリアメタル膜上に、第１添加物を含む第１導電性膜を形成する工程、
    （ｃ２）前記（ｃ１）工程後に、前記第１導電性膜を大気に晒す工程、
    （ｃ３）前記（ｃ２）工程後に、スパッタリング法によって、前記第１導電性膜上に、前記第１添加物を含む第２導電性膜を形成する工程、
    を有する、半導体装置の製造方法。
21. 請求項２０記載の半導体装置の製造方法において、
    前記（ｃ）工程は、
    （ｃ４）前記第１導電性膜の結晶粒界および前記第２導電性膜の結晶粒界に、前記第１添加物を第１析出物として析出させる工程、
    を更に有し、
    前記（ｃ４）工程は、前記（ｃ３）工程が行われたチャンバとは別のチャンバ内で行われる、半導体装置の製造方法。
22. 複数の半導体素子が形成される素子形成領域、および、平面視において前記素子形成領域を囲むターミネーション領域を備える半導体装置の製造方法であって、
    （ａ）半導体基板上に、層間絶縁膜を形成する工程、
    （ｂ）前記層間絶縁膜上に、バリアメタル膜を形成する工程、
    （ｃ）前記バリアメタル膜上に、導電性膜を形成する工程、
    （ｄ）異方性エッチング処理によって前記導電性膜および前記バリアメタル膜を選択的にパターニングすることで、前記ターミネーション領域における前記層間絶縁膜上に、複数のフィールドプレートを形成する工程、
    （ｅ）前記（ｄ）工程後に、前記複数のフィールドプレート間において、前記導電性膜よりも前記バリアメタル膜の方がエッチングされ易い条件を備えた等方性エッチング処理を行う工程、
    を有し、
    前記（ｄ）工程後に、前記複数のフィールドプレート間における前記層間絶縁膜の表面上には、少なくとも前記導電性膜および前記バリアメタル膜を含む残渣が残され、
    前記（ｅ）工程における前記等方性エッチング処理によって、前記残渣に含まれる前記バリアメタル膜は除去され、
    前記（ｅ）工程後に、前記複数のフィールドプレート間における前記層間絶縁膜の表面に対して、不活性ガス雰囲気中においてミスト状にされた洗浄液を吹き付ける工程を更に有する、半導体装置の製造方法。
23. 請求項２２記載の半導体装置の製造方法において、
    前記洗浄液を吹き付ける工程は、１０５秒以上行われる、半導体装置の製造方法。

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