JP2009059850A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2009059850A
JP2009059850A JP2007225224A JP2007225224A JP2009059850A JP 2009059850 A JP2009059850 A JP 2009059850A JP 2007225224 A JP2007225224 A JP 2007225224A JP 2007225224 A JP2007225224 A JP 2007225224A JP 2009059850 A JP2009059850 A JP 2009059850A
Authority
JP
Japan
Prior art keywords
plasma
insulating film
forming
manufacturing
microwave
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007225224A
Other languages
English (en)
Other versions
JP5422854B2 (ja
Inventor
Akinobu Teramoto
章伸 寺本
Tadahiro Omi
忠弘 大見
Hiroichi Ueda
博一 上田
Toshihisa Nozawa
俊久 野沢
Takaaki Matsuoka
孝明 松岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tohoku University NUC
Tokyo Electron Ltd
Original Assignee
Tohoku University NUC
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tohoku University NUC, Tokyo Electron Ltd filed Critical Tohoku University NUC
Priority to JP2007225224A priority Critical patent/JP5422854B2/ja
Priority to KR1020097026788A priority patent/KR101121434B1/ko
Priority to US12/675,289 priority patent/US8497214B2/en
Priority to PCT/JP2008/064216 priority patent/WO2009028314A1/ja
Priority to TW097130369A priority patent/TWI428980B/zh
Publication of JP2009059850A publication Critical patent/JP2009059850A/ja
Application granted granted Critical
Publication of JP5422854B2 publication Critical patent/JP5422854B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C23C16/511—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using microwave discharges
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32192—Microwave generated discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Analytical Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

【課題】製造時における半導体素子へのプラズマダメージの影響を小さくすることができる半導体装置の製造方法を提供する。
【解決手段】半導体基板上に半導体素子を形成する工程と、マイクロ波をプラズマ源とし、半導体基板の表面近傍において、プラズマの電子温度が１．５ｅＶよりも低く、かつプラズマの電子密度が１×１０１１ｃｍ−３よりも高いマイクロ波プラズマを用いたＣＶＤ処理によって半導体素子上に膜を形成する工程とを含む。
【選択図】図３

Description

この発明は、半導体装置の製造方法に関し、特に、半導体基板上に半導体素子を形成した後に、プラズマを用いて半導体素子上に絶縁層および導電層を形成する工程を含む半導体装置の製造方法に関するものである。
ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）等の半導体装置は、シリコン基板にエッチングやＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、スパッタリング等の複数の処理を施して製造される。エッチングやＣＶＤ、スパッタリング等の処理については、そのエネルギー供給源としてプラズマを用いた処理方法、すなわち、プラズマエッチングやプラズマＣＶＤ、プラズマスパッタリング等がある。
近年のＬＳＩの微細化や多層配線化に伴い、半導体装置を製造する各工程において、上記したプラズマ処理が有効に利用される。例えば、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタなどの半導体装置の製造工程におけるプラズマ処理には、平行平板型プラズマ、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ−ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏａｎｎｃｅ）プラズマ等、種々の装置で発生させるプラズマが利用される。
ここで、上記した各プラズマを使用してシリコン基板（ウェーハ）に対してプラズマ処理を行うときに、ＭＯＳトランジスタに含まれるゲート酸化膜（ゲート絶縁膜）や周辺の層に電荷が蓄積され、チャージアップなどのプラズマダメージを受けてしまう。
ＭＯＳトランジスタがプラズマダメージを受けると、Ｖｔｈ（しきい値電圧）シフトばらつきや電流駆動能力の低減を引き起こし、半導体装置の劣化に繋がってしまう。プラズマダメージは、ＭＯＳトランジスタに限ることなく、その他のＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）素子などの半導体装置においても起こり得る。
なお、このようなプラズマダメージについては、特開平８−２５０４８２号公報（特許文献１）に開示されている。
特開平８−２５０４８２号公報
上記したプラズマダメージに対し、従来においては、プラズマに曝される領域を小さくするためにトランジスタのゲート部に接続する配線長を変更したり、蓄積された電荷を逃す目的でダイオードを設ける等、回路設計によりＬＳＩ製造工程におけるプラズマダメージの低減を図っていた。
しかし、ＬＳＩの微細加工技術が進み、トランジスタのゲート面積をさらに小さくし、膜厚をさらに薄くすることが要求されるに従い、電荷が蓄積されることに伴うプラズマダメージの影響が大きくなってきている。そうすると、プラズマダメージの低減を上記した回路設計で対応することは困難である。
ここで、上記した平行平板、ＥＣＲ、ＩＣＰにより発生させたプラズマの電子密度分布は、シリコン基板上で均一ではなく、プラズマのオン、オフ時および高周波バイアス電圧印加時のプラズマの電子密度分布のばらつきが非常に大きい。このような不均一なプラズマの電子密度分布を有するプラズマによる処理により、シリコン基板上に電荷が蓄積され、プラズマダメージが大きくなると考えられる。
この発明の目的は、製造時における半導体素子へのプラズマダメージの影響を小さくすることができる半導体装置の製造方法を提供することである。
この発明に係る半導体装置の製造方法は、半導体基板上に半導体素子を形成する工程と、マイクロ波をプラズマ源とし、半導体基板の表面近傍において、プラズマの電子温度が１．５ｅＶよりも低く、かつプラズマの電子密度が１×１０１１ｃｍ−３よりも高いマイクロ波プラズマを用いたＣＶＤ処理によって半導体素子上に絶縁膜を形成する工程とを含む。
このような半導体装置の製造方法によると、プラズマの電子温度が１．５ｅＶよりも低く、かつプラズマの電子密度が１×１０１１ｃｍ−３よりも高いマイクロ波プラズマによって、半導体素子を形成した後に膜を形成するときのプラズマ処理を行うことができる。そうすると、製造時における半導体素子へのプラズマダメージの影響を小さくすることができる。
好ましくは、絶縁膜に対して、マイクロ波プラズマを用いたエッチング処理を行う工程を含む。
さらに好ましい実施形態では、半導体素子を形成する工程は、半導体基板上に絶縁膜を形成する工程と、絶縁膜上に導電層を形成する工程と、導電層にマイクロ波プラズマを用いたエッチング処理によるパターニングを行なって電極を形成する工程とを含む。
この発明の他の局面において、半導体装置の製造方法は、半導体基板上に半導体素子を形成する工程と、半導体素子上に絶縁膜を形成する工程と、マイクロ波をプラズマ源とし、半導体基板の表面近傍において、プラズマの電子温度が１．５ｅＶよりも低く、かつプラズマの電子密度が１×１０１１ｃｍ−３よりも高いマイクロ波プラズマを用いたエッチング処理によって絶縁膜をエッチングする工程を含む。
この発明のさらに他の局面において、半導体装置の製造方法は、半導体基板上に半導体素子を形成する工程と、半導体素子上に絶縁膜を形成する工程と、絶縁膜上に導電層を形成する工程と、導電層に対し、マイクロ波をプラズマ源とし、半導体基板の表面近傍において、プラズマの電子温度が１．５ｅＶよりも低く、かつプラズマの電子密度が１×１０１１ｃｍ−３よりも高いマイクロ波プラズマを用いたエッチング処理によるパターニングを行う工程とを含む。
この発明のさらに他の局面において、半導体基板上にゲート絶縁膜を形成する工程と、マイクロ波をプラズマ源とし、半導体基板の表面近傍において、プラズマの電子温度が１．５ｅＶよりも低く、かつプラズマの電子密度が１×１０１１ｃｍ−３よりも高いマイクロ波プラズマを用いたエッチング処理によるパターニングを行ってゲート絶縁膜上にゲート電極を形成する工程と、ゲート絶縁膜を間に挟むように半導体基板上に一対の高濃度不純物拡散領域を形成する工程とを含む。
好ましくは、ゲート電極を形成した半導体基板上に絶縁膜を形成する工程と、絶縁膜にマイクロ波プラズマを用いた異方性エッチング処理を行なってゲート電極の側壁部に絶縁膜を残す工程とを含む。
このような半導体装置の製造方法によると、プラズマの電子温度が１．５ｅＶよりも低く、かつプラズマの電子密度が１×１０１１ｃｍ−３よりも高いマイクロ波プラズマによって、半導体素子を形成した後において絶縁膜を形成するときのプラズマ処理を行うことができる。そうすると、製造時における半導体素子へのプラズマダメージの影響を小さくすることができる。
以下、この発明の実施の形態を、図面を参照して説明する。
図１は、この発明の一実施形態に係る半導体装置の製造方法により製造された半導体装置の一部を示す断面図である。
この発明の一実施形態における半導体装置として、ＭＯＳトランジスタを適用し、プラズマ処理装置として、例えばマイクロ波プラズマ処理装置を用いた例について説明する。なお、図１中、導電層については、ハッチングで示している。
図１を参照して、シリコン基板１２上に、素子分離領域１３、ｐ型ウェル１４ａ、ｎ型ウェル１４ｂ、高濃度ｎ型不純物拡散領域１５ａ、高濃度ｐ型不純物拡散領域１５ｂ、ｎ型不純物拡散領域１６ａ、ｐ型不純物拡散領域１６ｂを形成する。これらの形成方法は、ＭＯＳトランジスタ素子の形成方法として従来から周知であるため、その説明は省略する。絶縁層となるゲート酸化膜１７は、熱酸化法によって形成される。なお、ゲート酸化膜１７を間に挟むように形成される高濃度ｎ型不純物拡散領域１５ａ、高濃度ｐ型不純物拡散領域１５ｂのいずれか一方はドレインになり、他方はソースとなる。
このように形成されたＭＯＳトランジスタ素子のゲート酸化膜１７の上に、導電層となるゲート電極１８を形成する。まず熱ＣＶＤ法により、ゲート酸化膜１７上に、膜厚が約３０００Åとなるようにポリシリコンの薄膜を形成する。その後、この発明の一実施形態では、ポリシリコンの薄膜に対して、Ｃｌ２とＨＢｒとＡｒとを混合した混合ガスを材料ガスとし、マイクロ波プラズマを用いたエッチング処理によるパターニングを行ってゲート電極１８を形成する。このように、マイクロ波プラズマを用いたエッチング処理によるパターニングを行ってゲート電極１８を形成することにより、ゲート酸化膜１７などへのチャージアップによるプラズマダメージを低減できる。
次に、熱ＣＶＤ法により、まずＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）を用いて、膜厚が約２５００Åとなるように絶縁膜であるＳｉＯ膜を形成する。その後、ＳｉＯ膜に対して、ＣＦ４とＣＨＦ３とＡｒとを混合した混合ガスを材料ガスとし、マイクロ波プラズマによる異方性エッチング処理を行なって、ゲート電極１８の側壁部に絶縁膜を残す。このようにして、ゲート側壁部１９を形成する。ゲート側壁部１９を形成する際に、マイクロ波プラズマを用いた異方性エッチング処理を行うことでも、ゲート酸化膜１７などへのチャージアップによるプラズマダメージを低減できる。
半導体素子を形成したシリコン基板１２上に、絶縁層となる層間絶縁膜２１を形成する。上記した熱ＣＶＤ法にてシリコン基板１２の主表面上にＳｉＯ膜を形成する。その後、Ｎ２とＳｉ２Ｈ６とＡｒとを混合した混合ガスを材料ガスとし、プラズマによるＣＶＤ処理により、ＳｉＮ膜を約３５０Åの膜厚で成膜する。さらに、熱ＣＶＤ法またはオゾンＣＶＤ法にてＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を形成する。なお、ＳｉＮ膜は、ＢＰＳＧ膜から拡散するボロンやリンのバリアの膜となる。その後、ＢＰＳＧ膜を約８５０度でリフロー（平坦化）させる。このようにして層間絶縁膜２１を形成する。この場合、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、ＢＰＳＧ膜の表面を平坦化加工するようにしてもよい。
次に、高濃度ｎ型不純物拡散領域１５ａ、または高濃度ｐ型不純物拡散領域１５ｂに連なるコンタクトホール２２を層間絶縁膜２１に形成し、コンタクトホール２２に穴埋めして埋め込み電極２３を形成する。その上に導電層となるメタル配線層２４を形成する。
まず、層間絶縁膜２１に対し、Ｃ５Ｈ８とＯ２とＡｒとを混合した混合ガスを材料ガスとしてエッチング処理を行って、コンタクトホール２２を形成する。その後、スパッタリング装置で膜厚約１００ÅのＴｉ膜をコンタクトホール２２内に形成し、その上にスパッタリング法によるＴｉＮ膜や、熱ＣＶＤ法によるＷ膜により埋め込み電極２３を形成する。その後、ＣＭＰ法にて、余分な材料を除去する。
次に、メタル配線層２４を形成する。まず、Ｔｉ膜を１００Åの膜厚以上となるように形成し、その上にスパッタリングによる膜厚２００ÅのＴｉＮ膜や、膜厚約５０００Åのアルミニウム銅配線膜を形成する。さらに、フォト加工時のハレーション対策として、アルミニウム銅配線膜の上に、膜厚約２００ÅのＴｉＮ膜を形成する。その後、Ｃｌ２とＢＣｌ３とＡｒとを混合した混合ガスを材料ガスとし、マイクロ波プラズマを用いたエッチング加工を行って、メタル配線層２４を形成する。
メタル配線層２４を形成した後、その上に層間絶縁膜２５を形成する。まず、ＴＥＯＳ−Ｏ２系の材料を使用して、マイクロ波プラズマを用いたプラズマＣＶＤ処理により、５０００Åよりも厚い膜厚のＳｉＯ膜を形成する。マイクロ波プラズマを用いたエッチング処理で、Ａｒガスを用いてエッチングを行い、平坦化を行なう。ここでは、２０００Åのエッチバックが行なわれる。その後、再び、ＴＥＯＳ−Ｏ２系材料により膜厚１７０００ÅのＳｉＯ膜をマイクロ波プラズマを用いたプラズマＣＶＤ処理により形成し、ＣＭＰ法により層間絶縁膜２５の平坦化を行なう。なお、ＣＭＰにおいては、約１００００Åのエッチバックが行なわれる。
このようにして、必要に応じ、交互に絶縁層となる層間絶縁膜および導電層２７を形成し、埋め込み電極２６を形成する。層間絶縁膜および導電層２７を形成後に、マイクロ波プラズマを用いたプラズマＣＶＤ処理により、保護膜２８として膜厚約８０００ÅのＳｉＯ膜、および保護膜２９として膜厚約４０００ÅのＳｉＮ膜を形成する。最後にパッド部（図示せず）を形成する。
ここで、上記した工程において、マイクロ波プラズマを用いたエッチング処理およびマイクロ波プラズマを用いたＣＶＤ処理については、マイクロ波をプラズマ源とし、プラズマの電子温度が１．５ｅＶよりも低く、プラズマの電子密度が、１×１０１１（ｃｍ−３）よりも高いマイクロ波プラズマを用いる。
プラズマの生成方法と、その特性について説明する。表１は、従来における平行平板プラズマ、ＥＣＲ、ＩＣＰおよびこの発明の一実施形態に係る半導体装置の製造方法に使用されるマイクロ波プラズマにおいて発生させるプラズマの放電条件と、発生させたプラズマの電子密度および電子温度を示している。
Figure 2009059850
表１を参照して、平行平板プラズマについては、処理対象となる半導体基板の表面近傍において、プラズマの電子密度が１×１０１０（ｃｍ−３）よりも低いレベルであり、プラズマの電子温度が１〜１５ｅＶである。ＥＣＲおよびＩＣＰについては、プラズマの電子密度が５×１０１２（ｃｍ−３）よりも低いレベルであり、プラズマの電子温度が２．５〜１０ｅＶである。マイクロ波プラズマについては、プラズマの電子密度が５×１０１２（ｃｍ−３）よりも低いレベルであり、プラズマの電子温度が１．５ｅＶよりも低い。ここで、平行平板プラズマの場合には、半導体基板の表面近傍において、プラズマの電子温度を１ｅＶ程度に低くできるが、この場合には、プラズマの電子密度も低くなり、プラズマによる処理を行うことができない。
図２は、上記したプラズマを発生させて処理を行うプラズマ処理装置の構成を示す概略図である。
図２を参照して、プラズマ処理装置３１は、シリコン基板３６を収容して、シリコン基板３６に処理を施すための密封可能なチャンバー３２と、導波管から給電されるマイクロ波によるプラズマをチャンバー３２内に発生させるアンテナ部３３とを含む。
ここで、図２に示すプラズマ処理装置３１を用いて、シリコン基板３６に対してプラズマ処理を行なう方法について、簡単に説明する。まず、処理対象となるシリコン基板３６を、チャンバー３２内のサセプタ３４上に載置する。次に、チャンバー３２内を上記したマイクロ波プラズマの放電条件となる圧力となるまで減圧し、シリコン基板３６に所定のバイアス電圧を付与する。その後、高周波電源によってマイクロ波を発生させ、導波管を介してアンテナ部３３に給電する。このようにして、アンテナ部３３から、プラズマ生成領域３７において、プラズマを発生させる。発生させたプラズマは、ガスシャワーヘッド３５を通過してプラズマ拡散領域３８に達し、ガスシャワーヘッド３５から供給される材料ガスとプラズマ拡散領域３８において反応して、ＣＶＤやエッチング、スパッタリング等の処理を行う。
アンテナ部３３は、下方側から見た場合にＴ字状に形成された複数のスロット孔を有する円板状のスロット板を備える構成とし、導波管から給電されたマイクロ波を、この複数のスロット孔からチャンバー３２内に放射する。こうすることにより、均一な電子密度分布を有するプラズマを発生させることができる。
なお、このようなプラズマ処理装置３１の構成の一例としては、例えば、シリコン基板３６を載置するサセプタ３４とアンテナ部３３との間の距離として、約１２０ｍｍを選び、サセプタ３４とガスシャワーヘッド３５との間の距離として、約４０ｍｍを選ぶ。また、放電条件として、周波数を２．４５ＧＨｚとし、圧力は、０．５ｍＴｏｒｒ〜５Ｔｏｒｒを選択している。
図３は、プラズマ処理装置３１において、アンテナ部３３からの距離Ａと、プラズマの電子温度との関係を示すグラフである。なお、図３中、黒丸を結ぶ線で示すグラフは高圧条件下、具体的には、５Ｔｏｒｒよりも小さいレベルでのプラズマを示し、白丸を結ぶ線で示すグラフは低圧条件下、具体的には、１ｍＴｏｒｒよりも大きいレベルでのプラズマを示す。また、図４は、プラズマ処理装置３１において、アンテナ部３３からの距離Ａと、プラズマの電子密度との関係を示すグラフである。
図１〜図４を参照して、上記した構成のプラズマ処理装置３１において、アンテナ部３３から下方側への距離をＡ（ｍｍ）とすると、０≦Ａ≦２５の範囲が、プラズマ生成領域３７となる。また、５０≦Ａ≦１２０の範囲が、プラズマ拡散領域３８となる。シリコン基板３６上でのプラズマの電子温度は、図３に示すように、１ｍＴｏｒｒ〜５Ｔｏｒｒの範囲では、少なくとも１．５ｅＶよりも低くなる。また、シリコン基板３６上でのプラズマの電子密度は、少なくとも１×１０１１ｃｍ−３よりも高くなる。したがって、低電子温度および高電子密度のプラズマを実現できる。
図５は、従来のプラズマプロセス（ＩＣＰ）で処理したときの被測定トランジスタのゲート・ソース間電圧Ｖｇｓと、ドレイン・ソース間に流れる電流Ｉｄｓとの関係を示すグラフである。図６は、この発明の一実施形態に係るマイクロ波プラズマで処理したときの各アンテナ比における被測定トランジスタのゲート・ソース間電圧Ｖｇｓと、ドレイン・ソース間に流れる電流Ｉｄｓとの関係を示すグラフである。ここで、ＡＲ１００、ＡＲ１０００、ＡＲ１００００、ＡＲ２３は、アンテナ比を示している。アンテナ比とは、被測定用トランジスタのプラズマに露出する配線の荷電粒子が流入する部分の総面積とこの配線に繋がるゲート電極の面積の比をいう。アンテナ比が大きいほど、プラズマに曝される確率が高くなる。
図５および図６に示すゲート・ソース間電圧Ｖｇｓとドレイン・ソース間に流れる電流Ｉｄｓの変化はＭＯＳトランジスタの駆動能力を示している。従来のプラズマプロセスで処理したときの半導体装置では、図５に示すように、アンテナ比が大きくなるにしたがってドレイン・ソース間に流れる電流Ｉｄｓに対するゲート・ソース間電圧Ｖｇｓの変化が大きい。これに対して、この発明の一実施形態に係るマイクロ波プラズマで処理した場合には、図６に示すように、アンテナ比に関わらず、ゲート・ソース間電圧Ｖｇｓに対するドレイン・ソース間に流れる電流Ｉｄｓの変化が少なく、ドレイン・ソース間に流れる電流Ｉｄｓが大きくなるに従ってゲート・ソース間電圧Ｖｇｓの変化が大きくなっているに過ぎず、ＭＯＳトランジスタの駆動能力が改善されることを示している。
図７は、従来のプラズマプロセス（ＩＣＰ）で処理したときの製造方法で製造された半導体装置と、この発明の一実施形態に係るプラズマプロセスで処理したときの製造方法で製造された半導体装置において、しきい値電圧Ｖｔｈとアンテナ比との関係を示すグラフである。しきい値電圧Ｖｔｈは、後述する図１３に示すＴＥＧを用いて測定される。なお、図７中の矢印ａに示す範囲が、従来のプラズマプロセスで処理したときの製造方法で製造された半導体装置におけるＶｔｈシフトばらつきであり、図７中の矢印ｂで示す範囲が、この発明の一実施形態に係るマイクロ波プラズマプロセスで処理したときの製造方法で製造された半導体装置におけるＶｔｈシフトばらつきである。図７においては、縦軸をしきい値電圧Ｖｔｈ（Ｖ）、横軸をアンテナ比としている。
図７を参照して、従来においては、アンテナ比が１００の場合のしきい値電圧Ｖｔｈと、アンテナ比が１００００の場合のしきい値電圧Ｖｔｈとの差がＶｔｈシフトばらつきとなり、このＶｔｈシフトばらつきが０．０５Ｖよりも大きい。これに対し、この発明の一実施形態に係るマイクロ波プラズマプロセスで処理したときの製造方法で製造された半導体装置においては、アンテナ比が１００の場合のしきい値電圧Ｖｔｈと、アンテナ比が１００００の場合のしきい値電圧Ｖｔｈとの差がＶｔｈシフトばらつきとなり、このＶｔｈシフトばらつきは、０．０２Ｖよりも小さい。したがって、従来のプラズマプロセスで処理したときの製造方法よりも、この発明の一実施形態に係るマイクロ波プラズマプロセスで処理したときの製造方法で製造された半導体装置の方が、Ｖｔｈシフトばらつきが小さくなっている。
なお、上記の実施の形態においては、半導体素子を形成した後のプラズマエッチング処理およびプラズマＣＶＤ処理について、マイクロ波プラズマを用いて処理を行うことにしたが、これに限らず、例えば、エッチング処理によるパターニングを導電層に行う工程のみについて、マイクロ波プラズマ処理を行うことにしてもよい。さらに、ＣＶＤ処理により絶縁層を形成する工程のみについて、マイクロ波プラズマによる処理を行うことにしてもよい。さらに、ＣＶＤ処理により絶縁層を形成する工程およびエッチング処理によるパターニングを導電層に行う工程のみについて、マイクロ波プラズマによる処理を行うことにしてもよい。
図８は、従来におけるプラズマ処理（ＩＣＰ）をした例と、この発明の一実施形態におけるマイクロ波プラズマを使用して処理をしたときの半導体装置のアンテナ比とＶｔｈシフトばらつきとの関係を示すグラフである。図８において、ａは従来例のプラズマを使用して処理をした半導体装置の例を示しており、ｂ、ｃ、ｄはマイクロ波プラズマを使用して処理した半導体装置の例を示している。特に、ｂは図１に示した一層目のメタル配線層２４のみにマイクロ波プラズマを用いたエッチング処理を行ってパターニングした例を示し、ｃはマイクロ波プラズマを用いたＣＶＤ処理により図１に示す層間絶縁膜２５のみを形成した例を示し、ｄは両方、すなわち、一層目のメタル配線層２４にマイクロ波プラズマを用いたエッチング処理を行ってパターニングし、マイクロ波プラズマを用いたＣＶＤ処理により層間絶縁膜２５を形成した例を示している。図８において、縦軸はアンテナ比２３を基準とした場合におけるＶｔｈシフトばらつき（Ｖ）を示し、横軸はアンテナ比を示す。
図８を参照して、従来例ａは、アンテナ比が１００００となると、Ｖｔｈシフトばらつきが、０．０８を超えるのに対し、メタル配線層２４のみにマイクロ波プラズマを用いたエッチング処理を行ってパターニングした例ｂは、Ｖｔｈシフトばらつきが０．０６よりも小さくなる。さらに、マイクロ波プラズマを用いたＣＶＤ処理により層間絶縁膜２５のみを形成した例ｃ、および両方の工程をマイクロ波プラズマにより処理した例ｄは、Ｖｔｈシフトばらつきが０．０４よりも小さくなっている。このように、メタル配線層２４のみにマイクロ波プラズマを用いたエッチング処理を行ってパターニングしただけでもＶｔｈシフトばらつきを小さくできる。また、マイクロ波プラズマを用いたＣＶＤ処理により図１に示す層間絶縁膜２５のみを形成しただけでも、Ｖｔｈシフトばらつきを小さくできる。さらに、両方の工程でマイクロ波プラズマによる処理をした場合にも、Ｖｔｈシフトばらつきを小さくできる。
図９は、従来例ａのプラズマ（ＩＣＰ）を使用して処理をした半導体装置の各アンテナ比におけるＶｔｈシフトばらつきと度数分布における確率との関係を示すグラフである。図９においては、縦軸を度数分布における確率（％）とし、横軸をしきい値電圧Ｖｔｈ（Ｖ）としている。図１０は、一層目のメタル配線層２４のみにマイクロ波プラズマを用いたエッチング処理を行ってパターニングした例ｂ、図１１は、マイクロ波プラズマを用いたＣＶＤ処理により図１に示す層間絶縁膜２５のみを形成した例ｃ、図１２は、両方、すなわち、一層目のメタル配線層２４にマイクロ波プラズマを用いたエッチング処理を行ってパターニングし、マイクロ波プラズマを用いたＣＶＤ処理により層間絶縁膜２５を形成した例ｄを示し、それぞれ図９に対応する。図９〜図１２において、ゲートサイズは、０．２４μｍ×０．３０μｍのものを使用し、サンプル数は、アンテナ比が２３の場合には３２７６８個、アンテナ比が１００の場合には、１６３８４個、アンテナ比が１０００の場合には、２０４８個、アンテナ比が１００００の場合には、６７２個としている。
図９〜図１２を参照して、従来例ａにおいては、アンテナ比が異なると、大きくその値がずれるのに対し、一層目のメタル配線層２４のみにマイクロ波プラズマを用いたエッチング処理を行ってパターニングした例ｂ、マイクロ波プラズマを用いたＣＶＤ処理により図１に示す層間絶縁膜２５のみを形成した例ｃ、一層目のメタル配線層２４にマイクロ波プラズマを用いたエッチング処理を行ってパターニングし、マイクロ波プラズマを用いたＣＶＤ処理により層間絶縁膜２５を形成した例ｄは、アンテナ比が異なっても、その値のずれが小さくなっていることがわかる。
次に、チャージアップダメージを評価する方法について説明する。図１３は、チャージアップダメージを評価するＴＥＧ４１の回路図である。図１３に示すＴＥＧは、図示しないウェーハ上に多数配列されており、しきい値電圧Ｖｔｈを読取ることによりチャージアップダメージを評価する。
図１３を参照して、ＴＥＧ４１は、列方向および行方向に複数のユニットセル４２が配列されて構成されている。各ユニットセル４２は、垂直シフトレジスタ４４ａから出力される行アドレス信号Ｖｓ０〜Ｖｓｎによって、行アドレスが指定される。各ユニットセル４２は、２個のｎチャネルＭＯＳトランジスタ４３ａ、４３ｂを直列接続して構成されている。ｎチャネルＭＯＳトランジスタ４３ａは、アンテナ比付きの被測定用トランジスタであり、ｎチャネルＭＯＳトランジスタ４３ｂは、行スイッチトランジスタである。
ｎチャネルＭＯＳトランジスタ４３ａのゲートは、プラズマから飛来する電子電流またはイオン電流を捕集し、その電子電流またはイオン電流に応じてしきい値電圧Ｖｔｈが変化するので、このしきい値電圧Ｖｔｈを読取ることにより、チャージアップを評価することができる。
ｎチャネルＭＯＳトランジスタ４３ａのゲートには、ゲート電圧ＶＧが与えられており、ｎチャネルＭＯＳトランジスタ４３ｂのゲートには、垂直シフトレジスタ４４ａから行アドレス指定信号が与えられている。ｎチャネルＭＯＳトランジスタ４３ａのドレインには、電源電圧ＶＤＤが与えられており、ｎチャネルＭＯＳトランジスタ４３ａのソースとｎチャネルＭＯＳトランジスタ４３ｂのドレインとが接続されている。ｎチャネルＭＯＳトランジスタ４３ｂのソースは、電流源トランジスタであるｎチャネルＭＯＳトランジスタ４３ｃのドレインと、ｎチャネルＭＯＳトランジスタ４３ｄのソースに接続されている。ｎチャネルＭＯＳトランジスタ４３ｄは、列スイッチトランジスタである。ｎチャネルＭＯＳトランジスタ４３ｃのゲートには、基準電圧Ｖｒｅｆが与えられており、ｎチャネルＭＯＳトランジスタ４３ｃのソースは接地されている。ｎチャネルＭＯＳトランジスタ４３ｄのゲートには水平シフトレジスタ４４ｂから列アドレス信号が与えられている。ｎチャネルＭＯＳトランジスタ４３ｄのドレインは、出力アンプ４５の入力に接続され、出力アンプ４５から被測定トランジスタであるｎチャネルＭＯＳトランジスタ４３ａのしきい値電圧Ｖｔｈが出力電圧Ｖｏｕｔとして取り出される。
次に、ＴＥＧ４１の動作について説明する。垂直シフトレジスタ４４ａから垂直アドレス信号ＶＳ１が出力されると、ｎチャネルＭＯＳトランジスタ４３ｂが導通する。被測定トランジスタであるｎチャネルＭＯＳトランジスタ４３ａのゲートは、プラズマから飛来する電子電流またはイオン電流を捕集する。電流源のｎチャネルＭＯＳトランジスタ４３ｃのゲート電圧Ｖｒｅｆにより、ｎチャネルＭＯＳトランジスタ４３ｂのドレイン電流Ｉｄｓ＝Ｉｒｅｆが制御される。ここで、Ｉｒｅｆ＝１μＡ流れるときのｎチャネルＭＯＳトランジスタ４３ａのゲート、ソース間電圧Ｖｇｓをしきい値電圧Ｖｔｈと定義する。ｎチャネルＭＯＳトランジスタ４３ａのしきい値電圧Ｖｔｈは、ｎチャネルＭＯＳトランジスタ４３ｂのドレインからソースに出力される。水平シフトレジスタ４４ｂから列アドレス信号が出力されると、ｎチャネルＭＯＳトランジスタ４３ｄが導通して、ｎチャネルＭＯＳトランジスタ４３ｄのドレインからソースを介して出力アンプ４５に入力され、出力アンプ４５から出力電圧Ｖｏｕｔが取り出される。出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝ＶＧ−Ｖｇｓで表される。ＶＧ、Ｖｒｅｆを固定値としておけば、ＶｏｕｔからＶｔｈを得ることができる。
垂直シフトレジスタ４４ａおよび水平シフトレジスタ４４ｂにより、各列方向および行方向に複数のユニットセル４２のアドレスを順次指定することにより、各ユニットセル４２から対応する被測定トランジスタのしきい値電圧に対応する出力電圧Ｖｏｕｔを取り出すことができる。そして、各ユニットセルから取り出した出力電圧を加算すればＴＥＧ４１の評価値を出力できる。
図１４は従来のプラズマ処理（ＩＣＰ）をした場合のＴＥＧを用いてプラズマダメージを評価した例を示し、図１５はこの発明の実施例のマイクロ波プラズマを用いて処理をしたときの、ＴＥＧを用いてプラズマダメージを評価した例を示す図である。
図１４および図１５において、図示しないウェーハ上に、図１３で説明したＴＥＧ４１が配置されている。各ＴＥＧ４１に示されている数値は、評価値としての出力電圧Ｖｏｕｔであり、単位はＭＶである。なお、各ＴＥＧ４１に含まれる被測定トランジスタのゲート面積を２．５μｍ×２．４μｍ、Ｔｏｘを４ｎｍ、判定電流を１×１０−６Ａ、アンテナ比を１Ｍとしている。
図１４と図１５とを対比すればわかるように、図１４ではプラズマダメージが小さなエリアでは出力電圧Ｖｏｕｔが−１８．５〜１０．０であるのに対して、出力電圧Ｖｏｕｔが−７．０〜−９．０のようにプラズマダメージの大きいエリアが存在している。これに対して、図１５ではすべてのエリアの出力電圧Ｖｏｕｔが−１８．５〜−１９．０になっておりプラズマダメージがほとんど現れていない。
図１６は、電子温度とＴＥＧ収量との関係を示す図である。図１６において、縦軸はＴＥＧ収量（％）、すなわち、プラズマダメージを受けていないＴＥＧの割合を示し、横軸は電子温度（ｅＶ）を示す。条件としては、２０ｍＴｏｒｒの圧力下において、Ｎ２プラズマを用い、出力電力を３ｋＷ、バイアス電力を０Ｗとし、Ｎ２ガスを１０００ｓｃｃｍ、Ａｒガスを１００ｓｃｃｍの流速で流した条件とし、各アンテナ比については、図１６中に示している。ここで、図２に示すプラズマ処理装置３１を用いた場合、アンテナ部３３とサセプタ３４間の距離を１５ｍｍとすると電子温度は７ｅＶとなり、２５ｍｍとすると電子温度は３ｅＶとなり、５５ｍｍとすると電子温度は１．５ｅＶとなる。なお、アンテナ部３３とサセプタ３４間の距離が１５ｍｍの場合の電子密度は、３．７×１０１１ｃｍ−３、２５ｍｍの場合は、３．９×１０１１ｃｍ−３、５５ｍｍの場合は、３．４×１０１１ｃｍ−３であり、いずれも高電子密度であって、ほぼ同等である。
図１７は、図１６中のａで示す場合、すなわち、電子温度が１．５ｅＶの場合において評価したアンテナ比１ＭのＴＥＧのプラズマダメージを示している。図１８は、図１６中のｂで示す場合、すなわち、電子温度が３ｅＶの場合において評価したアンテナ比１ＭのＴＥＧのプラズマダメージを示している。図１９は、図１６中のｃで示す場合、すなわち、電子温度が７ｅＶの場合において評価したアンテナ比１ＭのＴＥＧのプラズマダメージを示している。図１７〜図１９において、領域５１および領域５２は、プラズマダメージが低い部分を示し、領域５３、領域５４および領域５５は、プラズマダメージが高い部分を示す。
図１６〜図１９を参照して、電子温度が７ｅＶである場合には、プラズマダメージを受けていない部分が８５％よりも少なく、プラズマダメージを多く受けている。また、電子温度が３ｅＶである場合についても、プラズマダメージを受けていない部分が９５％よりも少ない。一方、電子温度が１．５ｅＶである場合には、プラズマダメージを受けていない部分が、ほぼ１００％である。このように、低電子温度および高電子密度を実現することにより、プラズマダメージを低減できる。
以上より、このような半導体装置の製造方法によると、製造時における半導体素子へのプラズマダメージの影響を小さくすることができる。
なお、上記の実施の形態においては、半導体素子としてＭＯＳトランジスタを用いた例について説明したが、これに限らず、ＣＣＤ等の半導体素子を含む半導体装置を製造する際にも適用される。
以上、図面を参照してこの発明の実施形態を説明したが、この発明は、図示した実施形態のものに限定されない。図示した実施形態に対して、この発明と同一の範囲内において、あるいは均等の範囲内において、種々の修正や変形を加えることが可能である。
この発明の一実施形態に係る半導体装置の製造方法で製造された半導体装置の断面図である。 この発明の一実施形態に係る半導体装置の製造方法に使用されるプラズマ処理装置を示す概略図である。 プラズマ処理装置において、アンテナ部からの距離と、プラズマの電子温度との関係を示すグラフである。 プラズマ処理装置において、アンテナ部からの距離と、プラズマの電子密度との関係を示すグラフである。 従来の製造方法で製造された半導体装置において、ＶｇｓとＩｄｓとの関係を示すグラフである。 この発明の一実施形態に係る製造方法で製造された半導体装置において、ＶｇｓとＩｄｓとの関係を示すグラフである。 従来の製造方法で製造された半導体装置と、この発明の一実施形態に係る製造方法で製造された半導体装置において、Ｖｔｈとアンテナ比との関係を示すグラフである。 各製造方法における半導体装置のアンテナ比とＶｔｈシフトばらつきとの関係を示すグラフである。 従来における製造方法（ａ）で製造した半導体装置の各アンテナ比におけるＶｔｈシフトばらつきと度数分布における確率との関係を示すグラフである。 一層目のメタル配線層のみにマイクロ波プラズマを用いたエッチング処理を行ってパターニングした製造方法（ｂ）で製造した場合の各アンテナ比におけるＶｔｈシフトばらつきと度数分布における確率との関係を示すグラフである。 マイクロ波プラズマを用いたＣＶＤ処理により層間絶縁膜のみを形成した製造方法（ｃ）で製造した場合の各アンテナ比におけるＶｔｈシフトばらつきと度数分布における確率との関係を示すグラフである。 エッチング処理およびＣＶＤ処理をマイクロ波プラズマにより処理した製造方法（ｄ）で製造した場合の各アンテナ比におけるＶｇｓシフトばらつきと度数分布における確率との関係を示すグラフである。 半導体装置の特性を評価するＴＥＧを示す回路図である。 従来の製造方法で製造された半導体装置のプラズマチャージアップダメージを示す図である。 この発明の一実施形態に係る製造方法で製造された半導体装置のプラズマチャージアップダメージを示す図である。 電子温度とＴＥＧ収量との関係を示す図である。 電子温度が１．５ｅＶの場合において評価したアンテナ比１ＭのＴＥＧのプラズマダメージを示す図である。 電子温度が３ｅＶの場合において評価したアンテナ比１ＭのＴＥＧのプラズマダメージを示す図である。 電子温度が７ｅＶの場合において評価したアンテナ比１ＭのＴＥＧのプラズマダメージを示す図である。
符号の説明
１２，３６ シリコン基板、１３ 素子分離領域、１４ａ ｐ型ウェル、１４ｂ ｎ型ウェル、１５ａ 高濃度ｎ型不純物拡散領域、１５ｂ 高濃度ｐ型不純物拡散領域、１６ａ ｎ型不純物拡散領域、１６ｂ ｐ型不純物拡散領域、１７ ゲート酸化膜、１８ ゲート電極、１９ ゲート側壁部、２１，２５ 層間絶縁膜、２２ コンタクトホール、２３，２６ 埋め込み電極、２４ メタル配線層、２７ 導電層、２８，２９ 保護膜、３１ プラズマ処理装置、３２ チャンバー、３３ アンテナ部、３４ サセプタ、３５ ガスシャワーヘッド、３７ プラズマ生成領域、３８ プラズマ拡散領域、４１ ＴＥＧ、４２ ユニットセル、４３ａ，４３ｂ，４３ｃ，４３ｄ ｎチャネルＭＯＳトランジスタ、４４ａ 垂直シフトレジスタ、４４ｂ 水平シフトレジスタ、４５ 出力アンプ、５１，５２，５３，５４，５５ 領域。

Claims (7)

  1. 半導体基板上に半導体素子を形成する工程と、
    マイクロ波をプラズマ源とし、前記半導体基板の表面近傍において、プラズマの電子温度が１．５ｅＶよりも低く、かつプラズマの電子密度が１×１０１１ｃｍ−３よりも高いマイクロ波プラズマを用いたＣＶＤ処理によって前記半導体素子上に絶縁膜を形成する工程とを含む、半導体装置の製造方法。
  2. 前記絶縁膜に対して、前記マイクロ波プラズマを用いたエッチング処理を行う工程を含む、請求項１に記載の半導体装置の製造方法。
  3. 前記半導体素子を形成する工程は、
    前記半導体基板上に絶縁膜を形成する工程と、
    前記絶縁膜上に導電層を形成する工程と、
    前記導電層に前記マイクロ波プラズマを用いたエッチング処理によるパターニングを行なって電極を形成する工程とを含む、請求項１または２に記載の半導体装置の製造方法。
  4. 半導体基板上に半導体素子を形成する工程と、
    前記半導体素子上に絶縁膜を形成する工程と、
    マイクロ波をプラズマ源とし、前記半導体基板の表面近傍において、プラズマの電子温度が１．５ｅＶよりも低く、かつプラズマの電子密度が１×１０１１ｃｍ−３よりも高いマイクロ波プラズマを用いたエッチング処理によって前記絶縁膜をエッチングする工程を含む、半導体装置の製造方法。
  5. 半導体基板上に半導体素子を形成する工程と、
    前記半導体素子上に絶縁膜を形成する工程と、
    前記絶縁膜上に導電層を形成する工程と、
    前記導電層に対し、マイクロ波をプラズマ源とし、前記半導体基板の表面近傍において、プラズマの電子温度が１．５ｅＶよりも低く、かつプラズマの電子密度が１×１０１１ｃｍ−３よりも高いマイクロ波プラズマを用いたエッチング処理によるパターニングを行う工程とを含む、半導体装置の製造方法。
  6. 半導体基板上にゲート絶縁膜を形成する工程と、
    マイクロ波をプラズマ源とし、前記半導体基板の表面近傍において、プラズマの電子温度が１．５ｅＶよりも低く、かつプラズマの電子密度が１×１０１１ｃｍ−３よりも高いマイクロ波プラズマを用いたエッチング処理によるパターニングを行って前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記ゲート絶縁膜を間に挟むように前記半導体基板上に一対の高濃度不純物拡散領域を形成する工程とを含む、半導体装置の製造方法。
  7. 前記ゲート電極を形成した前記半導体基板上に絶縁膜を形成する工程と、
    前記絶縁膜に前記マイクロ波プラズマを用いた異方性エッチング処理を行なって前記ゲート電極の側壁部に前記絶縁膜を残す工程とを含む、請求項６に記載の半導体装置の製造方法。
JP2007225224A 2007-08-31 2007-08-31 半導体装置の製造方法 Expired - Fee Related JP5422854B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2007225224A JP5422854B2 (ja) 2007-08-31 2007-08-31 半導体装置の製造方法
KR1020097026788A KR101121434B1 (ko) 2007-08-31 2008-08-07 반도체 장치의 제조 방법
US12/675,289 US8497214B2 (en) 2007-08-31 2008-08-07 Semiconductor device manufacturing method
PCT/JP2008/064216 WO2009028314A1 (ja) 2007-08-31 2008-08-07 半導体装置の製造方法
TW097130369A TWI428980B (zh) 2007-08-31 2008-08-08 Semiconductor device manufacturing method and plasma chemical vapor deposition processing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007225224A JP5422854B2 (ja) 2007-08-31 2007-08-31 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2009059850A true JP2009059850A (ja) 2009-03-19
JP5422854B2 JP5422854B2 (ja) 2014-02-19

Family

ID=40387040

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007225224A Expired - Fee Related JP5422854B2 (ja) 2007-08-31 2007-08-31 半導体装置の製造方法

Country Status (5)

Country Link
US (1) US8497214B2 (ja)
JP (1) JP5422854B2 (ja)
KR (1) KR101121434B1 (ja)
TW (1) TWI428980B (ja)
WO (1) WO2009028314A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011040047A1 (en) * 2009-10-04 2011-04-07 Tokyo Electron Limited Semiconductor device, method for fabricating the same and apparatus for fabricating the same
JP2015109343A (ja) * 2013-12-04 2015-06-11 キヤノン株式会社 半導体装置の製造方法
JP2020174165A (ja) * 2019-04-15 2020-10-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8673080B2 (en) 2007-10-16 2014-03-18 Novellus Systems, Inc. Temperature controlled showerhead
US8413094B2 (en) * 2010-10-05 2013-04-02 International Business Machines Corporation Structure, design structure and process for increasing magnitude of device threshold voltage for low power applications
WO2012122054A2 (en) 2011-03-04 2012-09-13 Novellus Systems, Inc. Hybrid ceramic showerhead
DE102011113751B4 (de) * 2011-09-19 2016-09-01 Hq-Dielectrics Gmbh Verfahren zum stetigen oder sequentiellen abscheiden einer dielektrischen schicht aus der gasphase auf einem substrat
TWI522490B (zh) 2012-05-10 2016-02-21 應用材料股份有限公司 利用微波電漿化學氣相沈積在基板上沈積膜的方法
US10741365B2 (en) 2014-05-05 2020-08-11 Lam Research Corporation Low volume showerhead with porous baffle
US10378107B2 (en) 2015-05-22 2019-08-13 Lam Research Corporation Low volume showerhead with faceplate holes for improved flow uniformity
US10023959B2 (en) 2015-05-26 2018-07-17 Lam Research Corporation Anti-transient showerhead
JP2018064008A (ja) * 2016-10-12 2018-04-19 ソニーセミコンダクタソリューションズ株式会社 半導体装置および半導体装置の製造方法、並びにｐｉｄ保護装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09209156A (ja) * 1996-02-01 1997-08-12 Canon Inc マイクロ波プラズマｃｖｄ装置及び方法
JP2006019615A (ja) * 2004-07-05 2006-01-19 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006244891A (ja) * 2005-03-04 2006-09-14 Tokyo Electron Ltd マイクロ波プラズマ処理装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3716007B2 (ja) 1995-03-14 2005-11-16 聯華電子股▲ふん▼有限公司 半導体装置の製造方法
US6677549B2 (en) * 2000-07-24 2004-01-13 Canon Kabushiki Kaisha Plasma processing apparatus having permeable window covered with light shielding film
KR100639147B1 (ko) * 2001-01-25 2006-10-31 동경 엘렉트론 주식회사 플라즈마 처리 방법
JP2008059991A (ja) * 2006-09-01 2008-03-13 Canon Inc プラズマ処理装置及びプラズマ処理方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09209156A (ja) * 1996-02-01 1997-08-12 Canon Inc マイクロ波プラズマｃｖｄ装置及び方法
JP2006019615A (ja) * 2004-07-05 2006-01-19 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006244891A (ja) * 2005-03-04 2006-09-14 Tokyo Electron Ltd マイクロ波プラズマ処理装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011040047A1 (en) * 2009-10-04 2011-04-07 Tokyo Electron Limited Semiconductor device, method for fabricating the same and apparatus for fabricating the same
CN102549756A (zh) * 2009-10-04 2012-07-04 东京毅力科创株式会社 半导体器件、其制造方法及其制造装置
JP2013506986A (ja) * 2009-10-04 2013-02-28 東京エレクトロン株式会社 半導体デバイス、半導体デバイスの製造方法および半導体デバイスの製造装置
KR101384590B1 (ko) 2009-10-04 2014-04-11 도쿄엘렉트론가부시키가이샤 반도체 디바이스 제조 방법 및 반도체 디바이스 제조 장치
JP2015109343A (ja) * 2013-12-04 2015-06-11 キヤノン株式会社 半導体装置の製造方法
JP2020174165A (ja) * 2019-04-15 2020-10-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP7246237B2 (ja) 2019-04-15 2023-03-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
KR20100009654A (ko) 2010-01-28
US20100216300A1 (en) 2010-08-26
KR101121434B1 (ko) 2012-03-22
TW200924049A (en) 2009-06-01
JP5422854B2 (ja) 2014-02-19
WO2009028314A1 (ja) 2009-03-05
TWI428980B (zh) 2014-03-01
US8497214B2 (en) 2013-07-30

Similar Documents

Publication Publication Date Title
JP5422854B2 (ja) 半導体装置の製造方法
JP5466756B2 (ja) プラズマエッチング方法、半導体デバイスの製造方法、及びプラズマエッチング装置
US8114790B2 (en) Plasma CVD method, silicon nitride film formation method, semiconductor device manufacturing method, and plasma CVD apparatus
US8486792B2 (en) Film forming method of silicon oxide film, silicon oxide film, semiconductor device, and manufacturing method of semiconductor device
US7858484B2 (en) Semiconductor device and method for producing the same
US6376388B1 (en) Dry etching with reduced damage to MOS device
CN101447457B (zh) 双应力膜互补金属氧化物半导体晶体管的制造方法
JP2010080846A (ja) ドライエッチング方法
US9460963B2 (en) Self-aligned contacts and methods of fabrication
US11705328B2 (en) Semiconductor-on-insulator (SOI) substrate and method for forming
WO2010038886A1 (ja) 窒化珪素膜の成膜方法、コンピュータ読み取り可能な記憶媒体およびプラズマｃｖｄ装置
US20100176441A1 (en) Semiconductor memory device and manufacturing method therefor
JP3250465B2 (ja) 電子シェーディングダメージの測定方法
JP3563446B2 (ja) 半導体装置の製造方法
JP3519600B2 (ja) 半導体集積回路装置の製造方法
US20130181307A1 (en) Method of manufacturing semiconductor device and semiconductor device
JPH11265918A (ja) 電子シェーディングダメージの測定方法
CN101939842B (zh) 半导体器件的制造方法
US20230343859A1 (en) Semiconductor device and manufacturing method thereof
US20230036955A1 (en) Plasma processing method for manufacturing semiconductor structure
US10141194B1 (en) Manufacturing method of semiconductor structure
US20080290447A1 (en) Semiconductor device and methods of manufacturing the same
JP2007042979A (ja) 半導体装置の製造方法
US20190164773A1 (en) Method of forming field effect transistor (fet) circuits, and forming integrated circuit (ic) chips with the fet circuits
JP2010062565A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100827

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100827

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120918

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121113

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130820

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131008

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131029

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131108

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees