JP3519600B2

JP3519600B2 - 半導体集積回路装置の製造方法

Info

Publication number: JP3519600B2
Application number: JP14015898A
Authority: JP
Inventors: 健志坂井; 勝彦堀田
Original assignee: Renesas Technology Corp; Hitachi ULSI Systems Co Ltd
Current assignee: Renesas Technology Corp; Hitachi Solutions Technology Ltd
Priority date: 1998-05-21
Filing date: 1998-05-21
Publication date: 2004-04-19
Anticipated expiration: 2018-05-21
Also published as: JPH11340221A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法および半導体集積回路装置技術に関し、特
に、プラズマ化学反応を用いた成膜技術に適用して有効
な技術に関するものである。

【０００２】

【従来の技術】半導体集積回路装置の製造プロセスにお
いては、プラズマ化学反応を応用した種々のプラズマ処
理が実施されている。例えばプラズマＣＶＤ（Chemical
VaporDeposition ）処理は、半導体集積回路装置の製
造技術として既に定着している。プラズマＣＶＤ処理
は、反応ガスを減圧下において放電することにより、常
圧下では安定に得られない電子、イオンおよびラジカル
等のような反応種を発生させ、所定の化学反応を促進さ
せることにより成膜処理を行う技術である。したがっ
て、低温プロセスやドライプロセス等を実現できるの
で、半導体集積回路装置を製造する上で非常に好ましい
技術である。また、例えば耐吸湿性および耐透水性に優
れ、膜の構成元素が安定した状態で結合されリーク電流
が少ない等、膜質の良い絶縁膜が被着できる等のような
優れた特徴を有している。

【０００３】このプラズマを生成する方法には、例えば
容量結合型プラズマ（ＣＣＰ：Capacitive Cappled Pla
sma ）ＣＶＤ法および誘導結合型プラズマ（ＩＣＰ：In
ductive Cuppled Plasma、ＥＣＲ：Electron Cycrotoro
n Resonance 、ヘリコンプラズマ）ＣＶＤ法がある。容
量結合型は、反応管の内部に２枚の平板電極が互いに所
定の距離を隔てて平行に配置され、その電極の一方また
は両方に高周波を与えるものが一般的であり、大面積に
わたって膜厚の均一性を確保できるという優れた特徴が
ある。一方、誘導結合型は、反応管の外部からコイル等
により高周波（または低周波）を与えてプラズマを生成
するもので、内部汚染が少なく、容量結合型よりも約２
桁高い高密度プラズマ（High Density Plasma ）を形成
できるという優れた特徴がある。

【０００４】また、近年、半導体集積回路装置において
は、半導体集積回路装置を構成する配線構造の微細化に
伴ってボイドを形成することなく隣接配線間を絶縁膜で
埋め込むために高度な埋込技術が必要とされている。こ
れは、例えば配線の微細化に伴って配線の幅方向（横方
向）の寸法が微細化される一方で、配線の厚さ方向（縦
方向）の寸法は、電流密度の増加を抑制する等、配線の
信頼性を確保する観点からあまり薄くできないために、
隣接配線間においてアスペクト比（配線高さ／配線の間
隔）が高くなる傾向にあるからである。また、例えば半
導体集積回路装置においては平坦化および微細化を実現
すべく、溝型の素子分離構造が採用されつつあり、その
分離構造を構成すべく半導体基板に掘られた溝内に絶縁
膜をボイドを生じさせることなく埋め込むことが必要と
されているからである。このような段差を埋め込む一手
法としては、例えばバイアスＣＶＤ法がある。この手法
は、例えば半導体ウエハに高周波（ＲＦ）バイアスを印
加しながらプラズマＣＶＤ処理を行い、成膜とスパッタ
エッチングとを進行させながら成膜を行う方法である。

【０００５】なお、プラズマＣＶＤ法およびバイアスＣ
ＶＤ法については、例えば株式会社培風館、１９９７年
６月１０日発行、「アドバンストエレクトロニクスＩ
−１７ＵＬＳＩプロセス技術」Ｐ７３〜Ｐ７４およびＰ
７７〜Ｐ７９に記載がある。

【０００６】

【発明が解決しようとする課題】ところが、プラズマＣ
ＶＤ法による成膜技術においては、プラズマＣＶＤ法で
形成された絶縁膜の剥離の課題および成膜中の損傷に起
因する素子不良の課題があることを本発明者は見出し
た。

【０００７】プラズマＣＶＤ法で形成される膜の膜質向
上は、（１）．成膜時における半導体基板の高温化、
(2).プラズマ生成用高周波出力の高出力化、(3).プラズ
マ密度の高密度化等により実現できるが、上記(1) の高
温化には半導体素子の特性への影響から上限があるの
で、上記(2) および(3) の方法が有効である。

【０００８】しかし、例えばシリコン酸化膜等のような
絶縁膜をプラズマＣＶＤ法で形成することにより配線を
被覆する場合に、上記(2) および(3) の条件を採用する
と、成膜処理中に配線に照射される酸素の量が増え、配
線表面が酸化される結果、プラズマＣＶＤ法で成膜され
た絶縁膜の配線に対する密着性が低下することによりそ
の絶縁膜が剥離してしまう課題がある。

【０００９】また、絶縁膜をプラズマＣＶＤ法で形成す
る場合に、上記(2) および(3) の条件を採用すると、プ
ラズマから半導体ウエハに流れるイオン電流および半導
体ウエハからプラズマに流れる電子電流が増加すること
によりゲート絶縁膜の耐圧劣化やしきい電圧（Ｖｔｈ）
の変動等のような素子不良が生じたり、半導体基板に物
理的な損傷が生じたり、半導体基板の表面に化学的に不
安定な状態を作り出したりする結果、半導体集積回路装
置の信頼性および歩留まりが低下する課題がある。

【００１０】そこで、本発明の目的は、プラズマＣＶＤ
法による成膜処理において、下地に損傷を与えることな
く、絶縁膜の剥離の問題を生じさせることなく、絶縁膜
を被着することのできる技術を提供することにある。

【００１１】また、本発明の他の目的は、プラズマＣＶ
Ｄ法による成膜処理において、下地に損傷を与えること
なく、絶縁膜の剥離の問題を生じさせることなく、膜質
の良い絶縁膜を被着することのできる技術を提供するこ
とにある。

【００１２】また、本発明の他の目的は、プラズマＣＶ
Ｄ法による成膜処理において、下地に損傷を与えること
なく、絶縁膜の剥離の問題を生じさせることなく、下地
の窪みにボイドを生じさせることなく、絶縁膜を被着す
ることのできる技術を提供することにある。

【００１３】さらに、本発明の他の目的は、プラズマＣ
ＶＤ法による成膜処理において、成膜処理時間の増大を
招くことなく、下地に損傷を与えることなく、絶縁膜の
剥離の問題を生じさせることなく、膜質の良い絶縁膜を
被着することのできる技術を提供することにある。

【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１５】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１６】すなわち、本発明の半導体集積回路装置の
製造方法は、半導体基板上に第１絶縁膜をプラズマＣＶ
Ｄ法または高密度プラズマＣＶＤ法により被着する工程
と、前記第１絶縁膜の被着工程後の半導体基板上に第２
絶縁膜をプラズマＣＶＤ法または高密度プラズマＣＶＤ
法により被着する工程とを有し、前記第１絶縁膜の被着
工程においては、前記第１絶縁膜の剥離および下地の損
傷が生じないような条件で第１絶縁膜を被着するもので
ある。

【００１７】また、本発明の半導体集積回路装置の製造
方法は、半導体基板上に第１絶縁膜をプラズマＣＶＤ法
または高密度プラズマＣＶＤ法により被着する工程と、
前記第１絶縁膜の被着工程後の半導体基板上に第２絶縁
膜をプラズマＣＶＤ法または高密度プラズマＣＶＤ法に
より被着する工程とを有し、前記第１絶縁膜の成膜処理
時に前記半導体基板とプラズマとの間に与える高周波電
力を、前記第２絶縁膜の成膜時に前記半導体基板とプラ
ズマとの間に与える高周波電力よりも低くするものであ
る。

【００１８】さらに、本発明の半導体集積回路装置の製
造方法は、前記第２絶縁膜の被着工程では、前記半導体
基板に高周波電力を印加することにより成膜とスパッタ
リングとの両方を作用させながら前記第２絶縁膜を被着
するものである。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。

【００２０】（実施の形態１）図１〜図５は本発明の一
実施の形態である半導体集積回路装置の製造工程中にお
ける要部断面図、図６〜図９は本実施の形態における半
導体集積回路装置の製造工程で用いる高密度プラズマＣ
ＶＤ装置の説明図である。

【００２１】本実施の形態１においては、例えば高密度
プラズマ（High Density Plasma 、以下、ＨＤＰと略
す）ＣＶＤ法により絶縁膜を被着する場合について説明
する。このＨＤＰ・ＣＶＤ法は、通常のプラズマＣＶＤ
法よりも約２桁高い１０¹¹／ｃｍ²台のプラズマ密度
（電子密度）で成膜処理を行う方法であり、その他の特
徴として、例えば通常のプラズマＣＶＤ法に比べて、電
子温度が高く、かつ、イオンや中性粒子の温度が低いと
いう特徴を有している。なお、以下の説明では、例えば
ロジック回路の製造方法に本発明を適用した場合につい
て説明する。

【００２２】図１に示すように、半導体基板１は、例え
ばｐ^-型のシリコン単結晶からなり、その主面側にはｎ
ウエル２Ｎおよびｐウエル２Ｐが形成されている。ｎウ
エル２Ｎには、例えばリンまたはヒ素が導入されてｎ型
に設定され、ｐウエル２Ｐには、例えばホウ素が導入さ
れてｐ型に設定されている。また、半導体基板１の主面
には、例えばシリコン酸化膜からなる分離部構成用のフ
ィールド絶縁膜３が形成されている。ただし、分離部の
構造はこれに限定されるものではなく種々変更可能であ
り、例えば浅い分離溝内に分離用絶縁膜を埋め込むこと
で構成される浅溝埋込分離構造としても良い。そして、
このフィールド絶縁膜３に囲まれた素子形成領域には、
例えばｎチャネル型のＭＩＳ・ＦＥＴ（Metal Insulato
r Semiconductor Field Effect Transistor ：以下、
ｎＭＩＳと略す）ＱＮが形成されている。なお、他の領
域にはｐチャネル型のＭＩＳ・ＦＥＴも形成されてい
る。このｎＭＩＳＱＮおよびｐＭＩＳによりＣＭＩＳ
（Complimentary MIS ）回路が構成される。

【００２３】このｎＭＩＳＱＮは、ｐウエルに形成され
た一対の半導体領域４ｎｄ, ４ｎｄと、半導体基板１の
主面上に形成されたゲート絶縁膜５ｉと、その上に形成
されたゲート電極６ｎｇとを有している。一対の半導体
領域４ｎｄ, ４ｎｄは、ｎＭＩＳＱＮのソース・ドレイ
ン領域を形成するための領域であり、チャネル領域を挟
んで互いに離間して形成されている。ゲート長は、例え
ば0.２５μｍ程度である。各半導体領域４ｎｄ, ４ｎｄ
には、例えばリンまたはヒ素が導入されてｎ型に設定さ
れている。なお、この半導体領域４ｎｄ, ４ｎｄの各々
を低濃度領域と高濃度領域とで構成される構造としても
良い。この低濃度領域は、主としてホットキャリア効果
を抑制するための領域であり、チャネル領域に隣接して
いる。また、高濃度領域は、低濃度領域の平面寸法分だ
けチャネル領域から平面的に離間した位置に形成されて
いる。この低濃度領域および高濃度領域は共にｎ型に設
定されているが、低濃度領域における導電型を決める不
純物の濃度は、高濃度領域のそれに比べて低く設定され
ている。また、半導体領域４ｎｄ上に、例えばタングス
テンシリサイド等のようなシリサイド層を設ける構造と
しても良い。これにより、半導体領域４ｎｄと配線との
接触抵抗を下げることが可能となる。また、半導体領域
の上記チャネル領域側の底部角近傍にポケット領域を設
けても良い。このポケット領域は、ソース・ドレイン間
のパンチスルーを抑制するための領域であり、半導体領
域４ｎｄ, ４ｎｄの導電型とは反対の導電型に設定され
る。

【００２４】ゲート絶縁膜５ｉは、共に、例えば厚さ８
ｎｍ程度のシリコン酸化膜からなる。なお、ゲート絶縁
膜５ｉを酸窒化膜（ＳｉＯＮ）で形成しても良い。これ
により、ゲート絶縁膜５ｎｉ中における界面準位の発生
を抑制でき、また、ゲート絶縁膜５ｉ中の電子トラップ
を低減できるので、ゲート絶縁膜５ｉにおけるホットキ
ャリア耐性を向上させることが可能となる。したがっ
て、ゲート絶縁膜５ｉの信頼性を向上させることが可能
となる。このようなゲート絶縁膜５ｉの酸窒化方法とし
ては、例えばゲート絶縁膜５ｉを酸化処理によって成膜
する際にＮＨ₃ガス雰囲気やＮＯ₂ガス雰囲気中におい
て高温熱処理を施す方法、シリコン酸化膜等からなるゲ
ート絶縁膜５ｉを形成した後、その上面に窒化膜を形成
する方法、半導体基板１の主面に窒素をイオン注入した
後にゲート絶縁膜５ｉの形成のための酸化処理を施す方
法またはゲート電極形成用のポリシリコン膜に窒素をイ
オン注入した後、熱処理を施して窒素をゲート絶縁膜５
ｉに析出させる方法等がある。

【００２５】ゲート電極６ｎｇは、例えば低抵抗ポリシ
リコンからなる。ただし、ゲート電極６ｎｇの構造は、
これに限定されるものではなく種々変更可能であり、例
えば低抵抗ポリシリコン上にタングステンシリサイド等
のようなシリサイド層を設けたポリサイド構造または低
抵抗ポリシリコン上に窒化チタンや窒化タングステン等
のバリア金属膜を介してタングステン等のような金属膜
を設けたポリメタル構造でも良い。ポリメタル構造を採
用した場合にはゲート電極６ｎｇの電気抵抗を大幅に下
げることができる。この構造は、ゲート電極６ｎｇのゲ
ート幅が長い場合に特に有効である。なお、図１の左側
のゲート電極６ｐｇはｐＭＩＳのゲート電極を示してい
る。ゲート電極６ｐｇの構造はゲート電極６ｎｇと同じ
なので説明を省略する。

【００２６】このゲート電極６ｎｇ, ６ｐｇの側面およ
び上面には、例えばシリコン酸化膜、シリコン窒化膜ま
たはそれらの複合膜等からなるサイドウォール７および
キャップ絶縁膜８が形成されている。サイドウォール７
およびキャップ絶縁膜８をシリコン窒化膜で形成した場
合には、層間絶縁膜に半導体領域４ｎｄ等が露出するよ
うな接続孔を穿孔する際にそのサイドウォール７および
キャップ絶縁膜８をエッチングストッパとして機能させ
ることで当該接続孔を自己整合的に位置合わせ良く形成
することができるので、素子のレイアウト面積の微細
化、信頼性の向上および特性の向上を実現できる。

【００２７】まず、このような半導体基板１の主面上
に、図２に示すように、絶縁膜（第１絶縁膜）９ａをＨ
ＤＰ・ＣＶＤ法で被着する。ただし、ここでは、ゲート
絶縁膜５ｉおよび半導体基板１等のような下地に損傷を
与えず、かつ、下地との密着性が確保されるような条件
で成膜処理を行う。具体的には、後述するＨＤＰ・ＣＶ
Ｄ装置における基板バイアス用の高周波電力を、例えば
５００Ｗまたは０（零）Ｗに設定した状態で成膜処理を
行う。これにより、絶縁膜９ａの被着により下地に損傷
を与えることもないし、また、絶縁膜９ａの剥離も生じ
ない。なお、成膜時の半導体基板１の温度は、例えば３
００℃〜３５０℃程度である。

【００２８】また、絶縁膜９ａは、下地に順応するよう
にほぼ均一な厚さで形成されており、その厚さは、例え
ば２０ｎｍ〜１６０ｎｍ程度、特に限定されないが、本
実施の形態１では、例えば１００ｎｍである。下限の２
０ｎｍは、絶縁膜９ａの耐圧確保を考慮した厚さであ
り、この程度の厚さがあれば、この後にＨＤＰ・ＣＶＤ
法により絶縁膜を被着する際に絶縁膜９ａ自体が破壊さ
れることもないし、また、絶縁膜９ａの下地に損傷を与
えることもない。上限の１６０ｎｍは、これ以上厚くす
ると、隣接配線間または溝等に埋め込まれた絶縁膜９ａ
中にボイド（空隙）が形成されてしまうのでそれを防止
することを考慮した厚さである。

【００２９】絶縁膜９ａの構成材料は、例えばシリコン
酸化膜からなり、そのＨＤＰ・ＣＶＤ処理では、例えば
モノシランと、酸素または亜酸化窒素のいずれかと、ア
ルゴンとの混合ガスを用いた。ただし、ガス種は、これ
に限定されるものではなく種々変更可能であり、例えば
ジシランと、酸素または亜酸化窒素のいずれかとの混合
ガスやＴＥＯＳ（Tetraethoxysilane ）と、酸素、亜酸
化窒素またはオゾンのいずれかとの混合ガスを用いても
良い。

【００３０】また、絶縁膜９ａはシリコン酸化膜に限定
されるものではなく種々変更可能であり、例えばシリコ
ン窒化膜、フッ素含有シリコン酸化膜、ＢＰＳＧ（Boro
Phospho Silicate Glass ）、ＰＳＧ（Phospho Silica
te Glass）またはシリコン酸窒化膜でも良い。絶縁膜９
ａがシリコン窒化膜の場合、そのガス種は、例えばモノ
シラン、ジシラン、ＴＥＯＳまたは４フッ化シリコンの
いずれかと、アンモニアまたは窒素の少なくとも一方と
の混合ガスを用いれば良い。また、フッ素含有シリコン
酸化膜の場合のガス種は、例えば４フッ化シリコンまた
は２フッ化シリコンのいずれかと、酸素または亜酸化窒
素のいずれかとの混合ガス、４フッ化シリコン、２フッ
化シリコンまたは６フッ化エタンのいずれかと、モノシ
ラン、ジシランまたはＴＥＯＳのいずれかと、酸素また
は亜酸化窒素のいずれかとの混合ガスを用いれば良い。
ＢＰＳＧの場合のガス種は、例えばモノシラン、ジシラ
ンまたはＴＥＯＳのいずれかと、ＴＭＯＰ（trimethylp
hosphate）、ＴＭＰ（trimethylphosphate）、フォスフ
ィンまたはＴＥＯＰ（triethylphosphate ）のいずれか
と、ＴＭＢ（trimethylborate ）またはジボランのいず
れかと、酸素、亜酸化窒素またはオゾンのいずれかとの
混合ガスを用いれば良い。ＰＳＧの場合のガス種は、例
えばモノシラン、ジシランまたはＴＥＯＳのいずれか
と、ＴＭＯＰ、ＴＭＰ、フォスフィンまたはＴＥＯＰの
いずれかと、酸素、亜酸化窒素またはオゾンのいずれか
との混合ガスを用いれば良い。シリコン酸窒化膜の場合
のガス種は、例えばモノシラン、ジシランまたはＴＥＯ
Ｓのいずれかと、アンモニアまたは窒素の少なくとも一
方と、酸素、亜酸化窒素またはオゾンのいずれかとの混
合ガスを用いれば良い。

【００３１】続いて、このような絶縁膜９ａを被着した
ＨＤＰ・ＣＶＤ装置の処理室内において、絶縁膜９ａ上
に、絶縁膜（第２絶縁膜）１０ａをＨＤＰ・ＣＶＤ法で
被着する。ただし、ここでは絶縁膜９ａの場合のような
条件は付加せずに通常のＨＤＰ・ＣＶＤ法により成膜処
理を行う。具体的には、後述するＨＤＰ・ＣＶＤ装置に
おける基板バイアス用の高周波電力を、例えば２４００
Ｗ程度に設定した状態で成膜とスパッタエッチングとを
作用させながら成膜処理を行う。この際のエッチング／
デポ比は、例えば0.３６程度である。成膜時の半導体基
板１の温度は、例えば３００℃〜４００℃程度である。
成膜時の処理室内の圧力は、絶縁膜９ａの成膜時の場合
よりも下げる。また、絶縁膜１０ａの材料（その変形
例）および成膜時のガス種（その変形例）は、絶縁膜９
ａの場合と同じなので説明を省略するが、絶縁膜１０ａ
の成膜時の各ガスの流量は、絶縁膜９ａの場合よりも増
やす。

【００３２】このような本実施の形態１では、絶縁膜１
０ａをＨＤＰ・ＣＶＤ法で成膜する場合に、下地が絶縁
膜９ａにより保護されているので、下地に損傷を与える
こともないし、また、絶縁膜９ａと絶縁膜１０ａとの密
着性は良好なので絶縁膜１０ａが剥離してしまう問題も
生じない。したがって、下地に損傷を生じさせることな
く、絶縁膜１０ａの剥離の問題も生じさせることなく、
さらに、下地の窪みにボイド（空隙）を生じさせること
なく、例えば絶縁膜１０ａ中に含まれる水素や水分の量
が低く耐吸湿性および耐透水性に優れ、かつ、絶縁膜１
０ａの構成元素が安定した状態で結合されておりリーク
電流が流れ難い等、膜質の良い絶縁膜１０ａを被着でき
る。

【００３３】図３は、これらの工程後のＴＥＧ（Test E
lement Group）領域の断面図を示している。フィールド
絶縁膜３およびゲート絶縁膜５ｉ上にはテスト用のゲー
ト電極６ｔｇが形成されている。このゲート絶縁膜５ｉ
およびゲート電極６ｔｇは、上記したゲート絶縁膜５ｉ
およびゲート電極６ｎｇ, ６ｐｇの形成工程と同工程時
に形成されている。ゲート電極６ｔｇは、絶縁膜９ａに
よって直接被覆され、その上には、絶縁膜１０ａが被着
されている。

【００３４】このような絶縁膜９ａ, １０ａの形成工程
後、図４に示すように、絶縁膜１０ａの上面をＣＭＰ
（Chemical Mechanical Polishing ）法等によって平坦
にする。なお、絶縁膜１０ａの平坦化の方法は、これに
限定されるものではなく、例えば絶縁膜１０ａ上にＳＯ
Ｇ（Spin On Glass ）膜等を被着することで平坦化して
も良い。続いて、絶縁膜９ａ, １０ａに半導体領域４ｎ
ｄおよびゲート電極６ｐｇの一部が露出するような接続
孔１１を穿孔した後、例えばタングステンまたは窒化チ
タン等のような金属膜をＣＶＤ法等によって堆積し、さ
らにそれをＣＭＰ法によって削ることにより接続孔１１
内にプラグ１２を形成する。その後、絶縁膜１０ａ上
に、例えばタングステン、アルミニウムまたはアルミニ
ウム−シリコン−銅合金等をスパッタリング法等によっ
て被着した後、これをフォトリソグラフィ技術およびド
ライエッチング技術によってパターニングすることによ
り第１層配線１３を形成する。

【００３５】次いで、半導体基板１の主面上に、図５に
示すように、絶縁膜（第１絶縁膜）９ｂをＨＤＰ・ＣＶ
Ｄ法で被着する。この場合の成膜条件、材料（その変形
例）および厚さは、絶縁膜９ａの場合と同じなので説明
を省略する。これにより、絶縁膜９ｂの被着により下地
に損傷を与えることもないし、また、成膜時に上述の条
件にすることで第１層配線１３の表面を酸化されないよ
うにすることができるのでその酸化に起因する絶縁膜９
ｂの剥離も生じない。

【００３６】続いて、このような絶縁膜９ｂを被着した
ＨＤＰ・ＣＶＤ装置の処理室内において、絶縁膜９ｂ上
に、絶縁膜（第２絶縁膜）１０ｂをＨＤＰ・ＣＶＤ法で
被着する。この場合の成膜条件、材料（その変形例）お
よび厚さは、絶縁膜１０ａと同じなので説明を省略す
る。この場合も、絶縁膜１０ｂをＨＤＰ・ＣＶＤ法で成
膜する場合に、下地に損傷を生じさせることなく、絶縁
膜１０ａの剥離の問題も生じさせることなく、下地の窪
み（ここでは互いに隣接する第１層配線１３の間）にボ
イドを生じさせることなく、膜質の良い絶縁膜１０ｂを
被着できる。その後、絶縁膜１０ｂの上面をＣＭＰ法等
によって削り平坦化するか、また、例えば上記したよう
にＳＯＧ膜を塗布することで平坦化した後、通常の配線
形成工程を経て半導体集積回路装置を製造する。

【００３７】次に、本実施の形態１で用いるＨＤＰ・Ｃ
ＶＤ装置を図６〜図９により説明する。図６は枚葉式の
ＥＣＲ（Electron Cyclotron Resonance）プラズマＣＶ
Ｄ装置１４を示している。ＥＣＲプラズマＣＶＤ装置１
４は、ＥＣＲ条件により高密度の酸素を発生させるプラ
ズマ室１４ａと、プラズマ室１４ａにマイクロ波（例え
ば2.４５ＧＨｚ）を導入する導波管と、プラズマ室１４
ａの外部に設けられた磁気コイル１４ｂと、プラズマ室
１４ａから発散磁界により輸送された酸素プラズマと成
膜ガスとを反応させる反応室１４ｃと、反応室１４ｃ内
に成膜ガス（モノシラン、ジシラン等）を供給する供給
管１４ｄ1 と、プラズマ室１４ａ内にスパッタエッチン
グを生じさせるガス（アルゴンおよび酸素等）を供給す
る供給管１４ｄ2 と、反応室１４ｃ内に設置され半導体
基板１（半導体ウエハ）を載置する載置台１４ｅとを有
している。

【００３８】この載置台１４ｅは、例えば半導体基板１
を静電気で固着する静電チャック機構を有している。ま
た、載置台１４ｅには、整合器１４ｆを介して基板バイ
アス用の高周波電源１４ｇが電気的に接続されており、
成膜処理に際して半導体基板１に高周波電力を供給する
ことが可能となっている。この高周波電力を供給するこ
とにより、直流自己バイアス電圧が半導体基板１とプラ
ズマとの間に生じ、プラズマ中のイオン等を半導体基板
１の方向に引き寄せスパッタエッチングを行うことが可
能となっている。

【００３９】上記説明では、上記絶縁膜９ａ, ９ｂの成
膜時に高周波電源１４ｇから供給する高周波電力を、上
記絶縁膜１０ａ, １０ｂの成膜時に高周波電源１４ｇか
ら供給する高周波電力よりも低くしている。これによ
り、絶縁膜９ａ, ９ｂの被着処理に際しては、半導体基
板１とプラズマとの間の電圧差を小さくすることがで
き、半導体基板１に引き寄せられる酸素やアルゴンイオ
ンの量およびエネルギーを小さくすることができるの
で、下地の損傷や酸化（特に酸素イオンの照射による配
線表面の酸化）を低減できる。したがって、下地に損傷
を与えることもなく、絶縁膜９ａ, ９ｂの剥離の問題も
生じさせることもなく、絶縁膜９ａ, ９ｂを被着でき
る。

【００４０】また、載置台１４ｅの下部には載置台１４
ｅを冷却するための冷却室１４ｈが設けられている。こ
の冷却室１４ｈには供給管１４ｈ1 を通じて純水等のよ
うな冷却水が供給される。さらに、載置台１４ｅには半
導体基板１の温度を検出するための温度センサ１４ｉが
設けられている。なお、符号の１４ｊはヘリウム等を載
置台１４ｅの上面と半導体基板１との間に供給する供給
管を示し、１４ｋは補助コイルを示している。

【００４１】次に、図７は枚葉式のＩＣＰ（Inductive
Coupled Plasma）装置１５を示している。ＩＣＰ装置１
５は、誘電体製（例えば石英またはアルミナ）のチャン
バ１５ａの周囲に巻かれたコイル１５ｂに高周波電源１
５ｃ1 から整合器１５ｄ1 を介して高周波電力を供給し
てチャンバ１５ａ内に誘導結合エネルギーで高密度のプ
ラズマを発生させる構造となっている。また、半導体基
板１を載置する載置台１５ｅには整合器１５ｄ2 を介し
て高周波電源１５ｃ2 が電気的に接続されており、成膜
処理に際して半導体基板１に基板バイアス用の高周波電
力を供給することが可能となっている。この高周波電力
を供給することにより、直流自己バイアス電圧が半導体
基板１とプラズマとの間に生じ、プラズマ中のイオン等
を半導体基板１の方向に引き寄せスパッタエッチングを
行うことが可能となっている。

【００４２】上記説明では、上記絶縁膜９ａ, ９ｂの成
膜時に高周波電源１５ｃ2 から供給する高周波電力を、
上記絶縁膜１０ａ, １０ｂの成膜時に高周波電源１５ｃ
2 から供給する高周波電力よりも低くしている。ただ
し、この方法に加えて、上記絶縁膜９ａ, ９ｂの成膜時
に高周波電源１５ｃ1 から供給する高周波電力を、上記
絶縁膜１０ａ, １０ｂの成膜時に高周波電源１５ｃ1 か
ら供給する高周波電力よりも低くしても良い。これらに
より、下地に損傷を与えることもなく、絶縁膜９ａ, ９
ｂの剥離の問題も生じさせることもなく、絶縁膜９ａ,
９ｂを被着できる。なお、符号の１５ｆは真空排気管を
示している。また、チャンバ１５ａで形成される処理室
（プラズマ室および反応室）内には上記したガスが供給
される。

【００４３】次に、図８は枚葉式のＩＣＰ装置１５の他
の一例を示している。図７と同機能の構成部に同じ符号
が付してある。ＨＤＰはコイル１５ｂに低周波電源１５
ｃ3から低周波（例えば３００〜４００ｋＨｚ）電力を
供給することにより誘導結合エネルギーで形成される。
上記絶縁膜１０ａ, １０ｂの成膜時においては、高周波
電源１５ｃ2 から載置台１５ｅに高周波（例えば１3.５
６ＭＨｚ）電力が供給される構造になっている。これに
より、直流自己バイアス電圧が半導体基板１とプラズマ
との間に生じ、プラズマ中のイオン等を半導体基板１の
方向に引き寄せスパッタエッチングを行うことが可能と
なっている。なお、ターボポンプ１５ｇは処理室内の真
空度を高速で設定するためのポンプである。ゲートバル
ブ１５ｈは、処理室とターボポンプ１５ｇとを仕切るバ
ルブである。

【００４４】次に、図９は枚葉式のヘリコン（Helicon
）プラズマ装置１６を示している。ヘリコンプラズマ
装置１６は、誘電体製（例えば石英またはアルミナ）の
ベルジャ１６ａの周囲に高周波電源１６ｂ1 から高周波
（例えば１3.５６ＭＨｚ）電力が供給されるアンテナ１
６ｃと、その外周に配置された２重のコイル１６ｄ1,１
６ｄ2 とを備え、そのベルジャ１６ａ内で生成されたプ
ラズマをバケット１６ｅ内に拡散可能な構造となってい
る。バケット１６ｅは、その内側の直径がベルジャ１６
ａの内側の直径より大きく形成されており、その外周に
は永久磁石１６ｆが設置されている。また、バケット１
６ｅ内には、ガスリング１６ｇおよび半導体基板１を載
置する載置台１６ｈが設置されている。ガスリング１６
ｇは、成膜用のガス（例えばモノシラン、ジシラン等）
を供給可能になっている。なお、スッパッタエッチング
用のガスは、ベルジャ１６ａの上部の供給管１６ｉを通
じて供給されるようになっている。

【００４５】載置台１６ｈには、基板バイアス用の高周
波電源１６ｂ2 が電気的に接続されており、成膜処理に
際して半導体基板１に高周波電力を供給することが可能
となっている。この高周波電力を供給することで、直流
自己バイアス電圧が半導体基板１とプラズマとの間に生
じ、プラズマ中のイオン等を半導体基板１の方向に引き
寄せスパッタエッチングを行うことが可能となってい
る。

【００４６】上記説明では、上記絶縁膜９ａ, ９ｂの成
膜時に高周波電源１６ｂ2 から供給する高周波電力を、
上記絶縁膜１０ａ, １０ｂの成膜時に高周波電源１６ｂ
2 から供給する高周波電力よりも低くしている。これに
より、下地に損傷を与えることもなく、絶縁膜９ａ, ９
ｂの剥離の問題も生じさせることもなく、絶縁膜９ａ,
９ｂを被着できる。

【００４７】また、この載置台１６ｈは半導体基板１を
静電気で吸着する静電チャック機構を有している。ま
た、この載置台１６ｈは上下動が可能になっている。ロ
ードロック室１６ｊ内の複数の半導体基板の一つを、載
置台１６ｈ上に自動的に載置する場合等に、載置台１６
ｈが図９の下方に下降するようになっている。真空排気
管１６ｋは、例えばターボ分子ポンプと機械的に接続さ
れている。

【００４８】このような本実施の形態１によれば、以下
の効果を得ることが可能となる。

【００４９】(1).ＨＤＰ・ＣＶＤ処理により絶縁膜１０
ａ, １０ｂを被着するのに先立って、絶縁膜９ａ, ９ｂ
を、下地に損傷や絶縁膜の剥離を生じさせない条件でＨ
ＤＰ・ＣＶＤ処理により被着することにより、絶縁膜１
０ａ, １０ｂの被着に際して絶縁膜９ａ, ９ｂが下地を
保護し、かつ、絶縁膜１０ａ, １０ｂとの密着性を確保
する膜として機能するので、膜質の良い絶縁膜１０ａ,
１０ｂを、下地に損傷を与えることなく、絶縁膜１０
ａ, １０ｂの剥離の問題を生じさせることなく、しかも
下地の窪みにボイドを生じさせることなく被着すること
が可能となる。

【００５０】(2).上記(1) により、半導体集積回路装置
の歩留まりおよび信頼性を向上させることが可能とな
る。

【００５１】(3).絶縁膜９ａ, ９ｂ１０ａ, １０ｂを同
一の装置の同一の室内で被着することにより、半導体集
積回路装置の製造時間の増大を招くことなく、絶縁膜９
ａ, ９ｂ１０ａ, １０ｂを被着することが可能となる。

【００５２】（実施の形態２）図１０は本発明の他の実
施の形態である半導体集積回路装置の製造工程で用いる
製造装置の説明図、図１１は図１０の変形例を示す製造
装置の説明図である。

【００５３】本実施の形態２においては、図５に示した
絶縁膜９ａ, ９ｂを平行平板型のＣＶＤ装置で被着し、
絶縁膜１０ａ, １０ｂを前記実施の形態１と同様のＨＤ
Ｐ・ＣＶＤ装置で被着する。すなわち、絶縁膜９ａ, ９
ｂは通常のプラズマＣＶＤ法で形成し、絶縁膜１０ａ,
１０ｂはＨＤＰ・ＣＶＤ法で形成している。この通常の
プラズマＣＶＤ法におけるプラズマ密度（電子密度）
は、ＨＤＰの場合よりも低く、例えば１０⁹／ｃｍ²程
度である。

【００５４】本実施の形態２においても、絶縁膜９ａ,
９ｂは、下地に損傷を与えず、かつ、下地との密着性が
確保されるような条件で成膜処理を行う。具体的には、
後述する平行平板型のＣＶＤ装置における上部電極（半
導体基板１が載置されない側の電極）に供給する高周波
電力を、２００Ｗから１２００Ｗの間に設定した状態で
成膜処理を行う。これにより、絶縁膜９ａ, ９ｂの被着
により下地に損傷を与えないし、また、絶縁膜９ａ, ９
ｂの剥離も生じない。絶縁膜９ａ, ９ｂの膜厚や構成材
料（その変形例）は前記実施の形態１と同じで良いが、
本実施の形態２では、絶縁膜９ａ, ９ｂの成膜時のガス
として、例えばＴＥＯＳと酸素とキャリアガスとしての
ヘリウムガスとの混合ガスを用いた。また、成膜時の半
導体基板１の温度は、例えば４００℃程度にした。な
お、絶縁膜１０ａ, １０ｂの成膜条件や構成材料は前記
実施の形態１と同じなので説明を省略する。

【００５５】次に、本実施の形態２で用いた枚葉式・平
行平板型のプラズマＣＶＤ装置１７を図１０により説明
する。このプラズマＣＶＤ装置１７の処理室１７ａ内に
は、上部電極１７ｂおよび下部電極１７ｃが互いに平行
にされて設置されている。上部電極１７ｂの主面と下部
電極１７ｃの主面との間隔は、例えば7.１ｍｍ程度であ
る。上部電極１７ｂは、高周波電源１７ｄと電気的に接
続されており、これにより上部電極１７ｂに対して高周
波（例えば１3.５６Ｍｈｚ）電力が供給されるようにな
っている。上記説明では、上記絶縁膜９ａ, ９ｂの成膜
時に高周波電源１７ｄから供給する高周波電力を、２０
０Ｗから１２００Ｗの間に設定した状態で成膜処理を行
う。

【００５６】また、上部電極１７ｂは、処理用のガスを
処理室１７ａ内に分散するガス分散板としての機能部を
有している。すなわち、例えばＴＥＯＳ、酸素およびヘ
リウム等のようなプロセスガスは、供給管１７ｅを通じ
て上部電極１７ｂ内のガス室に供給され、さらに上部電
極１７ｂの主面部（図１０では下面部）のガス分散板部
から処理室１７ａ内に供給される構造となっている。下
部電極１７ｃには、熱伝対１７ｆが設置され、半導体基
板１の温度を測定することが可能となっている。また、
下部電極１７ｃの下方には、半導体基板１を加熱するた
めのランプ１７ｇが設置されている。なお、符号の１７
ｈは処理室１７ａ内の圧力を測定するための圧力計であ
る。

【００５７】図１１は図１０の枚葉式の平行平板型のプ
ラズマＣＶＤ装置１７の変形例を示す図であり、図１０
と同一機能の構成部には同一符号が付してある。このプ
ラズマＣＶＤ装置１７では、下部電極１７ｃに高周波電
源１７ｄ1 が電気的に接続されており、これにより半導
体基板１に対して基板バイアス用の高周波電力が供給さ
れ成膜とスパッタエッチングを進行させながら成膜処理
が可能となっている。この場合、絶縁膜９ａ, ９ｂの成
膜に際して、高周波電源１７ｄからの高周波電力だけを
下げても良いが、高周波電源１７ｄ1 からの高周波電力
も下げるか、または０（零）にしても良い。

【００５８】このような本実施の形態２においても、前
記実施の形態１と同様の効果を得ることが可能となる。

【００５９】（実施の形態３）図１２〜図１４は本発明
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。

【００６０】本実施の形態３においては、例えば半導体
集積回路装置における浅溝型の分離部を形成する方法に
本発明を適用した場合について説明する。

【００６１】まず、図１２に示すように、半導体基板１
の主面上に、例えばシリコン窒化膜等から成る絶縁膜１
８を通常の熱ＣＶＤ法（例えば常圧ＣＶＤ法または低圧
ＣＶＤ法）によって形成した後、その上に、分離領域が
露出し、かつ、素子領域が被覆されるようなフォトレジ
ストパターン１９をフォトリソグラフィ技術によって形
成する。続いて、このフォトレジストパターン１９をマ
スクとして、そこから露出する絶縁膜１８および半導体
基板１をエッチング除去することにより半導体基板１の
主面に分離溝２０を形成する。その後、フォトレジスト
パターン１９を除去した後、図１３に示すように、前記
実施の形態１, ２と同様にして、半導体基板１上に、絶
縁膜９ａ, １０ａを下方から順にプラズマＣＶＤ法によ
り被着する（絶縁膜９ａについては、前記実施の形態１
を採用した場合はＨＤＰ・ＣＶＤ法により被着し、前記
実施の形態２を採用した場合は通常のプラズマＣＶＤ法
により被着する）。その後、半導体基板１の主面上の絶
縁膜１０ａ, ９ａを下層の絶縁膜１８をエッチングスト
ッパとしてＣＭＰ法等によって削る。続いて、残された
絶縁膜１８を除去することにより、図１４に示すよう
に、分離溝２０内のみに絶縁膜９ａ, １０ａを埋め込み
分離部２１を形成する。

【００６２】このような本実施の形態３においても、前
記実施の形態１と同じ効果を得ることが可能となる。

【００６３】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態１〜３に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００６４】例えば前記実施の形態１〜３においては、
第１絶縁膜をＨＤＰ・ＣＶＤ法またはプラズマＣＶＤ法
で形成した場合について説明したが、これに限定される
ものではなく種々変更可能であり、例えば常圧ＣＶＤ法
や低圧ＣＶＤ法等のような熱ＣＶＤ法または熱酸化法に
よって第１絶縁膜を形成しても良い。これらの絶縁膜の
場合は、成膜に際して下地の損傷や膜の剥離が生じな
い。したがって、成膜に際しては下地の窪みにボイドが
生じないように形成すれば良く、その厚さは前記実施の
形態１と同じである。

【００６５】また、前記実施の形態１では、第１絶縁膜
および第２絶縁膜をＨＤＰ・ＣＶＤ法で形成した場合を
説明し、前記実施の形態２では第１絶縁膜を通常のプラ
ズマＣＶＤ法で形成し、第２絶縁膜をＨＤＰ・ＣＶＤ法
で形成した場合について説明したが、これに限定される
ものではなく、第１絶縁膜および第２絶縁膜を通常のプ
ラズマＣＶＤ法で形成しても良いし、第１絶縁膜をＨＤ
Ｐ・ＣＶＤ法で形成し、第２絶縁膜を通常のプラズマＣ
ＶＤ法で形成しても良い。

【００６６】また、前記実施の形態２においては、上部
電極に高周波電源が電気的に接続されている場合につい
て説明したが、これに限定されるものではなく、例えば
上部電極に高周波電源および低周波電源を接続した構造
の２周波励起ＣＶＤ装置を用いても良い。

【００６７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるロジッ
ク回路の製造技術に適用した場合について説明したが、
それに限定されるものではなく、例えばＤＲＡＭ（Dyna
mic Random Access Memory）、ＳＲＡＭ（Static Rando
m Access Memory ）またはフラッシュメモリ（ＥＥＰＲ
ＯＭ：Electrically Erasable Programmable ROM）等の
ような半導体メモリ回路や半導体メモリ回路とロジック
回路とを同一半導体基板に設けるメモリ−ロジック混在
回路等に適用できる。また、半導体基板上にバイポーラ
トランジスタを設ける半導体集積回路装置にも適用でき
る。

【００６８】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００６９】(1).本発明によれば、第２絶縁膜の被着処
理において、第１絶縁膜が下地を保護し、かつ、第２絶
縁膜との密着性を確保する膜として機能するので、下地
に損傷を与えることなく、第２絶縁膜の剥離の問題を生
じさせることなく、第２絶縁膜を被着することが可能と
なる。

【００７０】(2).本発明によれば、第２絶縁膜をＨＤＰ
・ＣＶＤ法により被着することにより、下地に損傷を与
えることなく、第２絶縁膜の剥離の問題を生じさせるこ
となく、膜質の良い第２絶縁膜を被着することが可能と
なる。

【００７１】(3).本発明によれば、第１絶縁膜および第
２絶縁膜を同一のＨＤＰ・ＣＶＤ装置の同一室内で被着
することにより、プラズマＣＶＤ法による成膜処理にお
いて、成膜処理時間の増大を招くことなく、下地に損傷
を与えることなく、絶縁膜の剥離の問題を生じさせるこ
となく、膜質の良い絶縁膜を被着することが可能とな
る。

【００７２】(4).本発明によれば、前記半導体基板に高
周波電力を印加することにより成膜とスパッタリングと
の両方を作用させながら第２絶縁膜を被着することによ
り、下地の窪みにボイドを生じさせることなく、下地に
損傷を与えることなく、第２絶縁膜の剥離の問題を生じ
させることなく、第２絶縁膜を被着することが可能とな
る。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の製造工程中における要部断面図である。

【図２】図１に続く半導体集積回路装置の製造工程中に
おける要部断面図である。

【図３】図２に続く半導体集積回路装置の製造工程中に
おける要部断面図である。

【図４】図３に続く半導体集積回路装置の製造工程中に
おける要部断面図である。

【図５】図４に続く半導体集積回路装置の製造工程中に
おける要部断面図である。

【図６】半導体集積回路装置の製造工程で用いる高密度
プラズマＣＶＤ装置の説明図である。

【図７】半導体集積回路装置の製造工程で用いる高密度
プラズマＣＶＤ装置の説明図である。

【図８】半導体集積回路装置の製造工程で用いる高密度
プラズマＣＶＤ装置の説明図である。

【図９】半導体集積回路装置の製造工程で用いる高密度
プラズマＣＶＤ装置の説明図である。

【図１０】本発明の他の実施の形態である半導体集積回
路装置の製造工程で用いる製造装置の説明図である。

【図１１】図１０の変形例を示す製造装置の説明図であ
る。

【図１２】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。

【図１３】図１２に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図１４】図１３に続く半導体集積回路装置の製造工程
中における要部断面図である。

【符号の説明】

１半導体基板２Ｎｎウエル２Ｐｐウエル３フィールド絶縁膜４ｎｄ半導体領域５ｉゲート絶縁膜６ｎｇゲート電極６ｐｇゲート電極７サイドウォール８キャップ絶縁膜９ａ, ９ｂ絶縁膜（第１絶縁膜）１０ａ, １０ｂ絶縁膜（第２絶縁膜）１１接続孔１２プラグ１３第１層配線１４ＥＣＲプラズマＣＶＤ装置１４ａプラズマ室１４ｂ磁気コイル１４ｃ反応室１４ｄ1,１４ｄ2 供給管１４ｅ載置台１４ｆ整合器１４ｇ高周波電源１４ｈ冷却室１４ｈ1 供給管１４ｉ温度センサ１４ｊ供給管１４ｋ補助コイル１５ＩＣＰ装置１５ａチャンバ１５ｂコイル１５ｃ1 高周波電源１５ｃ2 高周波電源１５ｃ3 低周波電源１５ｄ1 整合器１５ｅ載置台１５ｆ真空排気管１５ｇターボポンプ１５ｈゲートバルブ１６ヘリコンプラズマ装置１６ａベルジャ１６ｂ1 高周波電源１６ｂ2 高周波電源１６ｃアンテナ１６ｄ1,１６ｄ2 コイル１６ｅバケット１６ｆ永久磁石１６ｇガスリング１６ｈ載置台１６ｉ供給管１６ｊロードロック室１６ｋ真空排気管１７平行平板型のプラズマＣＶＤ装置１７ａ処理室１７ｂ上部電極１７ｃ下部電極１７ｄ高周波電源１７ｄ1 高周波電源１７ｅ供給管１７ｆ熱伝対１７ｇランプ１７ｈ圧力計１８絶縁膜１９フォトレジストパターン２０分離溝２１分離部ＱＮｎチャネル型のＭＩＳ・ＦＥＴ

フロントページの続き (72)発明者堀田勝彦東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (56)参考文献特開平３−280539（ＪＰ，Ａ) 特開平３−24268（ＪＰ，Ａ) 特開平３−120825（ＪＰ，Ａ) 特開平８−17926（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/205 H01L 21/31 H01L 21/312 H01L 21/314 H01L 21/316 H01L 21/318 H01L 29/78

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板上に絶縁膜をプラズマＣＶＤ
法または高密度プラズマＣＶＤ法により被着する工程に
おいて、前記半導体基板を載置台に載置して３００℃〜４００℃
まで加熱し、成膜材料のガスを供給して、基板バイアス
の高周波電力を０に設定して、前記半導体基板上に第１
絶縁膜を形成し、前記第１絶縁膜成膜工程に引き続き、同一処理室におい
て、所定の基板バイアス高周波電力を印加して、前記第
１絶縁膜上に、第２絶縁膜を形成することを特徴とする
半導体集積回路装置の製造方法。
【請求項２】前記絶縁膜がシリコン酸化膜であり、お
よび前記成膜材料のガスが、モノシランと、酸素または
亜酸化窒素のいずれかと、アルゴンとの混合ガスである
ことを特徴とする請求項１記載の半導体集積回路装置の
製造方法。