KR100610436B1 - 게이트 산화막의 열화 억제 방법 - Google Patents

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Abstract

본 발명은 고밀도 플라즈마(High Density Plasma)에 의한 트랜지스터 게이트 산화막의 열화를 방지하는 방법에 관한 것으로, 게이트 전극 형성이후 다른 배선과의 절연을 위해 필수적으로 사용되는 층간절연막의 표면에 불순물을 주입하여 층간절연막의 표면 특성을 변경시켜 후속 HDP 공정 시 발생하는 게이트 산화막 열화의 원인인 자외선을 산란시킴으로써 자외선이 게이트 산화막으로 투과되는 것을 효과적으로 방지할 수 있다.

Description

게이트 산화막의 열화 억제 방법{Method of inhibiting degradation of gate oxide}
도 1은 본 발명의 원리를 나타낸 모식도.
도 2는 종래의 공정을 적용시킨 경우, 게이트 산화막의 안테나 테스트 패턴 측정 결과를 나타낸 그래프.
도 3은 본 발명의 공정을 적용시킨 경우 게이트 산화막의 안테나 테스트 패턴 측정 결과를 나타낸 그래프.
< 도면의 주요 부분에 대한 부호 설명 >
10 : 반도체 기판 12 : 게이트 전극
14 : 하드마스크 절연막 16 : 산화막
18 : 불순물이 주입된 산화막
본 발명은 고밀도 플라즈마 (High Density Plasma: 이하 "HDP"라 약칭함)에 의한 트랜지스터 게이트 산화막의 열화를 방지하는 방법에 관한 것으로, 보다 상세하게는 게이트 전극 형성이후 다른 배선과의 절연을 위해 필수적으로 사용되는 층간절연막의 표면에 불순물을 주입하여 층간절연막의 표면 특성을 변경시켜 후속 HDP 공정 시 발생하는 게이트 산화막 열화의 원인인 자외선을 산란시킴으로써 자외선이 게이트 산화막으로 투과되는 것을 효과적으로 방지할 수 있는 방법에 관한 것이다.
HDP 공정은 플라즈마의 파워가 높고, 이에 따라 필연적으로 자외선 (UV)을 발생시킨다. UV는 기본적으로 특정 파장 범위를 갖고 있으며, 이는 약 200∼800nm의 범위인 것으로 알려져 있다. 빛의 파장과 보유한 에너지의 크기에 관한 프랑크의 법칙 (Plank's Law)에 의하면, 보유한 에너지 (E)는 주파수에 비례한다 (E=hν; h=프랑크 상수, ν=빛의 주파수). 이때 주파수 ν는 파장에 반비례하므로 E는 빛의 파장이 짧을수록 커지게 된다. 따라서 200∼800nm 파장의 UV는 약 5eV에서 1.5eV 정도의 에너지를 갖게 된다. 이와 같은 에너지가 실리콘 기판에 이르게 되면 전자와 공공의 쌍 (Electron-Hole Pair)이 형성되는데, 이는 실리콘의 밴드갭 (Band-Gap) 에너지가 1.1eV이므로 이보다 큰 에너지가 주입될 때 발생되는 일반적인 현상이다. 형성된 전자는 다시 게이트 산화막에 고착 (trap)되면서 산화막의 특성을 열화시키게 된다.
종래의 기술은 이와 같은 HDP의 플라즈마 유도 손상 (Plasma Induced Damage; 이하 "PID"라 약칭함) 또는 플라즈마 유도 방사 손상 (Plasma Induced Radiation Damage; 이하 "PIRD"라 약칭함)을 제어하기 위한 특별한 방안이 없어, HDP 사용을 억제하거나 또는 PID를 줄이기 위하여 플라즈마의 파워를 줄이는 방법이 사용되었으나, 이는 HDP 사용의 장점인 균일한 증착 능력을 감소시킴으로써 후속 공정에서 회로선의 단락을 유발시키는 문제점이 있었다.
최근에는 트랜지스터 형성후 비정질 실리콘 박막을 증착하여, 이 박막이 PID 또는 PIRD가 게이트 산화막을 열화시키는 현상을 억제하는 방안이 고안되었으나, 이 역시 후속 공정에서 배선간의 연결을 위한 콘택을 형성하는 공정을 한 번의 식각 공정으로 형성할 수 없고, 또한 비정질 실리콘 박막으로 인한 배선간의 단락 현상이 일어날 가능성이 있다는 문제점이 있다.
본 발명의 목적은 HDP 공정 시 발생하는 자외선에 의한 트랜지스터 게이트 산화막의 열화를 방지하는 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명에서는 게이트 전극 형성이후 다른 배선과의 절연을 위해 필수적으로 사용되는 층간절연막의 표면에 불순물을 주입하여 층간절연막의 표면 특성을 변경시켜 후속 HDP 공정 시 발생하는 게이트 산화막 열화의 원인인 자외선을 산란시킴으로써 자외선이 게이트 산화막으로 투과되는 것을 효과적으로 방지할 수 있는 게이트 산화막의 열화 방지 방법을 제공한다.
이하 본 발명을 상세히 설명한다.
본 발명에서는 반도체 소자의 기판 상에 게이트 전극을 형성하는 제1 단계와, 상기 게이트 전극 전체 상부에 층간절연막을 형성하는 제2 단계와, 상기 층간절연막의 표면에 불순물을 주입하여 불순물이 주입된 층간절연막을 형성하는 제3 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
삭제
상기 불순물 주입은 이온 주입 (ion implantation) 방법으로 수행하거나, 불순물이 포함된 층간절연막을 증착하여 연이어 확산시키는 방법으로 수행되며, 이 중 플라즈마 이온 주입 공정 (plasma source ion implantation)을 수행하는 것이 보다 바람직하다.
이때 상기 불순물로는 As, P, B, BF2, BF, Si 또는 Ge를 사용할 수 있으며, 주입되는 불순물의 농도는 1e17/㎤∼1e22/㎤이고, 주입되는 깊이는 1000Å인 이하인 것이 바람직하다.
한편, 상기 불순물의 주입 공정은 층간절연막 형성 직후에 수행하면 본 발명의 효과를 얻을 수 있다.
본 발명의 방법은 HDP 공정에 의한 게이트 산화막의 열화를 제어하기 위하여 HDP 공정에서 필연적으로 발생되는 UV가 게이트 전극 위에 증착된 층간절연막을 통과하지 못하도록 층간절연막의 표면 특성을 변화시키는 방법이다.
도 1에서는 이러한 본 발명의 방법의 일예를 도식적으로 나타내고 있다.
먼저 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판 (10) 상에 폴리실리콘과 텅스텐 실리사이드 등의 실리사이드가 적층된 다수의 게이트 전극 (12)을 형성한다. 다음으로, 기판 (10)과 게이트 전극 (12)의 접촉 계면에 게이트 산화막 (미도시)을 형성하며, 게이트 전극 (12) 상에 후속의 자기 정렬 식각 등에 의한 게 이트의 손실을 방지하기 위한 하드마스크 절연막 (14)을 형성한다.
이어서, 게이트 전극 (12) 측벽에 질화막 등의 스페이서 (미도시)를 형성한 후, 전체 구조 상부에 층간절연막인 산화막 (16)을 증착시킨다.
다음, 이온 주입 공정에 의해 불순물을 주입함으로써 산화막 (16) 표면의 화학 상태를 변화시킨 불순물이 주입된 산화막 (18)을 형성한다.
이때 불순물이 주입된 산화막 (18)에 존재하는 불순물이 후속 HDP 공정 시 발생하는 UV를 산란시켜 UV가 층간절연막인 산화막 (16)을 투과하는 것을 억제시킨다.
본 발명과 종래기술의 효과를 비교하기 위하여, PID 영향을 분석하기 위해 일반적으로 사용되는 안테나 테스트 패턴 (Antenna Test Pattern)에서 측정된 결과를 도 2 및 도 3에 나타내었다. 안테나비 (Antenna Ratio; 도 2 및 도 3의 "A.R.")는 측정대상인 게이트 산화막의 면적 대비 PID를 전달받는 게이트의 면적비를 의미하며, 13000배부터 별도의 안테나 게이트가 존재하지 않는 테스트 패턴 (도 2 및 도 3의 "Ref")까지 다양하게 구성되어 있다.
측정은 게이트에 3V를 인가하고 실리콘 기판으로 흐르는 누설전류를 측정하였다. 게이트 산화막의 두께는 37Å으로 PID에 매우 민감한 두께를 채택하여 실험하였다. 게이트 전극 형성후 PID 효과와 무관한 저압 화학증착방법을 사용하여 층간절연막인 산화막을 증착하고, 연이어 HDP 산화막을 증착한 후 테스트 패턴을 측정하기 위한 각종 배선 공정을 진행한 후 측정하였다.
측정 결과, 안테나비와 비례하여 산화막을 통과하여 흐르는 누설전류의 양이 증가하는 것을 알 수 있었으며, 50%의 누적 분포에서 Ref 조건과 안테나비 333배의 조건에서는 1.0pA 이하의 누설전류가 발생하고, 안테나비 13000배의 조건에서는 10nA의 누설전류가 발생함을 알 수 있었다 (도 2 참조).
한편, 본 발명의 방법을 적용한 결과, 안테나비에 상관없이 모든 누적분포에서 1.0pA 이하의 전류를 보이고 있으며 (도 3 참조), 이는 주입된 불순물이 층간절연막인 산화막의 표면 부근에서 UV의 투과를 억제하는 층을 형성하였기 때문이다.
이상에서 살펴본 바와 같이, 본 발명에서는 매우 높은 안테나비에서도 PID로 인한 게이트 산화막의 열화 현상이 나타나지 않으므로, 집적회로 제조 공정시 수율을 향상시킬 수 있고, 또한 게이트 산화막의 열화로 인한 HCD (Hot Carrier Degradation) 등의 신뢰성 열화도 방지할 수 있다.

Claims (7)

  1. 반도체 소자의 기판 상에 게이트 전극을 형성하는 제1 단계;
    상기 게이트 전극 전체 상부에 층간절연막을 형성하는 제2 단계; 및
    상기 층간절연막의 전체 표면에 불순물을 주입하여 표면 특성이 변경된 층간절연막을 형성하는 제3 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 불순물은 As, P, B, BF2, BF, Si 및 Ge 중에서 선택되는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 불순물의 농도는 1e17/㎤∼1e22/㎤인 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 불순물 주입은 이온 주입 (ion implantation) 방법으로 수행되거나, 불순물이 포함된 층간절연막을 증착하고 연이어 확산시키는 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 불순물 주입 공정은 층간절연막 형성 직후에 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 불순물 주입의 깊이는 1000Å 이하인 것을 특징으로 하는 반도체 소자의 제조방법.
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