JPH03129734A

JPH03129734A - 紫外線消去型不揮発性半導体記憶装置

Info

Publication number: JPH03129734A
Application number: JP2178084A
Authority: JP
Inventors: Koji Miyamoto; 浩二宮本; Yoshihiko Katsuta; 割田　善彦; Naoki Hanada; 花田　直紀
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-07-14
Filing date: 1990-07-05
Publication date: 1991-06-03
Anticipated expiration: 2011-07-10
Also published as: KR930009137B1; KR910003817A; JP2515043B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、紫外線消去型不揮発性半導体記憶装請置に
関する。

（従来の技術）従来、紫外線消去型不揮発性半導体記憶装置として、Ｅ
ＰＲＯＭが知られている。

ＥＦＲＯＭはそのメモリセルに浮遊ゲートを持つ。

ＥＦＲＯＭはその浮遊ゲート中に電荷を蓄積することに
より、セルトランジスタのしきい値を変化させ、セルト
ランジスタの導通、非導通の状態をもって、“Ｏ″１°
の情報を記憶する。

又、記憶された情報の消去は紫外線を特にメモリセルに
対して照射することにより、浮遊ゲート中に蓄積された
電荷を励起させ、ゲート絶縁膜の障壁を越えさせて、例
えば基板中に放出する。

ＥＦＲＯＭは、このように紫外線照射により記憶情報の
消去を行なう。このためＥＰＲＯＭにおけるパッシベー
ション膜には、紫外線（波長約２５３．７ｎｍ）の透過
率が良い絶縁膜を用いる必要がある。紫外線の透過率が
良い絶縁膜には、例えばＰＳＧ膜やＳｉＯ膜がある。と
ころが、ＰＳＧ膜やＳｉＯ膜では、外部からの汚染種に
対する遮蔽効果が乏しい。これらの膜では、セル−トラ
ンジスタやペリフェラル−トランジスタのしきい値変動
を招くナトリウムを特に通過させてしまう。

このような外部からの汚染種に対する遮蔽効果が高いパ
ッシベーション膜として注目された膜がＳｉＮ膜である
。このＳｉＮ膜はストレス緩和の目的により、比率（Ｓ
ｉ／Ｎ）が通常０．９３に設定される。比率（Ｓｔ／Ｎ
）が０．９３のＳｉＮ膜は、一般に紫外線の透過率が悪
いものとして扱われている。しかし、特開昭５７−１７
７５５５号には、シリコンと窒素との比率を０．６５′
〜０．８２５の範囲に設定することにより特に波長約３
００ｎｍ以下の光の透過率が良好となる旨が開示されて
いる。ＥＰＲＯＭの記憶情報の消去に有効である波長は
、約２５３．７ｎｍであり、シリコンと窒素との比率（
Ｓｉ／Ｎ）を０．６５〜０．８２５の範囲に設定したＳ
ｉＮ膜は、波長約２５３．７ｎｍの紫外線を良く透過す
る。

しかし、比率（Ｓｔ／Ｎ）が０．６５〜０．８２５の範
囲に設定されたＳｉＮ膜は、下地に及ぼすストレスが大
きいという欠点がある。

我々が調査したところによると、比率（Ｓｉ／Ｎ）が約０．７５に設定されたＳｉＮ膜の下地
に及ぼすストレスは、約８　Ｘ　１０９ｄｙｎｅ／ｅ１
ｍ’であった。この結果は、比率（Ｓｔ／Ｎ）が約０．
９３に設定されたＳｉＮ膜よりも約４倍も大きいもので
あった。

このような状況では、下地のアルミニウム配線に対して
過大なストレスが加わるため配線の信頼性が劣化する。

例えば過大なストレスがアルミニウム配線に加わること
により断線したり、あるいは配線が消失（破壊）を招く
ものと推測される。

さらに、今後においては、素子の微細化傾向に伴って配
線寸法の小さいＥＦＲＯＭが製造されるため、配線に加
わるストレス増加がいっそう懸念される。従って、配線
の断線あるいは消失の問題はより顕著なものになるであ
ろうと思われる。

（発明が解決しようとする課題）以上のように従来では、ＳｉＮ膜を紫外線消去型不揮発
性半導体記憶装請置のパッシベーション膜に用いると、
下地の金属配線層に対して過大なストレスがかかり、該
金属配線層が消失（破壊）してしまうといった問題があ
った。

この発明は上記のような点に鑑みて為されたもので、そ
の目的は、ＳｉＮ膜を紫外線消去型不揮発性半導体記憶
装請置のパッシベーション膜に用いる際、下地の金属配
線層へのストレスを低減させ、高信頼性の金属配線層を
具備するとともに、外部からの汚染種に対して強い遮蔽
能力を有する紫外線消去型不揮発性半導体記憶装請置を
提供することにある。

［発明の構成］（課題を解決するための手段）この発明の紫外線消去型不揮発性半導体記憶装請置は、
半導体基板上方に形成された金属配線層と、前記金属配
線層に接して形成された第１の絶縁膜と、前記第１の絶
縁膜上に形成された窒素を含む第２の絶縁膜と、を具備
することを特徴とする。

さらに、前記第２の絶縁膜は、シリコンと窒素との比率
（Ｓｔ／Ｎ）が０．８２５以下に設定されたシリコン窒
化膜であることを特徴とする。

さらに、前記シリコン窒化膜は、プラズマ法により形成
されたプラズマシリコン窒化膜であることを特徴とする
。

さらに、前記第１の絶縁膜は、シリケートガラス系絶縁
膜であることを特徴とする。

さらに、前記シリケートガラス系絶縁膜は、ＰＳＧ膜で
あることを特徴とする。

さらに、前記第１の絶縁膜は、酸素を含む絶縁膜である
ことを特徴とする。

さらに、前記酸素を含む絶縁膜は、シリコン酸化膜であ
ることを特徴とする。

さらに、前記シリコン酸化膜は、プラズマ法により形成
されたプラズマシリコン酸化膜であることを特徴とする
。

さらに、前記第１の絶縁膜は、プラズマシリコン酸化膜
とＰＳＧ膜との積層構造膜であることを特徴とする。

さらに、前記金属配線層は、装置表層に最も近い最終金
属配線層であることを特徴とする。

（作用）上記のような半導体装置にあっては、窒素を含む第２の
絶縁膜と、金属配線層との間に第１の絶縁膜を形成する
。これにより、前記第２の絶縁膜が金属配線層に及ぼす
ストレスを低減できる。

従って、金属配線層の信頼性、例えば断線、あるいは消
失に関する信頼性が高まる。

又、前記第２の絶縁膜をシリコンと窒素との比率（Ｓｉ
／Ｎ）が０．８２５以下に設定されたシリコン窒化膜と
する。これにより、紫外線、特に波長３００ｎｍ以下の
紫外線の透過率が良好となる。従って、紫外線照射によ
って記憶消去の際、消去時間が短縮される。

又、前記シリコン窒化膜をプラズマ法により形成された
プラズマシリコン窒化膜とする。これにより、低温での
形成が可能となる。従って、前記金属配線層が溶けるこ
とによる配線パターンの崩れを防止できる。

又、前記第１の絶縁膜をシリケートガラス系絶縁膜とす
る。このようにしても、前記ｍ２の絶縁膜が金属配線層
に及ぼすストレスを低減できる。

又、前記シリケートガラス系絶縁膜をＰＳＧ膜とする。

このようにすると、上記ストレス低減の効果に加え、装
置内部に潜在するナトリウム等の有害不純物（可動イオ
ン）をゲッタリングでき、信頼性の高いセル−トランジ
スタ及びペリフェラル−トランジスタを搭載できる。

又、前記第１の絶縁膜を酸素を含む絶縁膜とする。この
ようにしても、前記第２の絶縁膜が金属配線層に及ぼす
ストレスを低減できる。

又、前記酸素を含む絶縁膜をシリコン酸化膜とする。こ
のようにすると、既存のＣＶＤ装置、しかも反応ガス源
の変更なしに簡単に形成することができる。

又、前記シリコン酸化膜をプラズマ法により形成された
プラズマシリコン酸化膜とする。これにより、上記スト
レス低減の効果に加え、特に前記金属配線層相互間にお
いて、充分にシリコン酸化膜を充填でき、ステップカバ
レージを良好とできる。

又、前記第１の絶縁膜をプラズマシリコン酸化膜とＰＳ
Ｇ膜との積層構造膜とする。これにより、プラズマシリ
コン酸化膜のステップカバレージの良さと、ＰＳＧ膜の
ゲッタリング効果とを併せ持つことができる。

又、前記金属配線層を装置表層に最も近い最終金属配線
層とすることも可能である。

（実施例）以下、図面を参照して、こＤ発明の実施例に係わる紫外
線消去型不揮発性半導体記憶装請置について説明する。

第１図は、この発明の第１の実施例に係わるＥＦＲＯＭ
の、特にメモリセル部に着目して示した断面図である。

同図に示すように、例えばｐ型半導体（例えばシリコン
）基板ｌＯの表面領域にはフィールド絶縁膜１２が形成
され、素子分離が行なわれている。

フィールド絶縁膜１２によって分離された素子領域には
ソース／ドレイン領域として、高濃度ｎ＋型型数散層４
Ａ及び１４Ｂが形成されている。ｎ＋型型数散層１４Ａ
１４８との間の基板領域、即ちチャネル領域ＩＢ上には
第１ゲート絶縁膜１８が形成されている。第１ゲート絶
縁膜１８上には浮遊ゲート２０が形成されている。浮遊
ゲート２０上には第２ゲート絶縁膜２２が形成されてい
る。Ｎ５２ゲート絶縁膜２２上には制御ゲート２４が形
成されている。浮遊ゲート２０及び制御ゲート２４は、
例えばポリシリコンにより形成される。これらゲートの
周囲には、例えば製造工程中の熱工程等により５ｉ０２
膜２６が形成される。これらゲート上には、これらゲー
トを覆うように層間絶縁膜として第１層ＰＳＧ膜２８（
ＰＳＧニリン−シリケートガラス）が形成されている。

第１層ＰＳＧ膜２８の膜厚は、例えば数千λである。第
１層ＰＳＧ膜２８には、上記ｎ＋型型数散層４＾及び１
４Ｂに通じるコンタクト孔３０Ａ及び３０Ｂが形成され
ている。第１層ＰＳＧ膜２８上には、金属膜（例えばア
ルミニウム）が形成され、この金属膜をパターニングす
ることにより、金属配線層３２Ａ及び３２Ｂが形成され
ている。金属配線層３２＾及び３２Ｂ上には、第１のパ
ッシベーション膜として第２層ＰＳＧ膜３４が形成され
ている。第２層ＰＳＧ膜３４の膜厚は、例えば数千穴で
ある。第２層ＰＳＧ膜３４上には、第２のパッシベーシ
ョン膜として、例えばプラズマＣＶＤ法により堆積され
たプラズマＳｉＮ膜３６（以下、Ｐ−３ｉＮ膜と略す）
が形成されている。Ｐ−８ｉＮ膜３６の膜厚は、例えば
数千λである。Ｐ−ＳｉＮ膜３６の組成は、紫外線の透
過率、特に波長的３００　［ｎｍ］を良好するため、Ｓ
ｉとＮとの比率（Ｓｉ／Ｎ）を０．８２５以下に設定す
る。この実施例のＥＦＲＯＭは、上記比率（Ｓｉ／Ｎ）
を、例えば約０．７５に設定する。

上記構成の第１の実施例に係わるＥＰＲＯＭであると、
パッシベーション膜として金属配線層３２Ａ及び３２Ｂ
上に、第２層ＰＳＧ膜３４、Ｐ−８ｉＮ膜３８が形成さ
れている。このように、金属配線層３２Ａ及び３２Ｂと
Ｐ−８ｔＮ膜３Ｇとの間にＰＳＧ膜３４を形成すること
により、Ｐ−ＳｉＮ膜３６が下地の金属配線層３２Ａ及
び３２Ｂに対して及ぼすストレスを低減できる。

従って、この発明に係わるＥＰＲＯＭは、金属配線層の
断線や消失等に関する信頼性が高まりその製造の際、歩
留り向上し達成できる。又、装置完成後においても、金
属配線層は、これが受けたストレスが小さいために寿命
が伸び、長寿命のＥＦＲＯＭを実現できる。

尚、金属配線層３２Ａ及び３２Ｂは、金属配線層の、う
ち、例えば装置表層に最も近い最終金属配線層である。

又、パッシベーション膜にＰ−ＳｉＮ膜３６を用いてい
ることにより、装置外部からの汚染種（可動イオン等）
に対する遮蔽効果が高い。特にセルトランジスタやペリ
フェラル−トランジスタのしきい値変動を招くナトリウ
ムを効果的に遮断でき、ＥＦＲＯＭの特性変化も少ない
。又、Ｐ−ＳｉＮ膜３６を用いているので耐湿性に優れ
ることも勿論である。

さらに、ＰＳＧ膜３４は、金属配線層３２Ａ及び８２Ｂ
へのストレス低減の効果とともに、有害不純物（可動イ
オン等）をゲッタリングする能力を持っている。これに
より、装置内部に潜在する有害不純物からもＥＰＲＯＭ
を保護できる。

従って、第１の実施例に係わるＥ　Ｐ　ＲＯＭは、装置
外部、装置内部の双方の汚染種から素子を保護でき、信
頼性の高い素子を保持できるとともに、歩留りよく素子
を形成することができる。

尚、この実施例では、層間絶縁膜に第１層ＰＳＧ膜２８
を用いたが、層間絶縁膜には、ＰＳＧ膜の他、例えばＢ
ＰＳＧ膜（ボロン−リン−シリケートガラス）等、任意
な絶縁膜を用いることができる。

次に、第２図（ａ）乃至第２図（ｅ）を参照して、この
発明に係わるＥＦＲＯＭの製造方法の一例について説明
する。第２図（ａ）乃至第２図（ｅ）は、第１の実施例
に係わるＥＦＲＯＭを製造工程順にそれぞれ示した断面
図である。

Ｆｉｇ２Ａ乃至２Ｅにおいて、Ｆｉｇｌと同一の部分に
ついては同一の参照符号を付す。

まず、同図（ａ）に示すように、例えばｐ型シリコン基
板ＩＯの表面領域に、例えばＬＯＣＯ３法によりフィー
ルド絶縁膜１２を形成して素子分離を行なう。次いで、
分離された素子領域に露出するシリコンに、例えば熱酸
化法により第１ゲート絶縁膜１８を形成する。次いで、
ＥＦＲＯＭの浮遊ゲート等となる第１層ポリシリコン層
を、例えばＣＶＤ法により装置全面に堆積する。次いで
、第１層ポリシリコン層に対してセルスリット（浮遊ゲ
ートをメモリセル各々に分離する隙間のこと、図示せず
）を形成する。次いで、第１層ポリシリコン層の表面に
、例えば熱酸化法により第２ゲート絶縁膜２２を形成す
る。次いで、ＥＰＲＯＭの制御ゲート等となる第２層ポ
リシリコン層を、例えばＣＶＤ法により装置全面に堆積
する。次いで、第２層ポリシリコン層を、例えば写真蝕
刻蝕刻技術により制御ゲートパターンに、例えばＲＩＥ
法を用いてエツチングし、さらにこのエツチングを第１
層ポリシリコン層まで続行し、制御ゲート２４、第２ゲ
ート２２、浮遊ゲート２０を形成する。次いで、素子領
域に形成された第１ゲート絶縁膜１８を、浮遊ゲート２
０の下部を除いてエツチングし、素子領域にシリコンを
露出させる。次いで、フィールド絶縁膜１２及び制御ゲ
ート２４をマスクに、ｎ型不純物（リン、若しくはヒ素
）を基板ｌＯに対してイオン注入する。その後、熱処理
することにより、注入されたイオンをある程度活性化し
、ソース／ドレイン領域１４Ａ及び１４１３を形成する
。尚、同図には、制御ゲート２４及び浮遊ゲート２０の
露出した表面には、様々な熱処理等により形成された酸
化膜２Ｂを図示する。

次いで、同図（ｂ）に示すように、層間絶縁膜として、
例えばＣＶＤ法により、例えばＰＳＧ膜２８を装置全面
に堆積する。次いで、熱処理することによりＰＳＧ膜２
８のりフローを行なう。

次いで、同図（ｃ）に示すように、写真蝕刻技術により
、ＰＳＧ膜２８に対して装置の所定箇所、図中ではソー
ス／ドレイン領域１４Ａ及び１４Ｂに通じるコンタクト
孔３０Ａ及び３０Ｂを形成する。次いで、例えばスパッ
タ法により、例えばアルミニウム膜を装置全面に堆積す
る。次い・で、写真蝕刻技術により、アルミニウム膜を
金属配線層パターンにエツチングし、金属配線層３２Ａ
及び３２Ｂを形成する。

次いで、同図（ｄ）に示すように、第１のパッシベーシ
ョン膜として、例えばＣＶＤ法により第２層ＰＳＧ膜３
４を数千穴の厚みに堆積する。

次いで、同図（ｅ）に示すように、第２のパッシベーシ
ョン膜として、例えばプラズマＣＶＤ法によりＰ−Ｓｉ
Ｎ膜３Ｂを数千穴の厚みに堆積する。尚、Ｐ−ＳｉＮ膜
３８は、ＳｉとＮとの比率（Ｓｉ／Ｎ）を０．８２５以
下に設定する。上記比率（Ｓｉ／Ｎ）の範囲は、ＳｉＨ
，流量、Ｎ　Ｈｓ流量と、堆積時の真空度およびプラズ
マＲＦパワーと温度を制御することによって実現できる
。

又、Ｐ−３ｉＮ膜３Ｂは、プラズマＣＶＤ法により形成
することにより、通常のＣＶＤ法により形成されたＳｉ
Ｎ膜に比較して低温での形成が可能となる。例えば通常
のＣＶＤ法によるＳｉＮ膜の成長温度は約７００℃であ
る。これに対してプラズマＣＶＤ法により形成されたＰ
−３ｉＮ膜３６の成長温度は約３５０〜４００℃である
。例えば温度７００℃でＳｉＮ膜を形成するとアルミニ
ウムが溶け、金属配線層パターンが崩れることがしばし
ばある。しかし、この実施例のようにプラズマＣＶＤ法
によりＳｉＮ膜を形成することにより、高い熱に起因す
る金属配線層パターンの崩れを防止できる。

又、製造工程を低温化できるので、例えばセル−トラン
ジスタ（ｎチャネル型）、ペリフェラル−トランジスタ
（０ＭＯ８）のソース／ドレイン領域等の拡散領域のシ
ャロー化にも好適である以上のような工程により、第１
の実施例に係わるＥＦＲＯＭが、例えば製造される。

第３図は、この発明の第２の実施例に係わるＥＰＲＯＭ
の、特にメモリセル部に着目して示した断面図である。

第３図において、第１図と同一の部分については同一の
符号を付し、異なる部分についてのみ説明する。

同図に示すように、第２の実施例に係わるＥＦＲＯＭは
、第１のパッシベーション膜として例えばプラズマＣＶ
Ｄ法により堆積されたプラズマＳｉＯ膜４０（以下、Ｐ
−ＳｉＯ膜と略す）を用いる。

上記構成の第２の実施例に係わるＥＦＲＯＭであると、
Ｐ−３ｉＮ膜３６と金属配線層３２Ａ及び３２Ｂとの間
にＰ−３ＬＯ膜４ｏを形成することにより、Ｐ−ＳｉＮ
膜３６が下地の金属配線層３２Ａ及び３２Ｂに対して及
ぼすストレスを第１の実施例同様に低減できる。

又、Ｐ　−Ｓ　ｉ　０Ｈ４０１ｔ、金属配線層３２Ａ及
び３２Ｂへのストレス低減の効果とともに、ステップカ
バレージが良い。これにより、金属配線層３２Ａ及び３
２Ｂ等、最終配線層相互間にも充分にＰ−８ｉＯ膜４０
を充填できる。

従って、第２の実施例に係わるＥＦＲＯＭは、特に最終
配線層上に堆積される絶縁膜において、ボイド等の発生
を抑ｍｌすることができる。

又、製造方法は、第１の実施例で説明した製造方法とほ
ぼ同様の工程であり、ＰＳＧ膜の変りに、プラズマＣＶ
Ｄ法によってＰ−ＳｉＯ膜４ｏを堆積すればよい。

第４図は、この発明の第３の実施例に係わるＥＦＲＯＭ
の、特にメモリセル部に着目して示した断面図である。

第４図において、第１図と同一の部分については同一の
符号を付し、異なる部分についてのみ説明する。

同図に示すように、第３の実施例に係わるＥＦＲＯＭは
、第１のパッシベーション膜として、例えばプラズマＣ
ＶＤ法により堆積されたＰ−ＳｉＯ膜４２とＣＶＤ法に
より堆積されたＰＳＧ膜４４とによる積層構造膜４６を
用いる。

上記構成の第３の実施例に係わるＥＦＲＯＭであると、
Ｐ−ＳｉＮ膜３Ｂと金属配線層３２Ａ及び３２Ｂとの間
にＰ−ＳｉＯ膜４２とＰＳＧ膜４４との積層構造膜４Ｂ
を形成することにより、Ｐ−ＳｉＮ膜３Ｂと下地の金属
配線層３２Ａ及び３２Ｂに対して及ぼすストレスを第１
及び第２の実施例同様に低減できる。

又、積層構造膜４６を形成するために、Ｐ−８ｉＯ膜４
２のステップカバレージの良さとＰＳＧ膜４４のゲッタ
リング効果とを併せて実現できる。

又、積層構造膜４６の積層数、及び積層順序等は問わな
いが、Ｐ−３ｉＯＩＩのステップカバレージの良さを考
慮すると、Ｐ−ＳｉＯ膜を金属配線層に楼して形成する
ことが望ましい。

又、製造方法は、第１の実施例で説明した製造方法とほ
ぼ同様の工程であり、ＰＳＧ膜の変りに、プラズマＣＶ
Ｄ法によってＰ−３ｉＯ膜４２を堆積し、次いで、ＣＶ
Ｄ法によりＰＳＧ膜４４を堆積すればよい。

第５図は、従来の製品の宥良率、及びこの発明に係わる
製品の不良率の結果を示した図である。

同図において、Ｓ−１は最終金属配線層上に直接Ｐ−８
ｉＮ膜を堆積したＥＰＲＯＭを示し、Ｓ−２は最終金属
配線層上にＰＳＧ膜を介してＰ−８ｉＮ膜を堆積したＥ
ＦＲＯＭを示し、Ｓ−３は最終金属配線層上にＰ−３ｉ
Ｏ膜を介してＰ−３ｉＮｆｉを堆積したＥＰＲＯＭを示
す。

尚、Ｓ−１、Ｓ−２及びＳ−３におけるＰ−３ｉＮ膜の
ＳｉとＮとの比率（Ｓｔ／Ｎ）は、それぞれ約０．７５
とした。検査条件は、温度＝１５０℃、放置時間−２０
００時間であった。

同図に示すように、上記検査において、Ｓ−１に示すＥ
ＦＲＯＭは約５０〜９０％の不良品が発生した。Ｓ−２
及びＳ−３に示すＥＰＲＯＭは、０〜１％の不良品の発
生で済んだ。

このような結果により、この発明に係わるＥＦＲＯＭは
、過酷な条件下でも充分に耐えられることが立証された
。

第６図は、ＳｉＮ膜のＳｔとＮとの比率（Ｓｉ／Ｎ）を
約０．７５に設定したＥＦＲＯＭ。

及び比率（Ｓｔ／Ｎ）を約０．９３に設定したＥＦＲＯ
Ｍの記憶情報消去特性を示す図である。

尚、この特性は、紫外線波長が２５３．７ｎｍの場合で
ある。

同図において、縦軸は、書き込み時におけるしきい値Ｖ
　ｔｈ　（ｗｒｉｔｅ）から初期時におけるしきい値Ｖ
ｔｈ（Ｉｎｌｔ）を引イタ値Δｖｔｈを示し、横軸は、
消去時間を示す。

同図′に示すように、Δｖｔｈがゼロとなるまでの時間
は、比率（Ｓｔ／Ｎ）を約０．７５に設定したＥＦＲＯ
Ｍで約１０２秒、比率（Ｓｉ／Ｎ）を約０．９３１：設
定したＥＰＲＯＭで約１０’秒を要する。

このような記憶情報消去特性から、比率（Ｓｉ／Ｎ）を
約０．７５に設定したＰ−ＳｉＮ膜をパッシベーション
膜に用いたＥＰＲＯＭは、紫外線による記憶消去特性が
良いことが判明する。

第７図は、ｆｆ１ｌの実施例に係わるＥＦＲＯＭ製品の
高温鳥屋保存試験の結果を示す図である。

尚、試験条件は、温度−８５℃、Ｖｃｃ−−６Ｖ。

湿度−８５％であった。Ｆｉｇ７は、特にＥＦＲＯＭ製
品のペリフェラル−トランジスタ（ｐチャネル型）のし
きい値変動の結果を示している。

同図に示すように、上記条件下で、１０００時間に及ぶ
期間放置しておいても、ペリフェラル−トランジスタの
しきい値ｖｔｈの変動は、はとんどみられなかった。こ
の結果から、上記第１の実施例に係わるＥＰＲＯＭは、
外部からの汚染柱に対して強い遮蔽効果、及び耐湿性に
優れることが判明する。

第８図は、比率（Ｓｉ／Ｎ）を約０．７５に設定したＰ
−３ｉＮ膜において、光の波長と透過率との関係を示す
図である。

第９図は、比率（Ｓｉ／Ｎ）を約０．９３に設定したＰ
−３ｉＮ膜において、光の波長と透過率との関係を示す
図である。

第８図に示すように、記憶情報消去に好適な紫外線の波
長約２５３．７ｎｍにおいて、比率（Ｓｉ／Ｎ）が約０
．７５場合、透過率力５０９６を越える特性を示す。し
かし、第９図に示すように、比率（Ｓｉ／Ｎ）が約０．
９３場合、透過率が１０％弱となっている。

第８図及び第９図から、比率（Ｓｔ／Ｎ）を約０．７５
、即ち比率（Ｓｔ／Ｎ）が０．８２５以下に設定された
Ｐ−９ｉＮ膜は、紫外線の透過率が良いことが判明する
。

さらに我々の調査によれば、Ｐ−８ｉＮ膜において、Ｎ
の比率を高めれば高めるほど、紫外線、特に３００ｎｍ
以下の波長の紫外線を良く透過させる傾向が判明した。

例えば比率（ＳＬ／Ｎ）が約０．７５（７）Ｐ−ＳｉＮ
膜より、比率（Ｓｉ／Ｎ）が約０．６０のＰ−３ｉＮ膜
のほうが３００ｎｍ以下の波長の紫外線を良く透過させ
る。この傾向とともに、Ｐ−ＳｉＮ膜において、Ｎの比
率を高めれば高めるほど、Ｐ−８ｉＮが下地に及ぼすス
トレスが増加する傾向も判明した。

この発明によれば、金属配線層に接してＰＳＧ膜やＰ−
８ｉＯ膜等が形成され、これらの膜の上にＰ−８ｉＮが
形成される。これにより、例えば比率（Ｓｉ／Ｎ）が約
０．６０．０．５５．０．５０．０．４５・・・のＰ−
８ＬＮ膜をパッシベーション膜に用いても、金属配線層
にストレスがかかりにくい。従って、限りなく窒素の比
率が高い、紫外線を良く透過させるＰ−ＳｉＮ膜を、ス
トレスの問題を解決して用いることが可能である。

尚、この発明は、上述した第１ないし第３の実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更して実施することが可能である。例えば層間絶縁
膜には、ＰＳＧ膜の他、ＢＳＧ膜（ボロン−シリケート
ガラス）や、ＢＰＳＧ膜等の他のシリケートガラス系の
絶縁膜に置き換えても良い。

又、金属配線層３２Ａ及び３２Ｂ１各種ゲート等を構成
する導電体は、アルミニウム、ポリシリコンでなくとも
、タングステン、金、あるいはその他の導電性の材料と
しても良い。例えば金属配線層線３２Ａ及び８２にタン
グステンや金を用いても、金属配線層３２Ａ及び３２Ｂ
とＰ−８ｉＮ膜３Ｂとの間１；ｌ：　Ｐ　Ｓ　Ｇ膜３４
、あるいはＰ−８ｉＯ膜４０．あルイは積層膜４６を形
成することにより、金属配線層線３２Ａ及び３２Ｂに及
ぼされるストレスを低減できる。

又、金属配線層３２Ａ及び３２Ｂの形状、大きさ、長さ
等も任意に設定して良い。

さらに、金属配線層３２Ａ及び３２Ｂとｐ−８ｉＮ膜３
Ｂとの間に形成される膜は、ＰｓＧ膜３４、あるいはＰ
−３ｉＯ膜４０、あるいは積層膜４６の他、紫外線の透
過率、特に波長３００ｎｍ以下の紫外線の透過率が良く
、金属配線層３２Ａ及び３２に対するストレスを低減で
きるものであれば良い。例えばＢＳＧ膜、ＢＰＳＧ膜等
のその他のシリケートガラス系絶縁膜としても良い。

以上、紫外線の照射を必要とする能動素子としてＥＰＲ
ＯＭメモリセルを例にとり、実施例を説明してきたが、
本発明はＥＰＲＯＭのみならず、例えばホトダイオード
等の他の紫外線の照射を必要とする素子を搭載したイメ
ージセンサ等の装置にも応用が可能である。

［発明の効果］以上説明したようにこの発明によれば、ＳｉＮ膜を紫外
線消去型不揮発性半導体記憶装請置のパッシベーション
膜に用いても、下地の金属配線層へのストレスが低減さ
れ、高信頼性の金属配線層を具備し、外部からの汚染種
に対して強い遮蔽能力を有する紫外線消去型不揮発性半
導体記憶装請置を提供できる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例に係わるＥＦＲＯＭの
特にメモリセル部に着目して示した断面図、第２図（ａ
）乃至第２図（ｅ）はこの発明の第１の実施例に係わる
ＥＦＲＯＭを製造工程順にそれぞれ示した断面図、第３
図はこの発明の第２の実施例に係わるＥＦＲＯＭの特に
メモリセル部に着目して示した断面図、第４図はこの発
明の第３の実施例に係わるＥＦＲＯＭの、特にメモリセ
ル部に着目して示した断面図、第５図は従来の製品の不
良率、及びこの発明に係わる製品の不良率の結果を示し
た図、第６図はＳｉＮ膜のＳｉとＮとの比率（Ｓｉ／Ｎ
）を約０．７５に設定したＥＦＲＯＭ、及び比率（Ｓｔ
／Ｎ）を約０．９３に設定したＥＦＲＯＭの記憶情報消
去特性を示す図、第７図はこの発明の第１の実施例に係
わるＥＦＲＯＭ製品の高温高湿保存試験の結果（ペリフ
ェラル−トランジスタ）を示す図、第８図は比率（Ｓｉ
／Ｎ）を約０．７５に設定したＰ−３ｉＮ膜において、
光の波長と透過率との関係を示す図、第９図は比率（Ｓ
Ｌ／Ｎ）を約０．９３に設定したＰ−ＳｉＮ膜において
光の波長と透過率との関係を示す図である。ＩＯ・・・ｐ型半導体基板、１２・・・フィールド絶縁
膜、１４Ａ、　１４Ｂ・・・高濃度ｎ＋型被拡散層１８
・・・第１ゲート絶縁膜、２０・・・浮遊ゲート、２２
・・・第２ゲート絶縁膜、２４・・・制御ゲート、２８
・・・第１層ＰＳＧ膜（層間絶縁膜）　、３２Ａ、３２
Ｂ・・・金属配線層、３４・・・第２層ＰＳＧ膜、３Ｂ
・・・Ｐ−ＳｉＮ膜、４０・・・Ｐ−ＳｉＯ膜、４２・
・・Ｐ−ＳｉＯ膜、４４・・・ＰＳＧ膜、４Ｂ・・・積
層構造膜。

Claims

【特許請求の範囲】

（１）半導体基板上方に形成された金属配線層と、前記金属配線層に接して形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された窒素を含む第２の絶縁
膜と、を具備することを特徴とする紫外線消去型不揮発性半導
体記憶装置。
（２）前記第２の絶縁膜は、シリコンと窒素との比率（
Ｓｉ／Ｎ）が０．８２５以下に設定されたシリコン窒化
膜であることを特徴とする請求項（１）記載の紫外線消
去型不揮発性半導体記憶装置。
（３）前記シリコン窒化膜は、プラズマ法により形成さ
れたプラズマシリコン窒化膜であることを特徴とする請
求項（２）記載の紫外線消去型不揮発性半導体記憶装置
。
（４）前記第１の絶縁膜は、シリケートガラス系絶縁膜
であることを特徴とする請求項（１）記載の紫外線消去
型不揮発性半導体記憶装置。
（５）前記シリケートガラス系絶縁膜は、ＰＳＧ膜であることを特徴とする請求項（４）記載の紫
外線消去型不揮発性半導体記憶装請置。
（６）前記第１の絶縁膜は、酸素を含む絶縁膜であるこ
とを特徴とする請求項（１）記載の紫外線消去型不揮発
性半導体記憶装置。
（７）前記酸素を含む絶縁膜は、シリコン酸化膜である
ことを特徴とする請求項（６）記載の紫外線消去型不揮
発性半導体記憶装置。
（８）前記シリコン酸化膜は、プラズマ法により形成さ
れたプラズマシリコン酸化膜であることを特徴とする請
求項（７）記載の紫外線消去型不揮発性半導体記憶装置
。
（９）前記第１の絶縁膜は、プラズマシリコン酸化膜と
ＰＳＧ膜との積層構造膜であることを特徴とする請求項
（１）記載の紫外線消去型不揮発性半導体記憶装置。
（１０）前記金属配線層は、装置表層に最も近い最終金
属配線層であることを特徴とする請求項（１）記載の紫
外線消去型不揮発性半導体記憶装置。