JPH048951B2 - - Google Patents
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- JPH048951B2 JPH048951B2 JP57072972A JP7297282A JPH048951B2 JP H048951 B2 JPH048951 B2 JP H048951B2 JP 57072972 A JP57072972 A JP 57072972A JP 7297282 A JP7297282 A JP 7297282A JP H048951 B2 JPH048951 B2 JP H048951B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Power Engineering (AREA)
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
この発明は半導体メモリ装置、特に半導体不揮
発生メモリ装置に関するものである。
発生メモリ装置に関するものである。
従来からこの種の半導体不揮発性メモリ装置、
すなわち電源を切つても情報が消去されない半導
体メモリ装置には、さまざまな物理現象を利用し
た電界効果型トランジスタがあり、例えばアバラ
ンシエ現象を利用したFAMOS（Floating gate
Avalanche injection Metal Oxide
Semiconductor）とか、トンネル現象を利用した
MNOS（Metal Nitride Oxide Semiconductor）
などがすでに実用されている。
すなわち電源を切つても情報が消去されない半導
体メモリ装置には、さまざまな物理現象を利用し
た電界効果型トランジスタがあり、例えばアバラ
ンシエ現象を利用したFAMOS（Floating gate
Avalanche injection Metal Oxide
Semiconductor）とか、トンネル現象を利用した
MNOS（Metal Nitride Oxide Semiconductor）
などがすでに実用されている。
ここで、この発明の理解を容易にするために、
従来の半導体メモリ装置におけるメモリセルとし
てFAMOSを用いたものを第１図ａ，ｂ，ｃを用
いて説明する。第１図はメモリセルとしての
FAMOS部分を示したものであり、図において、
１０は半導体基板、１１はこの半導体基板上に絶
縁膜を介して形成されるフローテイングゲート
で、第１図から明らかなように絶縁膜１３にて周
囲を囲われ、電気的に浮いた状態とされているも
のである。１２はこのフローテイングゲート上に
絶縁膜１３を介して形成されたコントロールゲー
トで、第１図から明らかなように行方向に連続的
に形成されて同一行に配設されたコントロールゲ
ートと一体に形成されているものである。１４は
上記半導体基板１０の一主面に通常1μm近い厚さ
に形成された分離用絶縁膜で、第１図から明らか
なように行方向に隣接するメモリセルの電気的絶
縁を行うためのものである。１５及び１６は上記
半導体基板１０の一主面に列方向に所定間隔離隔
して形成されたドレイン領域及びソース領域で、
不純物をイオン注入することによつて形成されて
いるものである。
従来の半導体メモリ装置におけるメモリセルとし
てFAMOSを用いたものを第１図ａ，ｂ，ｃを用
いて説明する。第１図はメモリセルとしての
FAMOS部分を示したものであり、図において、
１０は半導体基板、１１はこの半導体基板上に絶
縁膜を介して形成されるフローテイングゲート
で、第１図から明らかなように絶縁膜１３にて周
囲を囲われ、電気的に浮いた状態とされているも
のである。１２はこのフローテイングゲート上に
絶縁膜１３を介して形成されたコントロールゲー
トで、第１図から明らかなように行方向に連続的
に形成されて同一行に配設されたコントロールゲ
ートと一体に形成されているものである。１４は
上記半導体基板１０の一主面に通常1μm近い厚さ
に形成された分離用絶縁膜で、第１図から明らか
なように行方向に隣接するメモリセルの電気的絶
縁を行うためのものである。１５及び１６は上記
半導体基板１０の一主面に列方向に所定間隔離隔
して形成されたドレイン領域及びソース領域で、
不純物をイオン注入することによつて形成されて
いるものである。
しかして、メモリセルとしての上記構成の不揮
発性電界効果型トランジスタに情報の書き込みを
行うには、コントロールゲート１２とドレイン領
域１５に、例えば21V、16V程度の比較的高電圧
を印加し、基板１０とソース領域１６を接地
（GND）レベルにする。このとき、ドレイン領域
１５の近傍に発生した高エネルギーをもつ電子
は、フローテイングゲート１１直下に位置するゲ
ート絶縁膜１３を越えてフローテイングゲート１
１に注入され、コントロールゲート１２から見た
トランジスタのしきい値を、例えば、1Vから8V
というように変化させることにより、そして、フ
ローテイングゲート１１に注入された電子は、そ
の周囲が取り囲まれているために、情報として保
持される。
発性電界効果型トランジスタに情報の書き込みを
行うには、コントロールゲート１２とドレイン領
域１５に、例えば21V、16V程度の比較的高電圧
を印加し、基板１０とソース領域１６を接地
（GND）レベルにする。このとき、ドレイン領域
１５の近傍に発生した高エネルギーをもつ電子
は、フローテイングゲート１１直下に位置するゲ
ート絶縁膜１３を越えてフローテイングゲート１
１に注入され、コントロールゲート１２から見た
トランジスタのしきい値を、例えば、1Vから8V
というように変化させることにより、そして、フ
ローテイングゲート１１に注入された電子は、そ
の周囲が取り囲まれているために、情報として保
持される。
ここで、最近の要求として半導体メモリ装置と
してメモリ容量の増大があり、このメモリ容量が
大きくなるに伴い、メモリセルとしての不揮発性
電界効果型トランジスタ１個当たりの面積を縮小
する必要にせまられてきた。その結果、不揮発性
電界効果型トランジスタの形成にも種々の制約が
加えられるものであり、その１つとしてドレイン
領域１５及びソース領域１６の形成がある。すな
わち、これらのドレイン領域１５及びソース領域
１６をフローテイングゲート１１直下に深く入り
込ませないことは、実効チヤネル長を変えずにゲ
ート長を短くし得るものであり、これを比較的容
易に実現するためには、イオンインプランテーシ
ヨンを利用している。
してメモリ容量の増大があり、このメモリ容量が
大きくなるに伴い、メモリセルとしての不揮発性
電界効果型トランジスタ１個当たりの面積を縮小
する必要にせまられてきた。その結果、不揮発性
電界効果型トランジスタの形成にも種々の制約が
加えられるものであり、その１つとしてドレイン
領域１５及びソース領域１６の形成がある。すな
わち、これらのドレイン領域１５及びソース領域
１６をフローテイングゲート１１直下に深く入り
込ませないことは、実効チヤネル長を変えずにゲ
ート長を短くし得るものであり、これを比較的容
易に実現するためには、イオンインプランテーシ
ヨンを利用している。
第２図ａ，ｂはこれを説明するためのものであ
り、図において２０は半導体基板、２１及び２２
はこの半導体基板の一主面に列方向に所定間隔離
隔して形成されたソース領域及びドレイン領域
で、不純物をイオン注入することによつて形成さ
れているものである。２３はこれらドレイン領域
２２及びソース領域２１との間に位置する上記半
導体基板２０上に絶縁膜２５を介して形成される
フローテイングゲート、２４はこのフローテイン
グゲート上に絶縁膜２５を介して形成されたコン
トロールゲート、２６は上記半導体基板２０の一
主面に通常1μm近い厚さに形成された分離用絶縁
膜で、第２図から明らかなように行方向に隣接す
るメモリセルの電気的絶縁を行うためのものであ
る。Ａはドレイン領域２２とフローテイングゲー
ト２３との重なり長さ、Leffは実効チヤネル長、
Ｌはゲート長である。
り、図において２０は半導体基板、２１及び２２
はこの半導体基板の一主面に列方向に所定間隔離
隔して形成されたソース領域及びドレイン領域
で、不純物をイオン注入することによつて形成さ
れているものである。２３はこれらドレイン領域
２２及びソース領域２１との間に位置する上記半
導体基板２０上に絶縁膜２５を介して形成される
フローテイングゲート、２４はこのフローテイン
グゲート上に絶縁膜２５を介して形成されたコン
トロールゲート、２６は上記半導体基板２０の一
主面に通常1μm近い厚さに形成された分離用絶縁
膜で、第２図から明らかなように行方向に隣接す
るメモリセルの電気的絶縁を行うためのものであ
る。Ａはドレイン領域２２とフローテイングゲー
ト２３との重なり長さ、Leffは実効チヤネル長、
Ｌはゲート長である。
この第２図ａ，ｂにて示された例でのイオン注
入によるドレイン領域２２及びソース領域２１の
形成方法においては次のような欠点が生じた。つ
まり、第２図ａに示すように、行方向に隣接する
メモリセルの電気的絶縁を行うための分離用絶縁
膜２６を半導体基板２０の一主面に形成するとと
もに、半導体基板２０の一主面上にゲート絶縁膜
２５、フローテイングゲート２３及びコントロー
ルゲート２４を形成した後、分離用絶縁膜２６及
びコントロールゲート２４をマスクとしてセルフ
アライン的に半導体基板２０の上方から不純物を
イオン注入を行うと、分離用絶縁膜２６の表面に
もイオンが打ち込まれ、そのイオンの一部が分離
用絶縁膜２６中に注入され、分離用絶縁膜２６が
酸化シリコン（SiO2）のときには数百Ａ位表面
から内部に入り込み、分離用絶縁膜２６の表面部
にダメージを与え、リークパスを生じさせたり、
可動イオンのパスを生じさせたりしている。これ
をそのままに放置すると、メモリセルにおける情
報の保持に悪影響を与えることになる。
入によるドレイン領域２２及びソース領域２１の
形成方法においては次のような欠点が生じた。つ
まり、第２図ａに示すように、行方向に隣接する
メモリセルの電気的絶縁を行うための分離用絶縁
膜２６を半導体基板２０の一主面に形成するとと
もに、半導体基板２０の一主面上にゲート絶縁膜
２５、フローテイングゲート２３及びコントロー
ルゲート２４を形成した後、分離用絶縁膜２６及
びコントロールゲート２４をマスクとしてセルフ
アライン的に半導体基板２０の上方から不純物を
イオン注入を行うと、分離用絶縁膜２６の表面に
もイオンが打ち込まれ、そのイオンの一部が分離
用絶縁膜２６中に注入され、分離用絶縁膜２６が
酸化シリコン（SiO2）のときには数百Ａ位表面
から内部に入り込み、分離用絶縁膜２６の表面部
にダメージを与え、リークパスを生じさせたり、
可動イオンのパスを生じさせたりしている。これ
をそのままに放置すると、メモリセルにおける情
報の保持に悪影響を与えることになる。
すなわち、メモリセルを構成する不揮発性電界
効果型トランジスタに情報の書き込みを行うと、
不揮発性電界効果型トランジスタのフローテイン
グゲート２３には電子が蓄積されて負の電位にな
つており、このために付近に正の電荷があれば、
フローテイングゲート２３に蓄積された負の電位
に引き付けられるもので、これらのイオン（正の
電荷）がフローテイングゲート２３近傍に達する
と、フローテイングゲート２３に蓄積された電子
の効果を打ち消すことになり、これによつて、コ
ントロールゲート２４からみたトランジスタのし
きい値を、電子が逃げたと等価な方向に変化させ
てしまう。換言すると、書き込み前のFAMOSの
VTH近くまで減衰させてしまうわけである。
効果型トランジスタに情報の書き込みを行うと、
不揮発性電界効果型トランジスタのフローテイン
グゲート２３には電子が蓄積されて負の電位にな
つており、このために付近に正の電荷があれば、
フローテイングゲート２３に蓄積された負の電位
に引き付けられるもので、これらのイオン（正の
電荷）がフローテイングゲート２３近傍に達する
と、フローテイングゲート２３に蓄積された電子
の効果を打ち消すことになり、これによつて、コ
ントロールゲート２４からみたトランジスタのし
きい値を、電子が逃げたと等価な方向に変化させ
てしまう。換言すると、書き込み前のFAMOSの
VTH近くまで減衰させてしまうわけである。
また、これを防止する一つとして、ドレイン領
域２２及びソース領域２１形成のためのイオン注
入後に、分離用絶縁膜２６の表面部例えば500〜
1000A程度エツチング除去する方法が考えられる
が、これにも若干の問題があることが分かつた。
つまり、一般に分離用絶縁膜２６は、これを厚く
形成することにより、その上に配設する導体とか
半導体に高電圧が印加されても、分離用絶縁膜２
６下にチヤネル、いわゆる寄生MOSが形成され
ないようにする役割をもたせており、このよう
に、FAMOS型のメモリ装置では、書き込みに比
較的高電圧を必要とするところから、特に、この
分離用絶縁膜２６を厚く形成することに意味があ
る。この点についてさらに詳細に説明する。
域２２及びソース領域２１形成のためのイオン注
入後に、分離用絶縁膜２６の表面部例えば500〜
1000A程度エツチング除去する方法が考えられる
が、これにも若干の問題があることが分かつた。
つまり、一般に分離用絶縁膜２６は、これを厚く
形成することにより、その上に配設する導体とか
半導体に高電圧が印加されても、分離用絶縁膜２
６下にチヤネル、いわゆる寄生MOSが形成され
ないようにする役割をもたせており、このよう
に、FAMOS型のメモリ装置では、書き込みに比
較的高電圧を必要とするところから、特に、この
分離用絶縁膜２６を厚く形成することに意味があ
る。この点についてさらに詳細に説明する。
第３図ａ，ｂに従来例による半導体メモリ装置
のメモリアレイ部の平面と断面とを示している。
同図において、３０は半導体基板、３１ないし３
３はそれぞれこの半導体基板３０の一主面に通常
1μm近い厚さに形成された分離用絶縁膜で、図か
ら明らかなように行方向に隣接するメモリセルの
電気的絶縁を行うためのものであり、ドレイン領
域３５，３６及びソース領域４１の形成のための
イオン注入後にその表面部を一部除去したもので
ある。３４は上記半導体基板３０の一主面に形成
された下敷絶縁膜、３５，３６及び４１は上記半
導体基板５０の一主面に列方向に所定間隔離隔し
て形成されたドレイン領域及びソース領域で、不
純物をイオン注入することによつて形成されてい
るものである。３７，３８は同一列に配設された
メモリセルのドレイン領域３５をコンタクト４２
にて電気的に接続する配線層で、第３図ａにて図
示されているように対応したドレイン領域３５と
隣接したドレイン領域３６との間における上記分
離用絶縁膜３２上に対応したドレイン領域３５と
平行して配設されているものである。３９は上記
半導体基板３０上に絶縁膜を介して形成されるフ
ローテイングゲートで、絶縁膜にて周囲を囲わ
れ、電気的に浮いた状態とされているものであ
る。４０，４３はこのフローテイングゲート上に
絶縁膜を介して形成されたコントロールゲート
で、それぞれ行方向に連続的に形成されて同一行
に配設されたコントロールゲートと一体に形成さ
れているものである。
のメモリアレイ部の平面と断面とを示している。
同図において、３０は半導体基板、３１ないし３
３はそれぞれこの半導体基板３０の一主面に通常
1μm近い厚さに形成された分離用絶縁膜で、図か
ら明らかなように行方向に隣接するメモリセルの
電気的絶縁を行うためのものであり、ドレイン領
域３５，３６及びソース領域４１の形成のための
イオン注入後にその表面部を一部除去したもので
ある。３４は上記半導体基板３０の一主面に形成
された下敷絶縁膜、３５，３６及び４１は上記半
導体基板５０の一主面に列方向に所定間隔離隔し
て形成されたドレイン領域及びソース領域で、不
純物をイオン注入することによつて形成されてい
るものである。３７，３８は同一列に配設された
メモリセルのドレイン領域３５をコンタクト４２
にて電気的に接続する配線層で、第３図ａにて図
示されているように対応したドレイン領域３５と
隣接したドレイン領域３６との間における上記分
離用絶縁膜３２上に対応したドレイン領域３５と
平行して配設されているものである。３９は上記
半導体基板３０上に絶縁膜を介して形成されるフ
ローテイングゲートで、絶縁膜にて周囲を囲わ
れ、電気的に浮いた状態とされているものであ
る。４０，４３はこのフローテイングゲート上に
絶縁膜を介して形成されたコントロールゲート
で、それぞれ行方向に連続的に形成されて同一行
に配設されたコントロールゲートと一体に形成さ
れているものである。
さて、この従来例装置Ａの構成における書き込
みを考えてみる。通常、書き込むべきメモリセル
のドレイン領域３５に接続された配線層３７及び
コントロールゲート４０には比較的高電圧、例え
ば21V、13Vが印加され、ソース領域４１と他の
隣接したメモリセルにおけるドレイン領域３６及
びコントロールゲート４３が接地（GND）レベ
ルになつているが、このとき、分離用絶縁膜３２
が薄い場合であると次のような不具合を生ずる。
すなわち、ここで、ドレイン領域、ソース領域及
びゲートをそれぞれ符号３５，３６及び３７にて
示す部分とする寄生MOSトランジスタが形成さ
れ、結果として、この寄生MOSトランジスタの
チヤネル４４を通してリーク電流が流れ、ドレイ
ン領域３５に印加される書き込みのための電圧が
低下して、書き込み機能が充分に実行されなくな
るという不都合をもたらすものであつた。
みを考えてみる。通常、書き込むべきメモリセル
のドレイン領域３５に接続された配線層３７及び
コントロールゲート４０には比較的高電圧、例え
ば21V、13Vが印加され、ソース領域４１と他の
隣接したメモリセルにおけるドレイン領域３６及
びコントロールゲート４３が接地（GND）レベ
ルになつているが、このとき、分離用絶縁膜３２
が薄い場合であると次のような不具合を生ずる。
すなわち、ここで、ドレイン領域、ソース領域及
びゲートをそれぞれ符号３５，３６及び３７にて
示す部分とする寄生MOSトランジスタが形成さ
れ、結果として、この寄生MOSトランジスタの
チヤネル４４を通してリーク電流が流れ、ドレイ
ン領域３５に印加される書き込みのための電圧が
低下して、書き込み機能が充分に実行されなくな
るという不都合をもたらすものであつた。
この発明は、上記した問題点に鑑みてなされた
ものであり、不揮発性電界効果型トランジスタを
メモリセルとした半導体メモリ装置において、ド
レイン領域及びソース領域をイオン注入によつて
形成したことによる行方向に隣接するメモリセル
の電気的絶縁を行うための分離用絶縁膜に注入さ
れるイオンによる悪影響をなくすとともに、同一
列に配設されたメモリセルのドレイン領域を電気
的に接続する配線層による寄生MOSトランジス
タを生じないようにした半導体メモリ装置の製造
方法を得ることを目的とするものである。
ものであり、不揮発性電界効果型トランジスタを
メモリセルとした半導体メモリ装置において、ド
レイン領域及びソース領域をイオン注入によつて
形成したことによる行方向に隣接するメモリセル
の電気的絶縁を行うための分離用絶縁膜に注入さ
れるイオンによる悪影響をなくすとともに、同一
列に配設されたメモリセルのドレイン領域を電気
的に接続する配線層による寄生MOSトランジス
タを生じないようにした半導体メモリ装置の製造
方法を得ることを目的とするものである。
以下に、この発明の一実施例である不揮発性電
界効果型トランジスタをメモリセルとし、このメ
モリセルが複数行及び複数列のマトリクス状に配
設されるとともに、同一行に配設されたメモリセ
ルのコントロールゲートが行方向に連続的に形成
された半導体メモリ装置を第４図ａないしｄに基
づいて説明する。第４図において５０は半導体基
板、５１ないし５３はそれぞれこの半導体基板５
０の一主面に通常1μm近い厚さに形成された分離
用絶縁膜で、図から明らかなように行方向に隣接
するメモリセルの電気的絶縁を行うためのもので
あり、ドレイン領域５５，５６及びソース領域６
１の形成のためのイオン注入後にその表面部を一
部除去したものである。６４は上記半導体基板５
０の一主面に形成された下敷絶縁膜、５５，５６
及び６１は上記半導体基板５０の一主面に列方向
に所定間隔離隔して形成されたドレイン領域及び
ソース領域で、不純物をイオン注入することによ
つて形成されているものである。５７，５８はそ
れぞれ同一列に配設された電圧のドレイン領域を
コンタクト６２にて電気的に接続する配線層で、
それぞれが第４図にて図示されているように列方
向に平行に配設され、同一列に配設されたメモリ
セルのソース領域及びドレイン領域ならびにトラ
ンジスタのチヤネル領域とオーバラツプするとと
もに隣接した列に配設されたメモリセルのソース
領域及びドレイン領域と離隔して形成されている
ものであり、対応したドレイン領域５５と隣接し
たドレイン領域５６との間における分離用絶縁膜
５２上にはほとんど位置しないように配設されて
いるものである。５９は上記半導体基板５０上に
絶縁膜を介して形成されるフローテイングゲート
で、絶縁膜にて周囲を囲われ、電気的に浮いた状
態とされているものである。６０，６３はこのフ
ローテイングゲート上に絶縁膜を介して形成され
たコントロールゲートで、それぞれ行方向に連続
的に形成されて同一行に配設されたコントロール
ゲートと一体に形成されているものである。
界効果型トランジスタをメモリセルとし、このメ
モリセルが複数行及び複数列のマトリクス状に配
設されるとともに、同一行に配設されたメモリセ
ルのコントロールゲートが行方向に連続的に形成
された半導体メモリ装置を第４図ａないしｄに基
づいて説明する。第４図において５０は半導体基
板、５１ないし５３はそれぞれこの半導体基板５
０の一主面に通常1μm近い厚さに形成された分離
用絶縁膜で、図から明らかなように行方向に隣接
するメモリセルの電気的絶縁を行うためのもので
あり、ドレイン領域５５，５６及びソース領域６
１の形成のためのイオン注入後にその表面部を一
部除去したものである。６４は上記半導体基板５
０の一主面に形成された下敷絶縁膜、５５，５６
及び６１は上記半導体基板５０の一主面に列方向
に所定間隔離隔して形成されたドレイン領域及び
ソース領域で、不純物をイオン注入することによ
つて形成されているものである。５７，５８はそ
れぞれ同一列に配設された電圧のドレイン領域を
コンタクト６２にて電気的に接続する配線層で、
それぞれが第４図にて図示されているように列方
向に平行に配設され、同一列に配設されたメモリ
セルのソース領域及びドレイン領域ならびにトラ
ンジスタのチヤネル領域とオーバラツプするとと
もに隣接した列に配設されたメモリセルのソース
領域及びドレイン領域と離隔して形成されている
ものであり、対応したドレイン領域５５と隣接し
たドレイン領域５６との間における分離用絶縁膜
５２上にはほとんど位置しないように配設されて
いるものである。５９は上記半導体基板５０上に
絶縁膜を介して形成されるフローテイングゲート
で、絶縁膜にて周囲を囲われ、電気的に浮いた状
態とされているものである。６０，６３はこのフ
ローテイングゲート上に絶縁膜を介して形成され
たコントロールゲートで、それぞれ行方向に連続
的に形成されて同一行に配設されたコントロール
ゲートと一体に形成されているものである。
次に、上記のように構成された半導体メモリ装
置の製造方法を第５図ａ〜ｄに基づいて説明す
る。まず、第５図ａに示すように、行方向に隣接
するメモリセルの電気的絶縁を行うための分離用
絶縁膜５１〜５３を半導体基板５０の一主面に形
成した後、半導体基板５０の一主面に従来から知
られている方法で順に絶縁膜、フローテイングゲ
ート５９、絶縁膜及びコントロールゲート６０，
６３を形成する。そして、第５図ｂに示すように
半導体基板５０の一主面上方からメモリセルを構
成する不揮発性電界効果型トランジスタのソース
領域６１及びドレイン領域５５，５６を分離用絶
縁膜５１〜５３及びコントロールゲート６０，６
３をマスクの一部としてセルフアライン的に不純
物をイオン注入することによつて形成する。ソー
ス領域６１及びドレイン領域５５，５６が形成さ
れた状態を第５図ｃに示す。このとき、分離用絶
縁膜５１〜５３の表面部にもイオンが注入された
状態になつている。次に、第５図ｄに示すよう
に、イオンが注入された分離用絶縁膜５１〜５３
の表面部をエツチングによつて除去する。その
後、従来から知られているように、層間絶縁膜を
形成し、この層間絶縁膜におけるドレイン領域５
５，５６対向位置にコンタクトホールを形成す
る。そして、同一列に配設されたメモリセルのド
レイン領域５５，５６を電気的に接続する配線層
５７，５８を、コントロールゲート６０，６３上
に層間絶縁膜を介して直交し、かつ、同一列に配
設されたメモリセルのソース領域及びドレイン領
域とオーバーラツプするとともに隣接した列に配
設されたメモリセルのソース領域及びドレイン領
域と離隔して形成し、その後、従来例のものと同
様に所定の工程を経て半導体メモリ装置が製造さ
れるものである。
置の製造方法を第５図ａ〜ｄに基づいて説明す
る。まず、第５図ａに示すように、行方向に隣接
するメモリセルの電気的絶縁を行うための分離用
絶縁膜５１〜５３を半導体基板５０の一主面に形
成した後、半導体基板５０の一主面に従来から知
られている方法で順に絶縁膜、フローテイングゲ
ート５９、絶縁膜及びコントロールゲート６０，
６３を形成する。そして、第５図ｂに示すように
半導体基板５０の一主面上方からメモリセルを構
成する不揮発性電界効果型トランジスタのソース
領域６１及びドレイン領域５５，５６を分離用絶
縁膜５１〜５３及びコントロールゲート６０，６
３をマスクの一部としてセルフアライン的に不純
物をイオン注入することによつて形成する。ソー
ス領域６１及びドレイン領域５５，５６が形成さ
れた状態を第５図ｃに示す。このとき、分離用絶
縁膜５１〜５３の表面部にもイオンが注入された
状態になつている。次に、第５図ｄに示すよう
に、イオンが注入された分離用絶縁膜５１〜５３
の表面部をエツチングによつて除去する。その
後、従来から知られているように、層間絶縁膜を
形成し、この層間絶縁膜におけるドレイン領域５
５，５６対向位置にコンタクトホールを形成す
る。そして、同一列に配設されたメモリセルのド
レイン領域５５，５６を電気的に接続する配線層
５７，５８を、コントロールゲート６０，６３上
に層間絶縁膜を介して直交し、かつ、同一列に配
設されたメモリセルのソース領域及びドレイン領
域とオーバーラツプするとともに隣接した列に配
設されたメモリセルのソース領域及びドレイン領
域と離隔して形成し、その後、従来例のものと同
様に所定の工程を経て半導体メモリ装置が製造さ
れるものである。
従つて、上記のように構成された実施例装置Ｂ
にあつては、簡単な製造方法によつて、ソース領
域６１及びドレイン領域５５，５６をイオン注入
によつて形成した時の分離用絶縁膜５１〜５３の
表面部に注入されたイオンや、表面部のイオン注
入によるダメージが除去されているため、メモリ
セルに情報が書き込まれた時のフローテイングゲ
ート５９における負の電子が打ち消されることが
なく、また、情報を書き込む場合、比較的高電圧
に保持される配線層５７が分離用絶縁膜５２上に
存在しないため、分離用絶縁膜５２下部にチヤネ
ル層６４が形成されず、隣接したドレイン領域５
５，５６間にリーク電流が流れることはなく、こ
こにドレイン領域５５に印加される電圧も低下し
ないから、書き込み機能が効率よく実行されるも
のである。
にあつては、簡単な製造方法によつて、ソース領
域６１及びドレイン領域５５，５６をイオン注入
によつて形成した時の分離用絶縁膜５１〜５３の
表面部に注入されたイオンや、表面部のイオン注
入によるダメージが除去されているため、メモリ
セルに情報が書き込まれた時のフローテイングゲ
ート５９における負の電子が打ち消されることが
なく、また、情報を書き込む場合、比較的高電圧
に保持される配線層５７が分離用絶縁膜５２上に
存在しないため、分離用絶縁膜５２下部にチヤネ
ル層６４が形成されず、隣接したドレイン領域５
５，５６間にリーク電流が流れることはなく、こ
こにドレイン領域５５に印加される電圧も低下し
ないから、書き込み機能が効率よく実行されるも
のである。
なお、上記実施例においては、アバランシエ現
象を利用した電界効果型トランジスタについて述
べたが、トンネル現象を利用した電界効果型トラ
ンジスタについても同様に適用できることは勿論
である。
象を利用した電界効果型トランジスタについて述
べたが、トンネル現象を利用した電界効果型トラ
ンジスタについても同様に適用できることは勿論
である。
この発明は、以上に述べたように、不揮発性電
界効果型トランジスタをメモリセルとし、このメ
モリセルが複数行及び複類列のマトリクス状に配
設された半導体メモリ装置の製造方法において、
行方向に隣接するメモリセルの電気的絶縁を行う
ための分離用絶縁膜を半導体基板に形成する工程
と、この分離用絶縁膜を形成した後、各メモリセ
ルにおける不揮発性電界効果型トランジスタのソ
ース領域及びドレイン領域を分離用絶縁膜をマス
クの一部として不純物をイオン注入することによ
つて形成する工程と、これらソース領域及びドレ
イン領域を形成した後、分離用絶縁膜の表面部を
除去する工程と、同一列に配設されたメモリセル
のドレイン領域を電気的に接続する配線層を、コ
ントロールゲート上に絶縁膜を介して直交し、か
つ、同一列に配設されたメモリセルのソース領域
及びドレイン領域とオーバーラツプするとともに
隣接した列に配設されたメモリセルのソース領域
及びドレイン領域と離隔して形成する工程とを設
けたものとしたので、メモリセルに情報が書き込
まれた時のフローテイングゲートにおける負の電
子が打ち消されることがなく、また、情報を書き
込む場合、行方向に隣接したドレイン領域間に寄
生MOSトランジスタが形成されることがなく、
リーク電流が流れることはなく、ドレイン領域に
印加される電圧も低下しないから、書き込み機能
が効率よく実行できるという効果を有するもので
ある。
界効果型トランジスタをメモリセルとし、このメ
モリセルが複数行及び複類列のマトリクス状に配
設された半導体メモリ装置の製造方法において、
行方向に隣接するメモリセルの電気的絶縁を行う
ための分離用絶縁膜を半導体基板に形成する工程
と、この分離用絶縁膜を形成した後、各メモリセ
ルにおける不揮発性電界効果型トランジスタのソ
ース領域及びドレイン領域を分離用絶縁膜をマス
クの一部として不純物をイオン注入することによ
つて形成する工程と、これらソース領域及びドレ
イン領域を形成した後、分離用絶縁膜の表面部を
除去する工程と、同一列に配設されたメモリセル
のドレイン領域を電気的に接続する配線層を、コ
ントロールゲート上に絶縁膜を介して直交し、か
つ、同一列に配設されたメモリセルのソース領域
及びドレイン領域とオーバーラツプするとともに
隣接した列に配設されたメモリセルのソース領域
及びドレイン領域と離隔して形成する工程とを設
けたものとしたので、メモリセルに情報が書き込
まれた時のフローテイングゲートにおける負の電
子が打ち消されることがなく、また、情報を書き
込む場合、行方向に隣接したドレイン領域間に寄
生MOSトランジスタが形成されることがなく、
リーク電流が流れることはなく、ドレイン領域に
印加される電圧も低下しないから、書き込み機能
が効率よく実行できるという効果を有するもので
ある。
第１図ないし第３図は従来例を示すものであ
り、第１図ａはメモリセルとしての不揮発性フロ
ーテイングゲート電界効果型トランジスタの平面
図、第１図ｂは第１図ａの１ｂ−１ｂ断面図、第
１図ｃは第１図ａの１ｃ−１ｃ断面図、第２図ａ
及びｂはソース領域及びドレイン領域をイオン注
入によつて形成するときの断面図及び断面斜視
図、第３図ａ及びｂはそれぞれ平面図及び第３図
ａの３ｂ−３ｂ断面図、第４図及び第５図はこの
発明の一実施例を示し、第４図ａ，ｂ，ｃ及びｄ
はそれぞれ平面図、第４図ａの４ｂ−４ｂ断面
図、４ｃ−４ｃ断面図及び４ｄ−４ｄ断面図、第
５図は製造方法を工程順に示す要部断面図であ
る。 ５０……半導体基板、５１ないし５３……分離
用絶縁膜、５４……下敷絶縁膜、５５及び５６…
…ドレイン領域、５７及び５８……配線層、５９
……フローテイングゲート、６０及び６３……コ
ントロールゲート、６１……ソース領域、６２…
…コンタクト。
り、第１図ａはメモリセルとしての不揮発性フロ
ーテイングゲート電界効果型トランジスタの平面
図、第１図ｂは第１図ａの１ｂ−１ｂ断面図、第
１図ｃは第１図ａの１ｃ−１ｃ断面図、第２図ａ
及びｂはソース領域及びドレイン領域をイオン注
入によつて形成するときの断面図及び断面斜視
図、第３図ａ及びｂはそれぞれ平面図及び第３図
ａの３ｂ−３ｂ断面図、第４図及び第５図はこの
発明の一実施例を示し、第４図ａ，ｂ，ｃ及びｄ
はそれぞれ平面図、第４図ａの４ｂ−４ｂ断面
図、４ｃ−４ｃ断面図及び４ｄ−４ｄ断面図、第
５図は製造方法を工程順に示す要部断面図であ
る。 ５０……半導体基板、５１ないし５３……分離
用絶縁膜、５４……下敷絶縁膜、５５及び５６…
…ドレイン領域、５７及び５８……配線層、５９
……フローテイングゲート、６０及び６３……コ
ントロールゲート、６１……ソース領域、６２…
…コンタクト。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板に列方向に所定間隔離隔して形成
されたソース領域及びドレイン領域と、これらソ
ース領域及びドレイン領域の間に位置し、上記半
導体基板上に絶縁膜を介して形成されたコントロ
ールゲートとを有する不揮発性電界効果型トラン
ジスタをメモリセルとし、このメモリセルが複数
行及び複数列のマトリクス状に配設されるととも
に、同一行に配設されたメモリセルのコントロー
ルゲートが行方向に連続的に形成された半導体メ
モリ装置の製造方法において、行方向に隣接する
メモリセルの電気的絶縁を行うための分離用絶縁
膜を上記半導体基板に形成する工程と、この分離
用絶縁膜を形成した後、上記各メモリセルにおけ
る不揮発性電界効果型トランジスタのソース領域
及びドレイン領域を上記分離用絶縁膜をマスクの
一部として不純物をイオン注入することによつて
形成する工程と、これらソース領域及びドレイン
領域を形成した後、上記分離用絶縁膜の表面部を
除去する工程と、同一列に配設されたメモリセル
のドレイン領域を電気的に接続する配線層を、上
記コントロールゲート上に絶縁膜を介して上記コ
ントロールゲートと直交し、かつ、同一列に配設
されたメモリセルのソース領域及びドレイン領域
とオーバーラツプするとともに隣接した列に配設
されたメモリセルのソース領域及びドレイン領域
と離隔して形成する工程とを備えたことを特徴と
する半導体メモリ装置の製造方法。 ２ 不揮発性電界効果型トランジスタが、アバラ
ンシエ現象を利用した電界効果型トランジスタで
あることを特徴とする特許請求の範囲第１項記載
の半導体メモリ装置の製造方法。 ３ 不揮発性電界効果型トランジスタが、トンネ
ル現象を利用した電界効果型トランジスタである
ことを特徴とする特許請求の範囲第１項記載の半
導体メモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57072972A JPS58190066A (ja) | 1982-04-29 | 1982-04-29 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57072972A JPS58190066A (ja) | 1982-04-29 | 1982-04-29 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58190066A JPS58190066A (ja) | 1983-11-05 |
| JPH048951B2 true JPH048951B2 (ja) | 1992-02-18 |
Family
ID=13504807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57072972A Granted JPS58190066A (ja) | 1982-04-29 | 1982-04-29 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58190066A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0825117B2 (ja) * | 1991-11-20 | 1996-03-13 | 利光 中村 | 鉄板の位置合わせ装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55166963A (en) * | 1979-06-15 | 1980-12-26 | Hitachi Ltd | Manufacture of semiconductor device |
-
1982
- 1982-04-29 JP JP57072972A patent/JPS58190066A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55166963A (en) * | 1979-06-15 | 1980-12-26 | Hitachi Ltd | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58190066A (ja) | 1983-11-05 |
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