JP2004266006A

JP2004266006A - 半導体記憶装置及びその製造方法

Info

Publication number: JP2004266006A
Application number: JP2003053174A
Authority: JP
Inventors: Yuji Oda; 裕二織田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-02-28
Filing date: 2003-02-28
Publication date: 2004-09-24

Abstract

【課題】Ｐチャネル型ＥＰＲＯＭにおいて、プロセス中の電子の注入を減少させ、特性が安定すると同時に製造工程終了時点での紫外線の照射が不要になる半導体記憶装置及びその製造方法を提供しようとするものである。
【解決手段】シリコン基板にチャネル領域１１及びチャネル領域１１を隔てたソース・ドレイン領域１４１，１４２が形成されている。チャネル１１上に絶縁膜を介してフローティングゲート１３が設けられている。フローティングゲート１３の上方を覆いつつ紫外線透過用の領域が確保された所定電位にバイアスされるシールド電極１８が設けられている。紫外線消去用の領域は、シールド電極１８において設けられるフローティングゲート１３の少なくともエッジの一部上を除いたスリット３１である。
【選択図】図３

Description

【０００１】
【発明の属する技術分野】
本発明は、特にデータの書き換え頻度の少ない紫外線消去型のＰチャネル型ＥＰＲＯＭ（消去及びプログラム可能メモリ）に着目した半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
メモリ等、半導体集積回路装置内部において、特定不良箇所の救済、置換のための冗長回路、ヒューズ代用、ユーザプログラム部分等、ＥＰＲＯＭセルが配備されることがある。このようなＥＰＲＯＭセルは紫外線消去型であることが多い。すなわち、紫外線がフローティングゲートまたはその近傍に吸収されると、しきい値を制御するフローティングゲートに蓄積された電子が十分なエネルギーを持ち、外部に放出される。
【０００３】
最近のウェハプロセスでは、真空中のプラズマ放電現象を利用したＣＶＤ、スパッタリング、エッチング、アッシング等が多い。これにより、上記ＥＰＲＯＭセルのフローティングゲートに対し、プロセス中に電子を注入してしまう現象が起こる。フローティングゲート内に電子を注入するか否かでメモリセルの書き込み状態を保持するＥＰＲＯＭにとって、ウェハプロセス終了時点で電子が注入されてしまっていることは致命的である。
【０００４】
【発明が解決しようとする課題】
ウェハプロセス終了時点で電子が注入されてしまっている場合、その電子を放出するために、上述したように紫外線を用いる。しかし、最上層保護膜にはシリコン窒化膜が使用されている場合が多い。シリコン窒化膜は紫外線の透過率が低く、容易には放出できない。紫外線照射時間を長くして電子の放出を促すしかなく、効率が悪い。
【０００５】
本発明は上記のような事情を考慮してなされたもので、Ｐチャネル型ＥＰＲＯＭにおいて、プロセス中の電子の注入を減少させ、特性が安定すると同時に製造工程終了時点での紫外線照射が不要になる半導体記憶装置及びその製造方法を提供しようとするものである。
【０００６】
【課題を解決するための手段】
本発明に係る半導体記憶装置は、紫外線消去型のプログラム可能なメモリセルに関し、半導体基板上に形成されたチャネル領域及びチャネル領域を隔てたソース・ドレイン領域と、前記チャネル上に絶縁膜を介して設けられるフローティングゲートと、前記フローティングゲートの上方を覆い所定電位にバイアスされるシールド電極と、を具備したことを特徴とする。
【０００７】
上記本発明に係る半導体記憶装置によれば、フローティングゲートは、上方を覆うシールド電極によってプラズマ処理での電子の注入が大幅に低減される。これにより、プロセス書き込みは抑制される。また、ゲート−ソース間容量がシールド電極のない場合と比べて増加する。このため、より多くの電子をフローティングゲート内に保持できるようになり、保持特性が向上する。
【０００８】
なお、上記本発明に係る半導体記憶装置において、次のような特徴構成を少なくとも一つ含むことが好ましい。
前記シールド電極は前記フローティングゲートへの紫外線透過用の領域が確保されており、前記紫外線透過用の領域は、前記シールド電極において設けられる前記フローティングゲートの少なくともエッジの一部上を除いたスリットであることを特徴とする。
前記シールド電極は前記フローティングゲートへの紫外線透過用の領域が確保されており、前記紫外線透過用の領域は、前記フローティングゲートの側部近傍で前記シールド電極の覆いを除いた領域であることを特徴とする。
前記シールド電極は、少なくとも前記ソース領域側と前記半導体基板側のいずれかと同電位になるように接続部を有することを特徴とする。
前記シールド電極は、次層の配線層を利用したことを特徴とする。
前記シールド電極は、不純物をドープしたポリシリコンを利用したことを特徴とする。
前記シールド電極は、高融点金属膜を含むことを特徴とする。
【０００９】
本発明に係る半導体記憶装置の製造方法は、紫外線消去型のプログラム可能なメモリセルの作製に関し、半導体基板上のチャネル領域にゲート絶縁膜を介してフローティングゲートを形成する工程と、前記フローティングゲートの領域をマスクとして前記チャネル領域を隔てたソース・ドレイン領域を形成する工程と、前記フローティングゲートを覆う絶縁膜を形成する工程と、前記絶縁膜に対し少なくとも前記ソース・ドレイン領域へのコンタクト開孔部を形成する工程と、前記絶縁膜を覆い前記コンタクト開孔部を埋める配線層を形成する工程と、前記配線層のパターニングに伴い少なくとも前記フローティングゲートの上方を所定領域覆い、かつ所定電位にバイアスされるようシールド電極を形成する工程と、を具備したことを特徴とする。
【００１０】
上記本発明に係る半導体記憶装置の製造方法によれば、フローティングゲートは、所定電位にバイアスされるようにしたシールド電極の形成によって、以降に実施されるプラズマ処理において電子の注入が大幅に低減される。これにより、プロセス書き込みは抑制される。
なお好ましくは、前記コンタクト開孔部の形成では前記シールド電極と接続される前記半導体基板側へのコンタクト開孔を形成する工程が含まれることを特徴とする。
【００１１】
本発明に係る半導体記憶装置の製造方法は、紫外線消去型のプログラム可能なメモリセルの作製に関し、半導体基板上のチャネル領域にゲート絶縁膜を介してフローティングゲートを形成する工程と、前記フローティングゲートの領域をマスクとして前記チャネル領域を隔てたソース・ドレイン領域を形成する工程と、前記フローティングゲートを覆う第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に少なくとも前記フローティングゲートの上方を覆う不純物ドープのポリシリコン層を形成する工程と、前記ポリシリコン層を少なくとも前記フローティングゲートの上方を所定領域覆うシールド電極としてパターニングする工程と、前記シールド電極を覆う第２の絶縁膜を形成する工程と、前記第１または第２の絶縁膜に対し少なくとも前記ソース・ドレイン領域及び前記シールド電極へのコンタクト開孔部を形成する工程と、前記第２の絶縁膜を覆い前記コンタクト開孔部を埋める配線層を形成する工程と、前記配線層のパターニングに伴い少なくとも前記シールド電極が少なくとも前記ソース領域側と前記半導体基板側のいずれかと同電位になるように接続部を形成する工程と、を具備したことを特徴とする。
【００１２】
上記本発明に係る半導体記憶装置の製造方法によれば、フローティングゲートは、コンタクト開孔部の形成、ソース領域側と半導体基板側のいずれかと同電位になるようにしたシールド電極の形成によって、プラズマ処理での電子の注入が大幅に低減される。これにより、プロセス書き込みは抑制される。
また、前記ポリシリコン層は前記シールド電極としてシリサイド化する工程を具備することを特徴とする。これにより、導電性の向上に寄与する。
【００１３】
【発明の実施の形態】
図１（ａ），（ｂ）は、それぞれ本発明の第１実施形態に係るＰチャネル型のＥＰＲＯＭのセル構造を示す平面図及び断面図である。Ｎ型のシリコン基板またはＮ型ウェル基板に、チャネル領域１１を隔てたＰ型のソース・ドレイン領域（Ｐ^＋）１４１，１４２が形成されている。チャネル１１上にゲート絶縁膜１２を介してフローティングゲート１３が設けられている。フローティングゲート１３の上方を覆うシールド電極１８が設けられている。ここでのシールド電極１８はソース・ドレインの配線層１８Ｓ，１８Ｄの形成と共に作られる。シールド電極１８は層間の絶縁膜１６に形成された所定の開孔部１７を介してソース領域１４１側に導通するよう接続されると共に基板に導通するよう高濃度Ｎ型領域（Ｎ^＋）１５に接続されている。
【００１４】
上記構成に関しその製造方法を説明する。Ｎ型のシリコン基板またはＮ型ウェル基板における所定のチャネル領域１１上にゲート絶縁膜１２を介してフローティングゲート１３を形成する。フローティングゲート１３のパターニングは例えばプラズマを伴う異方性エッチングを含む。このとき、フローティングゲート１３は、まだ完全に絶縁物で覆われる状態にはなく、プラズマに晒されても自然放電が作用すると考えられ、プロセス書き込みの問題はない。次に、フローティングゲート１３の領域をマスクとしてチャネル領域１１を隔てたソース・ドレイン領域１４１，１４２を形成する。ソース・ドレイン領域１４１，１４２は所定のイオン注入法によりＢ（ボロン）等Ｐ型の不純物が導入される（Ｐ^＋）。次に、高濃度Ｎ型領域（Ｎ^＋）１５を形成する。すなわち、Ｎ^＋の形成予定領域以外をマスクしてイオン注入法によりＰ（リン）またはＡｓ（ヒ素）等Ｎ型の不純物が導入される。次に、フローティングゲート１３を覆う層間の絶縁膜１６を形成する。絶縁膜１６は常圧ＣＶＤや減圧ＣＶＤ法等のプラズマを伴わない形成方法が望ましい。次に、絶縁膜１６に対しリソグラフィ工程、エッチング工程を経てソース・ドレイン領域１４１，１４２、Ｎ型領域（Ｎ^＋）１５へのそれぞれ所定のコンタクト開孔部１７を形成する。次に、絶縁膜１６を覆いコンタクト開孔部１７を埋める配線層（１８）を形成する。配線層（１８）は例えばバリアメタルの被覆を伴うアルミニウム合金配線とする。配線層（１８）は所定のリソグラフィ工程、エッチング工程を経てパターニングされ、ソース・ドレインの配線層１８Ｓ，１８Ｄを形成する。その際、少なくともフローティングゲート１３の上方を所定領域覆うようにしシールド電極１８を形成する。
【００１５】
上記第１実施形態及び方法によれば、フローティングゲート１３は、上方を覆うシールド電極１８によって、少なくとも配線層（１８）のパターニング時に伴うプラズマ処理での電子の注入が大幅に低減される。これにより、プロセス書き込みは抑制され、特性が安定する。また、シールド電極１８のない場合と比べてゲート−ソース間容量が増加する。このため、より多くの電子をフローティングゲート１３内に保持できるようになり、保持特性が向上する。
なお、シールド電極１８はソース領域１４１と同電位であれば、必ずしも基板（またはＮウェル）と接続されていなくてもよい。すなわち、シールド電極１８の接続領域として高濃度Ｎ型領域（Ｎ^＋）１５の存在は必須ではない。また、高濃度Ｎ型領域（Ｎ^＋）１５を設けるにしても、上記構成のようにソース領域１４１に隣接して配置しなくてもよい。セルが複数配されるユニット単位で各シールド電極１８が所定部に設けられた高濃度Ｎ型領域（Ｎ^＋）１５と接続されることも考えられる。また、シールド電極１８の形状は、フローティングゲート１３への紫外線照射領域を考慮したその他の構成が考えられる。
このような実施形態の構成、方法によって、製造工程終了時点での紫外線照射（改めてのデータ初期化）が不要になる。仮に、必要とした場合でも極短時間の照射で済むようになる。
【００１６】
図２（ａ），（ｂ）は、それぞれ本発明の第２実施形態に係るＰチャネル型のＥＰＲＯＭのセル構造を示す平面図及び断面図である。前記第１実施形態と同様の箇所には図１（ａ），（ｂ）と同一の符号を付してある。シールド電極１８の形状を、より紫外線照射領域を考慮した構成に変えてある。すなわち、シールド電極１８は、フローティングゲート１３の片方のエッジ部上方を除くように覆っている。これにより、フローティングゲート１３への紫外線透過用の領域２１が確保されている。その他の構成は前記第１実施形態と同様である。また、その製造方法もシールド電極１８のパターニングを変更すれば達成できる。上記第１実施形態で述べた効果が得られると共に紫外線照射領域の確保が可能である。
【００１７】
図３（ａ），（ｂ）は、それぞれ本発明の第３実施形態に係るＰチャネル型のＥＰＲＯＭのセル構造を示す平面図及び断面図である。前記第１実施形態と同様の箇所には図１（ａ），（ｂ）と同一の符号を付してある。シールド電極１８の形状を、より紫外線照射領域を考慮した構成に変えてある。すなわち、シールド電極１８は、フローティングゲート１３の片方のエッジ部上方にスリット３１を設けている。これにより、フローティングゲート１３への紫外線透過用の領域が確保されている。その他の構成は前記第１実施形態と同様である。また、その製造方法もシールド電極１８のパターニングを変更すれば達成できる。上記第１実施形態で述べた効果が得られると共に紫外線照射領域の確保が可能である。
【００１８】
図４（ａ），（ｂ）は、それぞれ本発明の第４実施形態に係るＰチャネル型のＥＰＲＯＭのセル構造を示す平面図及び断面図である。前記第１実施形態と同様の箇所には図１（ａ），（ｂ）と同一の符号を付してある。シールド電極１８の形状を、より紫外線照射領域を考慮した構成に変えてある。すなわち、シールド電極１８はフローティングゲート１３の上方に、くし状のスリット４１を設けている。これにより、フローティングゲート１３への紫外線透過用の領域が確保されている。その他の構成は前記第１実施形態と同様である。また、その製造方法もシールド電極１８のパターニングを変更すれば達成できる。上記第１実施形態で述べた効果が得られると共に紫外線照射領域の確保が可能である。
【００１９】
図５（ａ），（ｂ）は、それぞれ本発明の第５実施形態に係るＰチャネル型のＥＰＲＯＭのセル構造を示す平面図及び断面図である。Ｎ型のシリコン基板またはＮ型ウェル基板に、チャネル領域５１を隔てたＰ型のソース・ドレイン領域（Ｐ^＋）５４１，５４２が形成されている。チャネル５１上にゲート絶縁膜５２を介してフローティングゲート５３が設けられている。フローティングゲート５３の上方を覆うシールド電極５７が設けられている。ここでのシールド電極５７は不純物をドープしたポリシリコン層で構成される。シールド電極５７は層間の絶縁膜５６，５８間に形成されている。シールド電極５７は絶縁膜５８に形成された所定の開孔部５９を介して配線層６０によってソース領域５４１側に導通するよう接続されると共に基板に導通するよう高濃度Ｎ型領域（Ｎ^＋）５５に接続されている。
【００２０】
上記構成に関しその製造方法を説明する。Ｎ型のシリコン基板またはＮ型ウェル基板における所定のチャネル領域５１上にゲート絶縁膜５２を介してフローティングゲート５３を形成する。フローティングゲート５３のパターニングは例えばプラズマを伴う異方性エッチングを含む。フローティングゲート５３の領域をマスクとしてチャネル領域５１を隔てたソース・ドレイン領域５４１，５４２を形成する。ソース・ドレイン領域５４１，５４２は所定のイオン注入法によりＢ（ボロン）等Ｐ型の不純物が導入される（Ｐ^＋）。次に、高濃度Ｎ型領域（Ｎ^＋）５５を形成する。すなわち、Ｎ^＋の形成予定領域以外をマスクしてイオン注入法によりＰ（リン）またはＡｓ（ヒ素）等Ｎ型の不純物が導入される。次に、フローティングゲート５３を覆う層間の絶縁膜５６を形成する。絶縁膜５６は常圧ＣＶＤや減圧ＣＶＤ法等のプラズマを伴わない形成方法が望ましい。次に、絶縁膜５６を覆う不純物をドープしたポリシリコン層（５７）を形成しリソグラフィ工程、エッチング工程を経てパターニングする（シールド電極５７）。次に、層間の絶縁膜５８を形成し、この絶縁膜５８に対しリソグラフィ工程、エッチング工程を経てソース・ドレイン領域１４１，１４２、Ｎ型領域（Ｎ^＋）１５、シールド電極５７へのそれぞれ所定のコンタクト開孔部５９を形成する。次に、絶縁膜５８を覆いコンタクト開孔部５９を埋める配線層６０を形成する。配線層６０は例えばバリアメタルの被覆を伴うアルミニウム合金配線とする。配線層６０は所定のリソグラフィ工程、エッチング工程を経てパターニングされ、ソース・ドレインの配線層６０Ｓ，６０Ｄを形成する。その際、配線層６０Ｓはシールド電極５７及びＮ型領域（Ｎ^＋）５５と接続されるようにする。
【００２１】
上記第５実施形態及び方法によれば、フローティングゲート５３は、上方を覆うシールド電極５７によって、少なくとも配線層６０のパターニング時に伴うプラズマ処理での電子の注入が大幅に低減される。これにより、プロセス書き込みは抑制される。また、シールド電極５７のない場合と比べてゲート−ソース間容量が増加する。このため、より多くの電子をフローティングゲート５３内に保持できるようになり、保持特性が向上する。
【００２２】
なお、シールド電極５７はソース領域５４１と同電位であれば、必ずしも基板（またはＮウェル）と接続されていなくてもよい。すなわち、シールド電極５７の接続領域として高濃度Ｎ型領域（Ｎ^＋）５５の存在は必須ではない。また、高濃度Ｎ型領域（Ｎ^＋）５５を設けるにしても、上記構成のようにソース領域５４１に隣接して配置しなくてもよい。セルが複数配されるユニット単位で各シールド電極５７が所定部に設けられた高濃度Ｎ型領域（Ｎ^＋）５５と接続されることも考えられる。また、シールド電極５７の材料はポリシリコン層の他、高融点金属を用いることも考えられる。例えば、シールド電極５７となるポリシリコン層をシリサイド化する工程を加える。
このような実施形態の構成、方法によって、製造工程終了時点での紫外線照射（改めてのデータ初期化）が不要になる。仮に、必要とした場合でも極短時間の照射で済むようになる。
【００２３】
図６（ａ），（ｂ）は、それぞれ本発明の第６実施形態に係るＰチャネル型のＥＰＲＯＭのセル構造を示す平面図及び断面図である。前記第５実施形態と同様の箇所には図５（ａ），（ｂ）と同一の符号を付してある。シールド電極５７の形状を、より紫外線照射領域を考慮した構成に変えてある。すなわち、シールド電極５７は、フローティングゲート５３の片方のエッジ部上方を除くように覆っている。これにより、フローティングゲート５３への紫外線透過用の領域６１が確保されている。その他の構成は前記第５実施形態と同様である。また、その製造方法もシールド電極５７のパターニングを変更すれば達成できる。上記第５実施形態で述べた効果が得られると共に紫外線照射領域の確保が可能である。フローティングゲート５３への紫外線照射領域を考慮した構成はその他様々考えられる。
【００２４】
以上説明したように、本発明によれば、少なくともフローティングゲート上方が所定電位にバイアスされるシールド電極により覆われ、フローティングゲートは、プラズマ処理での電子の注入が大幅に低減される。これにより、プロセス書き込みは抑制される。この結果、Ｐチャネル型ＥＰＲＯＭにおいて、プロセス中の電子の注入を減少させ、特性が安定すると同時に製造工程終了時点での紫外線照射の不要化が期待できる半導体記憶装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】第１実施形態に係るＰチャネル型ＥＰＲＯＭのセル構造の各図。
【図２】第２実施形態に係るＰチャネル型ＥＰＲＯＭのセル構造の各図。
【図３】第３実施形態に係るＰチャネル型ＥＰＲＯＭのセル構造の各図。
【図４】第４実施形態に係るＰチャネル型ＥＰＲＯＭのセル構造の各図。
【図５】第５実施形態に係るＰチャネル型ＥＰＲＯＭのセル構造の各図。
【図６】第６実施形態に係るＰチャネル型ＥＰＲＯＭのセル構造の各図。
【符号の説明】
１１，５１…チャネル領域、１２，５２…ゲート絶縁膜、１３，５３…フローティングゲート、１４１，１４２，５４１，５４２…ソース・ドレイン領域、１５，５５…高濃度Ｎ型領域（Ｎ^＋）、１６，５６，５８…絶縁膜、１７，５９…開孔部、１８，５７…シールド電極（または配線層）、２１，６１…紫外線透過用の領域、３１，４１…スリット、６０…配線層。

Claims

紫外線消去型のプログラム可能なメモリセルに関し、
半導体基板上に形成されたチャネル領域及びチャネル領域を隔てたソース・ドレイン領域と、
前記チャネル上に絶縁膜を介して設けられるフローティングゲートと、
前記フローティングゲートの上方を覆い所定電位にバイアスされるシールド電極と、
を具備したことを特徴とする半導体記憶装置。
前記シールド電極は前記フローティングゲートへの紫外線透過用の領域が確保されており、前記紫外線透過用の領域は、前記シールド電極において設けられる前記フローティングゲートの少なくともエッジの一部上を除いたスリットであることを特徴とする請求項１記載の半導体記憶装置。
前記シールド電極は前記フローティングゲートへの紫外線透過用の領域が確保されており、前記紫外線透過用の領域は、前記フローティングゲートの側部近傍で前記シールド電極の覆いを除いた領域であることを特徴とする請求項１記載の半導体記憶装置。
前記シールド電極は、少なくとも前記ソース領域側と前記半導体基板側のいずれかと同電位になるように接続部を有することを特徴とする請求項１〜３いずれか一つに記載の半導体記憶装置。
前記シールド電極は、次層の配線層を利用したことを特徴とする請求項１〜４いずれか一つに記載の半導体記憶装置。
前記シールド電極は、不純物をドープしたポリシリコンを利用したことを特徴とする請求項１〜４いずれか一つに記載の半導体記憶装置。
前記シールド電極は、高融点金属膜を含むことを特徴とする請求項１〜４いずれか一つに記載の半導体記憶装置。
紫外線消去型のプログラム可能なメモリセルの作製に関し、半導体基板上のチャネル領域にゲート絶縁膜を介してフローティングゲートを形成する工程と、
前記フローティングゲートの領域をマスクとして前記チャネル領域を隔てたソース・ドレイン領域を形成する工程と、
前記フローティングゲートを覆う絶縁膜を形成する工程と、
前記絶縁膜に対し少なくとも前記ソース・ドレイン領域へのコンタクト開孔部を形成する工程と、
前記絶縁膜を覆い前記コンタクト開孔部を埋める配線層を形成する工程と、
前記配線層のパターニングに伴い少なくとも前記フローティングゲートの上方を所定領域覆い、かつ所定電位にバイアスされるようシールド電極を形成する工程と、
を具備したことを特徴とする半導体記憶装置の製造方法。
前記コンタクト開孔部の形成では前記シールド電極と接続される前記半導体基板側へのコンタクト開孔を形成する工程が含まれることを特徴とする請求項８記載の半導体記憶装置の製造方法。
紫外線消去型のプログラム可能なメモリセルの作製に関し、
半導体基板上のチャネル領域にゲート絶縁膜を介してフローティングゲートを形成する工程と、
前記フローティングゲートの領域をマスクとして前記チャネル領域を隔てたソース・ドレイン領域を形成する工程と、
前記フローティングゲートを覆う第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に少なくとも前記フローティングゲートの上方を覆う不純物ドープのポリシリコン層を形成する工程と、
前記ポリシリコン層を少なくとも前記フローティングゲートの上方を所定領域覆うシールド電極としてパターニングする工程と、
前記シールド電極を覆う第２の絶縁膜を形成する工程と、
前記第１または第２の絶縁膜に対し少なくとも前記ソース・ドレイン領域及び前記シールド電極へのコンタクト開孔部を形成する工程と、
前記第２の絶縁膜を覆い前記コンタクト開孔部を埋める配線層を形成する工程と、
前記配線層のパターニングに伴い少なくとも前記シールド電極が少なくとも前記ソース領域側と前記半導体基板側のいずれかと同電位になるように接続部を形成する工程と、
を具備したことを特徴とする半導体記憶装置の製造方法。
前記ポリシリコン層は前記シールド電極としてシリサイド化する工程を具備することを特徴とする請求項８〜１０いずれか一つに記載の半導体記憶装置の製造方法。