JP2515043B2 - 紫外線消去型不揮発性半導体記憶装置 - Google Patents
紫外線消去型不揮発性半導体記憶装置Info
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- H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、紫外線消去型不揮発性半導体記憶装置に
関する。
関する。
（従来の技術） 従来、紫外線消去型不揮発性半導体記憶装置として、
EPROMが知られている。EPROMはそのメモリセルに浮遊ゲ
ートを持つ。EPROMはその浮遊ゲート中に電荷を蓄積す
ることにより、セルトランジスタのしきい値を変化さ
せ、セルトランジスタの導通、非導通の状態をもって、
“0"、“1"の情報を記憶する。
EPROMが知られている。EPROMはそのメモリセルに浮遊ゲ
ートを持つ。EPROMはその浮遊ゲート中に電荷を蓄積す
ることにより、セルトランジスタのしきい値を変化さ
せ、セルトランジスタの導通、非導通の状態をもって、
“0"、“1"の情報を記憶する。
又、記憶された情報の消去は紫外線を特にメモリセル
に対して照射することにより、浮遊ゲート中に蓄積され
た電荷を励起させ、ゲート絶縁膜の障壁を越えさせて、
例えば基板中に放出する。
に対して照射することにより、浮遊ゲート中に蓄積され
た電荷を励起させ、ゲート絶縁膜の障壁を越えさせて、
例えば基板中に放出する。
EPROMは、このように紫外線照射により記憶情報の消
去を行なう。このためEPROMにおけるパッシベーション
膜には、紫外線（波長約253.7nm）の透過率が良い絶縁
膜を用いる必要がある。紫外線の透過率が良い絶縁膜に
は、例えばPSG膜やSiO膜がある。ところが、PSG膜やSiO
膜では、外部からの汚染種に対する遮蔽効果が乏しい。
これらの膜では、セル−トランジスタやペリフェラル−
トランジスタのしきい値変動を招くナトリウムを特に通
過させてしまう。
去を行なう。このためEPROMにおけるパッシベーション
膜には、紫外線（波長約253.7nm）の透過率が良い絶縁
膜を用いる必要がある。紫外線の透過率が良い絶縁膜に
は、例えばPSG膜やSiO膜がある。ところが、PSG膜やSiO
膜では、外部からの汚染種に対する遮蔽効果が乏しい。
これらの膜では、セル−トランジスタやペリフェラル−
トランジスタのしきい値変動を招くナトリウムを特に通
過させてしまう。
このような外部からの汚染種に対する遮蔽効果が高い
パッシベーション膜として注目された膜がSiN膜であ
る。このSiN膜はストレス緩和の目的により、比率（Si/
N）が通常0.93に設定される。比率（Si/N）が0.93のSiN
膜は、一般に紫外線の透過率が悪いものとして扱われて
いる。しかし、特開昭57−177555号には、シリコンと窒
素との比率を0.65〜0.825の範囲に設定することにより
特に波長約300nm以下の光の透過率が良好となる旨が開
示されている。EPROMの記憶情報の消去に有効である波
長は、約253.7nmであり、シリコンと窒素との比率（Si/
N）を0.65〜0.825の範囲に設定したSiN膜は、波長約25
3.7nmの紫外線を良く透過する。
パッシベーション膜として注目された膜がSiN膜であ
る。このSiN膜はストレス緩和の目的により、比率（Si/
N）が通常0.93に設定される。比率（Si/N）が0.93のSiN
膜は、一般に紫外線の透過率が悪いものとして扱われて
いる。しかし、特開昭57−177555号には、シリコンと窒
素との比率を0.65〜0.825の範囲に設定することにより
特に波長約300nm以下の光の透過率が良好となる旨が開
示されている。EPROMの記憶情報の消去に有効である波
長は、約253.7nmであり、シリコンと窒素との比率（Si/
N）を0.65〜0.825の範囲に設定したSiN膜は、波長約25
3.7nmの紫外線を良く透過する。
しかし、比率（Si/N）が0.65〜0.825の範囲に設定さ
れたSiN膜は、下地に及ぼすストレスが大きいという欠
点がある。
れたSiN膜は、下地に及ぼすストレスが大きいという欠
点がある。
我々が調査したところによると、比率（Si/N）が約0.
75に設定されたSiN膜の下地に及ぼすストレスは、約８
×109dyne/cm2であった。この結果は、比率（Si/N）が
約0.93に設定されたSiN膜よりも約４倍も大きいもので
あった。
75に設定されたSiN膜の下地に及ぼすストレスは、約８
×109dyne/cm2であった。この結果は、比率（Si/N）が
約0.93に設定されたSiN膜よりも約４倍も大きいもので
あった。
このような状況では、下地のアルミニウム配線に対し
て過大なストレスが加わるため配線の信頼性が劣化す
る。例えば過大なストレスがアルミニウム配線に加わる
ことにより断線したり、あるいは配線が消失（破壊）を
招くものと推測される。さらに、今後においては、素子
の微細化傾向に伴って、配線寸法の小さいEPROMが製造
されるため、配線に加わるストレス増加がいっそう懸念
される。従って、配線の断線あるいは消失の問題はより
顕著なものになるであろうと思われる。
て過大なストレスが加わるため配線の信頼性が劣化す
る。例えば過大なストレスがアルミニウム配線に加わる
ことにより断線したり、あるいは配線が消失（破壊）を
招くものと推測される。さらに、今後においては、素子
の微細化傾向に伴って、配線寸法の小さいEPROMが製造
されるため、配線に加わるストレス増加がいっそう懸念
される。従って、配線の断線あるいは消失の問題はより
顕著なものになるであろうと思われる。
（発明が解決しようとする課題） 以上のように従来では、SiN膜を紫外線消去型不揮発
性半導体記憶装置のパッシベーション膜に用いると、下
地の金属配線層に対して過大なストレスがかかり、該金
属配線層が消失（破壊）してしまうといった問題があっ
た。
性半導体記憶装置のパッシベーション膜に用いると、下
地の金属配線層に対して過大なストレスがかかり、該金
属配線層が消失（破壊）してしまうといった問題があっ
た。
この発明は上記のような点に鑑みて為されたもので、
その目的は、SiN膜を紫外線消去型不揮発性半導体記憶
装置のパッシベーション膜に用いる際、下地の金属配線
層へのストレスを低減させ、高信頼性の金属配線層を具
備するとともに、外部からの汚染種に対して強い遮蔽能
力を有する紫外線消去型不揮発性半導体記憶装置を提供
することにある。
その目的は、SiN膜を紫外線消去型不揮発性半導体記憶
装置のパッシベーション膜に用いる際、下地の金属配線
層へのストレスを低減させ、高信頼性の金属配線層を具
備するとともに、外部からの汚染種に対して強い遮蔽能
力を有する紫外線消去型不揮発性半導体記憶装置を提供
することにある。
［発明の構成］ （課題を解決するための手段） この発明の紫外線消去型不揮発性半導体記憶装置は、
半導体基板の上方に形成され、記憶素子の不純物領域に
接続される金属配線層と、前記金属配線層に接して形成
されたプラズマシリコン酸化膜と、前記プラズマシリコ
ン酸化膜上に形成され、シリコンと窒素との比率（Si/
N）が0.825以下で0.75より大きく設定されたプラズマシ
リコン窒化膜とを具備している。
半導体基板の上方に形成され、記憶素子の不純物領域に
接続される金属配線層と、前記金属配線層に接して形成
されたプラズマシリコン酸化膜と、前記プラズマシリコ
ン酸化膜上に形成され、シリコンと窒素との比率（Si/
N）が0.825以下で0.75より大きく設定されたプラズマシ
リコン窒化膜とを具備している。
また、この発明の紫外線消去型不揮発性半導体記憶装
置は、半導体基板の上方に形成され、記憶素子の不純物
領域に接続される金属配線層と、前記金属配線層に接し
て形成された絶縁膜と、前記絶縁膜上に形成され、シリ
コンと窒素との比率（Si/N）が0.825以下で0.75より大
きく設定されたプラズマシリコン窒化膜とを具備し、前
記絶縁膜はプラズマシリコン酸化膜とPSG膜との積層構
造膜であることを特徴としている。
置は、半導体基板の上方に形成され、記憶素子の不純物
領域に接続される金属配線層と、前記金属配線層に接し
て形成された絶縁膜と、前記絶縁膜上に形成され、シリ
コンと窒素との比率（Si/N）が0.825以下で0.75より大
きく設定されたプラズマシリコン窒化膜とを具備し、前
記絶縁膜はプラズマシリコン酸化膜とPSG膜との積層構
造膜であることを特徴としている。
（作用） すなわち、この発明は、金属配線層の上にプラズマシ
リコン酸化膜を設け、このプラズマシリコン酸化膜によ
ってシリコン窒化膜が金属配線層に及ぼすストレスを緩
和している。このプラズマシリコン酸化膜はシリコン酸
化膜に比べて低温で堆積できるため、金属配線層に及ぼ
すストレスを十分緩和できる。しかも、このプラズマシ
リコン酸化膜は、ステップカバレージが良好であるた
め、配線相互間に十分に充填でき、ボイドの発生を防止
できる。
リコン酸化膜を設け、このプラズマシリコン酸化膜によ
ってシリコン窒化膜が金属配線層に及ぼすストレスを緩
和している。このプラズマシリコン酸化膜はシリコン酸
化膜に比べて低温で堆積できるため、金属配線層に及ぼ
すストレスを十分緩和できる。しかも、このプラズマシ
リコン酸化膜は、ステップカバレージが良好であるた
め、配線相互間に十分に充填でき、ボイドの発生を防止
できる。
また、この発明は、金属内線層の上にプラズマシリコ
ン酸化膜とPSG膜との積層構造膜からなる絶縁膜を設
け、この上にプラズマシリコン窒化膜を設けている。し
たがって、積層構造膜からなる絶縁膜によってプラズマ
シリコン窒化膜が金属配線層に及ぼすストレスを十分に
緩和できる。しかし、プラズマシリコン酸化膜は上述し
たように低温で堆積できるとともに、ステップカバレー
ジが良好であり、PSG膜はケッタリング効果を有してい
るため、有害不純物から記憶素子を保護することができ
る利点を有している。
ン酸化膜とPSG膜との積層構造膜からなる絶縁膜を設
け、この上にプラズマシリコン窒化膜を設けている。し
たがって、積層構造膜からなる絶縁膜によってプラズマ
シリコン窒化膜が金属配線層に及ぼすストレスを十分に
緩和できる。しかし、プラズマシリコン酸化膜は上述し
たように低温で堆積できるとともに、ステップカバレー
ジが良好であり、PSG膜はケッタリング効果を有してい
るため、有害不純物から記憶素子を保護することができ
る利点を有している。
さらに、上記プラズマシリコン窒化膜はシリコンと窒
素との比率（Si/N）が0.825以下で0.75より大きく設定
されている。したがって、波長約300（nm）の紫外線の
透過率が良好であるとともに、プラズマシリコン窒化膜
が金属配線層に及ぼすストレスを一層減少でき、金属配
線層の断線を防止して歩留まりを向上できる。
素との比率（Si/N）が0.825以下で0.75より大きく設定
されている。したがって、波長約300（nm）の紫外線の
透過率が良好であるとともに、プラズマシリコン窒化膜
が金属配線層に及ぼすストレスを一層減少でき、金属配
線層の断線を防止して歩留まりを向上できる。
（実施例） 以下、図面を参照して、この発明の実施例に係わる紫
外線消去型不揮発性半導体記憶装置について説明する。
外線消去型不揮発性半導体記憶装置について説明する。
第１図は、この発明の前提に係わるEPROMの、特にメ
モリセル部に着目して示した断面図である。
モリセル部に着目して示した断面図である。
同図に示すように、例えばｐ型半導体（例えばシリコ
ン）基板10の表面領域にはフィールド絶縁膜12が形成さ
れ、素子分離が行なわれている。フィールド絶縁膜12に
よって分離された素子領域にはソース／ドレイン領域と
して、高濃度n+型拡散層14A及び14Bが形成されている。
n+型拡散層14Aと14Bとの間の基板領域、即ちチャネル領
域16上には第１ゲート絶縁膜18が形成されている。第１
ゲート絶縁膜18上には浮遊ゲート20が形成されている。
浮遊ゲート20上には第２ゲート絶縁膜22が形成されてい
る。第２ゲート絶縁膜22上には制御ゲート24が形成され
ている。浮遊ゲート20及び制御ゲート24は、例えばポリ
シリコンにより形成される。これらゲートの周囲には、
例えば製造工程中の熱工程等によりSiO2膜26が形成され
る。これらゲート上には、これらゲートを覆うように層
間絶縁膜として第１層PSG膜28（PSG:リン−シリケート
ガラス）が形成されている。第１層PSG膜28の膜厚は、
例えば数千Åである。第１層PSG膜28には、上記n+型拡
散層14A及び14Bに通じるコンタクト孔30A及び30Bが形成
されている。第１層PSG膜28上には、金属膜（例えばア
ルミニウム）が形成され、この金属膜をパターニングす
ることにより、金属配線層32A及び32Bが形成されてい
る。金属配線層32A及び32B上には、第１のパッシベーシ
ョン膜として第２層PSG膜34が形成されている。第２層P
SG膜34の膜厚は、例えば数千Åである。第２層PSG膜34
上には、第２のパッシベーション膜として、例えばプラ
ズマCVD法により堆積されたプラズマSiN膜36（以下、Ｐ
−SiN膜と略す）が形成されている。Ｐ−SiN膜36の膜厚
な、例えば数千Åである。Ｐ−SiN膜36の組成は、紫外
線の透過率、特に波長約300［nm］を良好するため、Si
とＮとの比率（Si/N）を0.825以下に設定する。この例
のEPROMは、上記比率（Si/N）を、例えば約0.75に設定
する。この値はシリコンと窒素の比率を３対４に設定す
ることによって容易に得られる値であり、以下、各所で
この値を用いて説明する。
ン）基板10の表面領域にはフィールド絶縁膜12が形成さ
れ、素子分離が行なわれている。フィールド絶縁膜12に
よって分離された素子領域にはソース／ドレイン領域と
して、高濃度n+型拡散層14A及び14Bが形成されている。
n+型拡散層14Aと14Bとの間の基板領域、即ちチャネル領
域16上には第１ゲート絶縁膜18が形成されている。第１
ゲート絶縁膜18上には浮遊ゲート20が形成されている。
浮遊ゲート20上には第２ゲート絶縁膜22が形成されてい
る。第２ゲート絶縁膜22上には制御ゲート24が形成され
ている。浮遊ゲート20及び制御ゲート24は、例えばポリ
シリコンにより形成される。これらゲートの周囲には、
例えば製造工程中の熱工程等によりSiO2膜26が形成され
る。これらゲート上には、これらゲートを覆うように層
間絶縁膜として第１層PSG膜28（PSG:リン−シリケート
ガラス）が形成されている。第１層PSG膜28の膜厚は、
例えば数千Åである。第１層PSG膜28には、上記n+型拡
散層14A及び14Bに通じるコンタクト孔30A及び30Bが形成
されている。第１層PSG膜28上には、金属膜（例えばア
ルミニウム）が形成され、この金属膜をパターニングす
ることにより、金属配線層32A及び32Bが形成されてい
る。金属配線層32A及び32B上には、第１のパッシベーシ
ョン膜として第２層PSG膜34が形成されている。第２層P
SG膜34の膜厚は、例えば数千Åである。第２層PSG膜34
上には、第２のパッシベーション膜として、例えばプラ
ズマCVD法により堆積されたプラズマSiN膜36（以下、Ｐ
−SiN膜と略す）が形成されている。Ｐ−SiN膜36の膜厚
な、例えば数千Åである。Ｐ−SiN膜36の組成は、紫外
線の透過率、特に波長約300［nm］を良好するため、Si
とＮとの比率（Si/N）を0.825以下に設定する。この例
のEPROMは、上記比率（Si/N）を、例えば約0.75に設定
する。この値はシリコンと窒素の比率を３対４に設定す
ることによって容易に得られる値であり、以下、各所で
この値を用いて説明する。
上記例に係わるEPROMであると、パッシベーション膜
として金属配線層32A及び32B上に、第２層PSG膜34、Ｐ
−SiN膜36が形成されている。このように、金属配線層3
2A及び32BとＰ−Sin層36との間にPSG膜34を形成するこ
とにより、Ｐ−SiN膜36が下地の金属配線層32A及び32B
に対して及ぼすストレスを低減できる。
として金属配線層32A及び32B上に、第２層PSG膜34、Ｐ
−SiN膜36が形成されている。このように、金属配線層3
2A及び32BとＰ−Sin層36との間にPSG膜34を形成するこ
とにより、Ｐ−SiN膜36が下地の金属配線層32A及び32B
に対して及ぼすストレスを低減できる。
従って、この例に係わるEPROMは、金属配線層の断線
や消失等に関する信頼性が高まり、その製造の際、歩留
り向上も達成できる。又、装置完成後においても、金属
配線層は、これが受けたストレスが小さいために寿命が
伸び、長寿命のEPROMを実現できる。
や消失等に関する信頼性が高まり、その製造の際、歩留
り向上も達成できる。又、装置完成後においても、金属
配線層は、これが受けたストレスが小さいために寿命が
伸び、長寿命のEPROMを実現できる。
尚、金属配線層32A及び32Bは、金属配線層のうち、例
えば装置表層に最も近い最終金属配線層である。
えば装置表層に最も近い最終金属配線層である。
又、パッシベーション膜にＰ−SiN膜36を用いている
ことにより、装置外部からの汚染種（可動イオン等）に
対する遮蔽効果が高い。特にセルトランジスタやペリフ
ェラル−トランジスタのしきい値変動を招くナトリウム
を効果的に遮蔽でき、EPROMの特性変化も少ない。又、
Ｐ−SiN膜36を用いているので耐湿性に優れることも勿
論である。
ことにより、装置外部からの汚染種（可動イオン等）に
対する遮蔽効果が高い。特にセルトランジスタやペリフ
ェラル−トランジスタのしきい値変動を招くナトリウム
を効果的に遮蔽でき、EPROMの特性変化も少ない。又、
Ｐ−SiN膜36を用いているので耐湿性に優れることも勿
論である。
さらに、PSG膜34は、金属配線層32A及び32Bへのスト
レス低減の効果とともに、有害不純物（可動イオン等）
をゲッタリングする能力を持っている。これにより、装
置内部に潜在する有害不純物からもEPROMを保護でき
る。
レス低減の効果とともに、有害不純物（可動イオン等）
をゲッタリングする能力を持っている。これにより、装
置内部に潜在する有害不純物からもEPROMを保護でき
る。
従って、上記例に係わるEPROMは、装置外部、装置内
部の双方の汚染種から素子を保護でき、信頼性の高い素
子を保持できるとともに、歩留りよく素子を形成するこ
とができる。
部の双方の汚染種から素子を保護でき、信頼性の高い素
子を保持できるとともに、歩留りよく素子を形成するこ
とができる。
尚、この例では、層間絶縁膜に第１層PSG膜28を用い
たが、層間絶縁膜には、PSG膜の他、例えばBPSG膜（ボ
ロン−リン−シリケートガラス）等、任意な絶縁膜を用
いることができる。
たが、層間絶縁膜には、PSG膜の他、例えばBPSG膜（ボ
ロン−リン−シリケートガラス）等、任意な絶縁膜を用
いることができる。
次に、第２図（ａ）乃至第２図（ｅ）を参照して、第
１図に示すEPROMの製造方法の一例について説明する。
第２図（ａ）乃至第２図（ｅ）は、第１図に示すEPROM
を製造工程順にそれぞれ示した断面図である。Fig2A乃
至2Eにおいて、Fig1と同一の部分については同一の参照
符号を付す。
１図に示すEPROMの製造方法の一例について説明する。
第２図（ａ）乃至第２図（ｅ）は、第１図に示すEPROM
を製造工程順にそれぞれ示した断面図である。Fig2A乃
至2Eにおいて、Fig1と同一の部分については同一の参照
符号を付す。
まず、同図（ａ）に示すように、例えばｐ型シリコン
基板10の表面領域に、例えばLOCOS法によりフィールド
絶縁膜12を形成して素子分離を行なう。次いで、分離さ
れた素子領域に露出するシリコンに、例えば熱酸化法に
より第１ゲート絶縁膜18を形成する。次いで、EPROMの
浮遊ゲート等となる第１層ポリシリコン層を、例えばCV
D法により装置全面に堆積する。次いで、第１層ポリシ
リコン層に対してセルスリット（浮遊ゲートをメモリセ
ル各々に分離する隙間のこと、図示せず）を形成する。
次いで、第１層ポリシリコン層の表面に、例えば熱酸化
法により第２ゲート絶縁膜22を形成する。次いで、EPRO
Mの制御ゲート等となる第２層ポリシリコン層を、例え
ばCVD法により装置全面に堆積する。次いで、第２層ポ
リシリコン層を、例えば写真蝕刻蝕刻技術により制御ゲ
ートパターンに、例えばRIE法を用いてエッチングし、
さらにこのエッチングを第１層ポリシリコン層まで続行
し、制御ゲート24、第２ゲート22、浮遊ゲート20を形成
する。次いで、素子領域に形成された第１ゲート絶縁膜
18を、浮遊ゲート20の下部を除いてエッチングし、素子
領域にシリコンを露出させる。次いで、フィールド絶縁
膜12及び制御ゲート24をマスクに、ｎ型不純物（リン、
若しくはヒ素）を基板10に対してイオン注入する。その
後、熱処理することにより、注入されたイオンをある程
度活性化し、ソース／ドレイン領域14A及び14Bを形成す
る。尚、同図には、制御ゲート24及び浮遊ゲート20の露
出した表面には、様々な熱処理等により形成された酸化
膜26を図示する。
基板10の表面領域に、例えばLOCOS法によりフィールド
絶縁膜12を形成して素子分離を行なう。次いで、分離さ
れた素子領域に露出するシリコンに、例えば熱酸化法に
より第１ゲート絶縁膜18を形成する。次いで、EPROMの
浮遊ゲート等となる第１層ポリシリコン層を、例えばCV
D法により装置全面に堆積する。次いで、第１層ポリシ
リコン層に対してセルスリット（浮遊ゲートをメモリセ
ル各々に分離する隙間のこと、図示せず）を形成する。
次いで、第１層ポリシリコン層の表面に、例えば熱酸化
法により第２ゲート絶縁膜22を形成する。次いで、EPRO
Mの制御ゲート等となる第２層ポリシリコン層を、例え
ばCVD法により装置全面に堆積する。次いで、第２層ポ
リシリコン層を、例えば写真蝕刻蝕刻技術により制御ゲ
ートパターンに、例えばRIE法を用いてエッチングし、
さらにこのエッチングを第１層ポリシリコン層まで続行
し、制御ゲート24、第２ゲート22、浮遊ゲート20を形成
する。次いで、素子領域に形成された第１ゲート絶縁膜
18を、浮遊ゲート20の下部を除いてエッチングし、素子
領域にシリコンを露出させる。次いで、フィールド絶縁
膜12及び制御ゲート24をマスクに、ｎ型不純物（リン、
若しくはヒ素）を基板10に対してイオン注入する。その
後、熱処理することにより、注入されたイオンをある程
度活性化し、ソース／ドレイン領域14A及び14Bを形成す
る。尚、同図には、制御ゲート24及び浮遊ゲート20の露
出した表面には、様々な熱処理等により形成された酸化
膜26を図示する。
次いで、同図（ｂ）に示すように、層間絶縁膜とし
て、例えばCVD法により、例えばPSG膜28を装置全面に堆
積する。次いで、熱処理することによりPSG膜28のリフ
ローを行なう。
て、例えばCVD法により、例えばPSG膜28を装置全面に堆
積する。次いで、熱処理することによりPSG膜28のリフ
ローを行なう。
次いで、同図（ｃ）に示すように、写真蝕刻技術によ
り、PSG膜28に対して装置の所定箇所、図中ではソース
／ドレイン領域14A及び14Bに通じるコンタクト孔30A及
び30Bを形成する。次いで、例えばスパッタ法により、
例えばアルミニウム膜を装置全面に堆積する。次いで、
写真蝕刻技術により、アルミニウム膜を金属配線層パタ
ーンにエッチングし、金属配線層32A及び32Bを形成す
る。
り、PSG膜28に対して装置の所定箇所、図中ではソース
／ドレイン領域14A及び14Bに通じるコンタクト孔30A及
び30Bを形成する。次いで、例えばスパッタ法により、
例えばアルミニウム膜を装置全面に堆積する。次いで、
写真蝕刻技術により、アルミニウム膜を金属配線層パタ
ーンにエッチングし、金属配線層32A及び32Bを形成す
る。
次いで、同図（ｄ）に示すように、第１のパッシベー
ション膜として、例えばCVD法により第２層PSG膜34を数
千Åの厚みに堆積する。
ション膜として、例えばCVD法により第２層PSG膜34を数
千Åの厚みに堆積する。
次いで、同図（ｅ）に示すように、第２のパッシベー
ション膜として、例えばプラズマCVD法によりＰ−SiN膜
36を数千Åの厚みに堆積する。尚、Ｐ−SiN膜36は、Si
とＮとの比率（Si/N）を0.825以下に設定する。上記比
率（Si/N）の範囲は、SiH4流量、NH3流量と、堆積時の
真空度およびプラズマRFパワーと温度を制御することに
よって実現できる。
ション膜として、例えばプラズマCVD法によりＰ−SiN膜
36を数千Åの厚みに堆積する。尚、Ｐ−SiN膜36は、Si
とＮとの比率（Si/N）を0.825以下に設定する。上記比
率（Si/N）の範囲は、SiH4流量、NH3流量と、堆積時の
真空度およびプラズマRFパワーと温度を制御することに
よって実現できる。
又、Ｐ−SiN膜36は、プラズマCVD法により形成するこ
とにより、通常のCVD法により形成されたSiN膜に比較し
て低温での形成が可能となる。例えば通常のCVD法によ
るSiN膜の成長温度は約700℃である。これに対してプラ
ズマCVD法により形成されたＰ−SiN膜36の成長温度は約
350〜400℃である。例えば温度700℃でSiN膜を形成する
とアルミニウムが溶け、金属配線層パターンが崩れるこ
とがしばしばある。しかし、この実施例のようにプラズ
マCVD法によりSiN膜を形成することにより、高い熱に起
因する金属配線層パターンの崩れを防止できる。
とにより、通常のCVD法により形成されたSiN膜に比較し
て低温での形成が可能となる。例えば通常のCVD法によ
るSiN膜の成長温度は約700℃である。これに対してプラ
ズマCVD法により形成されたＰ−SiN膜36の成長温度は約
350〜400℃である。例えば温度700℃でSiN膜を形成する
とアルミニウムが溶け、金属配線層パターンが崩れるこ
とがしばしばある。しかし、この実施例のようにプラズ
マCVD法によりSiN膜を形成することにより、高い熱に起
因する金属配線層パターンの崩れを防止できる。
又、製造工程を低温化できるので、例えばセル−トラ
ンジスタ（ｎチャネル型）、ペリフェラル−トランジス
タ（CMOS）のソース／ドレイン領域等の拡散領域のシャ
ロー化にも好適である。
ンジスタ（ｎチャネル型）、ペリフェラル−トランジス
タ（CMOS）のソース／ドレイン領域等の拡散領域のシャ
ロー化にも好適である。
以上のような工程により、上記例に係わるEPROMが、
例えば製造される。
例えば製造される。
第３図は、この発明の第１の実施例に係わるEPROM
の、特にメモリセル部に着目して示した断面図である。
第３図において、第１図と同一の部分については同一の
符号を付し、異なる部分についてのみ説明する。
の、特にメモリセル部に着目して示した断面図である。
第３図において、第１図と同一の部分については同一の
符号を付し、異なる部分についてのみ説明する。
同図に示すように、第１の実施例に係わるEPROMは、
第１のパッシベーション膜として、例えばプラズマCVD
法により堆積されたプラズマSiO膜40（以下、Ｐ−SiO膜
と略す）を用いる。
第１のパッシベーション膜として、例えばプラズマCVD
法により堆積されたプラズマSiO膜40（以下、Ｐ−SiO膜
と略す）を用いる。
上記構成の第１の実施例に係わるEPROMであると、Ｐ
−SiN膜36と金属配線層32A及び32Bとの間にＰ−SiO膜40
を形成することにより、Ｐ−SiN膜36が下地の金属配線
層32A及び32Bに対して及ぼすストレスを上記例同様に低
減できる。
−SiN膜36と金属配線層32A及び32Bとの間にＰ−SiO膜40
を形成することにより、Ｐ−SiN膜36が下地の金属配線
層32A及び32Bに対して及ぼすストレスを上記例同様に低
減できる。
又、Ｐ−SiO膜40は、金属配線層32A及び32Bへのスト
レス低減の効果とともに、ステップカバレージが良い。
これにより、金属配線層32A及び32B等、最終配線層相互
間にも充分にＰ−SiO膜40を充填できる。
レス低減の効果とともに、ステップカバレージが良い。
これにより、金属配線層32A及び32B等、最終配線層相互
間にも充分にＰ−SiO膜40を充填できる。
従って、第１の実施例に係わるEPROMは、特に最終配
線層上に堆積される絶縁膜において、ボイド等の発生を
抑制することができる。
線層上に堆積される絶縁膜において、ボイド等の発生を
抑制することができる。
又、製造方法は、前述した例で説明した製造方法とほ
ぼ同様の工程であり、PSG膜の変りに、プラズマCVD法に
よってＰ−SiO膜40を堆積すればよい。
ぼ同様の工程であり、PSG膜の変りに、プラズマCVD法に
よってＰ−SiO膜40を堆積すればよい。
第４図は、この発明の第２の実施例に係わるEPROM
の、特にメモリセル部に着目して示した断面図である。
第４図において、第１図と同一の部分については同一の
符号を付し、異なる部分についてのみ説明する。
の、特にメモリセル部に着目して示した断面図である。
第４図において、第１図と同一の部分については同一の
符号を付し、異なる部分についてのみ説明する。
同図に示すように、第２の実施例に係わるEPROMは、
第１のパッシベーション膜として、例えばプラズマCVD
法により堆積されたＰ−SiO膜42とCVD法により堆積され
たPSG膜44とによる積層構造膜46を用いる。
第１のパッシベーション膜として、例えばプラズマCVD
法により堆積されたＰ−SiO膜42とCVD法により堆積され
たPSG膜44とによる積層構造膜46を用いる。
上記構成の第２の実施例に係わるEPROMであると、Ｐ
−SiN膜36と金属配線層32A及び32Bとの間にＰ−SiO膜42
とPSG膜44との積層構造膜46を形成することにより、Ｐ
−SiN膜36と下地の金属配線層32A及び32Bに対して及ぼ
すストレスを前述した例及び第１の実施例同様に低減で
きる。
−SiN膜36と金属配線層32A及び32Bとの間にＰ−SiO膜42
とPSG膜44との積層構造膜46を形成することにより、Ｐ
−SiN膜36と下地の金属配線層32A及び32Bに対して及ぼ
すストレスを前述した例及び第１の実施例同様に低減で
きる。
又、積層構造膜46を形成するために、Ｐ−SiO膜42の
ステップカバレージの良さとPSG膜44のゲッタリング効
果とを併せて実現できる。
ステップカバレージの良さとPSG膜44のゲッタリング効
果とを併せて実現できる。
又、積層構造膜46の積層数、及び積層順序等は問わな
いが、Ｐ−SiO膜のステップカバレージの良さを考慮す
ると、Ｐ−SiO膜を金属配線層に接して形成することが
望ましい。
いが、Ｐ−SiO膜のステップカバレージの良さを考慮す
ると、Ｐ−SiO膜を金属配線層に接して形成することが
望ましい。
又、製造方法は、前述した例で説明した製造方法とほ
ぼ同様の工程であり、PSG膜の変りに、プラズマCVD法に
よってＰ−SiO膜42を堆積し、次いで、CVD法によりPSG
膜44を堆積すればよい。
ぼ同様の工程であり、PSG膜の変りに、プラズマCVD法に
よってＰ−SiO膜42を堆積し、次いで、CVD法によりPSG
膜44を堆積すればよい。
第５図は、従来の製品の不良率、及びこの発明に係わ
る製品の不良率の結果を示した図である。
る製品の不良率の結果を示した図である。
同図において、Ｓ−１は最終金属配線層上に直接Ｐ−
SiN膜を堆積したEPROMを示し、Ｓ−２は最終金属内線層
上にPSG膜を介してＰ−SiN膜を堆積したEPROMを示し、
Ｓ−３は最終金属配線層上にＰ−SiO膜を介してＰ−SiN
膜を堆積したEPROMを示す。
SiN膜を堆積したEPROMを示し、Ｓ−２は最終金属内線層
上にPSG膜を介してＰ−SiN膜を堆積したEPROMを示し、
Ｓ−３は最終金属配線層上にＰ−SiO膜を介してＰ−SiN
膜を堆積したEPROMを示す。
尚、Ｓ−１、Ｓ−２及びＳ−３におけるＰ−SiN膜のS
iとＮとの比率（Si/N）は、それぞれ約0.75とした。検
査条件は、温度＝150℃、放置時間＝2000時間であっ
た。
iとＮとの比率（Si/N）は、それぞれ約0.75とした。検
査条件は、温度＝150℃、放置時間＝2000時間であっ
た。
同図に示すように、上記検査において、Ｓ−１に示す
EPROMは約50〜90％の不良品が発生した。Ｓ−２及びＳ
−３に示すEPROMは、０〜１％の不良品の発生で済ん
だ。
EPROMは約50〜90％の不良品が発生した。Ｓ−２及びＳ
−３に示すEPROMは、０〜１％の不良品の発生で済ん
だ。
このような結果により、この発明に係わるEPROMは、
過酷な条件下でも充分に耐えられることが立証された。
過酷な条件下でも充分に耐えられることが立証された。
第６図は、SiN膜のSiとＮとの比率（Si/N）を約0.75
に設定したEPROM、及び比率（Si/N）を約0.93に設定し
たEPROMの記憶情報消去特性を示す図である。
に設定したEPROM、及び比率（Si/N）を約0.93に設定し
たEPROMの記憶情報消去特性を示す図である。
尚、この特性は、紫外線波長が253.7nmの場合であ
る。
る。
同図において、縦軸は、書き込み時におけるしきい値
Ｖth（write）から初期時におけるしきい値Ｖth（ini
t）を引いた値ΔＶthを示し、横軸は、消去時間を示
す。
Ｖth（write）から初期時におけるしきい値Ｖth（ini
t）を引いた値ΔＶthを示し、横軸は、消去時間を示
す。
同図に示すように、ΔＶthがゼロとなるまでの時間
は、比率（Si/N）を約0.75に設定したEPROMで約102秒、
比率（Si/N）を約0.93に設定したEPROMで約104秒を要す
る。
は、比率（Si/N）を約0.75に設定したEPROMで約102秒、
比率（Si/N）を約0.93に設定したEPROMで約104秒を要す
る。
このような記憶情報消去特性から、比率（Si/N）を約
0.75に設定したＰ−SiN膜をパッシベーション膜に用い
たEPROMは、紫外線による記憶消去特性が良いことが判
明する。
0.75に設定したＰ−SiN膜をパッシベーション膜に用い
たEPROMは、紫外線による記憶消去特性が良いことが判
明する。
第７図は、前提として示した例に係わるEPROM製品の
高温高湿保存試験の結果を示す図である。尚、試験条件
は、温度＝85℃、VCC＝−6V、湿度＝85％であった。Fig
7は、特にEPROM製品のペリフェラル−トランジスタ（ｐ
チャネル型）のしきい値変動の結果を示している。
高温高湿保存試験の結果を示す図である。尚、試験条件
は、温度＝85℃、VCC＝−6V、湿度＝85％であった。Fig
7は、特にEPROM製品のペリフェラル−トランジスタ（ｐ
チャネル型）のしきい値変動の結果を示している。
同図に示すように、上記条件下で、1000時間に及ぶ時
間放置しておいても、ペリフェラル−トランジスタのし
きい値Ｖthの変動は、ほとんどみられなかった。この結
果から、上記前提として示した例に係わるEPROMは、外
部からの汚染種に対して強い遮蔽効果、及び耐湿性に優
れることが判明する。
間放置しておいても、ペリフェラル−トランジスタのし
きい値Ｖthの変動は、ほとんどみられなかった。この結
果から、上記前提として示した例に係わるEPROMは、外
部からの汚染種に対して強い遮蔽効果、及び耐湿性に優
れることが判明する。
第８図は、比率（Si/N）を約0.75に設定したＰ−SiN
膜において、光の波長と透過率との関係を示す図であ
る。
膜において、光の波長と透過率との関係を示す図であ
る。
第９図は、比率（Si/N）を約0.93に設定したＰ−SiN
膜において、光の波長と透過率との関係を示す図であ
る。
膜において、光の波長と透過率との関係を示す図であ
る。
第８図に示すように、記憶情報消去に好適な紫外線の
波長約253.7nmにおいて、比率（Si/N）が約0.75場合、
透過率が50％を越える特性を示す。しかし、第９図に示
すように、比率（Si/N）が約0.93場合、透過率が10％弱
となっている。
波長約253.7nmにおいて、比率（Si/N）が約0.75場合、
透過率が50％を越える特性を示す。しかし、第９図に示
すように、比率（Si/N）が約0.93場合、透過率が10％弱
となっている。
第８図及び第９図から、比率（Si/N）を約0.75、即ち
比率（Si/N）が0.825以下に設定されたＰ−SiN膜は、紫
外線の透過率が良いことが判明する。
比率（Si/N）が0.825以下に設定されたＰ−SiN膜は、紫
外線の透過率が良いことが判明する。
さらに我々の調査によれば、Ｐ−SiN膜において、Ｎ
の比率を高めれば高めるほど、紫外線、特に300nm以下
の波長の紫外線を良く透過させる傾向が判明した。例え
ば比率（Si/N）が約0.75のＰ−SiN膜より、比率（Si/
N）が約0.60のＰ−SiN膜のほうが300nm以下の波長の紫
外線を良く透過させる。この傾向とともに、Ｐ−SiN膜
において、Ｎの比率を高めれば高めるほど、Ｐ−SiNが
下地に及ぼすストレスが増加する傾向も判明した。
の比率を高めれば高めるほど、紫外線、特に300nm以下
の波長の紫外線を良く透過させる傾向が判明した。例え
ば比率（Si/N）が約0.75のＰ−SiN膜より、比率（Si/
N）が約0.60のＰ−SiN膜のほうが300nm以下の波長の紫
外線を良く透過させる。この傾向とともに、Ｐ−SiN膜
において、Ｎの比率を高めれば高めるほど、Ｐ−SiNが
下地に及ぼすストレスが増加する傾向も判明した。
この発明によれば、金属配線層に接してPSG膜やＰ−S
iO膜等が形成され、これらの膜の上にＰ−SiNが形成さ
れる。これにより、例えば比率（Si/N）が約0.60、0.5
5、0.50、0.45…のＰ−SiN膜をパッシベーション膜に用
いても、金属配線層にストレスがかかりにくい。従っ
て、限りなく窒素の比率が高い、紫外線を良く透過させ
るＰ−SiN膜を、ストレスの問題を解決して用いること
が可能である。
iO膜等が形成され、これらの膜の上にＰ−SiNが形成さ
れる。これにより、例えば比率（Si/N）が約0.60、0.5
5、0.50、0.45…のＰ−SiN膜をパッシベーション膜に用
いても、金属配線層にストレスがかかりにくい。従っ
て、限りなく窒素の比率が高い、紫外線を良く透過させ
るＰ−SiN膜を、ストレスの問題を解決して用いること
が可能である。
尚、この発明は、上述した第１ないし第２の実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更して実施することが可能である。例えば層間絶
縁膜には、PSG膜の他、BSG膜（ボロン−シリケートガラ
ス）や、BPSG膜等の他のシリケートガラス系の絶縁膜に
置き換えても良い。
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更して実施することが可能である。例えば層間絶
縁膜には、PSG膜の他、BSG膜（ボロン−シリケートガラ
ス）や、BPSG膜等の他のシリケートガラス系の絶縁膜に
置き換えても良い。
又、金属配線層32A及び32B、各種ゲート等を構成する
導電体は、アルミニウム、ポリシリコンでなくとも、タ
ングステン、金、あるいはその他の導電性の材料として
も良い。例えば金属配線層線32A及び32にタングステン
や金を用いても、金属配線層32A及び32BとＰ−SiN膜36
との間にPSG膜34、あるいはＰ−SiO膜40、あるいは積層
膜46を形成することにより、金属配線層線32A及び32Bに
及ぼされるストレスを低減できる。又、金属配線層32A
及び32Bの形状、大きさ、長さ等も任意に設定して良
い。
導電体は、アルミニウム、ポリシリコンでなくとも、タ
ングステン、金、あるいはその他の導電性の材料として
も良い。例えば金属配線層線32A及び32にタングステン
や金を用いても、金属配線層32A及び32BとＰ−SiN膜36
との間にPSG膜34、あるいはＰ−SiO膜40、あるいは積層
膜46を形成することにより、金属配線層線32A及び32Bに
及ぼされるストレスを低減できる。又、金属配線層32A
及び32Bの形状、大きさ、長さ等も任意に設定して良
い。
さらに、金属配線層32A及び32BとＰ−SiN膜36との間
に形成される膜は、PSG膜34、あるいはＰ−SiO膜40、あ
るいは積層膜46の他、紫外線の透過率、特に波長300nm
以下の紫外線の透過率が良く、金属配線層32A及び32に
対するストレスを低減できるものであれば良い。例えば
BSG膜、BPSG膜等のその他のシリケートガラス系絶縁膜
としても良い。
に形成される膜は、PSG膜34、あるいはＰ−SiO膜40、あ
るいは積層膜46の他、紫外線の透過率、特に波長300nm
以下の紫外線の透過率が良く、金属配線層32A及び32に
対するストレスを低減できるものであれば良い。例えば
BSG膜、BPSG膜等のその他のシリケートガラス系絶縁膜
としても良い。
以上、紫外線の照射を必要とする能動素子としてEPRO
Mメモリセルを例にとり、実施例を説明してきたが、本
発明はEPROMのみならず、例えばホトダイオード等の他
の紫外線の照射を必要とする素子を搭載したイメージセ
ンサ等の装置にも応用が可能である。
Mメモリセルを例にとり、実施例を説明してきたが、本
発明はEPROMのみならず、例えばホトダイオード等の他
の紫外線の照射を必要とする素子を搭載したイメージセ
ンサ等の装置にも応用が可能である。
［発明の効果］ 以上説明したようにこの発明によれば、SiN膜を紫外
線消去型不揮発性半導体記憶装置のパッシベーション膜
に用いても、下地の金属配線層へのストレスが低減さ
れ、高信頼性の金属配線層を具備し、外部からの汚染種
に対して強い遮蔽能力を有する紫外線消去型不揮発性半
導体記憶装置を提供できる。
線消去型不揮発性半導体記憶装置のパッシベーション膜
に用いても、下地の金属配線層へのストレスが低減さ
れ、高信頼性の金属配線層を具備し、外部からの汚染種
に対して強い遮蔽能力を有する紫外線消去型不揮発性半
導体記憶装置を提供できる。
第１図はこの発明の前提となるEPROMの特にメモリセル
部に着目して示した断面図、第２図（ａ）乃至第２図
（ｅ）は第１図に示すEPROMを製造工程順にそれぞれ示
した断面図、第３図はこの発明の第１の実施例に係わる
EPROMの特にメモリセル部に着目して示した断面図、第
４図はこの発明の第２の実施例に係わるEPROMの、特に
メモリセル部に着目して示した断面図、第５図は従来の
製品の不良率、及びこの発明に係わる製品の不良率の結
果を示した図、第６図はSiN膜のSiとＮとの比率（Si/
N）を約0.75に設定したEPROM、及び比率（Si/N）を約0.
93に設定したEPROMの記憶情報消去特性を示す図、第７
図はこの発明の前提として示したEPROM製品の高温高湿
保存試験の結果（ペリフェラル−トランジスタ）を示す
図、第８図は比率（Si/N）を約0.75に設定したＰ−SiN
膜において、光の波長と透過率との関係を示す図、第９
図は比率（Si/N）を約0.93に設定したＰ−SiN膜におい
て光の波長と透過率との関係を示す図である。 10……ｐ型半導体基板、12……フィールド絶縁膜、14A,
14B……高濃度n+型拡散層、18……第１ゲート絶縁膜、2
0……浮遊ゲート、22……第２ゲート絶縁膜、24……制
御ゲート、28……第１層PSG膜（層間絶縁膜）、32A,32B
……金属配線層、34……第２層PSG膜、36……Ｐ−SiN
膜、40……Ｐ−SiO膜、42……Ｐ−SiO膜、44……PSG
膜、46……積層構造膜。
部に着目して示した断面図、第２図（ａ）乃至第２図
（ｅ）は第１図に示すEPROMを製造工程順にそれぞれ示
した断面図、第３図はこの発明の第１の実施例に係わる
EPROMの特にメモリセル部に着目して示した断面図、第
４図はこの発明の第２の実施例に係わるEPROMの、特に
メモリセル部に着目して示した断面図、第５図は従来の
製品の不良率、及びこの発明に係わる製品の不良率の結
果を示した図、第６図はSiN膜のSiとＮとの比率（Si/
N）を約0.75に設定したEPROM、及び比率（Si/N）を約0.
93に設定したEPROMの記憶情報消去特性を示す図、第７
図はこの発明の前提として示したEPROM製品の高温高湿
保存試験の結果（ペリフェラル−トランジスタ）を示す
図、第８図は比率（Si/N）を約0.75に設定したＰ−SiN
膜において、光の波長と透過率との関係を示す図、第９
図は比率（Si/N）を約0.93に設定したＰ−SiN膜におい
て光の波長と透過率との関係を示す図である。 10……ｐ型半導体基板、12……フィールド絶縁膜、14A,
14B……高濃度n+型拡散層、18……第１ゲート絶縁膜、2
0……浮遊ゲート、22……第２ゲート絶縁膜、24……制
御ゲート、28……第１層PSG膜（層間絶縁膜）、32A,32B
……金属配線層、34……第２層PSG膜、36……Ｐ−SiN
膜、40……Ｐ−SiO膜、42……Ｐ−SiO膜、44……PSG
膜、46……積層構造膜。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−162773（ＪＰ，Ａ) 特開 昭64−1276（ＪＰ，Ａ) 特開 昭60−21531（ＪＰ，Ａ) 特開 平１−155629（ＪＰ，Ａ) 特開 昭63−228627（ＪＰ，Ａ) 特開 平１−134935（ＪＰ，Ａ)
Claims (2)
- 【請求項１】半導体基板の上方に形成され、記憶素子の
不純物領域に接続される金属配線層と、 前記金属配線層に接して形成されたプラズマシリコン酸
化膜と、 前記プラズマシリコン酸化膜上に形成され、シリコンと
窒素との比率（Si/N）が0.825以下で0.75より大きく設
定されたプラズマシリコン窒化膜と を具備することを特徴とする紫外線消去型不揮発性半導
体記憶装置。 - 【請求項２】半導体基板の上方に形成され、記憶素子の
不純物領域に接続される金属配線層と、 前記金属配線層に接して形成された絶縁膜と、 前記絶縁膜上に形成され、シリコンと窒素との比率（Si
/N）が0.825以下で0.75より大きく設定されたプラズマ
シリコン窒化膜とを具備し、 前記絶縁膜はプラズマシリコン酸化膜とPSG膜との積層
構造膜であることを特徴とする紫外線消去型不揮発性半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP19900113445 EP0408054A3 (en) | 1989-07-14 | 1990-07-13 | Ultraviolet erasable non-volatile semiconductor memory apparatus |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18175889 | 1989-07-14 | ||
| JP1-181758 | 1989-07-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03129734A JPH03129734A (ja) | 1991-06-03 |
| JP2515043B2 true JP2515043B2 (ja) | 1996-07-10 |
Family
ID=16106375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2178084A Expired - Fee Related JP2515043B2 (ja) | 1989-07-14 | 1990-07-05 | 紫外線消去型不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2515043B2 (ja) |
| KR (1) | KR930009137B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2970371B2 (ja) * | 1993-01-14 | 1999-11-02 | 株式会社デンソー | 紫外線消去型ｒｏｍ保護膜 |
| JP3632256B2 (ja) * | 1994-09-30 | 2005-03-23 | 株式会社デンソー | 窒化シリコン膜を有する半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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