KR100295382B1 - 반도체기억장치및그제조방법 - Google Patents

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Abstract

캐패시터 하부 전극의 표면에 요철을 부여하는 요철 처리를 행할 때에, 캐패시터 하부 전극이 결정화하는 것을 억제한다.
실리콘 기판(1)의 주 표면과 접속되도록 캐패시터 하부 전극(13)이 형성된다. 캐패시터 하부 전극(13)은 플러그부(13a)와, 바닥벽부(13b)와, 수직벽부(13c)를 구비한다. 바닥벽부(13b)와 수직벽부(13c) 사이에, 수직벽부(13c)의 결정화를 억제하기 위한 절연층(14)이 형성된다. 캐패시터 하부 전극(13) 상에는 캐패시터 유전체층(15)을 통해 캐패시터 상부 전극(16)이 형성된다.

Description

반도체 기억 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND FABRICATION METHOD THEREOF}
본 발명은 반도체 기억 장치 및 그 제조 방법에 관한 것으로, 특히, 캐패시터의 한쪽 전극의 표면에 요철 처리가 실시된 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
최근, DRAM(Dynamic Random Access Memory) 등의 반도체 기억 장치의 고집적화에 따라 반도체 기억 장치에 이용되는 소자는 보다 미세화되고 있다. 특히, DRAM에 있어서는 기억 전하를 축적하기 위한 콘덴서도 미세화되기 때문에, 종래와 같은 디바이스 구조에서는 기억 전하량이 작아지게 된다. 한편, DRAM의 디바이스 신뢰성의 중요한 요소로서 반도체 기판 내에서 발생하는 노이즈에 대한 대책이 있다. 이 노이즈에 의한 오동작의 하나로서 소프트 에러가 있다. 반도체 기억 장치의 패키지, 배선 재료 등으로부터 방출되는 미량의 α선이 실리콘 기판 내에 침입하여, 전자-정공쌍을 생성한다. 이들의 발생 전하가 메모리셀 내에 축적되어 있는 기억 전하에 대해 노이즈로 되고 기억 신호가 변화하는 현상이 소프트 에러이다. 또한, 다른 노이즈로서 주변 회로로부터의 전하의 주입이 있다. 이것은 전원전압의 변동 등에 의해 메모리셀부와 주변 회로부에 전위차가 생겨 노이즈 전하가 메모리셀 내에 침입하는 것이다.
이들 노이즈에 대한 유효한 대책으로서 축적되어 있는 기억 전하량을 늘리는 것이 있다. 그러나, 종래와 마찬가지의 디바이스 구조에서는 DRAM의 고집적화, 미세화에 따른 기억 전하량이 작아진다. 이것을 해결하는 수단으로서, DRAM에 원통형 혹은 핀형 등의 스택 캐패시터(stacked capacitor)를 적용함으로써 캐패시터 용량을 확보하는 것이 제안되어 있다. 또한, 한층 더 미세화에 대응하기 위해 캐패시터의 전극의 표면을 요철로 함으로써 표면적을 증가시키는 것도 검토되고 있다.
여기서, 캐패시터의 전극의 표면을 요철로 한 종래의 DRAM의 일례에 대해 도 31을 이용하여 설명한다. 도 31은 종래의 DRAM의 일례를 나타낸 단면도이다.
우선 도 31을 참조하면 실리콘 기판(1)의 주 표면에는 선택적으로 소자 분리 산화막(2)이 형성되어 있다. 이 소자 분리 산화막(2)에 둘러싸인 소자 형성 영역에는, MOS 트랜지스터(3a, 3b, 3c)가 형성된다. MOS 트랜지스터(3a)는 소스/드레인 영역으로 되는 불순물 확산층(5a, 5b)과, 실리콘 기판(1)의 주 표면 상에 게이트 절연층을 개재하여 형성되는 게이트 전극(4a)을 구비한다. MOS 트랜지스터(3b)는 불순물 확산층(5b, 5c)과 게이트 전극(4b)을 갖는다. MOS 트랜지스터(3c)는 불순물 확산층(5d, 5e)과 게이트 전극(4d)을 갖는다. 또, 소자 분리 산화막(2) 상에는, 다른 MOS 트랜지스터의 게이트 전극(4c)이 연장하고 있다.
게이트 전극(4a, 4b, 4c, 4d)의 측벽 상에는 측벽 절연층(6a, 6b, 6c, 6d, 6e, 6f, 6g, 6h)이 각각 형성된다. 또한, 게이트 전극(4a, 4b, 4c, 4d) 상에는 절연층(7a, 7b, 7c, 7d)이 각각 형성된다.
게이트 전극(4a 내지 4d)을 덮도록 실리콘 기판(1)의 주 표면 상에는 제1 층간 절연층(8)이 형성된다. 이 제1 층간 절연층(8)에는 소정 위치에 콘택트홀(8a, 8b)이 형성된다. 콘택트홀(8a, 8b) 내에는 플러그 전극(9a, 9b)이 각각 형성된다. 플러그 전극(9a) 상에는 비트선(10)이 형성되고, 플러그 전극(9b) 상에는 배선층(11)이 형성된다.
비트선(10)과 배선층(11)을 덮도록 제2 층간 절연층(12)이 형성된다. 이 제2 층간 절연층(12)과 제1 층간 절연층(8)을 관통하도록 콘택트홀(12a, 12b)이 형성된다. 콘택트홀(12a)은 불순물 확산층(5a)에 도달되고, 콘택트홀(12b)은 불순물 확산층(5c)에 도달되고 있다.
콘택트홀(12b) 내에는 캐패시터 하부 전극(13)의 플러그부(13a)가 형성된다. 이 플러그부(13a) 상에는 캐패시터 하부 전극(13)의 바닥벽부(13b)가 형성된다. 이 바닥벽부(13b)의 측면과 접속되도록 캐패시터 하부 전극(13)의 수직벽부(13c)가 형성된다. 콘택트홀(12a) 내에도 마찬가지로 다른 캐패시터 하부 전극의 플러그부가 형성된다.
상기한 바닥벽부(13b)와 수직벽부(13c)의 표면에는 요철이 부여되고, 이들을 덮도록 캐패시터 유전체층(15)이 형성된다. 캐패시터 유전체층(15)을 덮도록 캐패시터 상부 전극(16)이 형성된다. 캐패시터 상부 전극(16)을 덮도록 제3 층간 절연층(17)이 형성된다. 제1, 제2, 제3 층간 절연층(8, 12, 17)을 관통하도록 콘택트홀(17a)이 형성되고, 콘택트홀(17a) 내에 배선층(18d)이 형성된다. 제3 층간 절연층(17) 상에는 배선층(18a, 18b, 18c)이 각각 형성된다.
다음에, 수직벽부(13c)의 표면과 바닥벽부(13b)의 표면에 요철을 부여하는 처리에 대해 설명한다. 여기서, 본원 명세서에서는, 어떤 요소의 표면에 요철을 부여하기 위한 처리를 요철 처리라 하기로 한다. 이 요철 처리법에 대해서는, 예를 들면 특개평3-263370호 공보에 개시되어 있다. 이 공보에 개시된 방법을 이용함으로써 수직벽부(13c)의 표면과 바닥벽부(13b)의 표면을 요철 형상으로 하는 것이 가능해진다.
캐패시터 하부 전극(13)의 바닥벽부(13b)와 수직벽부(13c)에 상술한 요철 처리를 실시하여 높은 표면적 증가율을 얻기 위해서는, 기초가 되는 바닥벽부(13b)와 수직벽부(13c)가 비정질 상태로 되지 않으면 안된다.
그러나, 상기 요철 처리는 예를 들면 570℃ 내지 590℃ 정도의 온도하에서 행해지기 때문에, 요철 처리 중에 실리콘 기판(1)의 주 표면과의 접속부에서 플러그부(13a)가 결정화한다. 이 결정화가 바닥벽부(13b)나 수직벽부(13c)에까지 영향을 주게 되면 바닥벽부(13b)나 수직벽부(13c)는 비정질 상태가 아니게 되어, 요철 처리에 의한 표면적 증가율이 저하한다고 하는 문제가 있었다.
본 발명은 상기한 바와 같은 과제를 해결하기 위해 이루어진 것이다. 본 발명의 목적은, 요철 처리에 의한 표면적 증가율을 향상시키는 것이 가능해지는 반도체 기억 장치 및 그 제조 방법을 제공하는 것이다.
본 발명에 따른 반도체 기억 장치는 주 표면을 갖는 반도체 기판과, 캐패시터의 한쪽 전극과, 결정화 억제부를 구비한다. 캐패시터의 한쪽 전극은, 요철 처리가 실시된 표면을 지니고, 반도체 기판의 주 표면과 접속되는 제1 도체부와, 이 제1도체부와 전기적으로 접속되는 제2 도체부를 포함한다. 결정화 억제부는 제1 및 제2 도체부 사이에 개재되고, 제2 도체부의 결정화를 억제한다. 또, 상기한「캐패시터의 한쪽 전극」은 본원 명세서에서는 상기 전극과 반도체 기판의 주 표면을 접속하는 플러그부도 포함하도록 정의한다.
상기한 바와 같이, 캐패시터의 한쪽 전극의 제1 및 제2 도체부간에 결정화 억제부가 설치됨으로써, 캐패시터의 한쪽 전극의 표면에 요철을 부여하는 요철 처리 중에 제2 도체부가 결정화하는 것을 효과적으로 억제하는 것이 가능해진다. 이에 따라, 상기 요철 처리 중에 적어도 제2 도체부를 비정질 상태로 유지할 수 있고, 제2 도체부의 표면적 증가율을 향상시키는 것이 가능해진다.
본 발명에 따른 반도체 기억 장치의 제조 방법은, 하기의 각 공정을 구비한다. 반도체 기판의 주 표면 상에, 캐패시터의 한쪽 전극의 일부를 구성하는 제1 도체부를 형성한다. 이 제1 도체부의 표면 상에, 제1 도체부와 재질이 다른 박막을 형성한다. 이 박막의 표면 상에, 상기 전극의 일부를 구성하는 비정질 상태의 제2도체부를 형성한다. 제2 도체부의 표면에 요철을 부여하는 요철 처리를 실시한다. 제1 및 제2 도체부를 덮도록 캐패시터 유전체층을 형성한다.
상기한 바와 같이, 제1 도체부의 표면 상에 박막을 형성하고, 상기 박막의 표면 상에 제2 도체부를 형성함으로써, 제1 도체부와 제2 도체부를 박막을 개재하여 접속하는 것이 가능해진다. 이에 따라, 캐패시터의 한쪽 전극에 요철 처리를 실시할 때에, 반도체 기판의 주 표면과 접속되는 제1 도체부가 결정화하였다고 해도 상기 박막의 존재에 의해, 제2 도체부가 결정화하는 것을 효과적으로 억제하는 것이 가능해진다. 그 결과, 제2 도체부의 표면적 증가율을 향상시키는 것이 가능해진다.
도 1은 본 발명의 실시 형태 1에 있어서의 DRAM을 나타낸 단면도.
도 2는 도 1에 도시된 DRAM의 제조 공정의 제1 공정을 나타낸 단면도.
도 3은 도 1에 도시된 DRAM의 제조 공정의 제2 공정을 나타낸 단면도.
도 4는 도 1에 도시된 DRAM의 제조 공정의 제3 공정을 나타낸 단면도.
도 5는 도1에 도시된 DRAM의 제조 공정의 제4 공정을 나타낸 단면도.
도 6은 도 1에 도시된 DRAM의 제조 공정의 제5 공정을 나타낸 단면도.
도 7은 도 1에 도시된 DRAM의 제조 공정의 제6 공정을 나타낸 단면도.
도 8은 도 1에 도시된 DRAM의 제조 공정의 제7 공정을 나타낸 단면도.
도 9는 도 1에 도시된 DRAM의 제조 공정의 제8 공정을 나타낸 단면도.
도 10은 도 1에 도시된 DRAM의 제조 공정의 제9 공정을 나타낸 단면도.
도 11은 본 발명의 실시 형태2에 있어서의 DRAM의 특징적인 제조 공정을 나타낸 단면도.
도 12는 본 발명의 실시 형태 3에 있어서의 DRAM의 특징적인 제조 공정을 나타낸 단면도.
도 13은 본 발명의 실시 형태 4에 있어서의 DRAM의 제조 공정의 특징적인제1 공정을 나타낸 단면도.
도 14는 본 발명의 실시 형태 4에 있어서의 DRAM의 제조 공정의 특징적인 제2 공정을 나타낸 단면도.
도 15는 본 발명의 실시 형태 5에 있어서의 DRAM의 특징적인 제조 공정을 나타낸 단면도.
도 16은 본 발명의 실시 형태 6에 있어서의 DRAM을 나타낸 단면도.
도 17은 도 16에 도시된 DRAM의 제조 공정의 특징적인 제1 공정을 나타낸 단면도.
도 18은 도 16에 도시된 DRAM의 제조 공정의 특징적인 제2 공정을 나타낸 단면도.
도 19는 도 16에 도시된 DRAM의 제조 공정의 특징적인 제3 공정을 나타낸 단면도.
도 20은 도 16에 도시된 DRAM의 제조 공정의 특징적인 제4 공정을 나타낸 단면도.
도 21은 도 16에 도시된 DRAM의 제조 공정의 특징적인 제5 공정을 나타낸 단면도.
도 22는 도 16에 도시된 DRAM의 제조 공정의 특징적인 제6 공정을 나타낸 단면도.
도 23은 도 16에 도시된 DRAM의 제조 공정의 특징적인 제7 공정을 나타낸 단면도.
도 24는 도 16에 도시된 DRAM의 제조 공정의 특징적인 제8 공정을 나타낸 단면도.
도 25는 도 16에 도시된 DRAM의 제조 공정의 특징적인 제9 공정을 나타낸 단면도.
도 26은 도 16에 도시된 DRAM의 제조 공정의 특징적인 제10 공정을 나타낸 단면도.
도 27은 도 16에 도시된 DRAM의 제조 공정의 특징적인 제11 공정을 나타낸 단면도.
도 28은 도 16에 도시된 DRAM의 제조 공정의 특징적인 제12 공정을 나타낸 단면도.
도 29는 본 발명의 실시 형태 7에 있어서의 DRAM의 특징적인 제조 공정을 나타낸 단면도.
도 30은 본 발명의 실시 형태 8에 있어서의 DRAM의 특징적인 제조 공정을 나타낸 단면도.
도 31은 종래의 DRAM의 일례를 나타낸 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 실리콘 기판
2 : 소자 분리 산화막
3a 내지 3c : MOS 트랜지스터
4a 내지 4d : 게이트 전극
5a 내지 5e : 불순물 확산층
6a 내지 6h : 측벽 절연층
7a 내지 7d : 절연층
8 : 제1층간 절연층
8a, 8b, 12a, 12b, 17a : 콘택트홀
9a, 9b : 플러그 전극
10 : 비트선
11, 18a 내지 18d : 배선층
12 : 제2층간 절연층
13 : 캐패시터 하부 전극
13a : 플러그부
13b : 바닥벽부
13c : 수직벽부
14, 23 : 결정화 억제층
15 : 캐패시터 유전체층
16 : 캐패시터 상부 전극
17 : 제3 층간 절연층
18a, 19 : 비정질 실리콘층
19a : 비도핑된 비정질 실리콘층
20 : 실리콘 산화물층
21 : 레지스트
24 : 인 유리(P2O5)
이하, 도 1 내지 도 30을 이용하여, 본 발명의 실시 형태에 대해 설명한다.
(실시 형태 1)
우선, 도 1 내지 도 10을 이용하여, 본 발명의 1개의 실시 형태에 있어서의 DRAM과 그 제조 방법에 대해 설명한다. 도 1은 본 발명의 1개의 실시 형태에 있어서의 DRAM을 나타낸 단면도이다.
도 1을 참조하여, 예를 들면 p형의 실리콘 기판(1)의 주 표면에는 선택적으로 소자 분리 산화막(2)이 형성된다. 소자 분리 산화막(2)에 의해 둘러싸인 소자 형성 영역에는, MOS 트랜지스터(3a, 3b, 3c) 등의 소자가 형성된다.
MOS 트랜지스터(스위치 트랜지스터: 3a)는, 소스/드레인 영역으로 되는 예를 들면 n형의 불순물 확산층(5a, 5b)과, 이들 사이에 놓여지는 채널 형성 영역 상에 게이트 절연층을 개재하여 형성된 게이트 전극(4a)을 갖는다. 불순물 확산층(5a, 5b)은 LDD(Lightly Doped Drain) 구조를 갖는 것이어도 좋다. 또한, 게이트 전극(4a)은 예를 들면 불순물이 도핑된 폴리실리콘에 의해 구성된다.
MOS 트랜지스터(스위치 트랜지스터: 3b)는 불순물 확산층(5b, 5c)과, 게이트 전극(4b)을 구비한다. MOS 트랜지스터(3c)는 불순물 확산층(5d, 5e)과, 게이트 전극(4d)을 구비한다. 소자 분리 산화막(2) 상에는, 다른 MOS 트랜지스터의 게이트전극(4c)이 연장되고 있다.
게이트 전극(4a, 4b, 4c, 4d)의 측벽 상에는, 측벽 절연층(6a, 6b, 6c, 6d, 6e, 6f, 6g, 6h)이 각각 형성된다. 또한, 게이트 전극(4a, 4b, 4c, 4d) 상에는, 예를 들면 실리콘 산화물 등으로 이루어지는 절연층(7a, 7b, 7c, 7d)이 각각 형성된다.
MOS 트랜지스터(3a 내지 3c)를 덮도록 실리콘 기판(1)의 주 표면 상에는, 실리콘 산화물 등으로 이루어지는 제1 층간 절연층(8)이 형성된다. 이 제1 층간 절연층(8)에는 불순물 확산층(5b)에 도달하는 콘택트홀(8a)과, 불순물 확산층(5e)에 도달하는 콘택트홀(8b)이 설치된다.
콘택트홀(8a, 8b) 내에는 예를 들면 불순물이 도핑된 폴리실리콘 등으로 이루어지는 플러그 전극(9a, 9b)이 각각 형성된다. 플러그 전극(9a) 상에는, 예를 들면 WSi 등으로 이루어지는 비트선(10)이 형성되고, 플러그 전극(9b) 상에는 비트선(10)과 마찬가지의 재질로 이루어지는 배선층(11)이 형성된다.
비트선(10)과 배선층(11)을 덮도록, 예를 들면 실리콘 산화물 등으로 이루어지는 제2 층간 절연층(12)이 형성된다. 이 제2 층간 절연층(12)과 제1 층간 절연층(8)을 관통하여 불순물 확산층(5a, 5c)에 각각 도달하도록 콘택트홀(12a, 12b)이 형성된다.
콘택트홀(12b) 내에는, 예를 들면 불순물이 도핑된 결정화 실리콘 등으로 이루어지는 플러그부(13a)가 형성된다. 이 플러그부(13a)를 덮도록 바닥벽부(13b)가 형성된다. 이 바닥벽부(13b)도, 플러그부(13a)와 동일한 재질로 구성된다.
바닥벽부(13b)의 측면 상에는 결정화 억제층(14)이 형성된다. 이 결정화 억제층(14)은 예를 들면 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4) 등의 절연 재료에 의해 구성된다. 이 결정화 억제층(14)을 개재하여 바닥벽부(13b)의 측면과 접속되도록 수직벽부(13c)가 형성된다. 이 수직벽부(13c)도, 플러그부(13a)와 동일한 재질에 의해 구성되어도 좋다. 상기한 플러그부(13a)와, 바닥벽부(13b)와, 수직벽부(13c)으로 캐패시터 하부 전극(13)이 구성된다.
바닥벽부(13b)와 수직벽부(13c)에는 도 1에 도시된 바와 같이, 이들의 표면에 요철을 부여하는 요철 처리가 실시된다. 예를 들면, 바닥벽부(13b)와 수직벽부(13c)가 비정질 실리콘에 의해 구성되는 경우에는, 요철 처리는 원료 가스로서 모노실란가스를 이용하여 570℃ 내지 590℃의 온도 하에서 바닥벽부(13b)와 수직벽부(13c)의 표면에 실리콘층을 형성함으로써 행할 수 있다. 이 때, 바닥벽부(13b)와 수직벽부(13c)가 결정화하지 않고 비정질 상태를 유지함으로써 양자의 표면에 양호한 요철을 형성할 수 있다.
상기한 바와 같이 요철 처리는 570℃ 내지 590℃의 온도 하에서 행해지기 때문에, 실리콘 기판(1)의 주 표면과의 접속부로부터 플러그부(13a)가 결정화한다. 이에 따라, 플러그부(13a)와의 사이에 아무것도 개재하지 않는 바닥벽부(13b)도 결정화될 수 있다. 그러나, 도 1에 도시된 바와 같이, 바닥벽부(13b)와 수직벽부(13c) 사이에 이들과 재질이 다른 결정화 억제층(14)을 개재시킴으로써, 바닥벽부(13b)의 결정화가 수직벽부(13c)에 미치는 것을 효과적으로 억제하는 것이가능해진다. 그 때문에, 요철 처리 중에 수직벽부(13c)가 결정화하는 것을 억제할 수 있고, 수직벽부(13c)의 표면에 양호한 요철을 형성할 수 있다.
이와 같이 결정화 억제층(14)은 수직벽부(13c)의 결정화를 억제하는 기능을 갖지만, 결정화 억제층(14)에는 바닥벽부(13b)와 수직벽부(13c) 사이의 전기적 접속을 행하는 기능도 부여할 필요가 있다. 그 때문에, 본 발명에서는 결정화 억제층(14)의 두께를 3㎚ 이하로 설정하고 있다. 이러한 두께로 설정함으로써, 터널 효과에 의해 바닥벽부(13b)와 수직벽부(13c)를 전기적으로 접속하는 것이 가능해진다. 또, 결정화 억제층(14)의 두께의 하한치로서는 상기한 결정화 억제 기능을 발휘할 수 있는 최저한의 값을 예로 들 수 있다.
또한, 플러그부(13a), 바닥벽부(13b), 수직벽부(13c)의 재질로서 실리콘을 예를 들었지만, 이들 재질로서 W 등의 금속이나, 금속과 실리콘과의 화합물 등을 사용하는 것도 가능하다. 이 경우에는, 결정화 억제층(14)으로 바닥벽부(13b) 혹은 수직벽부(13c)의 재질과, 질소 혹은 산소 중 적어도 한쪽과의 화합물을 이용하여도 좋다. 이러한 화합물을 이용한 경우에도, 절연 재료를 이용한 경우와 마찬가지의 효과를 기대할 수 있다. 이 사상은 후술하는 각 실시 형태에도 적용 가능하다.
상술한 캐패시터 하부 전극(13)을 덮도록 실리콘 질화물 등으로 이루어지는 캐패시터 유전체층(15)이 형성되고, 이 캐패시터 유전체층(15) 상에 예를 들면 폴리실리콘으로 이루어지는 캐패시터 상부 전극(16)이 형성된다. 캐패시터 상부 전극(16)과, 캐패시터 유전체층(15)과, 캐패시터 하부 전극(13)으로 캐패시터가 구성된다.
상기한 캐패시터를 덮도록 실리콘 산화물 등으로 이루어지는 제3 층간 절연층(17)이 형성된다. 이 제3 층간 절연층(17)에는, 불순물 확산층(5d)에 관통하는 콘택트홀(17a)이 설치된다. 콘택트홀(17a) 내와 제3 층간 절연층(17) 상에 Al 등으로 이루어지는 배선층(18d)이 형성된다. 이 배선층(18d)과 간격을 두고 제3 층간 절연층(17) 상에 Al 등으로 이루어지는 배선층(18a, 18b, 18c)이 형성된다.
다음에, 도 2 내지 도 10을 이용하여, 도 1에 도시된 DRAM의 제조 방법에 대해 설명한다. 도 2 내지 도 10은 도 1에 도시된 DRAM의 제조 공정의 특징적인 제1 공정 내지 제9 공정을 나타낸 단면도이다.
먼저 도 2를 참조하면 비트선(10)과 배선층(11)까지를 형성한 후, 이들을 덮도록 전면에 실리콘 산화물 등으로 이루어지는 제2 층간 절연층(12)을 형성한다. 그리고, 제1 및 제2 층간 절연층(8, 12)에 선택적으로 에칭 처리를 실시함으로써, 콘택트홀(12a, 12b)을 각각 형성한다.
다음에, 콘택트홀(12a, 12b) 내와 제2 층간 절연층(12) 상에, CVD법에 의해 P가 도핑된 비정질 실리콘층을 형성한다. 이 비정질 실리콘층은 SiH4가스 혹은 Si H2Cl2을 이용하여 500℃ 내지 650℃의 온도 하에서 형성된다.
다음에, 비정질 실리콘층을 덮도록 CVD법을 이용하여 실리콘 산화물층(20)을 형성한다. 이 실리콘 산화물층(20) 상에 레지스트(21)를 도포하고, 레지스트(21)를 소정 형상으로 패터닝한다. 이와 같이 패터닝된 레지스트(21)를 마스크로 이용하여, 실리콘 산화물층(20)과 비정질 실리콘층을 패터닝한다. 이에 따라, 캐패시터 하부 전극(13)의 플러그부(13a)와 바닥벽부(13b)가 형성된다.
다음에, 도 3을 참조하면, 레지스트(21)를 제거한 후, 바닥벽부(13b)의 측면 상에, 실리콘 산화물 혹은 실리콘 질화물로 이루어지는 두께 3㎚ 이하의 결정화 억제층(14)을 형성한다. 이 결정화 억제층(14)의 형성 방법으로서는, 결정화 억제층(14)이 실리콘 산화물인 경우에는, O2또는 H2O 분위기 중에서의 열산화법, H2O2용액 중에서의 산화법 또는 CVD법 등을 예로 들 수 있다. 또한, 결정화 억제층(14)이 실리콘 질화물인 경우에는, N2또는 NH3분위기 중에서의 열질화법 또는 CVD법 등을 예로 들 수 있다.
다음에, 도 4에 도시된 바와 같이, CVD법을 이용하여 실리콘 산화물층(20)과 결정화 억제층(14)을 덮도록 제2 층간 절연층(12) 상에 P가 도핑된 비정질 실리콘층(19)을 형성한다. 이 비정질 실리콘층(19)도, 상술한 비정질 실리콘층과 마찬가지의 조건으로 형성할 수 있다. 비정질 실리콘층(19)에 이방성 에칭 처리를 실시함으로써 도 5에 도시된 바와 같이, 결정화 억제층(14)을 개재하여 바닥벽부(13b)의 측면과 접속된 수직벽부(13c)가 형성된다.
다음에, 도 6에 도시된 바와 같이, 실리콘 산화물층(20)을 에칭에 의해 제거한다. 이에 따라, 플러그부(13a)와, 바닥벽부(13b)와, 수직벽부(13c)와, 절연층(14)을 포함하는 캐패시터 하부 전극(13)이 형성된다.
다음에, 도 7에 도시된 바와 같이 바닥벽부(13b)와 수직벽부(13c)에 상술한요철 처리를 실시한다. 이 때, 바닥벽부(13b)와 수직벽부(13c) 사이에 얇은 결정화 억제층(14)이 존재하고 있기 때문에, 상기 요철 처리 중에 바닥벽부(13b)가 결정화한 경우라도 수직벽부(13c)가 결정화하는 것을 효과적으로 억제할 수 있다. 이에 따라, 적어도 수직벽부(13c)의 표면에 양호한 요철을 형성하는 것이 가능해진다.
다음에, 도 8에 도시된 바와 같이, CVD법을 이용하여 캐패시터 하부 전극(13)을 덮도록 실리콘 질화물 등으로 이루어지는 캐패시터 유전체층(15)을 형성한다. 이 캐패시터 유전체층(15) 상에, CVD법에 의해 불순물이 도핑된 폴리실리콘층을 형성한다. 이 폴리실리콘층과 캐패시터 유전체층(15)을 소정 형상으로 패터닝한다. 이에 따라, 도 9에 도시된 바와 같이, 캐패시터 하부 전극(13) 상에 캐패시터 유전체층(15)을 개재하여 캐패시터 상부 전극(16)이 형성된다.
다음에, 도 10에 도시된 바와 같이, 캐패시터 상부 전극(16)을 덮도록 실리콘 산화물 등으로 이루어지는 제3 층간 절연층(17)을 형성하고, 이 제3 층간 절연층(17)에 불순물 확산층(5d)에 도달하는 콘택트홀(17a)을 형성한다. 이 콘택트홀(17a) 내와 제3 층간 절연층(17) 상에 배선층(18a 내지 18d)을 형성한다. 이상의 공정을 거쳐 도 1에 도시된 DRAM이 형성되도록 된다.
(실시 형태 2)
다음에, 도 11을 이용하여 본 발명의 실시 형태 2에 대해 설명한다. 도 11은 본 발명의 실시 형태 2에 있어서의 DRAM의 특징적인 제조 공정을 나타낸 단면도이다.
도 11을 참조하여 상기한 실시 형태 1과 마찬가지의 공정을 거쳐 캐패시터 하부 전극(13)까지를 형성한다. 그 후, 결정화 억제층(14)에, 그 구조를 파괴하기 위한 이온 주입을 행한다. 주입되는 이온으로서는, As 이온, P 이온, Si 이온, N 이온 등을 예로 들 수 있다.
또한, 도 11에 도시된 바와 같이, 결정화 억제층(14)에 주입되는 이온은, 도 11에 도시된 바닥벽부(13b)의 상면의 법선에 대해 경사진 방향으로부터 주입되는 것이 바람직하다. 이하, 이와 같이 경사 방향으로부터 불순물을 주입하는 것을 「경사 이온 주입」이라고 칭한다.
상기한 경사 이온 주입에 의해 결정화 억제층(14)에 불순물을 주입함으로써, 결정화 억제층(14)의 구조를 파괴할 수 있고, 바닥벽부(13b)와 수직벽부(13c)와의 양호한 전기적 접속이 얻어진다.
한편, 커패시터(13)의 결정화는, 저벽부(13b)와 입벽부(13b)의 직접 접속을 방지함으로써 억제되기 때문에, 결정화 억제층(14)이 물리적으로 제거되지 않는 한 그 효과는 상실되지 않는다.
이상, 상기의 경사 이온 주입에 의해 커패시터(13)의 결정화 억제 및 저벽부(13b)와 입벽부(13b)와의 양호한 전기적 접속이, 동시에 달성될 수 있게 된다.
(실시 형태 3)
다음에, 도 12를 이용하여, 본 발명의 실시 형태 3에 대해 설명한다. 도 12는 본 발명의 실시 형태 3에 있어서의 DRAM의 특징적인 제조 공정을 나타낸 단면도이다.
도 12를 참조하여, 상술한 실시 형태 1과 마찬가지의 공정을 거쳐 캐패시터 하부 전극(13)까지를 형성한다. 그 후, 경사 이온 주입법에 의해, As, P, Si, N 등의 이온을 수직벽부(13c)에 주입한다. 그 후, 바닥벽부(13b)와 수직벽부(13c)에 요철 처리를 실시한다.
상기한 바와 같이, 요철 처리 전에 수직벽부(13c)에 상기한 바와 같은 이온을 주입함으로써, 수직벽부(13c)를 보다 완전한 비정질 상태에 가깝게 하는 것이 가능해진다. 이에 따라, 요철 처리에 의해 수직벽부(13c)의 표면에 양호한 요철 형상을 보다 확실하게 형성하는 것이 가능해진다.
(실시 형태 4)
다음에, 도 13과 도 14를 이용하여, 본 발명의 실시 형태 4에 대해 설명한다. 도 13과 도 14는, 본 발명의 실시 형태 4에 있어서의 DRAM의 특징적인 제조 공정을 나타낸 단면도이다.
실시 형태 1과 마찬가지의 공정을 거쳐 실리콘 산화물층(20)까지를 형성하고, 이 실리콘 산화물층(20)을 덮도록 CVD법 등을 이용하여, 도전성 향상을 위한 불순물이 도핑되어 있지 않은 비도핑된 비정질 실리콘층(19a)을 형성한다.
그 후, 실시 형태 1과 마찬가지의 방법으로 요철 처리까지를 행한다. 그리고, 경사 이온 주입법에 의해 요철 처리가 실시된 후의 수직벽부(13c)에, 도 14에 도시된 바와 같이 P를 이온 주입한다. 이에 따라, 수직벽부(13c)의 도전성을 향상시킨다.
실시 형태 1에서는, P가 도핑된 상태의 수직벽부(13c)에 요철 처리가 실시되므로, P가 저해 요인으로 되어 양호한 요철 형상이 얻어지지 않은 것이 문제가 된다.
그래서, 상기한 바와 같이, 요철 처리 후에 수직벽부(13c)에 도전성 향상을 위한 불순물(P)을 주입함으로써, P가 저해 요인이 되어 수직벽부(13c)의 표면에 양호한 요철 형상이 얻어지지 않는다고 한 사태를 회피할 수 있다. 이에 따라, 더욱 바람직한 요철 형상이 얻어진다.
또, 바닥벽부(13b) 중에는 P가 도핑되어 있지만, 바닥벽부(13b)와 수직벽부(13c) 사이에는 결정화 억제층(14)이 존재하고 있기 때문에, 바닥벽부(13b) 중의 P가 수직벽부(13c) 중에 확산하는 일은 없다. 즉, 이 경우에는, 결정화 억제층(14)은 불순물 확산 방지층으로서의 기능도 갖게 된다.
(실시 형태 5)
다음에, 도 15를 이용하여 본 발명의 실시 형태 5에 대해 설명한다. 도 15는 본 발명의 실시 형태 5에 있어서의 DRAM의 특징적인 제조 공정을 나타낸 단면도이다.
상기한 실시 형태 4의 경우와 같이 요철 처리 후에 P를 수직벽부(13c)에 도핑한 경우에는, P의 이온 주입에 의해 수직벽부(13c)의 표면의 요철 형상이 변화하는 것이 문제가 된다. 그리고, 최악의 경우에는, 수직벽부(13c)의 표면적 증가율이 저하할 수 있다.
그래서, 이온 주입 이외의 방법으로 수직벽부(13c)에 P를 도입할 수 있으면상기 문제는 해소된다. 이온 주입 이외의 방법으로 수직벽부(13c)로 불순물을 도입하는 수법으로서, 예를 들면, 도 15에 도시된 바와 같이, 캐패시터 하부 전극(13)을 덮도록 인 유리(P2O5)를 형성하고, 열 확산에 의해 P를 수직벽부(13c) 중에 도입하는 수법을 예로 들 수 있다. 이 수법을 채용함으로써, 수직벽부(13c)의 양호한 요철 형상이 유지되고, 표면적 증가율이 저하하는 것을 방지할 수 있게 된다. 또, 이온 주입법 이외의 방법이면, 상기 열 확산법 이외의 방법을 채택할 수 있다.
(실시 형태 6)
이하, 도 16 내지 도 28을 이용하여, 본 발명의 실시 형태 6에 대해 설명한다. 도 16은 본 발명의 실시 형태 6에 있어서의 DRAM을 나타낸 단면도이다.
도 16을 참조하면 본 실시 형태 6에 있어서의 DRAM에서는, 절연층(23)이 플러그부(13a)와 바닥벽부(13b) 사이에 설치되어 있다. 그 이외의 구조에 대해서는 도 1에 도시된 DRAM과 마찬가지이다.
상기한 바와 같이 플러그부(13a)와 바닥벽부(13b) 사이에 절연층(23)을 설치함으로써, 수직벽부(13c) 뿐만 아니라 바닥벽부(13b)의 결정화도 억제하는 것이 가능해진다. 이에 따라, 바닥벽부(13b)의 표면에도 수직벽부(13c)의 표면과 마찬가지의 양호한 요철 형상을 형성하는 것이 가능해진다. 그 결과, 실시 형태 1의 경우보다도 캐패시터 하부 전극(13)의 표면적 증가율을 더욱 향상시키는 것이 가능해진다.
다음에, 도 17 내지 도 28을 이용하여, 도 16에 도시된 DRAM의 제조 방법에 대해 설명한다. 도 17 내지 도 28은 도 16에 도시된 DRAM의 제조 공정의 특징적인 제1 공정 내지 제12 공정을 나타낸 단면도이다.
우선 도 17을 참조하면, 실시 형태 1과 마찬가지의 공정을 거쳐 비정질 실리콘층(12)까지를 형성한다. 이 비정질 실리콘층(12)에 에치백 처리 혹은 CMP(Chemical Mechanical Polishing) 처리를 실시한다. 이에 따라, 콘택트홀(12b) 내에 플러그부(13a)를 형성한다.
다음에, 도 18에 도시된 바와 같이, 실시 형태 1의 경우와 마찬가지의 방법으로 플러그부(13a)의 상면 상에, 결정화 억제층(14)과 동일한 재질로 이루어지는 결정화 억제층(23)을 형성한다. 이 결정화 억제층(23) 상에, 도 19에 도시된 바와 같이, 상술한 비정질 실리콘층의 경우와 마찬가지의 방법으로 P가 도핑된 비정질 실리콘층(18a)을 형성한다.
다음에, 도 20에 도시된 바와 같이, 실시 형태 1과 마찬가지의 방법으로 비정질 실리콘층(18a) 상에 실리콘 산화물층(20)을 형성하고, 이 위에 레지스트(21)를 도포한다. 도 21에 도시된 바와 같이, 레지스트(21)를 패터닝하고, 이 패터닝된 레지스트(21)를 마스크로 이용하여 실리콘 산화물층(20)과 비정질 실리콘층(18a)을 순차 패터닝한다. 이에 따라, 결정화 억제층(23)을 개재하여 전기적으로 접속된 플러그부(13a)와 바닥벽부(13b)가 형성된다.
다음에, 도 22에 도시된 바와 같이, 실시 형태 1의 경우와 마찬가지의 방법으로 비정질 실리콘층(19)을 형성하고, 도 23에 도시된 바와 같이 비정질실리콘층(19)에 이방성 에칭 처리를 실시한다. 그 후, 실리콘 산화물층(20)을 제거함으로써, 도24에 도시된 바와 같이, 캐패시터 하부 전극(13)이 형성된다.
그 후, 실시 형태 1의 경우와 마찬가지의 방법으로, 도 25에 도시된 바와 같이, 바닥벽부(13b)와 수직벽부(13c)에 요철 처리를 실시한다. 이 때, 요철 처리 중에 플러그부(13a)는 결정화하지만, 결정화 억제층(23)의 존재에 의해 바닥벽부(13b)와 수직벽부(13c)는 결정화하지 않는다. 그 때문에, 수직벽부(13c)의 표면뿐만 아니라 바닥벽부(13b)의 상면에도 양호한 요철 형상이 형성된다.
다음에, 도 26 내지 도 28에 도시된 바와 같이, 실시 형태 1과 마찬가지의 방법으로, 캐패시터 유전체층(15), 캐패시터 상부 전극(16), 제3 층간 절연층(17) 및 배선층(18a 내지 18d)을 형성한다. 이상의 공정을 거쳐 도 16에 도시된 DRAM이 형성된다.
(실시 형태 7)
다음에, 도 29를 이용하여 본 발명의 실시 형태 7에 대해 설명한다. 도 29는, 본 발명의 실시 형태 7에 있어서의 DRAM의 특징적인 제조 공정을 나타낸 단면도이다.
도 29를 참조하면, 본 실시 형태 7에서도, 실시 형태 2의 경우와 마찬가지로, 결정화 억제층(23)에 대해 그 구조를 파괴하기 위한 이온 주입을 행한다. 주입 이온은 실시 형태 2의 경우와 마찬가지이다. 이와 같이, 결정화 억제층(23)에 이온을 주입함으로써, 플러그부(13a)와 바닥벽부(13b)와의 양호한 전기적 접속이 얻어진다.
(실시 형태 8)
다음에, 도 30을 이용하여, 본 발명의 실시 형태 8에 대해 설명한다. 도 30은 본 발명의 실시 형태 8에 있어서의 DRAM의 특징적인 제조 공정을 나타낸 단면도이다.
도 30을 참조하면, 실시 형태 6에서는 실리콘 산화물층(20)이나 수직벽부(13c)의 형성을 위한 CVD 프로세스에 있어서의 열처리에 의해, 바닥벽부(13b)가 약간 결정화할 가능성이 있다. 이 경우에는, 바닥벽부(13b)의 표면에 양호한 요철 형상이 형성되지 않아 표면적 증가율도 작아진다.
그래서, 도 30에 도시된 바와 같이, 실시 형태 6의 경우와 마찬가지의 방법으로 수직벽부(13c)까지를 형성한 후, 바닥벽부(13b)에, 이 바닥벽부(13b)를 보다 완전한 비정질 상태에 가깝게 하기 위한 이온 주입을 행한다. 주입 이온은 실시 형태 3의 경우와 마찬가지이다. 이와 같이 캐패시터 하부 전극(13)의 형성 후에 바닥벽부(13b)에 이온을 주입함으로써, 바닥벽부(13b)를 보다 완전한 비정질 상태에 가깝게 할 수 있고, 바닥벽부(13b)의 상면에 양호한 요철 형상을 형성할 수 있다.
(실시 형태 9)
상술한 실시 형태 6에 있어서도, 실시 형태 1의 경우와 마찬가지로, 요철 처리 전의 바닥벽부(13b)와 수직벽부(13c)에, 도전성 향상을 위한 p 등의 불순물이 도핑되어 있다. 이 경우에는, 실시 형태 4의 경우와 같이, P가 저해 요인이 되어 바닥벽부(13b) 및 수직벽부(13c)의 표면에 양호한 요철 형상을 얻을 수 없는 것은문제가 된다.
그래서, 바닥벽부(13b) 형성을 위한 비정질 실리콘층(18a)과 수직벽부(13c)의 형성을 위한 비정질 실리콘층(19)을, 도전성 향상을 위한 P 등의 불순물이 도핑되어 있지 않는 비정질 실리콘층으로 한다. 이에 따라, 실시 형태 4의 경우와 마찬가지로, 바닥벽부(13b)의 상면과 수직벽부(13c)의 표면에 양호한 요철 형상이 얻어진다. 이 경우에는, 결정화 억제층(23)이 불순물 확산 방지층으로서 기능한다. 그 후, 바닥벽부(13b)와 수직벽부(13c)에 도전성 향상을 위한 P 등의 불순물을 도핑한다.
또, 본 실시 형태의 경우에서도, 실시 형태 5의 경우와 마찬가지로 이온 주입이외의 방법으로, 도전성 향상을 위한 불순물을 바닥벽부(13b)와 수직벽부(13c)에 도입하여도 좋다. 이에 따라, 양호한 요철 형상이 유지되고, 캐패시터 하부 전극(13)의 표면적 증가율의 저하를 효과적으로 억제하는 것이 가능해진다.
이상과 같이 본 발명의 실시 형태에 대해 설명을 행하였지만, 상술한 각 실시 형태의 특징을 적절하게 조합시켜도 좋다. 또한, 이번 개시된 실시예는 모든 점에서 예시적인 것이며 제한적인 것은 아니라고 생각되어야 된다. 본 발명의 범위는 특허청구의 범위에 의해 설명되고, 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
이상 설명한 바와 같이, 본 발명에 따른 반도체 기억 장치에 의하면, 요철 처리 중에 적어도 제2 도체부를 비정질 상태로 유지할 수 있으므로, 표면적 증가율을 향상시킬 수 있다. 이에 따라, 반도체 기억 장치의 캐패시터 용량을 증대시킬 수 있다.
본 발명에 따른 반도체 기억 장치의 제조 방법에 의하면, 제1 도체부의 표면상에 박막을 통해 제2 도체부를 형성할 수 있으므로, 제2 도체부의 결정화를 효과적으로 억제할 수 있다. 이에 따라, 제2 도체부의 표면적 증가율을 향상시킬 수 있어, 캐패시터 용량이 증대된 반도체 기억 장치가 얻어진다.

Claims (2)

  1. 주 표면을 갖는 반도체 기판과;
    요철 처리가 실시된 표면을 지니고, 상기 주 표면과 접속되는 제1 도체부와 이 제1 도체부와 전기적으로 접속되는 제2 도체부를 포함하는 캐패시터의 한쪽 전극과;
    상기 제1 및 제2 도체부 사이에 개재하여, 상기 제2 도체부의 결정화를 억제하기 위한 결정화 억제부를 구비하며,
    상기 결정화 억제부의 두께는 3nm 이하로 설정되는
    것을 특징으로 하는 반도체 기억 장치.
  2. 반도체 기판의 주 표면 상에, 캐패시터의 한쪽 전극의 일부를 구성하는 제1도체부를 형성하는 공정과;
    상기 제1 도체부의 표면 상에, 상기 제1 도체부와 재질이 다른 박막을 형성하되 그 두께를 3nm이하로 형성하는 공정과;
    상기 박막의 표면 상에 상기 전극의 일부를 구성하는 비정질 상태의 제2 도체부를 형성하는 공정과;
    상기 제2 도체부의 표면에 요철을 부여하는 요철 처리를 실시하는 공정과;
    상기 제1 및 제2 도체부를 피복하도록 캐패시터 유전체층을 형성하는 공정
    을 포함한 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
KR1019980026569A 1998-01-28 1998-07-02 반도체기억장치및그제조방법 KR100295382B1 (ko)

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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6194736B1 (en) * 1998-12-17 2001-02-27 International Business Machines Corporation Quantum conductive recrystallization barrier layers
JP2000216356A (ja) 1999-01-21 2000-08-04 Nec Corp 半導体装置およびその製造方法
JP2000232207A (ja) * 1999-02-10 2000-08-22 Nec Corp 半導体装置およびその製造方法
US6696718B1 (en) 1999-04-06 2004-02-24 Micron Technology, Inc. Capacitor having an electrode formed from a transition metal or a conductive metal-oxide, and method of forming same
JP3998373B2 (ja) * 1999-07-01 2007-10-24 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6251726B1 (en) * 2000-01-21 2001-06-26 Taiwan Semiconductor Manufacturing Company Method for making an enlarged DRAM capacitor using an additional polysilicon plug as a center pillar
KR100338781B1 (ko) * 2000-09-20 2002-06-01 윤종용 반도체 메모리 소자 및 그의 제조방법
US6870210B2 (en) * 2002-08-22 2005-03-22 Micron Technology, Inc. Dual-sided capacitor
US20040206998A1 (en) * 2002-08-26 2004-10-21 Renesas Technology Corp. Semiconductor device having a roughened surface electrode and method of manufacturing the same
JP4833650B2 (ja) * 2005-12-08 2011-12-07 パナソニック株式会社 半導体装置及びその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5290729A (en) * 1990-02-16 1994-03-01 Mitsubishi Denki Kabushiki Kaisha Stacked type capacitor having a dielectric film formed on a rough surface of an electrode and method of manufacturing thereof
JP2894361B2 (ja) * 1990-02-16 1999-05-24 三菱電機株式会社 半導体装置およびその製造方法
US5623243A (en) * 1990-03-20 1997-04-22 Nec Corporation Semiconductor device having polycrystalline silicon layer with uneven surface defined by hemispherical or mushroom like shape silicon grain
US5366917A (en) * 1990-03-20 1994-11-22 Nec Corporation Method for fabricating polycrystalline silicon having micro roughness on the surface
JP3313840B2 (ja) * 1993-09-14 2002-08-12 富士通株式会社 半導体装置の製造方法
JP2817645B2 (ja) * 1995-01-25 1998-10-30 日本電気株式会社 半導体装置の製造方法

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