KR100868607B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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데쯔오 사이또
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가부시키가이샤 히타치세이사쿠쇼
히다치 도쿄 에렉트로닉스 가부시키가이샤
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Abstract

본 발명은, 고성능으로 고신뢰성을 갖춘 반도체 장치를 제공하는 것을 목적으로 한 것이고, MISFET의 게이트 전극을 피복하여 형성되는 자기정합용의 질화규소막(17)을, 400℃ 이상의 기판 온도로, 모노실란 및 질소를 원료 가스로 하는 플라즈마 CVD법에 의해 형성하는 것이다. 또한, 패시베이션막을 구성하는 질화규소막(44)은, 350℃ 정도의 기판 온도로, 모노실란, 암모니아 및 질소를 원료 가스로 하는 플라즈마 CVD법에 의해 형성된다. 질화규소막(17)에 포함되는 수소량은 질화규소막(44)에 포함되는 수소량보다 적고, 질화규소막(17)으로부터의 이탈 수소량은 억제된다.
MISFET, 자기정합, 질화규소막, 수소량, 플라즈마 CVD

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING THE SAME}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것이고, 특히, 고집적화된 반도체 장치의 고성능화 및 고신뢰화를 위한 적용에 유효한 기술에 관한 것이다.
반도체 장치의 고성능화 및 미세화에 따라, 마스크의 오정렬을 흡수할 수 있는 자기정합 기술이 많이 이용된다.
예를 들면, 일본 특개평11-26714호 공보에는, DRAM의 메모리 셀을 구성하는 MISFET(Metal Insulator Semiconductor Field Effect Transistor)의 게이트 전극을 질화규소막으로 피복하고, 또한 산화규소막으로 이루어지는 층간 절연막을 형성한 후, 상기 MISFET의 소스ㆍ드레인 영역에 접속하는 플러그를 형성하는 기술이 개시되어 있다. 이 플러그가 형성되는 콘택트 홀의 가공 공정에서, 산화규소막이 에칭되고 질화규소막이 에칭되기 어려운 제1 에칭 공정과, 질화규소막이 에칭되는 제2 에칭 공정의 2단계의 에칭 공정이 채용된다. DRAM 메모리 셀의 MISFET(선택 MISFET)은 최소 가공 치수로 가공되기 때문에, 게이트 전극 사이에 콘택트 홀을 형성할 때에는 게이트 전극 패턴과 콘택트 홀 패턴의 마스크어긋남은 회피할 수 없 고, 자기정합 기술을 이용하지 않으면 적정한 콘택트 홀 가공이 곤란하다. 이 점에 있어서, 상기 공보의 기술에서는, 게이트 전극을 피복하는 질화규소막이 에칭 스토퍼로서 기능하고, 게이트 전극에 대한 콘택트 홀 가공의 자기정합이 실현될 수 있다.
또한, 상기 공보의 기술에 따르면, 산화규소막의 막두께가 층간 절연막인 산화규소막의 막두께보다도 상대적으로 얇게 형성되고, 질화규소막이 에칭 스토퍼로서 기능하기 때문에, 상기 제1 에칭 공정에 있어서 충분한 오버 에칭을 실시할 수 있다. 이 때문에, 미세한 콘택트 홀이거나 애스펙트비가 큰 콘택트 홀이더라도, 웨이퍼면 내의 콘택트 홀의 깊이를 균일하게 할 수 있고, 또한 프로세스 마진을 증가시킬 수 있다. 한편, 스토퍼막인 질화규소막의 막두께는 충분히 얇기 때문에, 제2 에칭 공정에 있어서 충분한 오버 에칭을 실시하더라도 기판의 과잉 에칭은 억제된다. 말하자면, 기판 표면에 대한 콘택트 홀의 자기정합 가공이 실현될 수 있다. 특히, 콘택트 홀의 저부가 소자 분리 영역에 오버랩되어 있는 경우에는, 소자 분리 영역을 구성하는 산화규소막이 과잉 에칭될 가능성이 있지만, 상기 2단계의 에칭 수단을 채용하면, 소자 분리 영역의 과잉 에칭을 충분히 허용할 수 있는 범위로 억제할 수 있다. 그 결과, 기판(소자 분리 영역)의 과잉 에칭에 기인하는 MISFET의 누설 전류를 억제하고, DRAM의 경우에는 리프레쉬 특성을 개선할 수 있다.
상기한 기판 표면에 대한 자기정합 가공은, 예를 들면, 다마신 프로세스를 이용한 배선 가공 공정에도 적용할 수 있다. 즉, 배선 형성용의 배선 홈 혹은 콘 택트 홀을 층간 절연막에 형성할 때에, 배선 홈의 저부 혹은 콘택트 홀의 저부에 상당하는 위치에 사전에 얇은 질화규소막을 형성하고, 상기 2단계의 에칭 공정과 마찬가지로 배선 홈 혹은 콘택트 홀을 형성한다. 이러한 공정에서도 배선 홈 혹은 콘택트 홀의 저부의 부재의 과잉 에칭을 억제하고, 배선 홈의 깊이 혹은 콘택트 홀의 깊이의 균일성을 향상하고, 또한, 확실한 배선 층간의 접속을 실현할 수 있다.
그런데, 질화규소막의 형성 방법에는, 열 CVD(Chemical Vapor Deposition)법, 플라즈마 CVD법 등 각종의 막형성 방법이 있다. 예를 들면, 일본 특개평2-234430호 공보에는, 실란(SiH4) 및 질소(N2)를 원료 가스로 하는 ECR(Electron Cyclotron Resonance)-CVD법에 의해 형성한 질화규소막을 층간 절연막 혹은 패시베이션막에 적용하는 기술이 개시되어 있다. 또한, 일본 특개소63-132434호 공보에는, 실란(SiH4) 및 질소(N2)를 원료 가스로 하는 ECR-CVD법에 의해 형성한 질화규소막을 패시베이션막에 적용하는 기술이 개시되어 있다.
그러나, 본 발명자들은, 이하와 같은 문제가 있다는 것을 인식하였다. 또, 이하에 설명하는 문제에 대한 인식은, 본 발명자들의 실험 검토에 의해 얻어진 것이고, 공지된 것이 아니다.
즉, 반도체 장치의 미세화 및 고성능화에 따라, 열 처리에 대한 제한이 엄격하게 되고 있다. 예를 들면, 반도체 장치의 미세화의 실현에는 확산층(불순물 반 도체 영역)에 대한 정밀한 위치 및 깊이의 제어가 필요하다. 이들 정밀히 제어된 확산층의 형성후에 고온 프로세스를 개재시키면 불순물의 확산이 생기고, 확산층의 형성 위치가 변동하여 바람직하지 못하다. 확산층 내의 불순물 농도의 제어성도 높게 요구되기 때문에, 확산층 내의 불순물의 재확산은 불순물 농도의 변동의 관점에서도 바람직하지 못하다. 또한, 반도체 장치의 고성능화를 실현하기 위해서는 불순물 확산층의 표면 혹은 게이트 전극의 표면에의 실리사이드층의 형성이 바람직하다. 그런데, 실리사이드층의 형성후에 고온 프로세스를 개재시키면, 실리사이드층의 내열성이 부족함에 기인하여 각종의 문제가 생긴다. 즉, 실리사이드층과 실리콘층과의 재반응에 의한 실리사이드층 내의 조성 변화, 이 조성 변화에 기인하는 실리사이드층의 도전율의 저하, 혹은 실리사이드층 내의 스트레스의 증가, 및 보이드의 발생 등의 문제가 생긴다.
이 때문에, 게이트 전극을 피복하는 자기정합용의 질화규소막, 다마신 배선의 배선 홈, 및 콘택트 홀을 자기정합적으로 형성하기 위한 질화규소막의 형성에는, 고온(일반적으로는 700℃ 이상)으로 형성하는 열 CVD법을 이용할 수 없다. 또한, 열 CVD법에 의한 질화규소막의 형성에서는, 막형성 중에 발생하는 활성인 수소(H)가 MISFET의 확산층 혹은 채널 영역으로 확산하고, 임계치(Vth)를 변동시킨다고 하는 문제가 있는 것도 본 발명자들이 인식하고 있다.
그래서, 저온(일반적으로는 400℃ 정도)으로 형성할 수 있는 플라즈마 CVD법을 이용한 질화규소막을 검토하게 되었다.
그런데, 플라즈마 CVD법에 의한 질화규소막에는, 디바이스 특성을 열화시킬 수 있는 새로운 장해가 존재한다.
즉, 플라즈마 프로세스 중에 발생하는 라디칼 혹은 이온의 충격에 의해, 피형성면이 플라즈마 손상을 받는 장해가 있다. 그 결과, 피형성면이 되는 다결정 실리콘 막(게이트 전극) 혹은 확산층(반도체 기판) 중의 불순물(붕소(B), 인(P) 등)을 불활성화시키거나, 다결정 실리콘 막 및 확산층 중의 댕글링 결합을 증가시켜, 이들의 저항치가 상승하는 문제가 있다.
또한, 플라즈마 CVD법에 의한 질화규소막은, 그 스텝 커버리지의 장점때문에 실란(SiH4), 암모니아(NH3) 및 질소(N2)를 원료 가스로서 이용하지만, 이러한 SiH4/NH3/N2를 원료로 하는 플라즈마 CVD 막(질화규소막)에서는 막 중에 많은 수소(H)가 함유된다. 막중 수소는 그후의 열 처리에 의해 이탈하고, 수소 이탈에 기인하는 막(질화규소막) 응력의 증대를 생기게 한다. 막 응력의 증대는, 디바이스 특성을 열화시킨다는 문제가 있다. 현저한 경우에는 막의 박리를 생기게 하여, 디바이스 불량의 원인으로도 될 수 있다.
또한, 이탈 수소는, 게이트 전극인 다결정 실리콘 막, 반도체 기판인 확산층(소스ㆍ드레인)으로 확산하고, 다결정 실리콘 막 내 혹은 확산층 내의 불순물을 불활성화하는 원인이 된다. 그 결과, 게이트 전극 혹은 소스ㆍ드레인의 저항을 상승시킨다는 문제가 생긴다.
또한, 다결정 실리콘 막 혹은 확산층으로 확산한 이탈 수소는, 이들 다결정 실리콘 막 혹은 확산층 중의 불순물(특히, 붕소(B))을 이동하기 쉽게 하고, 불순 물(특히, 붕소)을 MISFET의 채널 영역으로 확산하기 쉽게 하는 작용이 있다. 그 결과, MISFET의 임계치(Vth) 변동을 초래하고, 반도체 장치의 성능을 저하시킨다는 문제가 있다.
상술한 바와 같이, 저온 막형성된 질화규소막에서는, 그 막 중에 포함되는 다량의 수소가 디바이스 특성을 저하시키고 있다라고 생각된다. 그래서, 피착 직후(as deposited) 상태에서는 많은 수소를 포함하는 SiH4/NH3/N2를 원료로 하는 질화규소막이더라도, 막 형성후에 열 처리를 실시하여 수소를 이탈시켜 수소함유량이 낮은 질화규소막을 얻는 방법이 생각된다. 그러나, 이 방법으로는, 열 처리 후에 막이 박리하여 이물질을 발생시킨다는 문제가 있고, 또한, 박리된 막 부분에 콘택트 홀을 형성한 경우에 접속부재의 커버리지 불량을 발생시켜 콘택트 부분의 도통 불량을 발생시킨다는 문제가 있다.
본 발명의 목적은, 자기정합용의 질화규소막을 저온으로, 또한, 수소함유량을 작게 형성할 수 있는 기술을 제공하는 것에 있다.
또한, 본 발명의 목적은, 질화규소막 형성 시의 플라즈마 손상을 저감할 수 있는 막 형성법을 제공하는 것에 있다.
또한, 본 발명의 목적은, 다결정 실리콘 막의 저항치 변동이 적고, MISFET의 임계치 변동이 적은 반도체 장치를 제공하는 것에 있다.
또한, 본 발명의 목적은, 고성능이며 고신뢰성을 갖춘 반도체 장치를 제공하는 것에 있다. 본 발명의 상기 및 그 밖의 목적과 신규한 특징은, 본 명세서의 기 재 및 첨부도면에 의해 분명하게 될 것이다.
본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
즉, 본 발명의 반도체 장치 혹은 그 제조 방법에서는, 자기정합용의 질화규소막을 플라즈마 CVD법에 의해 막형성하는 경우에 있어서, 그 막형성 온도를 350℃ 이상(바람직하게는 400℃ 이상)으로 하는 것이다. 또한, 질화규소막의 형성은 실란 및 질소로 이루어지는 2원계 가스를 원료 가스로 이용하여 행하는 것이다.
이와 같이, 350℃, 바람직하게는, 400℃ 이상으로 질화규소막을 막형성함으로써 피착 직후 상태에서 함유하는 수소량을 적게 할 수 있고, 그후의 열 처리에 의한 막 응력의 증가 및 이탈 수소의 증가를 억제할 수 있다. 또한, 2원계 가스(실란 및 질소)를 이용함으로써, 플라즈마 손상을 저감하고, 피착 직후 상태에서의 수소함유량을 저감할 수 있다. 이들의 효과에 의해, 자기정합용 질화규소막의 박리를 방지하고, 함유 수소의 이탈을 억제할 수 있다. 함유 수소의 이탈 억제에 의해, 게이트 전극 및 소스ㆍ드레인 영역 내의 불순물의 불활성화를 억제할 수 있고, 또한, 이들의 저항치의 변동 및 MISFET의 임계치의 변동을 억제할 수 있다. 그 결과, 반도체 장치의 신뢰성을 향상시킬 수 있다. 또, 실리사이드층을 적용하여 반도체 장치(MISFET)의 고성능화를 도모하는 것을 고려하면, 질화규소막의 막형성 온도가 열 CVD법에 의한 막형성 온도의 정도까지 높게 하지 않는 것은 물론이다.
또, 본 발명에서는, 반도체 장치에 적용되는 패시베이션막에는, 3원계(실란, 암모니아, 및 질소)의 원료 가스를 이용한 플라즈마 CVD법에 의한 질화규소막을 적용한다. 이것은, 수분 등의 침입을 저지하는 관점에서 스텝 커버리지를 중시할 필요가 있기 때문이고, 패시베이션막 중의 함유 수소량은 디바이스 특성에 특히 큰 영향을 미치지 않기 때문이다. 따라서, 상기 자기정합용의 질화규소막과 패시베이션막을 비교하면, 자기정합용막 쪽이 패시베이션막보다도 수소함유량이 적고, 형성 온도가 높게 된다.
이하, 본 명세서에서 개시되는 발명을 열거하여 나타낸다.
1. 본 발명의 반도체 장치의 제조 방법은, (a) 반도체 기판 표면에 선택적으로 제1 절연막(예를 들면, 소자 분리 영역)을 형성하는 공정과, (b) 상기 반도체 기판 표면에 제2 절연막(예를 들면, 게이트 절연막)을 개재하여, 제1 도체편(예를 들면, 게이트 전극)을 형성하는 공정과, (c) 상기 반도체 기판의 표면이고, 상기 제1 절연막과 상기 제1 도체편이 존재하지 않는 영역에 반도체층(예를 들면, 소스ㆍ드레인)을 형성하는 공정과, (d) 상기 제1 도체편, 상기 반도체층 및 상기 제1 절연막을 피복하도록 제3 절연막(예를 들면, 자기정합용막)을 형성하는 공정과, (e) 상기 제3 절연막 상에 제4 절연막(예를 들면, 층간 절연막)을 형성하는 공정과, (f) 상기 제4 및 제3 절연막에 제1 개공(예를 들면, 콘택트 홀)을 형성하는 공정과, (g) 상기 제1 개공 내에 제2 도체편(예를 들면, 플러그)을 형성하는 공정과, (h) 상기 제4 절연막 상에 제5 절연막(예를 들면, 패시베이션막)을 형성하는 공정을 포함하고, 상기 제3 절연막 및 제5 절연막은 플라즈마 CVD법에 의해 형성된 질화규소막이고, 상기 제3 절연막의 형성 온도는 상기 제5 절연막의 형성 온도보다도 높은 것이다.
2. 상기 제1항에 기재된 반도체 장치의 제조 방법으로서, 상기 제1 및 제4 절연막은 산화규소막으로 이루어지고, 상기 제1 개공의 형성 공정은, 상기 제3 절연막에 대한 상기 제4 절연막의 에칭량이 큰 조건으로 상기 제4 절연막을 에칭하는 공정과, 상기 제1 절연막에 대한 상기 제3 절연막의 에칭량이 큰 조건으로 상기 제3 절연막을 에칭하는 공정을 포함하는 것이다.
3. 상기 제1항에 기재된 반도체 장치의 제조 방법으로서, 상기 제5 절연막은 반응 가스에 암모니아 가스를 포함하고, 상기 제3 절연막은 반응 가스에 암모니아를 포함하지 않는 것이다.
4. 상기 제1항에 기재된 반도체 장치의 제조 방법으로서, 상기 공정 (c)와 (d)의 사이에, 상기 반도체층의 표면에 실리사이드층을 형성하는 공정을 포함하는 것이다.
5. 상기 제4항에 기재된 반도체 장치의 제조 방법으로서, 상기 제2 도체편은 제1 도체층(예를 들면, 질화티탄층)과 제2 도체층(예를 들면, 텅스텐층)을 포함하고, 상기 제1 도체층은, 상기 제2 도체층보다도 얇고, 상기 제2 도체층의 아래에 위치하고 있는 것이다.
6. 상기 제1항에 기재된 반도체 장치의 제조 방법으로서, 상기 공정 (g)와 (h)의 사이에, (i) 제3 도체편(예를 들면, 배선)을 형성하는 공정과, (j) 상기 제5 절연막은 상기 제3 도체편의 일부를 노출하는 제2 개공을 구비하고, 상기 제2 개공에 있어서 상기 제3 도체편에 외부 접속용 도체편(예를 들면, 본딩 와이어 또는 범 프 전극 등)을 접속하는 공정을 포함하는 것이다.
7. 상기 제1항에 기재된 반도체 장치의 제조 방법으로서, 상기 제1 도체편은 붕소를 포함하는 실리콘층으로 이루어지는 것이다.
8. 상기 제1항에 기재된 반도체 장치의 제조 방법으로서, 상기 도체편은 실리콘으로 이루어지는 제1 도체층, 제2 도체층(예를 들면, 질화텅스텐 등의 배리어층), 및 고융점 금속(예를 들면, 티탄, 코발트, 텅스텐 등)으로 이루어지는 제3 도체층의 3층으로 이루어지는 것이다.
9. 본 발명의 반도체 장치의 제조 방법은, (a) 반도체 기판 표면에 선택적으로 제1 절연막(예를 들면, 소자 분리 영역)을 형성하는 공정과, (b) 상기 반도체 기판 표면에 제2 절연막(예를 들면, 게이트 절연막)을 개재하여, 제1 도체편(예를 들면, 게이트 전극)을 형성하는 공정과, (c) 상기 반도체 기판의 표면이고, 상기 제1 절연막과 상기 제1 도체편이 존재하지 않는 영역에 반도체층(예를 들면, 소스ㆍ드레인)을 형성하는 공정과, (d) 상기 제1 도체편, 상기 반도체층 및 상기 제1 절연막을 피복하도록 제3 절연막(예를 들면, 자기정합용막)을 형성하는 공정과, (e) 상기 제3 절연막 상에 제4 절연막(예를 들면, 층간 절연막)을 형성하는 공정과, (f) 상기 제4 및 제3 절연막에 제1 개공(예를 들면, 콘택트 홀)을 형성하는 공정과, (g) 상기 제1 개공 내에 제2 도체편(예를 들면, 플러그)를 형성하는 공정과, (h) 상기 제4 절연막 상에 제5 절연막(예를 들면, 패시베이션막)을 형성하는 공정을 포함하고, 상기 제3 절연막 및 제5 절연막은 플라즈마 CVD법에 의해 형성된 질화규소막이고, 상기 제3 절연막의 수소함유량은 상기 제5 절연막의 수소함유량보다 도 적은 것이다.
10. 본 발명의 반도체 장치의 제조 방법은, (a) 반도체 기판 상에 제1 절연막(예를 들면, 자기정합용막)을 형성하는 공정과, (b) 상기 제1 절연막 상에 제2 절연막(예를 들면, 배선 형성용 절연막)을 형성하는 공정과, (c) 상기 제2 및 제1 절연막에 개공(예를 들면, 다마신용 홈)을 형성하는 공정과, (d) 상기 개공 내에 도체층(예를 들면, 배선)을 형성하는 공정과, (e) 상기 도체층 상에 제3 절연막(예를 들면, 패시베이션막)을 형성하는 공정을 포함하고, 상기 제1 절연막 및 제3 절연막은 플라즈마 CVD법에 의해 형성된 질화규소막이고, 상기 제1 절연막의 형성 온도는, 상기 제3 절연막의 형성 온도보다도 높은 것이다.
11. 본 발명의 반도체 장치의 제조 방법은, (a) 반도체 기판 상에 제1 절연막(예를 들면, 자기정합용막)을 형성하는 공정과, (b) 상기 제1 절연막 상에 제2 절연막(예를 들면, 배선 형성용 절연막)을 형성하는 공정과, (c) 상기 제2 및 제1 절연막에 개공(예를 들면, 다마신용 홈)을 형성하는 공정과, (d) 상기 개공 내에 도체층(예를 들면, 배선)을 형성하는 공정과, (e) 상기 도체층 상에 제3 절연막(예를 들면, 패시베이션막)을 형성하는 공정을 포함하고, 상기 제1 절연막 및 제3 절연막은 플라즈마 CVD법에 의해 형성된 질화규소막이고, 상기 제1 절연막의 수소함유량은 상기 제3 절연막의 수소함유량보다도 적은 것이다.
12. 본 발명의 반도체 장치의 제조 방법은, (a) 반도체 기판 표면에 선택적으로 제1 절연막(예를 들면, 소자 분리 영역)을 형성하는 공정과, (b) 상기 반도체 기판의 표면이고, 상기 제1 절연막이 존재하지 않는 영역에 반도체층(예를 들면, 소스ㆍ드레인)을 형성하는 공정과, (c) 상기 반도체층의 표면에 고융점 금속의 실리사이드층을 형성하는 공정과, (d) 상기 고융점 금속의 실리사이드층 및 상기 제1 절연막을 피복하도록 제2 절연막(예를 들면, 자기정합용막)을 형성하는 공정과, (e) 상기 제2 절연막 상에 제3 절연막(예를 들면, 층간 절연막)을 형성하는 공정과, (f) 상기 제3 및 제2 절연막에 개공(예를 들면, 콘택트 홀)을 형성하는 공정과, (g) 상기 개공 내에 도체편(예를 들면, 플러그)을 형성하는 공정을 포함하고, 상기 제2 절연막은 400℃ 이상의 플라즈마 CVD법에 의해 형성된 질화규소막이다.
13. 상기 제12항에 기재된 반도체 장치의 제조 방법으로서, 상기 제2 절연막은, 모노실란과 질소를 반응 가스로서 이용하고, 암모니아를 이용하지 않고 형성된 것이다.
14. 상기 제12항에 기재된 반도체 장치의 제조 방법으로서, 상기 제3 절연막은 산화규소막이고, 상기 개공의 형성 공정은, 상기 제2 절연막에 대한 에칭량이 큰 조건으로 상기 제3 절연막을 에칭하는 공정과, 상기 제1 절연막에 대한 에칭량이 큰 조건으로 상기 제2 절연막을 에칭하는 공정을 포함하는 것이다.
15. 상기 제12항에 기재된 반도체 장치의 제조 방법으로서, 상기 실리사이드층의 형성 공정은, (h) 상기 반도체층 및 제1 절연막 상에 고융점 금속막을 피착하는 공정과, (i) 상기 반도체 기판에 열 처리를 실시하고, 상기 반도체층의 표면에 실리사이드층을 형성하는 공정과, (j) 상기 제1 절연막 상의 고융점 금속막을 제거하는 공정을 포함하는 것이다.
16. 상기 제12항에 기재된 반도체 장치의 제조 방법으로서, 상기 도체편은 제1 도체층과 제2 도체층을 포함하고, 상기 제1 도체층은 상기 제2 도체층보다도 얇고, 상기 제2 도체층의 아래에 위치하고 있는 것이다.
17. 상기 제16항에 기재된 반도체 장치의 제조 방법으로서, 상기 제1 도체층은 질화티탄층이고, 상기 제2 도체층은 텅스텐층이다.
18. 본 발명의 반도체 장치의 제조 방법은, (a) 반도체 기판 표면에 선택적으로 제1 절연막(예를 들면, 소자 분리 영역)을 형성하는 공정과, (b) 상기 반도체 기판 표면에 제2 절연막(예를 들면, 게이트 절연막)을 개재하여, 제1 도체편(예를 들면, 게이트 전극)을 형성하는 공정과, (c) 상기 반도체 기판의 표면이고, 상기 제1 절연막과 상기 제1 도체편이 존재하지 않는 영역에 반도체층(예를 들면, 소스ㆍ드레인)을 형성하는 공정과, (d) 상기 제1 도체편, 상기 반도체층 및 상기 제1 절연막을 피복하도록 제3 절연막(예를 들면, 자기정합용막)을 형성하는 공정과, (e) 상기 제3 절연막 상에 제4 절연막(예를 들면, 층간 절연막)을 형성하는 공정을 포함하고, 상기 제1 도체편은 붕소를 포함한 실리콘 막이고, 상기 제3 절연막은 400℃ 이상의 플라즈마 CVD법에 의해 형성된 질화규소막이다.
19. 상기 제18항에 기재된 반도체 장치의 제조 방법으로서, 상기 제3 절연막은 모노실란과 질소를 반응 가스로서 이용하고, 암모니아를 이용하지 않고 형성된 것이다.
20. 본 발명의 반도체 장치의 제조 방법은, (a) 반도체 기판 상에 제1 절연막(예를 들면, 자기정합용막)을 형성하는 공정과, (b) 상기 제1 절연막 상에 제2 절연막(예를 들면, 다마신홈 형성용 절연막)을 형성하는 공정과, (c) 상기 제2 및 제1 절연막에 개공(예를 들면, 다마신용 홈)을 형성하는 공정과, (d) 상기 개공 내에 도체층(예를 들면, 배선)을 형성하는 공정을 포함하고, 상기 제1 절연막은 400℃ 이상의 플라즈마 CVD법에 의해 형성된 질화규소막이다.
21. 상기 제20항에 기재된 반도체 장치의 제조 방법으로서, 상기 제2 절연막은 산화규소막이다.
22. 상기 제20항에 기재된 반도체 장치의 제조 방법으로서, 상기 도체층의 형성 공정은, 하층의 제1 도체층과 상층의 제2 도체층의 형성 공정으로 이루어지고, 상기 제2 도체층은 구리로 이루어지고, 상기 제1 도체층은 구리의 확산 방지 기능을 갖는 것이다.
23. 본 발명의 반도체 장치의 제조 방법은, (a) 반도체 기판 상에 제1 절연막(예를 들면, 게이트 절연막)을 개재시켜, 실리콘으로 이루어지는 제1 도체층, 제2 도체층, 고융점 금속으로 이루어지는 제3 도체층, 제2 절연막(예를 들면, 갭 절연막)을 피착하는 공정과, (b) 상기 제2 절연막, 제3, 제2, 및 제1 도체층을 소정의 패턴으로 가공하는 공정과, (c) 상기 제2 절연막 상에 제3 절연막(예를 들면, 자기정합용막)을 형성하는 공정을 포함하고, 상기 제2 절연막은 400℃ 이상의 플라즈마 CVD법에 의해 형성된 질화규소막이다.
24. 상기 제23항에 기재된 반도체 장치의 제조 방법으로서, 상기 제3 절연막은 400℃ 이상의 플라즈마 CVD법에 의해 형성된 질화규소막이다.
25. 본 발명의 반도체 장치는, (a) 반도체 기판과, (b) 상기 반도체 기판의 표면에 선택적으로 형성된 제1 절연막(예를 들면, 소자 분리 영역)과, (c) 상기 반 도체 기판 상에 제2 절연막(예를 들면, 게이트 절연막)을 개재하여 형성된 제1 도체편(예를 들면, 게이트 전극)과, (d) 상기 반도체 기판의 표면이고, 상기 제1 절연막과 상기 제1 도체편 사이에 위치하는 반도체층(예를 들면, 소스ㆍ드레인, 확산층 배선)과, (e) 상기 제1 도체편, 제1 절연막 및 반도체층 상에 형성된 제3 절연막(예를 들면, 자기정합용막)과, (f) 상기 제3 절연막 상에 형성된 제4 절연막(예를 들면, 층간 절연막)과, (g) 상기 제3, 제4 절연막에 형성된 개공 내에 형성된 제2 도체편(예를 들면, 플러그)와, (h) 상기 제2 도체편 상에 형성된 제5 절연막(예를 들면, 패시베이션막)으로 이루어지고, 상기 제3 및 제5 절연막은 플라즈마 CVD법에 의해 형성된 질화규소막이고, 상기 제3 절연막의 수소함유량은 상기 제5 절연막의 수소함유량보다도 적은 것이다.
26. 상기 제25항에 기재된 반도체 장치이고, 상기 제2 도체편은 제1 도체층과 제2 도체층을 포함하고, 상기 제1 도체층은 상기 제2 도체층보다도 얇고 상기 제2도체층의 아래에 위치하고 있는 것이다.
27. 상기 제26항에 기재된 반도체 장치이고, 상기 제1 도체층은 질화티탄층이고, 상기 제2 도체층은 텅스텐층이다.
28. 상기 제25항에 기재된 반도체 장치로서, 상기 반도체층의 표면에는 고융점 금속의 실리사이드층이 형성되어 있는 것이다.
29. 상기 제25항에 기재된 반도체 장치로서, 상기 제1 도체편은 붕소를 포함하는 실리콘층으로 이루어지는 것이다.
30. 본 발명의 반도체 장치는, (a) 반도체 기판과, (b) 반도체 기판 상에 제 1 절연막(예를 들면, 게이트 절연막)을 개재하여 형성된 제1 도체편(예를 들면, 게이트 전극)과, (c) 상기 제1 도체편 상에 형성된 제2 절연막(예를 들면, 갭 절연막)과, (d) 상기 제2 절연막 상에 형성된 제3 절연막(예를 들면, 패시베이션막)으로 이루어지고, 상기 제2 및 제3 절연막은 플라즈마 CVD법에 의해 형성된 질화규소막이고, 상기 제2 절연막의 수소함유량은 상기 제3 절연막의 수소함유량보다도 적은 것이다.
31. 상기 제30항에 기재된 반도체 장치로서, (e) 상기 제1 도체편의 양단이고, 상기 반도체 기판의 표면에 위치하는 제1 및 제2 반도체 영역을 더 포함하고, 상기 제1 도체편은 트랜지스터의 게이트로서, 상기 제1 및 제2 반도체 영역은 트랜지스터의 소스 및 드레인으로서 기능하고, 상기 소스로부터 드레인을 향하는 방향에서, 상기 제2 절연막은 상기 제1 도체편과 거의 같은 폭을 갖는 것이다.
32. 상기 제30항에 기재된 반도체 장치로서, (e) 상기 제2 절연막 상에 형성된 제2 도체편(예를 들면, 배선)과, (f) 상기 제2 도체편에 접속된 외부 접속용 도체편(예를 들면, 범프)를 더 포함하고, 상기 제3 절연막은 개공을 구비하고, 상기 개공부에 있어서, 상기 외부 접속용 도체편이 상기 제2 도체편과 접속되어 있는 것이다.
33. 본 발명의 반도체 장치는, (a) 반도체 기판과, (b) 반도체 기판 상에 제1 절연막(예를 들면, 게이트 절연막)을 개재하여 형성되고, 측벽을 갖는 제1 도체편(예를 들면, 게이트 전극)과, (c) 상기 제1 도체편의 측벽 상에 형성된 제2 절연막(예를 들면, 측벽)과, (d) 상기 제1 도체편에 형성된 제3 절연막(예를 들면, 패 시베베이션막)으로 이루어지고, 상기 제2 및 제3 절연막은 플라즈마 CVD법에 의해 형성된 질화규소막이고, 상기 제2 절연막의 수소함유량은 상기 제3 절연막의 수소함유량보다도 적은 것이다.
34. 상기 제33항에 기재된 반도체 장치로서, (e) 상기 제2 절연막 상에 형성된 제2 도체편(예를 들면, 배선)과, (f) 상기 제2 도체편에 접속된 외부 접속용 도체편(예를 들면, 범프)을 더 포함하고, 상기 제3 절연막은 개공을 구비하고, 상기 개공부에 있어서, 상기 외부 접속용 도체편이 상기 제2 도체편과 접속되어 있는 것이다.
35. 본 발명의 반도체 장치는, (a) 반도체 기판 상과, (b) 상기 반도체 기판 상의 제1 절연막(예를 들면, 자기정합용막)과, (c) 상기 제1 절연막 상의 제2 절연막(예를 들면, 배선 홈 형성용 절연막)과, (d) 상기 제1, 제2 절연막에 형성된 제1 개공 내에 형성된 제1 도체편(예를 들면, 배선)과, (e) 상기 제1 도체편 상의 제3 절연막(예를 들면, 층간 절연막)과, (f) 상기 제3 절연막 상의 제2 도체편(예를 들면, 배선)과, (g) 상기 제2 도체편 상의 제4 절연막(예를 들면, 패시베이션막)을 포함하고, 상기 제1 및 제4 절연막은, 플라즈마 CVD법에 의해 형성된 질화규소막이고, 상기 제1 절연막의 수소함유량은 상기 제4 절연막의 수소함유량보다도 적은 것이다.
36. 상기 제35항에 기재된 반도체 장치로서, (h) 상기 제2 도체편에 접속된 외부 접속용 도체편을 더 포함하고, 상기 제4 절연막은 제2 개공을 구비하고, 상기 제2 개공부에 있어서, 상기 외부 접속용 도체편과 상기 제2 도체편이 접속되어 있 는 것이다.
37. 상기 제36항에 기재된 반도체 장치로서, 상기 제2 절연막은 산화규소막이다.
38. 상기 제12항에 기재된 반도체 장치의 제조 방법으로서, 상기 공정 (a)와 (b) 사이에 실리콘 재료로 이루어지는 제1 도체편(예를 들면, 게이트 전극)을 형성하는 공정을 포함하고, 상기 (c) 공정에서 상기 제1 도체편의 표면에 고융점 금속의 실리사이드층을 형성하는 것이다.
39. 상기 제25항에 기재된 반도체 장치로서, 상기 제1 도체편은 실리콘 재료로 이루어지고, 상기 제1 도체편의 표면에는 고융점 금속의 실리사이드층이 형성되어 있는 것이다.
40. 본 발명의 반도체 장치의 제조 방법은, 자기정합 가공용의 제1 질화규소막을 형성하고, 또한 패시베이션용의 제2 질화규소막을 형성하는 반도체 장치의 제조 방법이고, 상기 제1 질화규소막은 실란 및 질소를 원료 가스로 하는 플라즈마 CVD법에 의해 형성되고, 상기 제2 질화규소막은 실란, 암모니아 및 질소를 원료 가스로 하는 플라즈마 CVD법에 의해 형성된다.
41. 상기 제40항에 기재된 반도체 장치의 제조 방법으로서, 상기 제1 질화규소막의 형성은, 상기 제2 질화규소막의 형성보다도 고온으로 형성된다.
42. 상기 제40항에 기재된 반도체 장치의 제조 방법으로서, 상기 제1 질화규소막의 형성은, 400℃ 이상의 온도로 행해진다.
43. 본 발명의 반도체 장치는, 자기정합 가공용의 제1 질화규소막과, 패시베 이션용의 제2 질화규소막을 갖는 반도체 장치이고, 상기 제1 질화규소막의 FT-IR분석에 의한 Si-H/Si-N 결합비(R1)와, 상기 제2 질화규소막의 FT-IR분석에 의한 Si-H/Si-N 결합비(R2) 사이에는, R1<R2의 관계를 갖는다.
44. 상기 제43항에 기재된 반도체 장치로서, 상기 제1 질화규소막의 FT-IR분석에 의한 Si-H 결합은, 2x1021cm-3 이하이다.
또, 상기 설명에 있어서 괄호 내에 나타낸 부재명칭은 예시적인 것이고, 이것에만 한정되는 것은 아니다.
이상 개시되는 발명 중, 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면 이하와 같다.
(1) 자기정합용의 질화규소막을 저온으로, 또한, 수소함유량을 작게 형성할 수 있다.
(2) 질화규소막 형성 시의 플라즈마 손상을 저감할 수 있다.
(3) 다결정 실리콘 막의 저항치 변동이 적고, MISFET의 임계치 변동이 적은 반도체 장치를 제공할 수 있다.
(4) 고성능이며 고신뢰성을 갖춘 반도체 장치를 제공할 수 있다.
이하, 본 발명의 실시 형태를 도면에 기초하여 상세히 설명한다. 또, 실시 형태를 설명하기 위한 도면 전체에 있어서, 동일한 부재에는 동일한 부호를 붙이 고, 그 반복 설명은 생략한다.
[실시 형태 1]
도 1 ∼ 도 14는, 본 발명의 실시 형태 1인 반도체 장치의 제조 방법을 공정순으로 나타낸 단면도이다.
우선, 도 1(a)에 도시한 바와 같이, 예를 들면, p-형의 단결정 실리콘으로 이루어지는 반도체 기판(1)을 준비하고, 반도체 기판(1)의 주면에 소자 분리 영역(2)을 형성한다. 소자 분리 영역(2)은 예를 들면, 이하와 같이 하여 형성할 수 있다. 우선, 반도체 기판(1)의 주면 상에 산화규소막(SiO) 및 질화규소막(SiN)을 순차로 형성하고, 이 질화규소막을 패터닝된 포토레지스트막을 이용하여 에칭하고, 이 에칭된 질화규소막을 마스크로 하여 반도체 기판(1)에 얕은 홈을 형성한다. 그후, 얕은 홈을 매립하는 절연막, 예를 들면, 산화규소막을 피착하고, CMP(Chemical Mechanical Polishing)법 등을 이용하여 얕은 홈 이외의 영역의 산화규소막을 제거하고, 또한 습식 에칭법 등에 의해 질화규소막을 제거한다. 이에 따라 소자 분리 영역(2)(상기 제1항 등의 제1 절연막)이 형성된다.
다음에, 패터닝된 포토레지스트막을 마스크로 하여 불순물을 이온 주입하고, p웰(3) 및 n웰(4)을 형성한다. p웰(3)에는 p형의 도전형을 나타내는 불순물, 예를 들면, 붕소(B)를 이온 주입하고, n웰(4)에는 n형의 도전형을 나타내는 불순물, 예를 들면, 인(p)을 이온 주입한다. p웰(3)에는 n채널형 MISFET(Qn)가 형성되고, n웰(4)에는 p채널형 MISFET(Qp)가 형성된다.
다음에, 도 1(b)에 도시한 바와 같이, p웰(3)과 n웰(4)의 각 영역에 산화규소막(5)(상기 제1항 등의 제2 절연막)을 형성한다. 산화규소막(5)은 MISFET의 게이트 절연막이 되는 것이고, 예를 들면, 열 CVD법에 의해 형성한다.
다음에, 다결정 실리콘 막(6)을 형성한다. 다결정 실리콘 막(6)은, MISFET의 게이트 전극(상기 제1항 등의 제1 도체편)이 되는 것이고, 예를 들면, CVD법에 의해 형성한다.
다음에, 도 1(c)에 도시한 바와 같이, n채널형 MISFET(Qn)가 형성되는 영역(p웰(3) 영역)의 다결정 실리콘 막(6)에 포토레지스트막(도시하지 않음)을 마스크로 하여 n형 불순물(예를 들면, 인(P))을 이온 주입한다. 이에 따라 다결정 실리콘 막의 n형 영역(6n)이 형성된다. 또한, p채널형 MISFET(Qp)가 형성되는 영역(n웰(4) 영역)의 다결정 실리콘 막(6)에 포토레지스트막(도시하지 않음)을 마스크로 하여 p형 불순물(예를 들면, 붕소(B))를 이온 주입한다. 이에 따라 다결정 실리콘 막의 p형 영역(6p)이 형성된다.
이와 같이 다결정 실리콘 막(6)에의 이온 주입을, 영역을 분할하여 행함으로써, 게이트 전극의 도전형이 n채널형 MISFET의 경우에는 n형이, p채널형 MISFET의 경우에는 p형이 되는 소위 이중 게이트 구조를 구성할 수 있다. 이중 게이트 구조를 채용함으로써, MISFET의 Vth(임계치)를 작게 할 수 있어, 저전압 구동의 MISFET를 구성할 수 있다. 또, 게이트 전극의 일부에 붕소를 포함하는 다결정 실리콘 막을 이용하면, 붕소의 열 확산 계수가 크기 때문에, 게이트 전극(다결정 실리콘 막)으로부터 확산된 붕소가 채널 영역(웰)에 도달하여 MISFET 임계치 전압을 변동시키기 쉽다는 문제가 종래에는 존재하였지만, 본 실시 형태에서는, 후술하는 바와 같이 수소를 많이 포함하지 않는 질화규소막을 자기정합 가공용의 피막에 이용하기 때문에, 붕소의 확산을 억제하고, 반도체 장치가 높은 신뢰성을 유지할 수 있다. 이 점에 대해서는 후에 상술한다.
다음에, 도 2(a)에 도시한 바와 같이, 다결정 실리콘 막(6; 6n, 6p)을 소정의 패턴으로 패턴닝하고, 게이트 전극(7)을 형성한다. 또, 패터닝에는 포토레지스트막(도시하지 않음)을 마스크로 하는 건식 에칭법을 이용한다. 또한, 게이트 전극(7)은 배선으로서 기능시키더라도 좋다.
다음에, 도 2(b)에 도시한 바와 같이, 포토레지스트막(도시하지 않음)을 마스크로 하여 p웰(3)에 n형 불순물(예를 들면, 인 또는 비소(As))을 이온 주입하고, n형 반도체 영역(8)(상기 제1항 등의 반도체층)을 형성한다. 게이트 전극(7)이 마스크로도 기능하기 때문에, n형 반도체 영역(8)은 게이트 전극(7)에 대하여 자기정합적으로 형성된다. 또한, 포토레지스트막(도시하지 않음)을 마스크로 하여 n웰(4)에 p형 불순물(예를 들면, 붕소)을 이온 주입하고, p형 반도체 영역(9)(상기 제1항 등의 반도체층)을 형성한다. 마찬가지로 게이트 전극(7)이 마스크로도 기능하기 때문에, p형 반도체 영역(9)은 게이트 전극(7)에 대하여 자기정합적으로 형성된다.
다음에, 도 2(c)에 도시한 바와 같이, 측벽(10)을 게이트 전극(7)의 측벽에 형성한다. 측벽(10)은, 예를 들면, 게이트 전극(7)의 측벽에 단차 피복성이 양호하도록 형성할 수 있는 정도의 막두께의 산화규소막을 피착하고, 이 산화규소막을 이방성 에칭함으로써 형성한다.
또한, 상기 도 2(b)의 공정과 마찬가지로, p웰(3) 영역에 n+형 반도체 영역(11)을, n웰(4) 영역에 p+형 반도체 영역(12)을 형성한다. n+형 반도체 영역(11) 및 p+형 반도체 영역(12)은 각각 n형 반도체 영역(8) 및 p형 반도체 영역(9)보다도 고농도로 불순물을 도입한다. 또한, 이 이온 주입 공정에서는, 측벽(10)도 마스크로 기능하기 때문에, n+형 반도체 영역(11) 및 p+형 반도체 영역(12)은 측벽(10)에 대하여 자기정합적으로 형성된다. 이에 따라, n형 반도체 영역(8) 및 n+형 반도체 영역(11)으로 이루어지거나, p형 반도체 영역(9) 및 p+형 반도체 영역(12)으로 이루어지는 LDD(Lightly Doped Drain) 구조의 소스ㆍ드레인이 형성된다.
다음에, 도 3(a)에 도시한 바와 같이, 넓은 소자 분리 영역(2) 상에 저항 소자를 형성한다. 저항 소자는 소자 분리 영역(2) 상의 도체막(R), 도체막(R)을 피복하는 절연막(13) 및 절연막(13) 상의 인출 전극(14)으로 이루어진다. 도체막(R)에는, 비교적 저항율이 높은 금속(예를 들면, 텅스텐 등) 혹은 비교적 불순물의 도입량이 적은 반도체막(예를 들면, 다결정 실리콘 막)이 이용될 수 있다. 절연막(13)에는, 예를 들면, 산화규소막 혹은 질화규소막이 적용될 수 있다. 인출 전극(14)에는, 예를 들면, 다결정 실리콘 막이 적용될 수 있다. 도체막(R)은, 예를 들면, 반도체 기판(1)의 전면에 도체막을 피착하고 이것을 패터닝함으로써 형성 할 수 있다. 그후, 절연막(13)을 CVD법과 스퍼터링법 등에 의해 피착하고, 콘택트 홀을 개구한 후, 예를 들면, 다결정 실리콘 막을 CVD법에 의해 피착하고, 이 다결정 실리콘 막을 소정의 형상으로 패터닝하여 인출 전극(14)을 형성한다.
또, 상기에서는, 인출 전극(14)을 갖는 저항 소자를 예시하고 있지만, 인출 전극(14)을 설치하지 않고, 플러그로 직접 인출하는 타입의 저항 소자를 구성하더라도 좋다. 이 경우, 도체막(R)을 다결정 실리콘 막으로 구성하면, 후에 설명하는 실리사이드 공정으로 다결정 실리콘 막 표면의 전면이 실리사이드화되는 것을 방지하기 위해 도체막(R)의 표면을 절연막으로 피복할 필요가 있다.
또한, 상기 도 2(c)의 측벽(10) 형성 공정의 앞에 도체막(R)을 형성(패터닝)하고, 측벽(10)을 형성하기 위한 절연막을 도체막(R)을 피복하도록 형성하더라도 좋다. 이 경우, 패터닝된 도체막(R)을 피복하는 포토레지스트막을 형성하고, 이것을 마스크로 하여 절연막을 이방성 에칭함으로써, 도체막(R)의 형성 영역에서는 도체막(R)을 피복하는 절연막(13)을 형성하고, 동시에 측벽(10)을 형성할 수 있다.
다음에, 도 3(b)에 도시한 바와 같이, 반도체 기판(1)의 전면에 금속막(15)을 피착한다. 금속막(15)에는, 고융점 금속을 이용하고, 예를 들면, 티탄, 텅스텐, 코발트 등을 이용한다. 금속막(15)의 피착에는, 예를 들면, CVD법, 및 스퍼터링법을 이용한다. 다음에, 도 3(c)에 도시한 바와 같이, 반도체 기판(1)에, 예를 들면, RTA(Rapid Thermal Anneal)법을 이용하여 열 처리를 실시한다. 이 열 처리에 의해 금속막(15)이 실리콘 재료와 접하는 영역에서, 실리사이드화 반응이 생겨, 실리사이드층(16)이 형성된다. 실리사이드층(16)은, 예를 들면, 금속막(15)이 코 발트로 구성되는 경우에는 코발트 실리사이드(CoSi)가 된다. 또한, 미반응의 금속막(15)을 선택적으로 제거한다. 이 미반응 금속막의 제거는, 실리사이드층(16)은 에칭되지 않지만, 금속막(15)이 에칭되는 조건에서의 습식 에칭에 의해 행할 수 있다.
이와 같이 게이트 전극(7), n+형 반도체 영역(11), p+형 반도체 영역(12), 및 인출 전극(14) 상에 실리사이드층(16)을 형성함으로써, 콘택트가 형성되는 영역에서는 플러그 등과의 접속 저항을 저감할 수 있고, 또한, 게이트 전극(7), n+형 반도체 영역(11), 및 p+형 반도체 영역(12) 등 배선을 구성하는 영역에서는 그 시트 저항을 저감할 수 있다. 그 결과, 배선 저항 및 배선간 저항을 저감하여 소자의 응답 속도를 향상시키고, 반도체 장치의 성능 향상을 도모할 수 있다.
또, 실리사이드층(16)은, 그것 자체가 내열성에 부족한 성질을 갖는다. 즉, 실리사이드층의 결정상에 따라 저항치가 상이하여(특히, 코발트 실리사이드의 경우), 저항치가 작은 결정상으로 구성해도 그후의 열 처리에 의해 저항치가 높은 결정상으로 상변화하는 경우가 있다. 또한, 그후의 열 처리에 의해 실리사이드층과 실리사이드화되어 있지 않은 실리콘 영역과의 계면에서 실리사이드화 반응이 진행하고, 실리사이드층 내의 실리콘 원소비가 저하하여 화학양론적으로 결정 구조로부터 어긋나는 경우가 있다. 이 경우도 그 저항치를 상승시킨다는 문제가 있다. 또한, 미반응의 금속 영역이 존재하는 경우에는, 미반응 금속이 그후의 열 처리에 의해 실리사이드화와 동시에 실리콘 영역으로 이동하여, 미반응 금속의 존재하고 있 는 영역에 공동(보이드)를 생기게 한다. 이러한 공동이 콘택트 부분에 형성된 경우에는 콘택트 저항을 상승시키고, 현저한 경우에는 접속 불량을 초래한다.
그러나, 본 실시 형태에서는, 이 후술하는 바와 같이, 그후의 고온에서의 열 처리를 억제하고, 특히, 자기정합용막(질화규소막)을 열 CVD법을 이용하지 않고 플라즈마 CVD법을 이용하여 비교적 저온으로 막형성하기 때문에, 상기한 바와 같은 실리사이드층(16)의 내열성의 문제는 생기지 않는다. 즉, 실리사이드층(16)을 내열성의 문제를 회피하여 이용할 수 있어, 반도체 장치의 성능을 높게 할 수 있다.
다음에, 도 4(a)에 도시한 바와 같이, 반도체 기판(1)의 전면에 질화규소막(17)(상기 제1항 등의 제3 절연막)을 형성한다. 질화규소막(17)은, 후술하는 바와 같이 자기정합 가공에 이용된다.
질화규소막(17)은, 350℃ 이상, 바람직하게는, 400℃ 이상의 조건으로 플라즈마 CVD법에 의해 형성된다. 700℃ 이상(예를 들면, 780℃ 정도)의 막형성 온도가 필요한 열 CVD법과 비교하여 저온으로 질화규소막이 형성되기 때문에, 상기한 대로 실리사이드층(16)의 내열성을 문제 삼을 필요가 없다.
또한, 질화규소막(17)은, 실란(모노실란(SiH4))와 질소(N2)를 원료 가스로 하여 막형성하고, 원료 가스에 암모니아(NH3)를 이용하지 않는다. 이 점에 있어서, 후에 설명하는 패시베이션막과는 상이하다. 패시베이션막의 막형성은 원료 가스에 모노실란, 암모니아 및 질소를 포함하고, 막형성 온도를 약 350℃ 정도의 조건으로 행한다. 패시베이션막은 스텝 커버리지를 중시하기 때문에 암모니아를 포함하는 원료 가스를 이용하지만, 질화규소막(17)의 막형성에는 암모니아를 포함하지 않는 원료 가스를 이용한다. 또한, 패시베이션막은 350℃ 정도의 비교적 저온으로 막형성하지만, 질화규소막(17)은 350℃ 이상, 바람직하게는, 400℃ 이상의 온도로 막형성한다. 즉, 질화규소막(17)의 형성에는 암모니아를 이용하지 않지만, 패시베이션막의 형성에는 암모니아를 이용한다. 또한, 질화규소막(17)은, 패시베이션막보다도 고온으로 막형성한다. 또, 본 명세서에서는, 온도는 기판 온도를 의미한다.
이와 같이 암모니아를 포함하지 않는 원료 가스를 이용함으로써, 질화규소막(17)에 포함되는 수소량을 저감할 수 있다. 질화규소막(17) 중의 수소량을 저감함으로써, 그후에 열 처리(예를 들면, 층간 절연막에 PSG(Phosphor Silicate Glass), SOG(Spin On Glass) 등을 이용하는 경우의 700℃ 정도에서의 소결(신터링) 혹은 치밀화(덴시파이))가 가해지더라도, 질화규소막(17)으로부터의 수소의 이탈이 억제될 수 있다. 상기한 대로, 수소의 이탈이 생기면, 질화규소막(17)의 응력이 증가하고, 질화규소막(17)의 박리 또는 콘택트 홀의 저부에서의 접속 불량의 원인이 될 가능성이 있다. 또한, 이탈 수소는, 상기한 대로, 불순물이 도입된 실리콘층(게이트 전극(7), n+형 반도체 영역(11), p+형 반도체 영역(12), 및 인출 전극(14)) 내의 불순물(특히, 붕소)을 불활성화시키고, 그 저항치를 상승시킨다. 또한, 불순물(특히, 붕소)을 이동시키기 쉽게 하고, 확산하기 쉽게 된 불순물(특히, 붕소)이 MISFET의 채널 영역으로 이동하여 임계치를 변동시킨다. 이들 수소의 이탈에 기인하는 질화규소막의 응력 증가, 실리콘층의 저항치 변동 및 저항치 상승, 혹은 MISFET의 임계치 변동은, 반도체 장치의 불량 및 성능 열화의 원인이 된다. 그러나, 본 실시 형태에서는, 질화규소막(17)에는 피착 직후 상태에서 수소가 다량으로 포함되지 않기 때문에, 상술한 바와 같은 문제는 생기지 않는다.
또한, 암모니아를 포함하지 않는 원료 가스를 이용함으로써, 질화규소막(17)을 형성할 때의 플라즈마 손상을 저감할 수 있다. 즉, 원료 가스에 암모니아를 포함하는 경우의 플라즈마에서는, 암모니아를 가하는 것에 의한 페닝 효과가 생겨, 플라즈마 밀도가 상승하고 있다고 생각된다. 그러나, 본 실시 형태에서는 암모니아를 원료 가스에 가하지 않기 때문에, 플라즈마 밀도가 필요 이상으로 상승하지 않고, 플라즈마 손상 혹은 이온의 충격을 억제할 수 있다. 그 결과, 질화규소막(17)의 형성 기판이 되는 실리콘층(게이트 전극(7), n+형 반도체 영역(11), p+형 반도체 영역(12), 인출 전극(14), 혹은 실리사이드층(16))에의 손상을 저감하고, 댕글링 결합 발생의 방지 및 댕글링 결합에 기인하는 저항의 상승을 방지할 수 있다.
또, 상기한 바와 같이, 질화규소막(17)에 포함되는 수소량은 비교적 적지만, 적어도 후에 설명하는 패시베이션막(질화규소막)에 포함되는 수소량보다도 적다.
여기서, 질화규소막(17)에 포함되는 수소량 혹은 이것에 관련한 질화규소막의 막질에 관한 본 발명자들의 실험 결과를 설명한다.
도 15는, 질화규소막의 막형성 온도(피착 온도)를 변화시켰을 때의 막중 수소함유량을 나타낸 그래프이다. 마름모형의 데이터 포인트는 피착 직후 상태의 막 중 수소함유량을 나타내고, 사각형의 데이터 포인트는 780℃에서 10초 동안 어닐링한 후의 막중 수소함유량을 나타낸다. 라인 A는 피착 직후 상태의 막중 수소함유량을 나타낸 실험 직선이고, 라인 B는 어닐링후의 막중 수소함유량을 나타낸 실험 직선이다. 라인 A가 나타내는 대로, 피착 온도가 높을수록 막중 수소함유량이 저하하고, 또한, 라인 A와 라인 B의 차(즉, 어닐링에 의해 이탈한 수소량)는 피착 온도가 높을수록 적어지고 있다. 이것으로부터 피착 온도를 높게 함으로써 피착 직후에서의 수소량을 저감할 수 있고, 또한 어닐링에 의한 이탈 수소량을 적게 할 수 있게 된다.
도 16은, 도 15의 결과로부터 얻어지는 어닐링에 의한 수소량 변화율과 어닐링전후의 응력 변위가 관계를 나타낸 그래프이다. 라인 C는 각 데이터 포인트로부터 얻어지는 실험 직선이다. 또, 여기서 수소량 변화율은, 어닐링후의 수소량을 피착 직후 상태에서의 수소량으로 나눈 값으로 나타낸다. 동도에 도시한 바와 같이, 어닐링에 의한 수소 수 변화율과 응력 변위 사이에는 강한 상관성이 있어, 수소 수(數) 변화율이 커질수록(즉, 피착 온도가 높아질수록) 응력 변위가 작아지는 것을 알 수 있다. 어닐링에 의한 수소 수 변화율이 거의 0.7(라인 D)을 경계로 하여, 그것보다 수소 수 변화율이 작은(즉, 피착 온도가 낮은) 영역에서는 막 박리가 생기고, 그것보다 큰(즉, 피착 온도가 높은) 영역에서는 막 박리가 생기지 않는다. 실험적으로는, 피착 온도를 40O℃로 함으로써 질화규소막의 박리를 거의 방지할 수 있고, 상기한 질화규소막(17)을, 바람직하게는 400℃ 이상에서 막형성하는 의의가 여기에 있다.
도 17은, 붕소를 함유하는 다결정 실리콘 막 상에 질화규소막을 피착하고, 그후 어닐링을 실시한 경우의 다결정 실리콘 막의 시트 저항치를 어닐링 온도에 대하여 플롯한 그래프이다. 각 데이터에는 에러 바를 붙이고 있다.
삼각형의 데이터 포인트는 원료 가스에 모노실란 및 질소(2원계)를 이용하고, 400℃에서 질화규소막을 막형성한 경우의 데이터이고, 라인 E는 그 데이터를 연결한 실험곡선이다.
검은 원형의 데이터 포인트는 원료 가스에 모노실란, 암모니아 및 질소(3원계)를 이용하고, 360℃에서 질화규소막을 막형성한 경우의 데이터이고, 라인 F는 그 데이터를 연결한 실험곡선이다.
마름모형의 데이터 포인트 G는, 기준으로서 나타내는 데이터이고, 질화규소막의 피착 및 어닐링을 하지 않는 경우의 다결정 실리콘 막의 시트 저항(피착 직후 상태)을 나타낸다. 이 경우가 가장 낮은 저항치를 보이고 있는 것은 물론이다.
사각형의 데이터 포인트는, 고찰을 얻기 위한 각종의 비교 데이터이고, 포인트 H는 다결정 실리콘 막을 NH3 플라즈마로 처리한 경우의 데이터, 포인트 I는 다결정 실리콘 막을 N2 플라즈마로 처리한 경우의 데이터, 포인트 J는 다결정 실리콘 막을 NH3/N20 플라즈마로 처리한 경우의 데이터, 포인트 K는 다결정 실리콘 막을 N2 플라즈마로 처리한 후, 950℃, 10초의 열 처리를 실시한 경우의 데이터를 각각 나타낸다.
도 17에 나타내는 각 데이터로부터, 이하의 것을 알 수 있다. 즉, 2원계 가 스를 이용하여 400℃에서 질화규소막을 막형성한 경우(라인 E)는, 3원계 가스를 이용하여 360℃에서 질화규소막을 막형성한 경우(라인 F)보다도 다결정 실리콘 막의 시트 저항치가 낮고(즉, 피착 직후 상태의 다결정 실리콘 막에 가깝고), 다결정 실리콘 막의 열화를 받고 있지 않다고 할 수 있다. 이러한 2원계 가스에 의한 질화규소막과 3원계 가스에 의한 질화규소막의 저항치의 상이함을 설명하기 위해서, NH3 플라즈마로 처리한 경우의 데이터(포인트 H) 및 N2 플라즈마로 처리한 경우의 데이터(포인트 I)와, NH3/N20 플라즈마로 처리한 경우의 데이터(포인트 J)와의 비교가 참고된다. 즉, 포인트 H, I의 데이터는 2원계 가스의 데이터(라인 E)에 대응하고, 포인트 J의 데이터는 3원계 가스의 데이터(라인 F)에 대응하고, 각 대응하는 데이터에서는 시트 저항치가 거의 동등하다. 한편, NH3 플라즈마 및 N2 플라즈마에서는 1원계 가스에 의한 플라즈마가 생성하고 있는 데 대하여, NH3/N2O 플라즈마로서는 2원계 가스에 의한 플라즈마가 되고, 1원계의 경우에 비해 플라즈마 해리도가 높게 되는 페닝 효과가 생기고 있다고 생각된다. 즉, 포인트 H, I의 데이터와 포인트 J의 데이터와의 차는, 페닝 효과에 기인하는 다결정 실리콘 막의 플라즈마 손상에 의한 것으로 생각된다. 마찬가지의 고찰을 라인 E와 라인 F의 경우에 적용하면, 3원계 가스에 의한 질화규소막의 피착(라인 F) 시에는 암모니아에 기인하는 페닝 효과가 생기고 있고, 2원계 가스의 경우(라인 E)에 비해, 그 기판인 다결정 실리콘 막이 플라즈마 손상을 많이 받고, 그 결과, 다결정 실리콘 막의 저항치가 상승하고 있다고 고찰할 수 있다. 본 실시 형태에 있어서 질화규소막(17)으로서, 2원계 가스를 이용하여 400℃ 이상의 기판 온도로 막형성한 질화규소막을 이용하면, 게이트 전극(7) 등의 저항치를 낮게 유지하고, 반도체 장치의 성능을 높게 유지할 수 있다는 것을 실험적으로 보여주고 있다.
또한, 2원계 가스의 질화규소막은 어닐링 온도를 높게 해도 시트 저항치가 크게 상승하지 않지만, 3원계의 질화규소막에서는 어닐링 온도를 높게 하면 보다 크게 시트 저항이 상승한다. 이러한 어닐링 온도에 의한 시트 저항 변화의 유무를 설명하기 위해서, 다결정 실리콘 막을 N2 플라즈마로 처리한 후, 950℃, 10초의 열 처리를 실시한 경우의 데이터(포인트 K)가 참고된다. 포인트 K의 경우에는, 다결정 실리콘 막을 N2 플라즈마로 처리 및 열 처리를 실시하였을 뿐이므로, 그와 같은 처리에 의해 다결정 실리콘 막의 시트 저항 상승이 생기고 있다고 생각된다. 즉, 수소의 영향을 받지 않더라도 포인트 K로 나타내는 정도의 저항 상승은 생긴다. 한편, 950℃ 정도의 열 처리(어닐링)을 실시한 경우의 2원계 가스의 데이터(라인 E)와 포인트 K의 데이터는 거의 동등하지만, 3원계 가스의 경우의 데이터(라인 F)는 크게 저항이 상승하고 있다. 즉, 2원계 가스의 경우에는 수소의 영향을 거의 받고 있지 않지만, 3원계 가스의 경우에는 수소가 많이 이탈하는 것은 도 15에 도시한 바와 같이, 이 수소에 기인하여 다결정 실리콘 막의 저항이 상승하고 있다고 생각된다. 즉, 어닐링 온도의 상승에 따라 다결정 실리콘 막의 저항이 상승(라인 F의 경우)하는 것은 이탈 수소에 기인하고, 다결정 실리콘 막 중의 불순물(붕소)이 불활성화되어 있기 때문이라고 생각할 수 있다. 본 실시 형태의 질화규소막(17)에 2원계 가스를 이용하여 400℃ 이상으로 막형성한 질화규소막을 이용하면, 그후에 처리 온도가 높은 공정이 개재되더라도, 게이트 전극(7) 등의 저항치의 변동을 억제하고, 반도체 장치의 신뢰성을 높게 유지할 수 있다는 것을 실험적으로 보여주고 있다.
이와 같이, 400℃ 이상의 기판 온도로, 실란 및 질소를 원료 가스로 하는 플라즈마 CVD법에 의한 질화규소막을 본 실시 형태의 질화규소막(17)에 적용함으로써, 질화규소막(17)의 박리를 방지하고, 또한, 질화규소막(17)으로부터의 수소의 이탈을 억제하고, 반도체 장치의 성능과 신뢰성을 향상시킬 수 있다.
다음에, 도 4(b)에 도시한 바와 같이, 층간 절연막(18)(상기 제1항 등의 제4 절연막)을 형성한다. 층간 절연막(18)은, 예를 들면, 산화규소막으로 이루어진다. 산화규소막은, 예를 들면, CVD법에 의해 형성한다. 또한, 층간 절연막(18)은, PSG, SOG 등을 이용하여도 좋다. PSG, SOG 등 자기유동적인 막을 이용하면, 미세하게 가공된 게이트 전극(7)을 양호하게 매립하여, 표면의 평탄화가 용이하게 된다. 또, PSG, SOG 등을 이용하는 경우에는, 신터링 혹은 덴시파이를 위한 열 처리가 행하여지지만, 상기한 대로 질화규소막(17)으로부터의 수소의 이탈은 억제되어 있으므로, 질화규소막(17)의 박리, 게이트 전극(7) 등의 저항 상승 혹은 변동, MISFET의 임계치 전압 변동의 문제는 발생하지 않는다.
또, 층간 절연막(18)의 표면은 예를 들면, CMP(Chemical Mechanical Polishing)법을 이용하여 평탄화하더라도 좋다.
다음에, 도 5(a)에 도시한 바와 같이, 층간 절연막(18) 상에 콘택트 홀 패턴으로 개구가 형성된 포토레지스트막(19)을 형성하고, 포토레지스트막(19)을 마스크로 하여 에칭 처리를 실시하고, 콘택트 홀(20)(상기 제1항 등의 제1 개공)의 일부를 형성한다. 이 에칭(제1 에칭 공정)은, 산화규소막이 에칭되고, 질화규소막이 에칭되기 어려운 조건으로 행한다. 이러한 조건을 선택함으로써, 질화규소막(17)을 에칭 스토퍼로서 기능시킬 수 있다. 이에 따라, 깊이가 다른 콘택트 홀이더라도, 질화규소막(17)의 상면이 노출하도록 에칭할 수 있다. 즉, 가장 깊은 구멍이 확실하게 가공할 수 있을 때까지 충분한 오버 에칭을 행할 수 있고, 깊이가 다른 구멍을 확실하게 가공할 수 있다. 또한, 웨이퍼면 내에서의 에칭 속도에 불균일성이 존재하더라도, 가장 느리게 에칭이 종료하는 구멍의 가공이 종료할 때까지 충분한 오버 에칭을 실시할 수 있어, 콘택트 홀의 가공 마진을 증가시킬 수 있다.
다음에, 도 5(b)에 도시한 바와 같이, 제2 에칭을 행하고, 콘택트 홀(20)의 저부의 질화규소막(17)을 제거한다. 이에 따라 콘택트 홀(20)을 형성한다. 이 제2 에칭의 조건은, 질화규소막이 에칭되기 쉽고, 산화규소막이 에칭되기 어려운 조건으로 행한다. 이 제2 에칭 시에, 충분한 오버 에칭을 행하더라도, 그 하부에 있는 반도체 기판(1)(소자 분리 영역(2))이 과잉 에칭을 억제할 수 있다. 즉, 질화규소막(17)의 두께는, 층간 절연막(18)의 두께와 비교하여 충분히 얇고, 이 때문에, 제2 에칭 공정에서의 오버 에칭은, 단지 질화규소막(17)의 두께의 2분의 1에 상당하는 정도로 충분하다. 이 때문에, 제2 에칭 공정에서의 오버 에칭은 소자 분리 영역(2) 등이 과잉 에칭되는 정도까지 크지 않고, 거의 장해를 생기게 하지 않 는 정도로 억제하는 것이 가능해진다. 이에 따라, 소자 분리 영역(2) 등의 과잉 에칭에 기인하는 MISFET의 성능 저하, 신뢰성 저하를 생기게 하지 않고, 반도체 장치의 성능과 신뢰성을 높게 유지할 수 있다.
또, 질화규소막(17)이 상기한 바와 같이 박리되기 어렵기 때문에, 이 콘택트 홀(20)의 개구 공정에서 질화규소막(17)이 박리되는 일은 없다.
다음에, 도 6(a)에 도시한 바와 같이, 콘택트 홀(20) 내에 플러그(21)를 예를 들면, 이하와 같이 하여 형성한다. 우선, 콘택트 홀(20)의 내부를 포함하는 반도체 기판(1)의 전면에 질화티탄(TiN)막을 형성한다. 질화티탄막은 예를 들면, CVD법에 의해 형성할 수 있다. CVD법은 피막의 단차 피복성에 있어서 우수하기 때문에, 미세한 콘택트 홀(20) 내에도 균일한 막두께로 질화티탄막을 형성할 수 있다. 또, 질화규소막(17)이 박리되기 어렵기 때문에, 질화티탄막의 단차 피복성이 저해되는 일이 없다. 다음에, 콘택트 홀(20)을 매립하는 텅스텐(W)막을 형성한다. 텅스텐막은, 예를 들면, CVD법으로 형성할 수 있다. CVD법이면 마찬가지로 미세한 콘택트 홀(20) 내를 텅스텐으로 매립할 수 있다. 다음에, 콘택트 홀(20) 이외의 영역의 질화티탄막 및 텅스텐막을 예를 들면, CMP 법에 의해 제거하고 플러그(21)를 형성할 수 있다.
다음에, 도 6(b)에 도시한 바와 같이, 층간 절연막(18) 및 플러그(21) 상에, 질화규소막(22)을 형성하고, 또한 제1 배선층 형성용의 절연막(23)을 형성한다. 질화규소막(22)은, 절연막(23)에의 홈 가공 시에 에칭 스토퍼가 되는 막이고, 절연막(23)에 대하여 에칭 선택비를 갖는 재료를 이용한다. 절연막(23)은, 배선간의 선간 용량을 낮게 억제하기 위해서, 유전률이 작은 재료를 이용한다. 절연막(23)은, 예를 들면, 산화규소막으로 한다. 또한, 절연막(23)은, 유전률이 작은 유기 SOG막, 혹은 불소를 함유하는 SOG막이더라도 좋다. 또, 질화규소막(22)과 절연막(23)에는 제2층 배선이 형성된다. 이 때문에, 그 합계 막두께는 제2 배선층에 필요한 설계 막두께로 결정된다. 또한, 배선간 용량을 저감하는 것을 고려하면, 유전률이 높은 질화규소막으로 이루어지는 질화규소막(22)의 막두께는 스토퍼 기능을 발휘하는 것에 충분한 막두께이면, 될 수 있는 한 얇은 것이 바람직하다.
또, 질화규소막(22)에는, 상기한 질화규소막(17)과 마찬가지로, 400℃ 이상의 기판 온도로, 모노실란 및 질소를 원료 가스로 하는 플라즈마 CVD법에 의한 질화규소막을 적용할 수 있다. 이러한 질화규소막(17)과 마찬가지의 막을 질화규소막(22)에 적용함으로써, 열 CVD법에 의한 경우와 같은 고온에서의 공정을 거치는 일없이 수소의 이탈이 적은 피막을 스토퍼막에 적용할 수 있다. 그 결과, 만일 이 공정 후에 수소 이탈이 생길 수 있는 것과 같은 공정이 개재되어도 질화규소막(22)이 박리되지 않고, 또한, 수소의 이탈이 억제되기 때문에, 이탈 수소가 MISFET의 특성 열화 등을 생기게 할 여지는 없다.
다음에, 도 7(a)에 도시한 바와 같이, 절연막(23) 상에 제1 배선층의 배선 패턴으로 개구가 형성된 포토레지스트막(24)을 패터닝하고, 이 포토레지스트막(24)을 마스크로 하여 제1 에칭을 실시한다. 이 제1 에칭에 의해 절연막(23)에 배선 홈(25)의 일부를 형성한다. 이 에칭 시에는 산화규소막이 에칭되기 쉽고 질화규소막이 에칭되기 어려운 조건을 선택한다. 이에 따라 질화규소막(22)을 에칭 스토퍼 로서 이용한다.
다음에, 도 7(b)에 도시한 바와 같이, 질화규소막이 에칭되는 조건을 선택하여 제2 에칭을 실시한다. 상기한 바와 같이 질화규소막(22)의 막두께는 충분히 얇게 형성되어 있기 때문에, 제2 에칭에서의 오버 에칭은 적어도 좋고, 층간 절연막(18)의 과잉 에칭을 억제할 수 있다. 이와 같이 2단계의 에칭을 이용함으로써, 배선 홈(25)의 깊이를 균일하고 또한 확실하게 형성할 수 있다.
다음에, 배선 홈(25)의 내부에 제1 배선층의 배선(26)을 형성한다. 배선(26)은 배리어층 및 주도전층으로 이루어지고, 배리어층은 예를 들면, 질화티탄막이고, 주도전층은 예를 들면, 구리이다. 배리어층은 구리의 주변으로의 확산을 방지하는 기능을 구비하고, 예를 들면, 질화티탄막을 예시할 수 있다. 또, 질화티탄막에는 한정되지 않고, 구리의 확산 방지 기능을 갖는다면 다른 금속막이더라도 좋다. 예를 들면, 질화티탄 대신에 탄탈(Ta), 질화탄탈(TaN)을 이용하는 것도 가능하다. 다음 공정 이하의 배리어층에 대해서는 질화티탄막을 예시하여 설명하지만, 탄탈, 및 질화탄탈 등으로 대체할 수 있는 것은 상술한 바와 마찬가지이다. 구리막은 주도전층으로서 기능하고, 예를 들면, 도금법으로 형성할 수 있다. 도금막의 형성전에 시드막(seed film)으로서 얇은 구리막을 스퍼터링법에 의해 형성할 수 있다. 또한, 구리막은, 스퍼터링법에 의해 형성하더라도 좋다. 이 경우, 스퍼터에 의해 구리막을 형성한 후, 열 처리에 의해 구리막을 유동화시켜, 콘택트 홀 또는 배선 홈으로 매립 특성을 향상하도록 하여도 좋다. 다음 공정 이하의 구리막에 대해서는 도금법으로 형성하는 경우를 예시하지만, 스퍼터링법을 이용하여도 되 는 것은 상술한 바와 마찬가지이다.
배선(26)의 형성은 이하와 같이 하여 행한다. 우선, 배선 홈(25)의 내부를 포함하는 반도체 기판(1)의 전면에 질화티탄막을 형성하고, 그후 배선 홈(25)을 매립하는 구리막을 형성한다. 이에 따라 질화티탄막 및 구리막으로 이루어지는 금속 적층막(27)을 형성하고, 이 금속 적층막(27)으로 배선 홈(25)을 매립한다(도 8(a)).
질화티탄막의 형성에는 예를 들면, CVD법을, 구리막의 형성에는 예를 들면, 도금법을 이용한다. 도금법에 의한 구리막의 형성전에 예를 들면, 스퍼터링법에 의해 구리의 시드막을 형성할 수 있다. 그후, 배선 홈(25) 이외의 영역의 구리막 및 질화티탄막을 CMP 법에 의해 제거하고 배선(26)을 형성할 수 있다(도 8(b)).
다음에, 도 9(a)에 도시한 바와 같이, 배선(26) 및 절연막(23) 상에 스토퍼 절연막(28) 및 층간 절연막(29)을 순차로 형성한다. 스토퍼 절연막(28)은, 층간 절연막(29)에 대하여 에칭 선택비를 갖는 재료로 구성되고, 예를 들면, 질화규소막으로 할 수 있다. 한쪽의 층간 절연막(29)은 산화규소막으로 할 수 있다. 또, 스토퍼 절연막(28)에는, 상기 질화규소막(17)과 마찬가지의 조건으로 형성된 질화규소막이 적용될 수 있다.
다음에, 층간 절연막(29) 상에, 콘택트 홀 패턴으로 개구가 형성된 포토레지스트막을 패터닝하고, 이 포토레지스트막을 마스크로 하여 층간 절연막(29)을 에칭한다. 이 에칭 시에는, 질화규소막이 에칭되기 어렵고, 산화규소막이 에칭되기 쉬운 조건을 선택한다. 이에 따라 스토퍼 절연막(28)을 에칭 스토퍼로서 층간 절연 막(29)을 에칭할 수 있다. 또한, 질화규소막이 에칭되는 조건을 선택하여 스토퍼 절연막(28)을 에칭한다. 이에 따라 콘택트 홀(30)이 형성된다. 2단계의 에칭에 의해 하부의 과잉 에칭을 억제할 수 있는 점은 상기한 바와 같다.
다음에, 콘택트 홀(30) 내에 플러그(31)를 형성한다. 플러그(31)는 이하와 같이 하여 형성할 수 있다. 우선, 콘택트 홀(30)의 내부를 포함하는 반도체 기판(1)의 전면에 배리어층을 형성하고, 또한 콘택트 홀(30)을 매립하는 구리(Cu)막을 형성한다. 그후, 콘택트 홀(30) 이외의 영역의 구리막 및 배리어막을 CMP 법에 의해 제거하여 플러그(31)를 형성한다.
다음에, 도 9(b)에 도시한 바와 같이, 배선(26)의 경우와 마찬가지로, 질화규소막(32) 및 산화규소막(33)을 형성하고, 이 산화규소막(33) 및 질화규소막(32)에 2단계의 에칭을 행하여 배선 홈(34)을 형성한다. 또한 배선(26)과 마찬가지의 배선(35)을 배선 홈(34) 내에 형성한다. 또, 질화규소막(32)에는, 상기 질화규소막(22)과 마찬가지의 질화규소막이 적용될 수 있다.
다음에, 도 10에 도시한 바와 같이, 플러그(31)의 경우와 마찬가지로, 스토퍼 절연막(36) 및 층간 절연막(37)을 형성하고, 스토퍼 절연막(36) 및 층간 절연막(37)에 2단계의 에칭에 의해 형성한 콘택트 홀(38)을 가공한다. 그리고 콘택트 홀(38) 내에 플러그(31)와 마찬가지인 플러그(39)를 형성한다.
또한, 층간 절연막(37) 상에 배선(40)을 형성한다. 배선(40)은, 예를 들면, 티탄막, 알루미늄막 및 질화티탄막의 적층막으로 한다. 배선(40)은, 예를 들면 티탄막, 알루미늄막 및 질화티탄막을 순차로 피착하고, 포토리소그래피를 이용하여 이것을 소정의 패턴으로 에칭함으로써 형성한다.
다음에, 도 11에 도시한 바와 같이, 배선(40)을 피복하는 절연막(41)을 형성하고, 또한, 절연막(41) 상에 절연막(42)을 형성한다. 절연막(41)은, 예를 들면, 산화규소막으로 이루어지고, 예를 들면, CVD법에 의해 형성한다. 절연막(42)은, 예를 들면, SOG으로 이루어진다. SOG막으로 구성함으로써 배선(40)에 의해 생긴 표면의 요철을 평탄화할 수 있다. 또, 이 SOG막의 형성 시에 SOG막을 리플로우하기 위한 열 처리를 실시하지만, 상기 질화규소막(17, 22) 등에 대해 상기한 바와 같은 박리내성이 우수하고, 또한 수소 이탈이 억제된 질화규소막을 적용하기 때문에, 반도체 장치의 성능과 신뢰성을 높게 유지할 수 있다. 또, 절연막(42) 상에는, 또한 산화규소막을 형성하더라도 좋다.
또한, 절연막(42) 상에 배선(43)(제1항 등의 제3 도체편)을 형성한다. 배선(43)에는 본딩 패드가 포함되고, 외부 접속용 도체편(예를 들면, 범프)이 접속된다. 배선(43)은, 예를 들면, 알루미늄막으로 이루어지고, 예를 들면, 스퍼터링법에 의해 형성된다.
다음에, 도 12에 도시한 바와 같이, 배선(43)을 피복하는 질화규소막(44)(제1항 등의 제5 절연막)을 형성한다. 질화규소막(44)은, 패시베이션막을 구성하는 막이고, 반도체 장치의 외부로부터 침입하는 수분 혹은 불순물을 블로킹하는 작용을 갖는다. 또한 α선 등의 투과를 억제하고, 반도체 장치의 오동작을 억제한다. 이들의 기능을 담보하기 위해서, 질화규소막(44)에는, 단차 피복성(스텝 커버리지)이 요구된다. 따라서, 질화규소막(44)에 적용되는 질화규소막은, 350℃ 정도의 기 판 온도로, 모노실란, 암모니아 및 질소를 원료 가스로 하는 플라즈마 CVD법에 의해 형성된다. 이러한 조건으로 질화규소막을 형성함으로써, 단차 피복성이 우수한 막을 형성할 수 있고, 유효하게 수분 및 불순물의 침입을 방지할 수 있다. 또, 이와 같이, 질화규소막(44)과 질화규소막(17, 22)은 다른 조건으로 형성된다. 즉, 질화규소막(44)은, 질화규소막(17, 22)보다도 저온으로 형성되고, 또한, 질화규소막(44)의 형성에는 암모니아가 이용되지만, 질화규소막(17, 22)의 형성에는 암모니아가 이용되지 않는다. 이 점이 본 실시 형태의 특징 중의 하나이다.
다음에, 도 13에 도시한 바와 같이, 질화규소막(44)을 피복하는 산화규소막(45)을 형성하는 질화규소막(44) 및 산화규소막(45)은 패시베이션막으로서 기능한다. 또한, 도 14에 도시한 바와 같이, 산화규소막(45) 및 질화규소막(44)에 콘택트 홀(46)을 형성하여 배선(43)을 노출시킨다. 이 콘택트 홀(46)을 피복하도록 범프 하부 금속(47)을 형성한 후, 외부 접속용 도체편인 범프(48)를 형성한다. 또, 범프(48)는 거의 직사각형으로 형성되지만, 도면에서는 일부를 생략하고 있다. 콘택트 홀(46)은, 포토리소그래피 및 에칭 기술을 이용하여 형성할 수 있고, 범프 하부 금속(47)은 반도체 기판(1) 전면에의 금속막의 피착후, 이것을 패터닝함으로써 형성할 수 있다. 범프 하부 금속(47)으로서는, 예를 들면, 금을 예시할 수 있고, 범프(48)로서는 금 및 땜납을 예시할 수 있다.
이 후, 패키지 기판 등에 실장되어 반도체 장치가 완성되지만, 이들의 설명은 생략한다.
또, 여기서는 외부 접속용 도체편으로서 범프(48)를 예시하고 있지만, 본딩 와이어 등 그 밖의 내측 리드를 이용하여도 좋다. 금 와이어를 이용하여 리드 프레임에 접속하는 경우 등은, 후에 수지 등으로 몰드되지만, 이 공정의 설명은 생략한다.
또한, 폴리이미드 등의 수지막을 개재하여 재배치 배선을 형성하고, 이 재배치 배선의 패드 영역 상에 범프를 형성하고, 그후 웨이퍼를 분단함으로써 개별의 반도체 장치를 완성하는, 소위 WPP(웨이퍼 프로세스 패키지)에도 본 실시 형태의 반도체 장치를 적용할 수 있다.
본 실시 형태의 효과를 도 18 및 도 19를 이용하여 설명한다. 도 18은, MISFET의 NBTI(Negative Bias Temperature Instability) 특성을 나타낸 그래프이다. 도면 중, 라인 L은 본 실시 형태의 반도체 장치에 대하여 측정한 데이터이다. 라인 M, N, O는 비교로서 나타낸 데이터이고, 본 실시 형태의 질화규소막(17)에 상당하는 막에, 350℃ 정도의 기판 온도로, 모노실란, 암모니아 및 질소를 원료 가스로 하는 플라즈마 CVD법에 의해 형성된 질화규소막(질화규소막(44)과 마찬가지의 조건으로 형성된 막)을 적용한 경우의 데이터이다. 라인 M, N, O는 각각 다른 장치를 이용하여 질화규소막을 형성하고 있다.
도 18에 도시한 바와 같이, 소스ㆍ게이트 사이의 전압(Vgs)이 실제로 사용되는 상황(예를 들면,Vgs = -1V)에서의 수명(tau: 오프 전류의 상승 시간을 나타내는 특성치)은, 라인 L이 나타내는 값이 가장 크다. 즉, 본 실시 형태의 반도체 장치의 신뢰성이, 다른 경우(라인 M, N, O)보다도 우수하다. 수명(tau)은 대수로 표시되어 있는 것이기 때문에, 본 실시 형태의 반도체 장치의 신뢰성은 현격한 차이로 우수한 것을 알 수 있다.
또한, 도 19는, 플랫 대역 전압(Vfb)의 시프트량을 나타낸 그래프이다. MISFET로서는 p형 게이트 전극에 도핑된 p채널형 MISFET를 이용하고 있다. 도면 중, 우측(NH3 없음)의 데이터는 본 실시 형태의 반도체 장치의 경우를 나타내고, 좌측(NH3 있음)의 데이터는 본 실시 형태의 질화규소막(17)에 상당하는 막에, 550℃ 정도의 기판 온도로, 모노실란, 암모니아 및 질소를 원료 가스로 하는 플라즈마 CVD법에 의해 형성된 질화규소막(질화규소막(44)과 마찬가지의 조건으로 형성된 막)을 적용한 경우를 보여주고 있다.
도 19에 도시한 바와 같이, NH3 있음의 경우(좌측)에는 Vfb 시프트가 1.4V에 이르는데 대하여, NH3 없음의 경우(우측)에는 Vfb 시프트는 0.45V 정도에 그친다. Vfb 시프트가 게이트 전극으로부터의 불순물(붕소) 확산에 의해 생기는 것을 고려하면, 본 실시 형태의 반도체 장치에서는, 게이트 전극으로부터의 붕소의 확산이 유효하게 억제되어 있는 것을 알 수 있다.
본 실시 형태에 따르면, 질화규소막(17, 22) 등에 400℃ 이상의 기판 온도로, 모노실란 및 질소(즉, 암모니아를 이용하지 않음)를 원료 가스로 하는 플라즈마 CVD법으로 형성한 질화규소막을 적용하기 때문에, 질화규소막(17, 22) 등의 박리를 억제하고, 또한, 질화규소막(17, 22) 등으로부터의 수소의 이탈을 억제할 수 있다. 그 결과, 반도체 장치의 성능과 신뢰성을 높게 유지할 수 있다.
또, 질화규소막(17) 등에 적용한 질화규소막(제1 질화규소막)과, 질화규소 막(44)에 적용한 질화규소막(제2 질화규소막)을 비교하면, FT-IR법으로 측정한 Si-H 결합, 및 Si-N 결합의 비율이 상이하다. 즉, 제1 질화규소막의 Si-H/Si-N 결합비(R1)와, 제2 질화규소막의 Si-H/Si-N 결합비(R2) 사이에는, R1<R2의 관계가 있다. 본 발명자들의 FT-IR측정에 따르면, 제1 질화규소막의 Si-H 결합 수는 1x1021cm-3 이고, Si-N 결합 수는 10x1021cm- 3 인데 대하여, 제2 질화규소막의 Si-H 결합 수는 11x1021cm- 3 이고, Si-N 결합 수는 6x1021cm- 3 이다. 제2 질화규소막으로부터의 수소 이탈은, 주로 Si-H 결합으로부터 생기고 있다고 생각할 수 있다.
[실시 형태 2]
본 발명의 실시 형태 2인 DRAM(Dynamic Random Access Memory)의 제조 방법을 도 20 ~ 도 42을 이용하여 공정순으로 설명한다. 또, 기판의 단면을 나타내는 각 도의 좌측 부분은 DRAM의 메모리 셀이 형성되는 영역(메모리 셀 어레이)을 나타내고, 우측 부분은 주변 회로 영역을 나타내고 있다.
우선, 도 20에 도시한 바와 같이, p형으로 비저항이 10 Ωm 정도의 단결정 실리콘으로 이루어지는 반도체 기판(이하, 단순히 기판이라 함)(101)을 준비하고, 포토리소그래피 및 에칭 기술을 이용하여, 기판(101)에 깊이 350㎚ 정도의 소자 분리홈(102)을 형성한다. 그후, 예를 들면, 850 ~ 900℃ 정도의 습식 산화, 혹은 약 1,000℃에서의 건식 열 산화에 의해 얇은(막두께 10㎚ 정도의) 산화규소막(106)을 소자 분리홈(102)의 내벽에 형성한다. 또한, 예를 들면, 오존(O3)과 테트라에톡시실란(TEOS)을 소스 가스로 이용한 플라즈마 CVD법에 의해 산화규소막(이하, TEOS 산화막이라 함)을 400㎚ 정도의 막두께로 피착하고, 소자 분리홈(102)을 매립한다. 이 산화규소막을 CMP(Chemical Mechanical Polishing)법에 의해 연마하여 소자 분리홈(102) 이외의 영역의 산화규소막을 제거하고, 소자 분리홈(102)의 내부에 산화규소막(107)을 남겨 소자 분리 영역을 형성한다.
다음에, 도 21에 도시한 바와 같이, 기판(101)에 p형 불순물(붕소) 및 n형 불순물(예를 들면, 인)을 이온 주입한 후, 약 1,000℃의 열 처리로 상기 불순물을 확산시킴으로써, 메모리 셀 어레이의 기판(101)에 p형 웰(103) 및 n형 웰(105)을 형성하고, 주변 회로 영역의 기판(101)에 p형 웰(103) 및 n형 웰(104)을 형성한다. 또한, 불산계의 세정액을 이용하여 기판(101)(p형 웰(103) 및 n형 웰(104))의 표면을 습식 세정한 후, 약 800℃의 열 산화로 p형 웰(103) 및 n형 웰(104)의 각각의 표면에 막두께 6㎚ 정도의 청정한 게이트 산화막(108)을 형성한다.
다음에, 도 22에 도시한 바와 같이, 게이트 산화막(108)의 상부에 인(P)을 도핑한 막두께 100㎚ 정도의 저저항 다결정 실리콘 막(109a)을 CVD법으로 피착하고, 계속해서 그 상부에 스퍼터링법으로 막두께 5㎚ 정도의 WN 막(109b)과 막두께 50㎚ 정도의 W 막(109c)을 피착하고, 또한 그 상부에 CVD법으로 막두께 100㎚ 정도의 산화규소막(110a)을 피착한다.
다음에, 상기 W 막(109c)의 응력 완화와 WN 막(109b)의 덴시파이(치밀화)를 목적으로, 질소 등의 불활성 가스 분위기 중에서 약 800℃의 열 처리를 행한다. W 막(109c)의 상부의 산화규소막(110a)은, 이 열 처리 시에 있어서의 W 막(109c)의 표면 보호와, 다음의 공정에서 산화규소막(110a)의 상부에 피착하는 질화규소 막(110b)과 하층의 W 막(109c)과의 계면의 응력 완화를 목적으로서 형성한다. 다음에, 도 23에 도시한 바와 같이, 산화규소막(110a)의 상부에 막두께 100㎚ 정도의 질화규소막(110b)을 피착한 후, 포토레지스트막(도시하지 않음)을 마스크로 하여 질화규소막(110b)을 건식 에칭함으로써, 게이트 전극을 형성하는 영역에 질화규소막(110b)을 남긴다.
이 질화규소막(110b)은, 실시 형태 1에서 설명한 질화규소막(17)과 마찬가지의 조건으로 형성한다. 즉, 400℃ 이상의 기판 온도로, 모노실란 및 질소를 원료 가스로 하는 플라즈마 CVD법에 의해 형성한다. 질화규소막(110b)은 후술하는 바와 같이 메모리 셀 영역에 형성되는 콘택트 홀을 자기정합 가공할 때에 이용되는 것이고, 게이트 전극의 갭 절연막으로서 기능한다. 이러한 갭 절연막으로부터 수소가 이탈하면, 실시 형태 1에서 설명한 바와 마찬가지의 문제가 생긴다. 즉, 박리에 의한 콘택트 홀의 가공불량, 게이트 전극, 소스ㆍ드레인 등의 저항 증가 혹은 저항 변동, 그리고 MISFET의 임계치 변동의 문제이다. 그러나, 본 실시 형태에서는, 갭 절연막이 되는 질화규소막(110b)에 수소 이탈하기 어려운 질화규소막을 이용함으로써, 상술한 바와 같은 문제를 회피할 수 있다.
다음에, 포토레지스트막을 제거한 후, 도 24에 도시한 바와 같이, 질화규소막(110b)을 마스크로 하여 산화규소막(110a), W 막(109c), WN 막(109b) 및 다결정 실리콘 막(109a)을 건식 에칭한다. 이에 따라, 메모리 셀 어레이 및 주변 회로 영역에 다결정 실리콘 막(109a), WN 막(109b) 및 W 막(109c)으로 이루어지는 게이트 전극(109)을 형성하고, 이들의 게이트 전극(109)의 상부에 산화규소막(110a) 및 질 화규소막(110b)으로 이루어지는 갭 절연막(110)을 형성한다. 또, 메모리 셀 어레이에 형성된 게이트 전극(109)은 워드선(WL)으로서 기능한다. 또한, 본 실시 형태에서는, 갭 절연막(110)에 산화규소막(110a)이 포함되는 구성을 설명하고 있지만, 산화규소막(110a)은 필수가 아니다. 즉, 갭 절연막(110)은 질화규소막(110b)만으로 구성되더라도 좋다.
다음에, 도 25에 도시한 바와 같이, 게이트 전극(109)의 양측의 p형 웰(103)에 n형 불순물(인 또는 비소)을 이온 주입함으로써 n형 반도체 영역(111)을 형성하고, n형 웰(104)에 p형 불순물(붕소)을 이온 주입함으로써 p형 반도체 영역(112)을 형성한다.
다음에, 도 26에 도시한 바와 같이, 기판(101) 상에 막두께 50㎚ 정도의 질화규소막(113)을 피착한다. 그후, 메모리 셀 어레이의 기판(101)의 상부를 포토레지스트막(도시하지 않음)으로 피복하여, 주변 회로 영역의 질화규소막(113)을 이방적으로 에칭함으로써, 주변 회로 영역의 게이트 전극(109)의 측벽에 측벽 스페이서(113a)를 형성한다.
질화규소막(113)은, 질화규소막(110b)과 마찬가지로, 400℃ 이상의 기판 온도로, 모노실란 및 질소를 원료 가스로 하는 플라즈마 CVD법에 의해 형성한다. 질화규소막(113)은, 메모리 셀 어레이의 영역에서는, 질화규소막(110b)과 동시에 메모리 셀 어레이 영역에 형성되는 콘택트 홀을 자기정합 가공할 때에 이용된다. 즉, 메모리 셀 어레이의 게이트 전극의 측벽으로서 기능한다. 이러한 질화규소막(113)으로부터 수소가 이탈하면, 실시 형태 1에서 설명한 바와 마찬가지의 문제 가 생긴다. 즉, 박리에 의한 콘택트 홀의 가공불량, 게이트 전극, 소스ㆍ드레인 등의 저항 증가 혹은 저항 변동, 그리고 MISFET의 임계치 변동의 문제이다. 그러나, 본 실시 형태에서는, 질화규소막(113)에 수소 이탈하기 어려운 질화규소막을 이용함으로써, 상술한 바와 같은 문제를 회피할 수 있다.
또한, 질화규소막(113)으로 형성되는 측벽 스페이서(113a)도 마찬가지로 수소 이탈하기 어려운 질화규소막으로 구성된다. 따라서, 주변 회로 영역에서도 상기와 마찬가지의 효과가 얻어진다.
다음에, 주변 회로 영역의 p형 웰(103)에 n형 불순물(인 또는 비소)을 이온 주입함으로써 n+형 반도체 영역(114)(소스 및 드레인)을 형성하고, n형 웰(104)에 p형 불순물(붕소)을 이온 주입함으로써 p+형 반도체 영역(115)(소스 및 드레인)을 형성한다. 여기까지의 공정에서, 주변 회로 영역에 LDD(Lightly Doped Drain) 구조의 소스 및 드레인을 구비한 n채널형 MISFET(Qn) 및 p채널형 MISFET(Qp)가 형성된다.
다음에, 도 27에 도시한 바와 같이, 게이트 전극(109)의 상부에 산화규소막(116)을 형성하고, 산화규소막(116)을 화학적 및 기계적으로 연마함으로써, 그 표면을 평탄화한다.
다음에, 도 28에 도시한 바와 같이, 포토레지스트막(도시하지 않음)을 마스크로 하여 메모리 셀 어레이의 산화규소막(116)을 건식 에칭한 후, 도 29에 도시한 바와 같이, 산화규소막(116)의 하층의 질화규소막(113)을 건식 에칭함으로써, n형 반도체 영역(111)의 상부에 콘택트 홀(118, 119)을 형성한다.
상기 산화규소막(116)의 에칭은, 질화규소에 비해 산화규소(산화규소막(116))의 에칭 속도가 커지는 것과 같은 조건으로 행하고, 질화규소막(113)이 완전하게는 제거되지 않도록 한다. 또한, 질화규소막(113)의 에칭은, 실리콘(기판)이나 산화규소에 비해 질화규소의 에칭 속도가 커지는 것과 같은 조건으로 행하고, 기판(101)이나 산화규소막(107)이 깊게 깍이지 않도록 한다. 또한, 질화규소막(113)의 에칭은, 질화규소막(113)이 이방적으로 에칭되는 것과 같은 조건으로 행하고, 게이트 전극(109)(워드선(WL))의 측벽에 질화규소막(113)을 남기 도록 한다. 이에 따라, 미세한 직경을 갖는 콘택트 홀(118, 119)이 게이트 전극(109)(워드선(WL))에 대하여 자기정합(셀프얼라인)으로 형성된다.
다음에, 도 30에 도시한 바와 같이, 상기 콘택트 홀(118, 119)을 통하여 메모리 셀 어레이의 p형 웰(103)(n형 반도체 영역(111))에 n형 불순물(인 또는 비소)을 이온 주입함으로써, n+형 반도체 영역(117)(소스 및 드레인)을 형성한다. 여기까지의 공정에서, 메모리 셀 어레이에 n채널형으로 구성되는 메모리 셀 선택용 MISFET(Qs)가 형성된다.
다음에, 도 31에 도시한 바와 같이, 콘택트 홀(118, 119)의 내부에 플러그(102)를 형성한다. 플러그(102)를 형성하기 위해서는, 우선 불산을 포함한 세정액을 사용하여 콘택트 홀(118, 119)의 내부를 습식 세정한 후, 콘택트 홀(118, 119)의 내부를 포함하는 산화규소막(116)의 상부에 인(P) 등의 n형 불순물을 도핑 한 저저항 다결정 실리콘 막을 CVD법으로 피착하고, 계속해서 이 다결정 실리콘 막을 에치백(또는 CMP 법으로 연마)하여 콘택트 홀(118, 119)의 내부에만 남기는 것에 의해서 형성한다.
다음에, 도 32에 도시한 바와 같이, 산화규소막(116)의 상부에 CVD법으로 막두께 20㎚ 정도의 산화규소막(121)을 피착한 후, 포토레지스트막(도시하지 않음)을 마스크로 하는 건식 에칭으로 주변 회로 영역의 산화규소막(121) 및 그 하층의 산화규소막(116)을 건식 에칭함으로써, n채널형 MISFET(Qn)의 소스 및 드레인(n+형 반도체 영역(114))의 상부에 콘택트 홀(122)을 형성하고, p채널형 MISFET(Qp)의 소스 및 드레인(p+형 반도체 영역(115))의 상부에 콘택트 홀(123)을 형성한다. 또한, 이때 동시에, 주변 회로 영역의 p채널형 MISFET(Qp)의 게이트 전극(109)(및 n채널형 MISFET(Qp)의 도시하지 않는 영역의 게이트 전극(109))의 상부에 콘택트 홀(124)을 형성하고, 메모리 셀 어레이의 콘택트 홀(118)의 상부에 관통 홀(125)을 형성한다.
다음에, 도 33에 도시한 바와 같이, n채널형 MISFET(Qn)의 소스 및 드레인(n+형 반도체 영역(114))의 표면, p채널형 MISFET(Qp)의 소스 및 드레인(p+형 반도체 영역(115))의 표면 및 콘택트 홀(118)의 내부의 플러그(102)의 표면에 각각 실리사이드막(126)을 형성한 후, 콘택트 홀(122, 123, 124)의 내부 및 관통 홀(125)의 내부에 플러그(127)를 형성한다.
상기 실리사이드막(126)은, 예를 들면, 콘택트 홀(122, 123, 124)의 내부 및 관통 홀(125)의 내부를 포함하는 산화규소막(121)의 상부에 스퍼터링법으로 막두께 30㎚ 정도의 Ti 막과 막두께 20㎚ 정도의 TiN 막을 피착한 후, 기판(101)을 약 650℃에서 열 처리함으로써 형성한다. 또한, 플러그(127)는, 예를 들면, 콘택트 홀(122, 123, 124)의 내부 및 관통 홀(125)의 내부를 포함하는 상기 TiN 막의 상부에 CVD법으로 막두께 50㎚ 정도의 TiN 막 및 막두께 300㎚ 정도의 W 막을 피착한 후, 산화규소막(121)의 상부의 W막, TiN 막 및 Ti 막을 CMP 법으로 연마하고, 이들 막을 콘택트 홀(122, 123, 124)의 내부 및 관통 홀(125)의 내부에만 남기는 것에 의해서 형성한다.
소스 및 드레인(n+형 반도체 영역(114) 및 p+형 반도체 영역(115))과 그 상부에 형성된 플러그(127)와의 계면에 Ti 실리사이드로 이루어지는 상기 실리사이드막(126)을 형성함으로써, 소스 및 드레인(n+형 반도체 영역(114) 및 p+형 반도체 영역(115))과 플러그(127)와의 콘택트 저항을 저감할 수 있기 때문에, 주변 회로를 구성하는 MISFET(n채널형 MISFET(Qn) 및 p채널형 MISFET(Qp))의 동작 속도가 향상된다.
다음에, 도 34에 도시한 바와 같이, 메모리 셀 어레이의 산화규소막(121)의 상부에 비트선(BL)을 형성하고, 주변 회로 영역의 산화규소막(121)의 상부에 제1층의 배선(130 ~ 133)을 형성한다. 비트선(BL) 및 제1층의 배선(130 ~ 133)은, 예를 들면, 산화규소막(121)의 상부에 스퍼터링법으로 막두께 100㎚ 정도의 W 막을 피착한 후, 포토레지스트막을 마스크로 하여 이 W 막을 건식 에칭함으로써 형성한다. 이 때, 비트선(BL) 및 배선(130 ~ 133)의 하층의 산화규소막(116)이 평탄화되어 있 기 때문에, 비트선(BL) 및 배선(130 ~ 133)을 높은 치수 정밀도로 패터닝할 수 있다.
다음에, 도 35에 도시한 바와 같이, 비트선(BL) 및 제1층의 배선(130 ~ 133)의 상부에 막두께 300㎚ 정도의 산화규소막(134)을 형성한다. 이 산화규소막(134)은 상기 산화규소막(116)과 마찬가지의 방법으로 형성한다.
다음에, 도 36에 도시한 바와 같이, 산화규소막(134)의 상부에 CVD법으로 막두께 200㎚ 정도의 다결정 실리콘 막(135)을 피착한 후, 포토레지스트막을 마스크로 하여 메모리 셀 어레이의 다결정 실리콘 막(135)을 건식 에칭함으로써, 콘택트 홀(119)의 상측의 다결정 실리콘 막(135)에 홈(136)을 형성한다.
다음에, 도 37에 도시한 바와 같이, 상기 홈(136)의 측벽에 측벽 스페이서(137)를 형성한 후, 이 측벽 스페이서(137)와 다결정 실리콘 막(135)을 마스크로 하여 산화규소막(134) 및 그 하층의 산화규소막(121)을 건식 에칭함으로써, 콘택트 홀(119)의 상부에 관통 홀(138)을 형성한다. 홈(136)의 측벽의 측벽 스페이서(137)는, 홈(136)의 내부를 포함하는 다결정 실리콘 막(135)의 상부에 CVD법으로 다결정 실리콘 막을 피착한 후, 이 다결정 실리콘 막을 이방적으로 에칭하여 홈(136)의 측벽에 남기는 것에 의해서 형성한다.
측벽에 측벽 스페이서(137)가 형성된 상기 홈(136)의 저부에 관통 홀(138)을 형성함으로써, 관통 홀(138)의 직경은, 그 하부의 콘택트 홀(119)의 직경보다도 작아진다. 이에 따라, 메모리 셀 사이즈를 축소하더라도, 비트선(BL)과 관통 홀(138)이 정합하여 마진이 확보되기 때문에, 다음의 공정에서 관통 홀(138)의 내 부에 매립되는 플러그(139)와 비트선(BL)과의 단락을 확실하게 방지할 수 있다.
다음에, 상기 다결정 실리콘 막(135)과 측벽 스페이서(137)를 건식 에칭으로 제거한 후, 도 38에 도시한 바와 같이, 관통 홀(138)의 내부에 플러그(139)를 형성한다. 플러그(139)는, 관통 홀(138)의 내부를 포함하는 산화규소막(134)의 상부에 n형 불순물(인)을 도핑한 저저항 다결정 실리콘 막을 CVD법으로 피착한 후, 이 다결정 실리콘 막을 에치백하여 관통 홀(138)의 내부에만 남기는 것에 의해서 형성한다.
다음에, 도 39에 도시한 바와 같이, 산화규소막(134)의 상부에 CVD법으로 막두께 100㎚ 정도의 질화규소막(140)을 피착하고, 계속해서 질화규소막(140)의 상부에 CVD법으로 산화규소막(141)을 피착한 후, 포토레지스트막(도시하지 않음)을 마스크로 하여 메모리 어레이의 산화규소막(141)을 건식 에칭하고, 계속해서 이 산화규소막(141)의 하층의 질화규소막(140)을 건식 에칭함으로써, 관통 홀(138)의 상부에 홈(142)을 형성한다. 정보 축적용 용량 소자의 하부 전극은, 이 홈(142)의 내벽을 따라 형성되기 때문에, 하부 전극의 표면적을 크게 하여 축적 전하량을 증가시키기 위해서는, 홈(142)을 형성하는 산화규소막(141)을 두꺼운 막두께(예를 들면, 1.3㎛ 정도)로 피착할 필요가 있다.
또, 질화규소막(140)에는, 400℃ 이상의 기판 온도로, 모노실란 및 질소를 원료 가스로 하는 플라즈마 CVD법에 의해 형성한 질화규소막을 이용하여도 좋다.
다음에, 도 40에 도시한 바와 같이, 홈(142)의 내부를 포함하는 산화규소막(141)의 상부에, n형 불순물(인)을 도핑한 막두께 50㎚ 정도의 비정질 실리콘 막(143a)을 CVD법으로 피착한 후, 산화규소막(141)의 상부의 비정질 실리콘 막(143a)을 에치백함으로써, 홈(142)의 내벽에 따라서 비정질 실리콘 막(143a)을 남긴다. 그후, 홈(142)의 내부에 남은 상기 비정질 실리콘 막(143a)의 표면을 불산계의 세정액으로 습식 세정한 후, 감압 분위기 중에서 비정질 실리콘 막(143a)의 표면에 모노실란(SiH4)을 공급하고, 계속해서 기판(101)을 열 처리하여 비정질 실리콘 막(143a)을 다결정화함과 함께, 그 표면에 실리콘 입자를 성장시킨다. 이에 따라, 표면이 조면화된 다결정 실리콘 막(143)이 홈(142)의 내벽을 따라 형성된다. 이 다결정 실리콘 막(143)은, 정보 축적용 용량 소자의 하부 전극으로서 사용된다.
다음에, 도 41에 도시한 바와 같이, 홈(142)의 내부를 포함하는 산화규소막(141)의 상부에 CVD법으로 막두께 15㎚ 정도의 산화탄탈(Ta2O5)막(144)을 피착한 후, 산소 분위기중에서, 약 800℃, 3분의 열 처리를 실시하는 것에 의해서, 산화탄탈막(144)을 결정화함과 함께, 막에 산소를 공급함으로써 결함을 수복한다. 이 산화탄탈막(144)은, 정보 축적용 용량 소자의 용량 절연막으로서 사용된다. 또한, 홈(142)의 내부를 포함하는 산화탄탈막(144)의 상부에 CVD법과 스퍼터링법을 병용하여 막두께 150㎚ 정도의 TiN 막(145)을 피착한 후, 포토레지스트막(도시하지 않음)을 마스크로 하여 TiN 막(145)과 산화탄탈막(144)을 건식 에칭함으로써, TiN 막(145)으로 이루어지는 상부 전극, 산화탄탈막(144)으로 이루어지는 용량 절연막 및 다결정 실리콘 막(143)으로 이루어지는 하부 전극으로 구성되는 정보 축적용 용량 소자(C)를 형성한다. 여기까지의 공정에 의해, 메모리 셀 선택용 MISFET(Qs)와 이것에 직렬로 접속된 정보 축적용 용량 소자(C)로 이루어지는 DRAM의 메모리 셀이 완성된다.
정보 축적용 용량 소자(C)의 용량 절연막은, 상기 산화탄탈막(144)뿐만아니라, PZT, PLT, PLZT, PbTiO3, SrTiO3, BaTiO3, BST, SBT 또는 Ta205 등, 페로브스카이트(perovskite)형 또는 복합 페로브스카이형의 결정 구조를 갖는 고유전체 또는 강유전체를 주성분으로 하는 막으로 구성하더라도 좋다.
다음에, 도 42에 도시한 바와 같이, 정보 축적용 용량 소자(C)의 상부에, 이하와 같은 방법으로 제2 배선층의 배선을 형성한다.
우선, 정보 축적용 용량 소자(C)의 상부에 CVD법으로 막두께 100㎚ 정도의 산화규소막(150)을 피착한다. 다음에, 포토레지스트막(도시하지 않음)을 마스크로 하여 주변 회로 영역의 제1층 배선(130, 133)의 상부의 산화규소막(150, 141), 질화규소막(140) 및 산화규소막(134)을 건식 에칭함으로써 관통 홀(151, 152)을 형성한 후, 관통 홀(151, 152)의 내부에 플러그(153)를 형성한다. 플러그(153)는, 예를 들면, 산화규소막(150)의 상부에 스퍼터링법으로 막두께 100㎚ 정도의 TiN 막을 피착하고, 또한 그 상부에 CVD법으로 막두께 500㎚ 정도의 W 막을 피착한 후, 이들 막을 에치백하여 관통 홀(151, 152)의 내부에 남기는 것에 의해 형성한다. 또한, 산화규소막(150)의 상부에, 예를 들면, 스퍼터링법으로 막두께 50㎚ 정도의 TiN 막, 막두께 500㎚ 정도의 Al(알루미늄) 합금막 및 막두께 50㎚ 정도의 Ti 막을 피착한 후, 포토레지스트막(도시하지 않음)을 마스크로 하여 이들 막을 건식 에칭함 으로써 배선(154 ~ 156)을 형성한다.
그후, 배선(154 ~ 156)을 피복하는 층간 절연막, 제3층의 배선, 그 상부에 산화규소막과 질화규소막으로 구성된 패시베이션막을 피착하지만, 그 도시는 생략한다. 이상의 공정에 의해, 본 실시 형태의 DRAM이 대략 완성된다.
또, 본 실시 형태의 패시베이션막은, 실시 형태 1의 패시베이션막과 마찬가지이다. 즉, 350℃ 정도의 기판 온도로, 모노실란, 암모니아 및 질소를 원료 가스로 하는 플라즈마 CVD법에 의해 질화규소막을 형성하고, 이것을 패시베이션막으로 이용한다.
또한, 본 실시 형태의 내측 리드는, 실시 형태 1과 마찬가지로 구성할 수 있다. 따라서, 그 도시 및 설명은 생략한다.
본 실시 형태에 따르면, 갭 절연막이 되는 질화규소막(110b), 질화규소막(113)(측벽 스페이서(113a))에 400℃ 이상의 기판 온도로, 모노실란 및 질소(즉, 암모니아를 이용하지 않고)를 원료 가스로 하는 플라즈마 CVD법으로 형성한 질화규소막을 적용하기 때문에, 이들 질화규소막의 박리를 억제하고, 또한, 질화규소막으로부터의 수소의 이탈을 억제할 수 있다. 그 결과, DRAM의 성능과 신뢰성을 높게 유지할 수 있다.
또, 본 실시 형태에서는, DRAM의 커패시터로서 다결정 실리콘 막을 하부 전극으로 하는 예를 나타내었지만, 백금(Pt), 루테늄(Ru), 이리듐(Ir) 혹은 이들의 산화물을 이용하여도 좋다. 또한, 커패시터 하부 전극의 구조를 홈 내에 형성되는 통형 구조로 예시하였지만, 단순 스택형의 구조를 이용하여도 좋다.
또한, 실시 형태 2의 DRAM에서, 주변 회로 영역의 MISFET를, 실시 형태 1에서 설명하였던 것과 같은 이중 게이트 구조로 해도 좋다. 즉, p채널형 MISFET의 게이트 전극을 p형 다결정 실리콘 막으로, n채널형 MISFET의 게이트 전극을 n형 다결정 실리콘 막으로 구성하더라도 좋다.
또한, 실시 형태 1의 MISFET와 실시 형태 2의 DRAM을 하나의 기판 상에 형성하고, 시스템 LIS에 본 발명을 적용하더라도 좋다.
이상, 본 발명자에 의해서 이루어진 발명을 발명의 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니고, 그 요지를 벗어나지 아니하는 범위에서 여러가지 변경이 가능한 것은 물론이다.
예를 들면, 실시 형태 1 및 2에서는 질화규소막의 실리콘계원료 가스로서 모노실란을 예시하였지만, 디클로르실란(SiCl2H2), 혹은 디실란(Si2H6) 등을 이용하여도 좋다.
이상과 같이, 본 발명의 반도체 장치 및 그 제조 방법은, 반도체 장치의 성능 향상 및 신뢰성의 향상을 위해 적용하는데 유효한 것이고, 산업상의 이용 가능성을 갖는 것이다.
도 1 내지 도 14는 본 발명의 실시 형태 1의 반도체 장치의 제조 방법을 공정순으로 나타낸 단면도이다.
도 15는 질화규소막의 막형성 온도를 변화시켰을 때의 막중 수소함유량을 나타낸 그래프이다.
도 16은 질화규소막의 어닐링에 의한 수소량 변화율과 어닐링전후의 응력 변위의 관계를 나타낸 그래프이다.
도 17은 붕소를 함유하는 다결정 실리콘 막 상의 질화규소막에 어닐링을 실시한 경우의 다결정 실리콘 막의 시트 저항치를 어닐링 온도에 대하여 플롯한 그래프이다.
도 18은 MISFET의 NBTI 특성을 나타낸 그래프이다.
도 19는 플랫 대역 전압의 시프트량을 나타낸 그래프이다.
도 20 ∼ 도 42는 본 발명의 실시 형태 2인 DRAM의 제조 방법을 공정순으로 나타낸 단면도이다.
〈도면의 주요부분에 대한 부호의 설명〉
16: 실리사이드층
17, 44: 제1 질화규소막
42: 절연막
43: 배선
134: 산화규소막
137: 측벽 스페이서

Claims (21)

  1. 반도체 기판 상에 형성된 게이트 전극과,
    상기 반도체 기판에 형성된 한 쌍의 반도체 영역과,
    상기 게이트 전극 및 상기 한 쌍의 반도체 영역을 덮도록 형성된 제1 질화규소막과,
    상기 제1 질화규소막 상에 형성된 제1 절연막과,
    상기 제1 절연막 및 상기 제1 질화규소막에 형성되고, 또한, 상기 한 쌍의 반도체 영역의 한 쪽에 접속하는 제1 접속홀과,
    상기 제1 절연막 및 상기 제1 질화규소막에 형성되고, 또한, 상기 한 쌍의 반도체 영역의 다른 쪽에 접속하는 제2 접속홀과,
    상기 제1 접속홀 내에 형성된 제1 플러그와,
    상기 제2 접속홀 내에 형성된 제2 플러그와,
    상기 제1 절연막 상에 형성되고, 또한, 상기 제1 플러그를 통하여 상기 한 쌍의 반도체 영역의 한 쪽과 전기적으로 접속하는 비트선과,
    상기 제1 절연막 상에 형성되고, 또한, 상기 제2 플러그를 통하여 상기 한 쌍의 반도체 영역의 다른 쪽과 전기적으로 접속하는 커패시터와,
    상기 비트선 및 상기 커패시터 상에 형성된 제2 절연막과,
    상기 제2 절연막 상에 형성된 배선과,
    상기 배선 상에 형성된 제2 질화규소막과,
    상기 제2 질화규소막에 형성되고, 또한, 상기 배선과 접속하는 제3 접속홀을 갖고,
    상기 제1 질화규소막의 수소 함유량은, 상기 제2 질화규소막의 수소 함유량보다도 적고,
    상기 메모리 셀은, DRAM인 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제3 접속홀 내에 형성되고, 또한, 상기 배선과 전기적으로 접속하는 외부 접속 도체편을 갖는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 외부 접속 도체편은, 본딩 와이어인 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서,
    상기 외부 접속 도체편은, 범프 전극인 것을 특징으로 하는 반도체 장치.
  5. 삭제
  6. 제1항에 있어서,
    상기 제1 플러그 및 상기 제2 플러그는, 다결정 실리콘 막을 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 커패시터의 용량 절연막은, 페로브스카이트형 또는 복합 페로브스카이트형의 결정 구조를 갖는 막을 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 커패시터의 용량 절연막은, Ta205, PZT, PLT, PLZT, PbTiO3, SrTiO3, BaTiO3, BST 또는 SBT중 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치.
  9. (a) 반도체 기판 상에 게이트 전극을 형성하는 공정,
    (b) 상기 반도체 기판에 한 쌍의 반도체 영역을 형성하는 공정,
    (c) 상기 게이트 전극 및 상기 한 쌍의 반도체 영역을 덮도록, 제1 질화규소막을 형성하는 공정,
    (d) 상기 제1 질화규소막 상에 제1 절연막을 형성하는 공정,
    (e) 상기 한 쌍의 반도체 영역의 한 쪽에 접속하도록, 상기 제1 절연막 및 상기 제1 질화규소막에 제1 접속홀을 형성하는 공정,
    (f) 상기 한 쌍의 반도체 영역의 다른 쪽에 접속하도록, 상기 제1 절연막 및 상기 제1 질화규소막에 제2 접속홀을 형성하는 공정,
    (g) 상기 제1 접속홀 내에 제1 플러그를 형성하는 공정,
    (h) 상기 제2 접속홀 내에 제2 플러그를 형성하는 공정,
    (i) 상기 제1 플러그를 통하여 상기 한 쌍의 반도체 영역의 한 쪽과 전기적으로 접속하도록, 상기 제1 절연막 상에 비트선을 형성하는 공정,
    (j) 상기 제2 플러그를 통하여 상기 한 쌍의 반도체 영역의 다른 쪽과 전기적으로 접속하도록, 상기 제1 절연막 상에 커패시터를 형성하는 공정,
    (k) 상기 비트선 및 상기 커패시터 상에, 제2 절연막을 형성하는 공정,
    (l) 상기 제2 절연막 상에 배선을 형성하는 공정,
    (m) 상기 배선 상에 제2 질화규소막을 형성하는 공정, 및
    (n) 상기 배선과 접속하도록, 상기 제2 질화규소막에 제3 접속홀을 형성하는 공정
    을 갖고,
    상기 제1 질화규소막의 수소 함유량은, 상기 제2 질화규소막의 수소함유량보다도 적은 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 게이트 전극, 한 쌍의 반도체 영역, 비트선 및 커패시터를 갖는 메모리 셀을 포함하는 반도체 장치의 제조 방법으로서,
    (a) 반도체 기판 상에 게이트 전극을 형성하는 공정,
    (b) 상기 반도체 기판에 한 쌍의 반도체 영역을 형성하는 공정,
    (c) 상기 게이트 전극 및 상기 한 쌍의 반도체 영역을 덮도록, 제1 질화규소 막을 형성하는 공정,
    (d) 상기 제1 질화규소막상에 제1 절연막을 형성하는 공정,
    (e) 상기 한 쌍의 반도체 영역의 한 쪽에 접속하도록, 상기 제1 절연막 및 상기 제1 질화규소막에 제1 접속홀을 형성하는 공정,
    (f) 상기 한 쌍의 반도체 영역의 다른 쪽에 접속하도록, 상기 제1 절연막 및 상기 제1 질화규소막에 제2 접속홀을 형성하는 공정,
    (g) 상기 제1 접속홀 내에 제1 플러그를 형성하는 공정,
    (h) 상기 제2 접속홀 내에 제2 플러그를 형성하는 공정,
    (i) 상기 제1 플러그를 통하여 상기 한 쌍의 반도체 영역의 한 쪽과 전기적으로 접속하도록, 상기 제1 절연막 상에 비트선을 형성하는 공정,
    (j) 상기 제2 플러그를 통하여 상기 한 쌍의 반도체 영역의 다른 쪽과 전기적으로 접속하도록, 상기 제1 절연막 상에 커패시터를 형성하는 공정,
    (k) 상기 비트선 및 상기 커패시터 상에, 제2 절연막을 형성하는 공정,
    (l) 상기 제2 절연막 상에 배선을 형성하는 공정,
    (m) 상기 배선 상에 제2 질화규소막을 형성하는 공정, 및
    (n) 상기 배선과 접속하도록, 상기 제2 질화규소막에 제3 접속홀을 형성하는 공정
    을 갖고,
    상기 제1 질화규소막은 암모니아를 포함하지 않는 원료 가스에서 형성하고,
    상기 제2 질화규소막은 암모니아를 포함하는 원료 가스에서 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제9항 또는 제10항에 있어서,
    (o) 상기 배선과 전기적으로 접속하도록, 상기 제3 접속홀 내에 외부 접속 도체편을 형성하는 공정
    을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 외부 접속 도체편은, 본딩 와이어인 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제11항에 있어서,
    상기 외부 접속 도체편은, 범프 전극인 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제9항 또는 제10항에 있어서,
    상기 메모리 셀은, DRAM인 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제9항 또는 제10항에 있어서,
    상기 제1 플러그 및 상기 제2 플러그는, 다결정 실리콘 막을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제9항 또는 제10항에 있어서,
    상기 커패시터의 용량 절연막은, 페로브스카이트형 또는 복합 페로브스카이트형의 결정 구조를 갖는 막을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제9항 또는 제10항에 있어서,
    상기 커패시터의 용량 절연막은, Ta2O5, PZT, PLT, PLZT, PbTiO3, SrTiO3, BaTiO3, BST 또는 SBT중 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제9항 또는 제10항에 있어서,
    상기 제1 질화규소막 및 상기 제2 질화규소막은, 플라즈마 CVD법에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제9항 또는 제10항에 있어서,
    상기 제1 질화규소막을 형성할 때의 온도는, 상기 제2 질화규소막을 형성할 때의 온도보다도 낮은 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제9항 또는 제10항에 있어서,
    상기 제1 질화규소막을 형성할 때에는, 실란 및 질소를 원료 가스로서 형성하고,
    상기 제2 질화규소막을 형성할 때에는, 실란, 암모니아 및 질소를 원료 가스로서 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제9항 또는 제10항에 있어서,
    상기 (e) 공정 및 상기 (f) 공정에서, 상기 제1 질화규소막은, 상기 제1 절연막을 에칭할 때의 에칭 스토퍼막으로서 기능하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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