KR100722787B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
Description
Claims (40)
- 반도체 기판;상기 반도체 기판 상에 형성되며, 콘택 영역들 및 게이트 구조물들을 포함하는 도전성 구조물;상기 게이트 구조물들 상에 형성된 보호 부재;상기 보호 부재 상에 형성된 절연막;상기 보호 부재와 상기 절연막 사이에 형성되며, 질화물 또는 산질화물을 포함하는 확산 장벽층; 및상기 절연막을 관통하여 상기 콘택 영역들 및 상기 반도체 기판에 직접 접촉되며, 서로 상이한 높이를 갖는 복수의 콘택들을 포함하는 반도체 장치.
- 제 1 항에 있어서, 상기 보호 부재는 상기 절연막과 상이한 식각 선택비를 갖는 물질을 포함하는 것을 특징으로 하는 반도체 장치.
- 제 2 항에 있어서, 상기 보호 부재는 금속 산화물, 질화물 및 산질화물로 이루어진 그룹으로부터 선택된 하나를 포함하는 것을 특징으로 하는 반도체 장치.
- 제 3 항에 있어서, 상기 보호 부재는 알루미늄 산화물, 실리콘 질화물 및 실리콘 산질화물로 이루어진 그룹으로부터 선택된 하나를 포함하는 것을 특징으로 하는 반도체 장치.
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- 제 1 항에 있어서, 상기 콘택들 및 상기 절연막 상에 형성된 강유전체 캐패시터를 더 포함하는 것을 특징으로 하는 반도체 장치.
- 제 7 항에 있어서, 상기 강유전체 캐패시터는,상기 콘택들 및 상기 절연막 상에 차례로 형성된 제1 하부 전극층 패턴 및 제2 하부 전극층 패턴을 구비하는 하부 전극;상기 하부 전극 상에 형성된 강유전체층 패턴; 및상기 강유전체층 패턴 상에 차례로 형성된 제1 상부 전극층 패턴 및 제2 상부 전극층 패턴을 구비하는 상부 전극을 더 포함하는 것을 특징으로 하는 반도체 장치.
- 제 8 항에 있어서, 상기 제1 하부 전극층 패턴은 티타늄 알루미늄 질화물을 포함하며, 상기 제2 하부 전극층 패턴은 이리듐을 포함하는 것을 특징으로 하는 반 도체 장치.
- 제 9 항에 있어서, 상기 제1 상부 전극층 패턴은 구리, 납 또는 비스 무스가 도핑된 스트론튬 루테늄 산화물을 포함하며, 상기 제2 상부 전극층 패턴은 이리듐을 포함하는 것을 특징으로 하는 반도체 장치.
- 셀 영역과 주변 회로 영역을 구비하는 반도체 기판;상기 셀 영역에 형성된 복수의 제1 게이트 구조물들;상기 주변 회로 영역에 형성된 적어도 하나의 게이트 구조물;상기 제1 게이트 구조물들 상에 형성된 제1 보호 부재;상기 주변 회로 영역의 적어도 하나의 게이트 구조물 상에 형성된 제2 보호 부재;상기 셀 영역 및 상기 주변 회로 영역 상에 형성된 적어도 하나의 층간 절연막; 및상기 적어도 하나의 층간 절연막을 관통하여 상기 셀 영역, 상기 주변 회로 영역 및 상기 주변 회로 영역의 적어도 하나의 게이트 구조물에 각기 접촉되며, 서로 상이한 높이를 갖는 복수의 콘택들을 포함하는 반도체 장치.
- 제 11 항에 있어서, 상기 제1 보호 부재 및 상기 제2 보호 부재는 각기 상기 적어도 하나의 층간 절연막에 대하여 식각 선택비를 갖는 물질을 포함하는 것을 특징으로 하는 반도체 장치.
- 제 12 항에 있어서, 상기 제1 보호 부재 및 상기 제2 보호 부재는 각기 금속 산화물, 질화물 및 산질화물로 이루어진 그룹으로부터 선택된 하나를 포함하는 것을 특징으로 하는 반도체 장치.
- 제 11 항에 있어서, 상기 셀 영역의 제1 게이트 구조물들 사이의 상기 반도체 기판에 형성된 제1 콘택 영역 및 제2 콘택 영역을 더 포함하는 것을 특징으로 하는 반도체 장치.
- 제 14 항에 있어서, 상기 적어도 하나의 층간 절연막은 상기 셀 영역 및 상기 주변 회로 영역 상에 순차적으로 형성된 제1 층간 절연막, 제2 층간 절연막 및 제3 층간 절연막을 포함하는 것을 특징으로 하는 반도체 장치.
- 제 15 항에 있어서, 상기 제2 층간 절연막 및 상기 제3 층간 절연막 사이에 형성된 확산 장벽층을 더 포함하는 것을 특징으로 하는 반도체 장치.
- 제 16 항에 있어서, 상기 확산 장벽층은 질화물 또는 산질화물을 포함하는 것을 특징으로 하는 반도체 장치.
- 제 15 항에 있어서, 상기 복수의 콘택들은,상기 제1 층간 절연막 및 상기 제2 층간 절연막을 관통하여 상기 제2 콘택 영역에 직접 접촉되는 제1 콘택;상기 제1 층간 절연막 내지 제3 층간 절연막을 관통하여 상기 제1 콘택 영역에 접촉되는 제2 콘택을 포함하는 것을 특징으로 하는 반도체 장치.
- 제 18 항에 있어서, 상기 제1 콘택 상에 상기 제1 콘택과 일체로 형성된 제1 비트 라인을 더 포함하는 것을 특징으로 하는 반도체 장치.
- 제 18 항에 있어서, 상기 주변 회로 영역에는 제2 게이트 구조물 및 제3 게이트 구조물들이 형성되며, 상기 복수의 콘택들은 각기 상기 제2 층간 절연막 및 상기 제1 층간 절연막을 관통하여 상기 제2 게이트 구조물 및 상기 제3 게이트 구조물에 각기 접촉되는 제3 콘택 및 제4 콘택을 포함하는 것을 특징으로 하는 반도체 장치.
- 제 20 항에 있어서, 상기 제4 콘택 상에 상기 제4 콘택과 일체로 형성된 제2 비트 라인을 더 포함하는 것을 특징으로 하는 반도체 장치.
- 제 20 항에 있어서, 상기 복수의 콘택들은 상기 반도체 기판의 주변 회로 영역에 직접 접촉되는 복수의 제5 콘택들을 더 포함하는 것을 특징으로 하는 반도체 장치.
- 제 22 항에 있어서, 상기 제5 콘택들에 인접하는 상기 반도체 기판 상에 형성된 제3 보호 부재를 더 포함하는 것을 특징으로 하는 반도체 장치.
- 제 23 항에 있어서, 상기 제3 보호 부재는 금속 산화물, 질화물 및 산질화물로 이루어진 그룹으로부터 선택된 하나를 포함하는 것을 특징으로 하는 반도체 장치.
- 제 22 항에 있어서, 상기 제5 콘택들 중 적어도 하나 상에 상기 제5 콘택들 중 적어도 하나와 일체로 형성된 적어도 하나의 제3 비트 라인을 더 포함하는 것을 특징으로 하는 반도체 장치.
- 반도체 기판 상에 복수의 게이트 구조물들을 형성하는 단계;상기 게이트 구조물들 사이의 반도체 기판에 콘택 영역을 형성하는 단계;상기 게이트 구조물 및 상기 반도체 기판 상에 보호층을 형성하는 단계;상기 보호층 상에 절연막을 형성하는 단계; 및상기 절연막을 관통하여 각기 상기 콘택 영역 및 상기 반도체 기판에 직접 접촉되며, 서로 상이한 높이를 갖는 복수의 콘택들을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제 26 항에 있어서, 상기 복수의 콘택들을 형성하는 단계는,상기 절연막을 부분적으로 식각하여 상기 보호층을 노출시키는 복수의 콘택홀들을 형성하는 단계;상기 보호층을 부분적으로 식각하여 상기 게이트 구조물들의 상면 및 측벽 상에 보호 부재를 형성하는 단계; 및상기 콘택홀들을 도전성 물질로 매립하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 27 항에 있어서, 상기 복수의 콘택들을 형성하는 단계는,상기 절연막 상에 반사 방지막 및 포토레지스트 패턴을 형성하는 단계; 및상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 절연막을 부분적으로 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 26 항에 있어서, 상기 보호층과 상기 절연막 사이에 확산 장벽층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 26 항에 있어서, 상기 콘택 영역에 접촉되는 콘택 및 상기 절연막 상에 강유전체 캐패시터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판을 셀 영역과 주변 회로 영역으로 구분하는 단계;상기 셀 영역에 복수의 제1 게이트 구조물들을 형성하는 단계;상기 주변 회로 영역에 적어도 하나의 게이트 구조물을 형성하는 단계;상기 셀 영역의 제1 게이트 구조물들 사이에 제1 콘택 영역 및 제2 콘택 영역들 형성하는 단계;상기 셀 영역 및 상기 주변 회로 영역 상에 보호층을 형성하는 단계;상기 보호층 상에 적어도 하나의 층간 절연막을 형성하는 단계; 및상기 적어도 하나의 층간 절연막을 관통하여 상기 제1 콘택 영역, 상기 제2 콘택 영역, 상기 주변 회로 영역의 적어도 하나의 게이트 구조물 및 상기 주변 회로 영역의 반도체 기판에 각기 접촉되며, 서로 상이한 높이를 갖는 복수의 콘택들을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제 31 항에 있어서, 적어도 하나의 층간 절연막을 형성하는 단계는,상기 보호층 상에 순차적으로 제1 층간 절연막, 제2 층간 절연막 및 제3 층간 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 32 항에 있어서, 상기 제2 층간 절연막과 상기 제3 층간 절연막 사이에 확산 장벽층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 32 항에 있어서, 상기 복수의 콘택들을 형성하는 단계는,상기 제2 층간 절연막 및 상기 제1 층간 절연막을 부분적으로 식각하여 상기 제2 콘택 영역 상의 상기 보호층을 노출시키는 제1 콘택홀을 형성하는 단계;상기 노출된 보호층을 식각하여 상기 제1 게이트 구조물 및 상기 제1 콘택 영역 상에 제1 예비 보호 부재를 형성하는 단계; 및상기 제1 콘택홀을 제1 도전성 물질로 매립하여 제1 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 34 항에 있어서, 상기 제1 콘택을 형성하는 단계는,상기 제1 콘택홀의 상부에 제2 개구를 형성하는 단계; 및상기 제1 개구를 상기 제1 도전성 물질로 매립하여 상기 제1 콘택과 일체로 제1 비트 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 34 항에 있어서, 상기 복수의 콘택들을 형성하는 단계는,상기 제3 층간 절연막, 상기 제2 층간 절연막 및 상기 제1 층간 절연막을 부분적으로 식각하여 상기 제1 콘택 영역 상의 제1 예비 보호 부재를 노출시키는 제2 콘택홀을 형성하는 단계;상기 노출된 제1 예비 보호 부재를 식각하여 상기 제1 게이트 구조물의 상면 및 측벽 상에 제1 보호 부재를 형성하는 단계; 및상기 제2 콘택홀을 제2 도전성 물질로 매립하여 제2 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 34 항에 있어서, 상기 복수의 콘택들을 형성하는 단계는,상기 제2 층간 절연막 및 상기 제1 층간 절연막을 부분적으로 식각하여 상기 주변 회로 영역의 적어도 하나의 게이트 구조물 상의 상기 보호층을 노출시키는 제3 콘택홀을 형성하는 단계;상기 주변 회로 영역의 노출된 보호층을 식각하여 상기 적어도 하나의 게이트 구조물의 상면 및 측벽 상에 제2 보호 부재를 형성하는 단계; 및상기 제3 콘택홀을 상기 제1 도전성 물질로 매립하여 제3 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 37 항에 있어서, 상기 제3 콘택을 형성하는 단계는,상기 제3 콘택홀의 상부에 제2 개구를 형성하는 단계; 및상기 제2 개구를 상기 제1 도전성 물질로 매립하여 상기 제3 콘택과 일체로 제2 비트 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 37 항에 있어서, 상기 복수의 콘택들을 형성하는 단계는,상기 주변 회로 영역의 반도체 기판 상의 상기 보호층을 노출시키는 복수의 제4 콘택홀들을 형성하는 단계;상기 주변 회로 영역의 반도체 기판 상의 노출된 보호층을 식각하여 상기 주변 회로 영역의 반도체 기판 상에 제3 보호 부재를 형성하는 단계; 및상기 복수의 제4 콘택홀들을 상기 제1 도전성 물질로 매립하여 복수의 제4 콘택들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 39 항에 있어서, 상기 복수의 제4 콘택들을 형성하는 단계는,상기 복수의 제4 콘택홀들 중 적어도 하나의 상부에 제3 개구를 형성하는 단계; 및상기 제3 개구를 상기 제1 도전성 물질로 매립하여 상기 제4 콘택들 중 적어도 하나와 일체로 제3 비트 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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