WO2004059736A1 - 半導体装置の製造方法 - Google Patents

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WO2004059736A1
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film
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Naoya Sashida
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Fujitsu Limited
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Definitions

  • the present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having a capacity.
  • Flash memory and ferroelectric memory are known as nonvolatile memories that can store information even when the power is turned off and can be written.
  • Flash memory has a floating gate embedded in the gate insulating film of an insulated-gate field-effect transistor (IGFET), and stores information by accumulating charge, which is stored information, in the floating gate.
  • IGFET insulated-gate field-effect transistor
  • Writing and erasing information requires a tunnel current to pass through the gate insulation J3 and requires a relatively high voltage.
  • the Fe RAM has a ferroelectric capacitor that stores information using the hysteresis characteristics of the ferroelectric.
  • the ferroelectric film formed between the upper and lower electrodes causes polarization in response to the voltage applied between the upper and lower electrodes, inverting the polarity of the applied voltage. Then, the polarity of spontaneous polarization is also reversed. Information can be read by detecting the polarity and magnitude of the spontaneous polarization.
  • FeRAM operates at a lower voltage than flash memory, has the advantage of being able to perform high-speed writing with low power consumption.
  • an FeRAM memory cell includes an M ⁇ S transistor formed on a silicon substrate and an M ⁇ S transistor formed on a silicon substrate and an M ⁇ S transistor.
  • a first interlayer insulating film formed, a ferroelectric capacitor formed on the first interlayer insulating film, and a second interlayer insulating film formed on the ferroelectric capacitor and the first interlayer insulating film A conductive plug buried in holes formed in the first and second interlayer insulating films and connected to the MOS transistor; and a first plug connecting the conductive plug and an upper electrode of the ferroelectric capacitor.
  • Wiring pattern and the first wiring pattern And a third interlayer insulating layer formed on the second interlayer insulating film, and a second wiring pattern formed on the third interlayer insulating film.
  • the aluminum film is heated at a temperature exceeding one point of the ferroelectric film constituting the ferroelectric capacitor to relax the tensile stress, and then the aluminum film is patterned to form a wiring pattern This is described in Document 2 (Japanese Patent Application Laid-Open No. 2001-36625).
  • Patent Document 3 Japanese Patent Application Laid-Open No. 11-330390 discloses that an interlayer insulating film is formed so that a tensile stress is applied to a ferroelectric capacitor.
  • the interlayer insulating film that covers the ferroelectric capacitor has a strong compressive (co-immediate ressive) stress, and a force acts in a direction in which it expands. Therefore, when a plurality of interlayer insulating films are formed on the ferroelectric capacitor, a contraction force is applied to the ferroelectric capacitor every time the film is formed, and the ferroelectric capacitor deteriorates. .
  • An object of the present invention is to provide a semiconductor device capable of maintaining and improving the characteristics of a capacity covered with an interlayer insulating film satisfactorily and uniformly, and a method of manufacturing the same.
  • the above object is achieved by a step of forming a first insulating film above a semiconductor substrate; Forming a capacitor having a lower electrode, a dielectric film, and an upper electrode on the insulating film; forming a second insulating film covering the capacity; and forming the second insulating film. Forming a stress control insulating film on the back surface of the semiconductor substrate.
  • the stress control insulating film is formed on the back surface of the substrate.
  • a stress control insulating film is formed so as to have the same compressive stress or the same tensile stress as the second insulating film.
  • the stress generated by the second insulating film is alleviated, and uniform stress adjustment can be performed.
  • the characteristics of the capacitor can be maintained satisfactorily and uniformly, or the improvement can be achieved.
  • Can be. According to the experiment of the inventor of the present invention, when the present invention is applied to a method for manufacturing a FeRAM having a ferroelectric capacitor insulating film, it is possible to improve the characteristics of switching charge and the variation thereof. Was. .
  • Edge degradation refers to a phenomenon in which stress concentrates on the side of the dielectric film at the end of the lower electrode common to a plurality of capacitors, so that the capacitor characteristics tend to deteriorate. This may occur when an insulating film formed using TEOS as a raw material is formed on a capacitor.
  • the same compressive stress can be applied to the second insulating film and the stress control insulating film.
  • the capacitor is covered with a high-quality insulating film having a low water content. It is preferable because it can be performed.
  • the stress control insulating film formed on the back surface of the semiconductor substrate can be removed if unnecessary.
  • the stress control insulating film may be removed after the step of forming a wiring connected to the upper electrode of the capacitor through the hole penetrating the second insulating film on the second insulating film. This is because a step of annealing at a high temperature is performed to improve the quality of the dielectric film of the capacitor through holes formed in the second insulating film above the upper electrode of the capacitor by etching. After completion, there is no further high-temperature heat treatment step, and after the wiring is formed on the second insulating film, there is little change in the stress once adjusted even if the stress control insulating film is removed. is there. BRIEF DESCRIPTION OF THE FIGURES
  • FIG. 1 is a cross-sectional view (part 1) illustrating a process for manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIGS. 2A and 2B are cross-sectional views (Part 2) illustrating the steps of manufacturing the semiconductor device according to the embodiment of the present invention.
  • 3A and 3B are cross-sectional views (No. 3) showing the steps of manufacturing the semiconductor device according to the embodiment of the present invention.
  • FIGS. 4A and 4B are cross-sectional views (No. 4) showing the steps of manufacturing the semiconductor device according to the embodiment of the present invention.
  • 5 (a) and 5 (b) are cross-sectional views (part 5) illustrating the steps for manufacturing the semiconductor device according to the embodiment of the present invention.
  • 6A and 6B are cross-sectional views (No. 6) showing the steps of manufacturing the semiconductor device according to the embodiment of the present invention.
  • FIG. 7A and 7B are cross-sectional views (No. 7) showing the manufacturing process of the semiconductor device according to the embodiment of the present invention.
  • FIGS. 8A and 8B are cross-sectional views (No. 8) showing the steps of manufacturing the semiconductor device according to the embodiment of the present invention.
  • FIGS. 9A and 9B are cross-sectional views (Part 9) illustrating the steps of manufacturing the semiconductor device according to the embodiment of the present invention.
  • FIG. 10 is a cross-sectional view showing the manufacturing process of the semiconductor device according to the embodiment of the present invention (part 1).
  • FIG. 11 is a cross-sectional view showing the manufacturing process of the semiconductor device according to the embodiment of the present invention (part 1).
  • FIG. 12 is a plan view showing an arrangement relationship between a capacitor and a transistor formed by the method for manufacturing a semiconductor device according to the embodiment of the present invention, and wirings and conductive pads.
  • FIG. 13 shows the FeR fabricated by the method of manufacturing a semiconductor device according to the embodiment of the present invention.
  • FIG. 1 to 11 are cross-sectional views showing the steps of manufacturing a planar structure Fe RAM according to the embodiment of the present invention.
  • an element isolation insulating film 2 is formed on a surface of an n-type or p-type silicon (semiconductor) substrate 1 by a LOCOS (Local Oxidation of Silicon) method.
  • a LOCOS Local Oxidation of Silicon
  • an STI Shallow Trench Isolation structure may be employed in addition to the structure formed by the LOCOS method.
  • p-type impurities and n-type impurities are selectively introduced into predetermined active regions (transistor formation regions) in the memory cell region A and the peripheral circuit region B of the silicon substrate 1.
  • p-well 3a and an n-well 3b are formed.
  • CMOS complementary metal-oxide-semiconductor
  • the surface of the active region of the silicon substrate 1 is thermally oxidized to form a silicon oxide film to be the gate insulating film 4.
  • an amorphous or polycrystalline silicon film is formed on the entire upper surface of the silicon substrate 1, and then the resistance of the silicon film is reduced by ion implantation of impurities. Thereafter, the silicon film is patterned into a predetermined shape by a photolithography method to form gate electrodes 5a, 5b, 5c and wiring 5d.
  • two gate electrodes 5a and 5 are arranged on a single p-well 3a at substantially parallel intervals and extend in a direction perpendicular to the plane of the drawing.
  • the gate electrodes 5a and 5b form part of the word line WL.
  • an n-type impurity is ion-implanted into the p-well 3a on both sides of the gate electrodes 5a and 5b, and three n-type impurities serving as a source Z drain of the n-channel MOS transistor are formed.
  • a diffusion region 6a is formed.
  • an n-type impurity diffusion region is formed in the peripheral circuit region B (not shown).
  • a p-type impurity is ion-implanted into both sides of the gate electrode 5c in the n-type well 3b to form a p-type impurity diffusion region serving as a source / drain of a p-channel MOS transistor.
  • the insulating J3 layer is etched back to leave a sidewall insulating film 7 only on both sides of the gate electrodes 5a to 5c.
  • a CVD silicon oxide by (Chemical Vapor Deposition) method Si0 2).
  • n-type impurity ions are implanted again into the p-well 3 a to make the n-type impurity diffusion region 6 a an LDD structure
  • the p-type impurity diffusion region 6b is also made to have the LDD structure by implanting p-type impurity ions into the n-type well 3b again.
  • n-type impurity and the p-type impurity are separated by using a resist pattern.
  • the n-type MOS FET is constituted by the p-well 3a, the gate electrodes 5a and 5b, and the n-type impurity diffusion regions 6a and the like on both sides thereof.
  • the n ⁇ -el 3 b and the gate electrode 5 c and both sides thereof! ) -Type impurity diffusion region 6b and the like constitute a p-type MOS FET.
  • the refractory metal film is heated to cover the surfaces of the n-type impurity diffusion region 6a and the p-type impurity diffusion region 6b.
  • the refractory metal silicide layers 8a and 8b are formed respectively.
  • the unreacted refractory metal film is removed by wet etching.
  • a silicon oxynitride (Si (M) film is formed to a thickness of about 200 nm as a cover film 9 on the entire surface of the silicon substrate 1 by a plasma CVD method. by law, is grown to a thickness of the first interlayer insulating J3 trillions about a silicon dioxide (Si0 2) on the cover film 9 as a 1 0 1. 0 / m. It should be noted, formed by plasma CVD method using TEOS gas The insulating film to be used is as follows.
  • the upper surface of the first interlayer insulating film 10 is chemically and mechanically polished (CMP;
  • the surface of the flattened first interlayer insulating film 10 is modified by the plasma of ammonia (thigh 3 ) gas.
  • the treatment for modifying the surface of the insulating film by the N3 ⁇ 4 gas plasma is also referred to as N3 ⁇ 4 plasma treatment below.
  • the gas flow rate of the thigh 3 introduced into the chamber is 350 sccm
  • the pressure in the chamber is 1 Torr
  • the substrate temperature is 400 ° C.
  • the substrate is supplied to the substrate.
  • the power of the 6MHz high frequency power supply is 100W
  • the plasma generation area The power of the 350 kHz high frequency power supply supplied to the region is set to 55 W
  • the distance between the electrode and the first interlayer insulating film is set to 350 mils
  • the plasma irradiation time is set to 60 seconds.
  • an intermediate layer (self-alignment layer) 11 made of a substance having self-orientation is formed on the first interlayer insulating film 10.
  • the intermediate layer 11 is formed by, for example, the following steps.
  • a titanium (Ti) film having a thickness of 20 nm is formed on the first interlayer insulating film 10 by a DC sputtering method, and then, the titanium film is oxidized by RTA (rapid thermal annealing). A TiO x ) film is formed, and this TiO x film is used as an intermediate layer 11.
  • oxidizing conditions of the Ti film for example, to set the substrate temperature 7 0 0 ° C, 60 seconds oxidation time, oxygen in the oxidation atmosphere (0 2) argon (Ar) 1%, respectively, to 99% .
  • the Ti film may be used as the intermediate layer 11 without being oxidized.
  • This intermediate layer 11 is an element for increasing the orientation strength of the first conductive film to be formed later, and further, Pb in the PZT-based ferroelectric film formed on the first conductive film is transferred to the lower layer. It acts to block the spread.
  • the intermediate layer 11 also has a function of improving the adhesion between the first conductive film 12 to be formed next and the first interlayer insulating film 10.
  • the self-oriented material constituting the intermediate layer 11 examples include, in addition to Ti, aluminum (A1), silicon (Si), copper (Cu), tantalum (Ta), tantalum nitride (TaN), and iridium. (Ir), iridium oxide (IrO x ), platinum (Pt), etc.
  • the intermediate layer is selected from any of these materials.
  • a Pt film is formed as a first conductive film 12 on the intermediate layer 11 to a thickness of 17.5 nm by a sputtering method.
  • the Ar gas pressure is set to 0.6 Pa
  • the DC power is set to 1 kW
  • the substrate temperature is set to 100 ° C.
  • the target is platinum.
  • the first conductive film 1 2 iridium, ruthenium, ruthenium oxide, strontium ruthenium oxide (SrRu0 3) film may be formed such.
  • the first conductive film is formed of a substance having self-orientation.
  • P ZT ((Pb (Zr Bok xTix) 0 3) PL lanthanum (La) is added Caro in ZT (lead lanthanum zirconate titanate; ( Pb, _ 3x / 2 La x) (Zr ,. y Ti y) 0 3 )) film and the first conductive film 1 2 1 0 0 to 3 0 0 nm on, for example, is formed on the 240 nm thick, as the ferroelectric film 1 3 use.
  • the PL ZT film has In some cases, calcium (Ca) and strontium (Sr) are added.
  • the silicon substrate 1 is placed in an oxygen atmosphere, and the PLZT film is crystallized by RTA.
  • conditions of the crystallization for example, a substrate temperature 5 8 5 ° C, between processing time of 20 seconds, to set the heating rate to 1 2 5 ° C / sec, 0 2 and Ar introduced into the oxygen atmosphere The ratios of 2.5 and 97.5% are assumed.
  • Examples of the method of forming the ferroelectric film 13 include a spin-on method, a zolgel method, a MOD (Metal Organic Deposition) method, and a MOCVD method, in addition to the above-described sputtering method. Further, as the material of the ferroelectric film 13 in addition to the PL ZT, P ZT, and SrB OXNUA ⁇ , 0 rather X ⁇ 1), and the like Bi 4 Ti 2 0 12. When forming a DRAM, instead of the above ferroelectric material (BaSr) Ti0 3 (B ST ), may be used a high dielectrics materials such as strontium titanate (STO).
  • STO strontium titanate
  • a second conductive film 14 is formed on the ferroelectric film 13.
  • the second conductive film 14 is formed by the following two steps.
  • an iridium oxide (IrO x ) film is formed on the ferroelectric film 13 as a lower conductive layer 14a of the second conductive film 14 by a sputtering method to a thickness of 20 to 75 nm, for example, 50 nm. Formed. Thereafter, crystallization of the ferroelectric film 13 and annealing of the lower conductive layer 14a are performed by RTA in an oxygen atmosphere. As a condition of RTA, the substrate temperature 7 2 5 ° C, with an inter-treatment time 1 minute, the ratio of 0 2 and Ar introduced into the oxygen atmosphere of 1% and 99% respectively are.
  • an iridium oxide (IrO x ) film is formed as the upper conductive layer 14 b of the second conductive film 14 on the lower conductive layer 14 a by sputtering to a thickness of 100 to 300 nm, for example, 200 nm. Form.
  • IrO x iridium oxide
  • a platinum film or a ruthenium strontium oxide (SRO) film may be formed by a sputtering method.
  • the second conductive film 14 is etched by using the resist pattern as a mask, and is left.
  • the pattern of the second conductive film 14 is used as the upper electrode 14c of the capacitor.
  • the dielectric film 13 is annealed in an oxygen atmosphere. This annealing is performed in order to recover damage caused in the ferroelectric film 13 when the upper conductive layer 14b of the second conductive film 14 is sputtered and when the second conductive film 14 is etched. Is
  • the ferroelectric 13 is etched while a resist pattern (not shown) is formed around the upper electrode 14 c and the periphery thereof, thereby forming the upper electrode 14 c
  • the ferroelectric film 13 left under is used as the dielectric film 13a of the capacitor.
  • the ferroelectric film 13 is annealed in a nitrogen oxygen atmosphere.
  • this annealing is performed to degas the moisture and the like absorbed in the ferroelectric film 13 and the film thereunder.
  • first Enkiyappu layer 1 5 as A1 2 0 3 film Is formed to a thickness of 50 nm at room temperature by a sputtering method.
  • the first encapsulation layer 15 is formed to protect the dielectric film 13a, which is easily reduced, from hydrogen and to block the entry of hydrogen into the dielectric film 13a.
  • a PZT film, a PLZT film, or titanium oxide may be formed as the first encapsulation layer 15.
  • A1 2 0 3 film as Enkiyappu layer, PZ TS trillions, PLZT film or titanium oxide film may be deposited by MOCVD, or may be a laminated film formed by two methods such sputtering and MOCVD.
  • MOCVD Metal Organic Chemical Vapor Deposition
  • the first encapsulation layer 15 is heat-treated in an oxygen atmosphere at 550 ° C. for 60 minutes to improve the quality thereof.
  • a resist (not shown) is applied on the first encapsulation layer 15, which is then exposed and developed to form a lower electrode on the upper electrode 14 c and the dielectric film 13 a and on the periphery thereof. Leave in a planar shape. Then, using the resist J3 as a mask, the first encapsulation layer 15, the first conductive film 12 and the intermediate layer 11 are etched, and the pattern of the remaining first conductive film 12 is thereby etched. Is used as the lower electrode 11a of the capacitor. The intermediate layer 11 also forms the lower electrode 11a. Etching of the encapsulation layer 15, the first conductive film 12, and the intermediate layer 11 is performed by dry etching using a halogen element such as chlorine or bromine. After the resist is removed, the upper electrode 14c, the dielectric film 13a, and the like are annealed in an oxygen atmosphere at 350 ° C. for 30 minutes. This is intended to prevent peeling of a film formed in a later step.
  • the lower electrode 11 a (the first conductive film 12 / intermediate layer 11) and the dielectric film 1 are formed on the first interlayer insulating film 10.
  • a capacity Q composed of the upper electrode 14c (second conductive film) is formed.
  • the A1 2 0 3 film as the second Enkiyappu layer 1 5 a was deposited to a thickness of 2 0 nm by sputtering, Capacity evening covering the Q and the first interlayer insulating film 1 0.
  • the second encapsulation layer 15a another material used in the first encapsulation layer 15 may be used.
  • the ferroelectric film 13a is annealed at 650 ° C. for 60 minutes in an oxygen atmosphere to recover from damage.
  • the film thickness 1 5 00 nm of Si0 2 film is deposited by CVD as a second interlayer insulating film 1 6.
  • silane (Si) a polysilane compound (such as Si 2 F 6 , Si 3 F 8 , Si 2 F 3 Cl) and SiF 4 may be used as a deposition gas.
  • TEOS TEOS may be used.
  • the CVD method which is a film forming method, includes plasma excitation (ECR method: Electron cyclotron Resonance, ICP method: Inductively Coupled Plasma, HDP: High Density Plasma, EMS: Electron Magneto-Sonic), thermal excitation, and laser An excitation method using light may be used.
  • ECR method Electron cyclotron Resonance
  • ICP method Inductively Coupled Plasma
  • HDP High Density Plasma
  • EMS Electron Magneto-Sonic
  • a film thickness of 150 O nm was formed on the back surface of the silicon substrate 1 by the same film formation method and conditions as those of the second interlayer insulating film 16.
  • Si0 2 forming the stress control insulating film 3 0 made of film.
  • the upper surface of the second interlayer insulating film 16 is flattened by the CMP method.
  • the surface of the second interlayer insulating film 16 is planarized until the thickness of the upper surface of the upper electrode 14a reaches 400 nm.
  • the moisture in the slurry used for planarization by the CMP method and the moisture in the cleaning solution used for subsequent cleaning adhere to the surface of the second interlayer insulating film 15 or are absorbed therein. You.
  • N 20 gas being introduced into the chamber
  • a high-frequency power source is applied to the counter electrode, and N 20 plasma is generated between the electrodes to perform N 20 plasma treatment on the insulating film.
  • N 20 plasma treatment at least the surface of the insulating film contains nitrogen.
  • Such a method may be employed in the following steps. Although during plasma processing subsequent to dehydration, it is preferable to use N 2 0 plasma, NO plasma, rather it may also be using the N 2 plasma or the like, is also in the process which will be described later about this. The substrate temperature in the dehydration process and the substrate temperature in the plasma process are almost the same.
  • the first interlayer insulating film 10, the second encapsulation layer 15a, and the second interlayer insulating film are formed by a photolithography method using a resist pattern (not shown).
  • 16 and the cover film 9 are etched to form contact holes 16a to 16c respectively on the impurity diffusion layer 6a in the memory cell region A, and at the same time, to form the impurity diffusion layer 6b in the peripheral circuit region B.
  • Contact holes 16d and 16e are formed on the upper surface, and contact holes 16f are formed on the wiring 5d on the element isolation insulating layer 2.
  • RF (high frequency) etching was performed to pre-treat the upper surface of the second interlayer insulating film 16 and the inner surfaces of the contact holes 16a to 16f.
  • a titanium (Ti) film of 20 nm and a titanium nitride (TiN) film of 50 nm are continuously formed thereon by a sputtering method, and these films are used as a glue layer 17.
  • a tungsten (W) film 18 is formed on the glue layer 17 by a CVD method using a mixed gas of tungsten hexafluoride gas (WF 6 ), argon, and hydrogen.
  • silane (Si3 ⁇ 4) gas is also used.
  • the tungsten film 18 has a thickness that completely fills the contact holes 16a to 16f, for example, about 500 nm on the uppermost surface of the glue layer 17.
  • the tungsten film 18 on the upper surface of the second interlayer insulating film 16 and the glass layer 17 are removed by CMP, and the contact holes 16a to l 6 Leave only in f.
  • the tanta-stain film 18 and the glue layer 17 in the contact holes 16a to 16f are used as the conductive plugs 17a to 17f.
  • the second interlayer insulating film 16 is heated again at a temperature of 390 ° C. in a vacuum chamber to release water to the outside. After such dehydration process, exposed to N 2 0 plasma while heating the second interlayer insulating film 1 6, the Aniru to improve film quality, carried out, for example, 2 minutes.
  • an SiON film is formed on the second interlayer insulating film 16 and the conductive plugs 17a to 17f as a tungsten oxidation preventing film 19 by a plasma CVD method.
  • the film is formed to a thickness of about 100 nm.
  • the second interlayer insulation J3 on the upper electrode 14c and the encap layers 15 and 15a are formed by using a resist pattern (not shown) as a mask.
  • a resist pattern (not shown) as a mask.
  • a hole 16 g is formed on the lower electrode 11a protruding from the upper electrode 14c in the extending direction of the word line WL.
  • holes on the lower electrode 11a are not shown in FIG. 9 (a), they are indicated by reference numeral 20g in FIG.
  • the etching is performed using a CF-based gas, for example, a mixed gas obtained by adding CF 4 and Ar to CHF 3 . After that, the resist pattern is removed.
  • annealing is performed in an oxygen atmosphere at 550 ° C. for 60 minutes in the state shown in FIG. 9A to improve the film quality of the dielectric film 13 a through 16 g of holes.
  • the conductive plugs 17a to 17f made of tungsten, which is easily oxidized, are covered with antioxidant J3 Is not oxidized.
  • the antioxidant film 19 on the second interlayer insulating film 16 and the conductive plugs 17a to 17f was etched by an etch-back method.
  • the conductive plugs 17a to 17f are exposed. In that case, the upper ends of the conductive plugs 17a to 17f are exposed upward from the second interlayer insulating film 16.
  • a conductive film having a four-layer structure including aluminum is formed on the second interlayer insulating film 16 and the conductive plugs 17a to 17f by a sputtering method.
  • the conductive film is, in order from the bottom, a 150-nm-thick titanium nitride film, a 55-nm-thick copper-containing (0.5%) aluminum film, a 5-nm-thick titanium film, and a 15-nm-thick film. This is an O nm titanium nitride film.
  • the first to fifth wirings 20a, 20c, 20d to 20e are formed by subjecting the conductive film to photolithography.
  • a conductive node 20b is formed.
  • a wiring connected to the lower electrode 11a is also formed in the hole 16h. .
  • the first wiring 20a is connected to the upper electrode 14a on one side of the p-well 3a through the hole 16g, and the p-well 3 closest to the upper electrode 14a. Connected to conductive plug 17c on a.
  • the second wiring 20 c is connected to the upper electrode 14 a on the other side of the p-well 3 a through the hole 16 g and is connected to the conductive plug 1 on the p-well 3 a closest to the upper electrode 14 a. 7 Connected to a.
  • the conductive pad 20b is formed in an island shape on the conductive pad 17b formed on the center of the p-well 3a.
  • the third to fifth wirings 20 d to 20 e are connected to conductive plugs 17 d to 17 f in the peripheral circuit region B.
  • FIG. 12 shows a planar arrangement relationship of the wirings 20a and 20c formed in this process, the conductive pads 20b, the capacitors and the transistors.
  • FIG. 10 corresponds to a cross-sectional view taken along the line I-I of FIG.
  • the dielectric film 13a also extends continuously in a strip shape on the lower electrode 11a continuously extending in a strip shape, and the upper electrode 14c becomes one dielectric film 13a.
  • a plurality is formed at intervals above.
  • the components denoted by the other reference numerals are the same as those denoted by the same reference numerals in FIGS. 1 to 10. Next, steps required until a structure illustrated in FIG. 11 is formed will be described.
  • the third interlayer insulating film 21 is flattened by CMP.
  • via holes 22 a and 22 b are formed in the third interlayer insulating film 21 using a mask (not shown).
  • the via holes 22a and 22b are formed on the conductive pad 20b on the p-well 3a of the memory cell area A, on the wiring 20e in the peripheral circuit area B, and at other positions. You.
  • vias 23a and 23b composed of a TiN layer and a W layer are formed in the peer holes 22a and 22b.
  • the TiN layer and the W layer are removed from above the third interlayer insulating film 21 by CMP, thereby leaving vias 23a and 23b in the via holes 22a and 22b.
  • the second-layer wirings 24 a to 24 e are formed on the third interlayer insulating film 21, the third interlayer insulating film 21 and the second-layer wirings 24 a to 24 are formed.
  • a fourth interlayer insulating film 25 is formed on e. Further, after flattening the fourth interlayer insulating film 25, a conductive pattern 26 made of aluminum is formed on the fourth interlayer insulating film 25. Thereafter, a first cover insulating film 27 made of silicon oxide and a second cover insulating film 28 made of silicon nitride are formed on the fourth interlayer insulating film 25 and the conductive pattern 26. Form in order.
  • a protective film (not shown) is formed on the surface with a resin or the like. If it is necessary to adjust the thickness of the substrate, after forming the protective film, the back surface of the substrate is ground by back grinding. As described above, the basic structure of FeRAM is formed.
  • the stress control insulating film 30 may be left as it is to form a chip, or after the step of forming the wiring 20a or the like and the conductive pad 20b in FIG. Any step up to the step of shaving the back surface can be removed by back grinder processing or the like. Even if the stress control insulating film 30 is removed, after annealing for improving the quality of the dielectric film of the capacitor has been completed, there is no heat treatment step at a higher temperature in the subsequent steps, and the wiring 2 After the formation of 0a or the like, there is no step of applying too much stress in the subsequent steps, so that a small stress can be maintained on the substrate.
  • the characteristics of the capacity Q formed according to the above-described embodiment are improved as compared with the related art.
  • the interlayer insulating film and the stress control insulating film described below are basically silicon oxide films.
  • another type of insulating film for example, a silicon nitride film, a silicon oxynitride film, an alumina film, or the like may be used.
  • the FeRAM according to the present embodiment in which the second interlayer insulating film 16 and the stress control insulating film 30 are formed in the order of the front surface (S) and the back surface (R) by the above-described steps, is prepared.
  • a Fe RAM with an interlayer insulating film formed only on the front surface (S), a thin interlayer insulating film in the order of front surface (S)-back surface (R) ⁇ front surface (S), and thick stress control insulation Prepare a film and a F e RAM on which a thick interlayer insulating film is formed, and a F e: AM on which a stress control insulating film and an interlayer insulating film are formed in the order of back surface (R) ⁇ front surface (S).
  • the film forming method and the film forming conditions of the interlayer insulating film and the stress control insulating film of the comparative sample are the same as the film forming method and the film forming conditions of the second interlayer insulating film 16 and the stress control insulating film 30 of the present embodiment. The same. However, in the sample of front surface (S) ⁇ back surface (R) ⁇ front surface (S), two thin interlayer insulating films and one thick interlayer insulating film are formed on the front surface. was the same as the thickness of one interlayer insulating film of the other samples.
  • Figure 13 is a graph showing the results of investigating the switching charge (Q sw) distribution of capacity Q for each of the above Fe RAMs.
  • the vertical axis in Fig. 13 shows the cumulative incidence rate (%), and the horizontal axis shows the switching charge (Qsw) (C / cm 2 ) expressed on a linear scale.
  • the symbol ⁇ indicates the characteristics of the FeRAM in which the interlayer insulating film is formed only on the front surface (S), and the mark indicates the interlayer insulating film in the order of the front surface (S) ⁇ the back surface (R) by the above-described process.
  • the characteristics of the FRAM according to the present embodiment in which a film and a stress control insulating film are formed are shown.
  • the mark ⁇ indicates an interlayer insulating film, a stress control insulating film in the order of front surface (S) ⁇ back surface (R) ⁇ front surface (S).
  • a film and an interlayer insulating film are formed; the characteristics related to the Fe RAM are shown.
  • the symbol “ ⁇ ” indicates that the stress control insulating film and the interlayer insulating film are formed in the order of the back surface (R) and the front surface (S). The characteristics according to are shown.
  • the distribution of switching charge (Q sw) spreads to the lower side and the variation is 36%. Got worse.
  • the stress control insulating film 30 is formed on the back surface of the silicon substrate 1. Since the film is formed, the stress of the second interlayer insulating film 16 can be reduced, and the uniform stress can be adjusted. As a result, the characteristics of the capacity such as switching charge can be favorably and uniformly maintained or can be improved.
  • Edge degradation refers to a phenomenon in which stress concentrates on the side of the dielectric film 13a at the end of the lower electrode 11a that is common to a plurality of capacitors and capacitor characteristics are likely to deteriorate. Say. This may occur when an insulating film formed using TEOS as a raw material is formed on a capacitor.
  • the film stress may be opposite to each other depending on the moisture content in the film. Therefore, it is possible to use a high-quality insulating film having a low water content, for example, a compressive stress, as both the second interlayer insulating film 16 and the stress control insulating film 30.
  • a high-quality insulating film having a low water content for example, a compressive stress
  • connection between the lower electrode 11a of the capacitor Q and the transistor below the lower electrode 11a is taken from the upper portion of the capacitor Q,
  • stack structure FeRAM which is characterized in that a connection is made directly below the lower electrode 11a of the capacitor through a conductive plug to the transistor below the lower electrode 11a. Applicable.
  • the method and conditions for forming the second interlayer insulating film 16 and the stress control insulating film 30 can be appropriately selected in consideration of the laminated structure, materials used, and the like. Further, in the above embodiment, since the effect of the stress of the second interlayer insulating film 16 immediately above the capacitor is the largest, the stress is mainly offset against the second interlayer insulating film 16 immediately above the capacitor. In this case, the method and conditions for forming the stress control insulating film 30 are the same as those for forming the second interlayer insulating film 16. However, in practice, the stress of the wiring layer 20a, the conductive pad 20b, and the third and fourth interlayer insulating films 21 and 25 is influenced by the stress control insulating film 30. The film method and film formation conditions do not need to be the same as those for forming the second interlayer insulating film 16 and the film formation conditions, and should be appropriately selected so that the stress applied to the capacity finally becomes small. Can be.
  • the second interlayer insulating film 1 6 and the stress control insulating film 3 0 constituted by S i 0 2 film monolayer, respectively, instead of the S I_ ⁇ 2 film, respectively, a silicon nitride film, alumina film, etc. It is also possible to form a single layer.
  • the second interlayer insulating film 16 and the stress control insulating film 30 are each composed of a single layer, but each has a multilayer structure of two or more layers composed of the same type of insulating film or different types of insulating films. It is also possible to configure.
  • the second interlayer insulating film 16 and the stress control insulating film 30 are formed by a chemical vapor deposition method at a film forming temperature of 390 ° C., but the temperature is below 400 ° C.
  • the film can be formed by a chemical vapor deposition method under a film forming temperature condition under which a film can be formed.
  • the stress control insulating film is formed on the back surface of the substrate.
  • the stress generated by the second insulating film is relieved, and uniform stress adjustment is possible.
  • the characteristics of the capacitor can be maintained in a good and uniform state, or the improvement can be achieved. it can.
  • edge deterioration which is remarkably caused in the planar structure FeRAM, can be prevented.

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Abstract

半導体基板１の上方に第１の絶縁膜（９），（１０）を形成する工程と、第１の絶縁膜（９），（１０）上に下部電極（１１ａ）と誘電体膜（１３ａ）と上部電極（１４ｃ）とを有するキャパシタＱを形成する工程と、キャパシタＱを被覆する第２の絶縁膜（１５），（１５ａ），（１６）を形成する工程と、第２の絶縁膜（１５），（１５ａ），（１６）を形成した後、半導体基板１の裏面に応力制御絶縁膜（３０）を形成する工程とを有する。

Description

半導体装置の製造方法 技術分野
本発明は、 半導体装置の製造方法に関し、 より詳しくは、 キャパシ夕を有する半導 体装置の製造方法に関する。
明
背景技術 田
電源を切っても情報を記憶することができ書る不揮発性メモリとして、 フラッシュメ モリや強誘電体メモリ （F eRAM) が知られている。
フラッシュメモリは、 絶縁ゲート型電界効果トランジスタ （I GFET) のゲート 絶縁膜中に埋め込んだフローティングゲートを有し、 記憶情報となる電荷をフローテ イングゲートに蓄積することによって情報を記憶する。 情報の書込、 消去にはゲート 絶縁 J3莫を通過するトンネル電流を流す必要があり、 比較的高い電圧を必要とする。
F e RAMは、 強誘電体のヒステリシス特性を利用して情報を記憶する強誘電体キ ャパシタを有している。 強誘電体キャパシタにおレ、て上部電極と下部電極の間に形成 される強誘電体膜は、 上部電極及び下部電極の間に印加する電圧に応じて分極を生じ、 印加電圧の極性を反転すれば、 自発分極の極性も反転する。 この自発分極の極性、 大 きさを検出すれば情報を読み出すことができる。
F eRAMは、 フラッシュメモリに比べて低電圧で動作し、 省電力で高速の書き込 みができるという利点がある。
F e RAMのメモリセルは、 例えば文献 1 (特開 2001 -60669号公報） に 記載されているように、 シリコン基板に形成された M〇Sトランジスタと、 シリコン 基板及び M〇 Sトランジス夕上に形成された第 1の層間絶縁膜と、 第 1の層間絶縁膜 上に形成された強誘電体キャパシ夕と、 強誘電体キャパシタ及び第 1の層間絶縁膜上 に形成された第 2の層間絶縁膜と、 第 1及び第 2の層間絶縁膜に形成されたホール内 に埋め込まれて MOSトランジスタに接続される導電性プラグと、 導電性プラグと強 誘電体キャパシ夕の上部電極を接続する第 1の配線パターンと、 第 1の配線パターン 及び第 2の層間絶縁膜の上に形成された第 3の層間絶縁 S莫と、 第 3の層間絶縁膜上に 形成された第 2の配線パターンとを有している。
ところで、 第 1の配線パターンをアルミニウムから形成する場合には、 第 1の配線 パターンの引張応力によって強誘電体キャパシタの残留分極特性が劣ィヒする。 これを 改善するため、 強誘電体キャパシ夕を構成する強誘電体膜のキュリ一点を超える温度 でアルミニウム膜を加熱して引張応力を緩和した後に、 アルミニウム膜をパターニン グして配線パターンを形成することが、 文献 2 (特開 2 0 0 1 - 3 6 0 2 5号公報） に記載されている。
また、 強誘電体キャパシ夕に対して引張応力となるように層間絶縁膜を形成するこ とが文献 3 (特開平 1 1一 3 3 0 3 9 0号公報） に記載されている。
さらに、 キャパシタを形成する前に基板表面に形成した S i N膜の組成及び膜厚と 同じ組成及び膜厚を有する S i N膜を基板の裏面に形成することにより、 基板の反り を抑える方法が文献 4 (特開平 6— 1 8 8 2 4 9号公報） に記載されている。
文献 1によれば、 強誘電体キャパシタを覆う層間絶縁膜は、 圧縮 （co即 ress ive) 応力が強く、 自らが膨張しょうとする方向の力が働く。 従って、 強誘電体キャパシ夕 の上に層間絶縁膜を複数重ねて形成する場合、 成膜毎に、 強誘電体キャパシ夕には収 縮力が加わることになり、 強誘電体キャパシ夕を劣化させる。
また、 文献 2によれば、 第 1の配線パターン同士の隙間には依然として層間絶縁膜 が存在するので、 第 1の配線パターンの応力の如何に関わらず、 層間絶縁膜の圧縮応 力が強誘電体キャパシタを劣化させるという問題は残っている。
また、 文献 3によれば、 引張応力を有する層間絶縁膜は水分量が多く、 水分により 強誘電体キャパシ夕を劣化させてしまうという別の問題が生じてしまう。
さらに、 文献 4の方法では、 ウェハ内でキャパシタにかかる応力のばらつきが大き く、 均一な応力調整が難しいことが本願発明者の調査で分かった。 発明の開示
本発明の目的は、 層間絶縁膜に覆われるキャパシ夕の特性を良好に、 かつ均一に維 持し、 或いは向上させることができる半導体装置及びその製造方法を提供することに める。
上記した課題は、 半導体基板の上方に第 1の絶縁膜を形成する工程と、 前記第 1の 絶縁膜上に下部電極と誘電体膜と上部電極とを有するキャパシタを形成する工程と、 前記キャパシ夕を被覆する第 2の絶縁膜を形成する工程と、 前記第 2の絶縁膜を形成 した後、 前記半導体基板の裏面に応力制御絶縁膜を形成する工程とを有することを特 徴とする半導体装置の製造方法によって解決される。
本発明によれば、 キャパシタを被覆する第 2の絶縁膜を形成した後に、 基板の裏面 に応力制御絶縁膜を成膜している。 例えば、 第 2の絶縁膜と同じ圧縮応力、 又は同じ 引張応力を有するように応力制御絶縁膜を形成する。 これにより、 第 2の絶縁膜によ つて生じる応力が緩和されるとともに、 均一な応力調整が可能となり、 その結果キヤ パシ夕の特性を良好に、 かつ均一に維持でき、 或いはその向上を図ることができる。 本願発明者の実験によれば、 本願発明を、 強誘電体のキャパシタ絶縁膜を備えた F e R AMの製造方法に適用したとき、 スィツチングチャージの特性及びそのばらつきの 向上を図ることができた。 .
さらに、 ウェハ全体として応力を低減することができるので、 プレーナ構造の F e R AMに顕著に生じていた所謂端劣化を防止することができる。 端劣化とは、 複数の キャパシ夕に共通する下部電極上の端部のキャパシ夕の誘電体膜の側部に応力が集中 することによってキャパシ夕特性が劣化しやすくなるという現象をいう。 これは、 T E O Sを原料として形成される絶縁膜をキャパシタ上に形成した場合に起こることが ある。
また、 本願発明では、 特に、 第 2の絶縁膜と応力制御絶縁膜とに同じ圧縮応力を付 与することができるが、 この場合、 水分含有量の少ない、 良質な絶縁膜でキャパシ夕 を被覆することができるため、 好ましい。
また、 半導体基板の裏面に形成した応力制御絶縁膜は、 不要であれば除去すること ができる。 この場合、 第 2の絶縁膜を貫通するホールを通してキャパシ夕の上部電極 と接続する配線を第 2の絶縁膜上に形成する工程よりも後に、 応力制御絶縁膜を除去 するとよい。 これは、 エッチングによりキャパシタの上部電極の上方の第 2の絶縁膜 に形成したホールを通して、 キャパシ夕の誘電体膜の膜質を改善するために、 高温で ァニールする工程が行われるが、 このァニールが終了した後ではそれ以上の高温の熱 処理工程はなく、 かつ第 2の絶縁膜上に配線を形成した後では、 応力制御絶縁膜を除 去しても一旦調整した応力の変化が少ないからである。 図面の簡単な説明
図 1は、 本発明の実施形態に係る半導体装置の製造工程を示す断面図 （その 1) で める。
図 2 (a)，（b) は、 本発明の実施形態に係る半導体装置の製造工程を示す断面図 （そ の 2) である。
図 3 (a), (b) は、 本発明の実施形態に係る半導体装置の製造工程を示す断面図 （そ の 3) である。
図 4(a), (b) は、 本発明の実施形態に係る半導体装置の製造工程を示す断面図 （そ の 4) である。
図 5 (a), (b) は、 本発明の実施形態に係る半導体装置の製造工程を示す断面図 （そ の 5) である。
図 6 (a), (b) は、 本発明の実施形態に係る半導体装置の製造工程を示す断面図 （そ の 6) である。
図 7 (a), (b) は、 本発明の実施形態に係る半導体装置の製造工程を示す断面図 （そ の 7) である。
図 8 (a), (b) は、 本発明の実施形態に係る半導体装置の製造工程を示す断面図 （そ の 8) である。
図 9 (a), (b) は、 本発明の実施形態に係る半導体装置の製造工程を示す断面図 （そ の 9) である。
図 10は、 本発明の実施形態に係る半導体装置の製造工程を示す断面図 （その 1
0) である。
図 11は、 本発明の実施形態に係る半導体装置の製造工程を示す断面図 （その 1
1) である。
図 12は、 本発明の実施形態に係る半導体装置の製造方法により形成されるキャパ シタ及びトランジス夕と配線や導電性パッドとの配置関係を示す平面図である。 図 13は、 本発明の実施形態に係る半導体装置の製造方法により作成された FeR
-ジ分布を示すグラフである。 発明の実施をするための最良の形態
以下に、 本発明の実施形態を図面に基づいて説明する。 図 1〜図 11は、 本発明の実施形態に係るプレーナ構造の Fe RAMの製造工程を 示す断面図である。
図 1に示す構造を形成するまでの工程について説明する。
まず、 図 1に示すように、 n型又は p型のシリコン （半導体） 基板 1表面に素子分 離絶縁膜 2を LOCOS (Local Oxidation of Silicon)法により形成する。 素子分離 絶縁膜 2としては、 LOCOS法により形成される構造の他に、 ST I (Shallow Trench Isolation) 構造を採用してもよい。
そのような素子分離絶縁 Ji莫 2を形成した後に、 シリコン基板 1のメモリセル領域 A と周辺回路領域 Bにおける所定の活性領域 （トランジスタ形成領域） に p型不純物、 n型不純物を選択的に導入して、 pゥエル 3 a及び nゥエル 3 bを形成する。 なお、 周辺回路領域 Bでは CMOSを形成するために nゥエル 3 bのみならず、 pゥエル (不図示） も形成される。
その後、 シリコン基板 1の活性領域表面を熱酸化して、 ゲート絶縁膜 4となるシリ コン酸化膜を形成する。
次に、 シリコン基板 1の上側全面に非晶質又は多結晶のシリコン膜を形成し、 次い で、 不純物のイオン注入によりシリコン膜を低抵抗化する。 その後に、 シリコン膜を フォトリソグラフィ法により所定の形状にパターンニングして、 ゲート電極 5 a, 5 b , 5 c及び配線 5 dを形成する。
メモリセル領域 Aでは、 1つの pゥエル 3 a上には 2つのゲート電極 5 a， 5 が ほぼ平行に間隔をおいて配置され、 図の紙面に垂直な方向に延びている。 それらのゲ ート電極 5 a, 5 bはワード線 WLの一部を形成している。
次に、 メモリセル領域 Aにおいて、 ゲート電極 5 a, 5 bの両側の pゥエル 3 a内 に n型不純物をイオン注入して、 nチャンネル MOSトランジスタのソース Zドレイ ンとなる 3つの n型不純物拡散領域 6 aを形成する。 これと同時に、 周辺回路領域 B の]?ゥエル （不図示） にも n型不純物拡散領域を形成する。
続いて、 周辺回路領域 Bにおいて、 nゥエル 3 bのうちゲート電極 5 cの両側に p 型不純物をイオン注入して、 pチャネル M OS卜ランジス夕のソース/ドレインとな る p型不純物拡散領域 6 bを形成する。
続いて、 シリコン基板 1の全面に絶縁 J3莫を形成した後、 その絶縁 J3莫をエッチバック してゲート電極 5 a〜 5 cの両側部分にのみ側壁絶縁膜 7として残す。 その絶縁膜と して、 たとえば CVD (Chemical Vapor Deposition)法により酸化シリコン (Si02) を形成する。
さらに、 ゲート電極 5 a〜 5 cと側壁絶縁膜 7をマスクに使用して、 pゥエル 3 a 内に再び n型不純物イオンを注入することにより、 n型不純物拡散領域 6 aを LDD 構造にし、 更に nゥエル 3 b内に再び p型不純物イオンを注入することにより p型不 純物拡散領域 6 bも LDD構造とする。
なお、 n型不純物と p型不純物の打ち分けは、 レジストパターンを使用して行われ る。
以上のように、 メモリセル領域 Aでは、 pゥエル 3 aとゲート電極 5 a, 5 bとそ の両側の n型不純物拡散領域 6 a等によって n型 MO S FETが構成され、 また、 周 辺回路領域 Bでは、 nゥエル 3 bとゲ一ト電極 5 cとその両側の！)型不純物拡散領域 6 b等によって p型 MOS FETが構成される。
次に、 全面に高融点金属膜、 例えば、 Ti、 Coの膜を形成した後に、 この高融点金 属膜を加熱して n型不純物拡散領域 6 a、 p型不純物拡散領域 6 bの表面にそれぞれ 高融点金属シリサイド層 8 a， 8 bを形成する。 その後、 ウエットエッチにより未反 応の高融点金属膜を除去する。
次に、 プラズマ CVD法により、 シリコン基板 1の全面にカバー膜 9として酸窒ィ匕 シリコン （Si(M) 膜を約 20 0 nmの厚さに形成する。 さらに、 TEOSガスを用い るプラズマ CVD法により、 第 1の層間絶縁 J3莫 1 0として二酸化シリコン （Si02) を カバー膜 9上に約 1. 0 / mの厚さに成長する。 なお、 TEOSガスを用いるプラズ マ CVD法により形成される絶縁膜を、 以下に、 ？£ー丁£〇3膜ともぃぅ。
続いて、 第 1の層間絶縁膜 1 0上面を化学的機械研磨 （CMP； Chemical
Mechanical Polishing ) 法により研磨して平坦化する。
次に、 図 2 (a) に示す構造を形成するまでの工程を説明する。
まず、 アンモニア （腿3) ガスのプラズマにより、 平坦ィ匕された第 1の層間絶縁膜 1 0表面を改質する。 なお、 N¾ガスのプラズマにより絶縁膜の表面を改質する処理 を、 以下に N¾プラズマ処理ともいう。
この工程における N¾プラズマ処理の条件として、 例えば、 チャンバ内に導入され る腿 3のガス流量を 3 5 0sccm、 チャンバ内の圧力を lTorr、 基板温度を 40 0°C、 基板に供給される 1 3. 5 6MHzの高周波電源のパワーを 1 00W、 プラズマ発生領 域に供給される 35 0kHzの高周波電源のパワーを 5 5W、 電極 ·第 1の層間絶縁膜 間の距離を 3 5 0mils、 プラズマ照射時間を 6 0秒に設定する。
その後に、 図 2 (b) に示すように、 第 1の層間絶縁膜 1 0の上に自己配向性を有す る物質からなる中間層 （自己配向層） 1 1を形成する。 中間層 1 1は例えば次のよう な工程により形成される。
まず、 DCスパッ夕法によって厚さ 20 nmのチタン (Ti)膜を第 1の層間絶縁膜 1 0上に形成し、 続いて、 RTA(rapid thermal annealing) により Ti膜を酸化して 酸化チタン (TiOx) 膜を形成し、 この TiOx膜を中間層 1 1とする。
Ti膜の酸化条件として、 例えば、 基板温度を 7 0 0°C、 酸化時間を 60秒間、 酸 化雰囲気中の酸素 （02) とアルゴン （Ar ) をそれぞれ 1 %、 9 9 %に設定する。 な お、 Ti膜は酸化されずにそのままの状態で中間層 1 1として使用されてもよい。 この中間層 1 1は、 この後に形成される第 1の導電膜の配向強度を高める要素と、 さらに第 1の導電膜の上に成膜される P Z T系強誘電体膜中の Pbが下層へ拡散する のをブロックする働きがある。 また、 中間層 1 1は、 次に形成される第 1の導電膜 1 2と第 1の層間絶縁膜 1 0との密着性を向上する働きもある。
中間層 1 1を構成する自己配向性を有する物質としては、 Tiの他に、 アルミニゥ ム （A1) 、 シリコン （Si) 、 銅 （Cu) 、 タンタル （Ta) 、 窒化タンタル （TaN ) 、 ィ リジゥム （Ir) 、 酸化イリジウム （IrO x) 、 プラチナ （Pt) などがある。 以下の実 施形態においても、 中間層はこれらのいずれかの材料から選択される。
次に、 図 3 (a) に示す構造を形成するまでの工程を説明する。
まず、 中間層 1 1上に、 第 1の導電膜 1 2として Pt膜をスパッ夕法で 1 7 5 nm の厚さに成膜する。 Pt膜の成膜条件として、 Arガス圧を 0. 6Pa、 DCパワーを 1 kW、 基板温度を 1 0 0°Cに設定する。 ターゲットはプラチナである。
なお、 第 1の導電膜 1 2として、 イリジウム、 ルテニウム、 酸化ルテニウム、 酸化 ルテニウムストロンチウム （SrRu03) 等の膜を形成しても良い。 本実施形態及び以下 の実施形態において、 第 1の導電膜は自己配向性を有する物質から構成する。
次に、 スパッタリング法により、 P ZT((Pb(Zr卜 xTix)03)にランタン （La) が添 カロされた PL ZT (lead lanthanum zirconate titanate; (Pb,_3x/2La x) (Zr,.y Tiy)03) )膜を第 1の導電膜 1 2の上に 1 0 0〜3 0 0 nm、 例えば 240 nmの厚 さに形成し、 これを強誘電体膜 1 3として使用する。 なお、 PL ZT膜にはカルシゥ ム （Ca) とストロンチウム （Sr) を添加することもある。
続いて、 酸素雰囲気中にシリコン基板 1を置き、 RTAによって PLZT膜を結晶 化する。 その結晶化の条件として、 例えば、 基板温度を 5 8 5°C、 処理時間を 20秒 間、 昇温速度を 1 2 5°C/secに設定し、 酸素雰囲気に導入される 02と Ar.の割合を 2. 5 %と 9 7. 5%とする。
強誘電体膜 1 3の形成方法としては、 上記したスパッタ法の他にスピンオン法、 ゾ ルゲル法、 MOD(Metal Organic De position)法、 MOCVD法がある。 また、 強 誘電体膜 13の材料としては PL ZTの他に、 P ZT、 SrB OXNUA 伹し、 0 く X ≤1)、 Bi4Ti2012などがある。 なお、 DRAMを形成する場合には、 上記の強誘電 体材料に代えて (BaSr)Ti03 (B ST) 、 チタン酸ストロンチウム （STO) 等の高誘 電体材料を使用すればよい。
次に、 図 3 (b) に示すように、 強誘電体膜 1 3上に第 2の導電膜 14を形成する。 第 2の導電膜 14は、 以下の 2ステップによって形成される。
まず、 強誘電体膜 1 3上に、 第 2の導電膜 14の下側導電層 14 aとして酸化ィリ ジゥム （IrO x) 膜をスパッタリング法により 20〜 7 5 nm、 例えば 5 0 nmの厚 さに形成する。 その後、 酸素雰囲気内で RTAにより強誘電体膜 1 3の結晶化と下側 導電層 14 aへのァニール処理とを行う。 RTAの条件として、 基板温度を 7 2 5°C、 処理時間を 1分間とするとともに、 酸素雰囲気に導入される 02と Arの割合をそれぞ れ 1 %と 9 9 %とする。
続いて、 第 2の導電膜 14の上側導電層 14 bとして酸化イリジウム （IrO x) 膜 を下側導電層 14 a上にスパッタリング法により 1 0 0〜300 nm、 例えば 2 00 nmの厚さに形成する。
なお、 第 2の導電膜 14の上側導電層 14 bとして、 プラチナ膜又は酸化ルテニゥ ムストロンチウム （SRO) 膜をスパッ夕法により形成してもよい。
次に、 図 4 (a) に示す構造を形成するまでの工程を説明する。
まず、 上部電極平面形状のレジストパターン （不図示） を第 2の導電膜 14上に形 成した後に、 そのレジストパターンをマスクに使用して第 2の導電膜 14をエツチン グし、 残された第 2の導電膜 14のパターンをキャパシ夕の上部電極 14 cとして使 用する。
そして、 そのレジストパターンを除去した後に、 6 5 0°C、 6 0分間の条件で、 強 誘電体膜 1 3を酸素雰囲気中でァニールする。 このァニールは、 第 2の導電膜 1 4の 上側導電層 1 4 bのスパッタリング時及び第 2の導電膜 1 4のエッチング時に強誘電 体膜 1 3に入ったダメージを元に回復させるために行われる。
続いて、 メモリセル領域 Aにおいてキャパシ夕上部電極 1 4 c及びその周辺にレジ ストパターン （不図示） を形成した状態で、 強誘電体 1 3をエッチングし、 これによ り上部電極 1 4 cの下に残った強誘電体膜 1 3をキャパシ夕の誘電体膜 1 3 aとして 使用する。
そして、 レジストパターン （不図示） を除去した状態で強誘電体膜 1 3を窒素酸素 雰囲気中でァニールする。 例えばこのァニールは、 強誘電体膜 1 3及びその下の膜に 吸収された水分等を脱ガスするために行われる。
次に、 図 4 (b) に示すように、 上部電極 1 4 c、 誘電体膜 1 3 a及び第 1の導電膜 1 2の上に、 第 1のエンキヤップ層 1 5として A1203膜をスパッタリング法により 5 0 n mの厚さに常温下で形成する。 この第 1のエンキヤップ層 1 5は、 還元され易い 誘電体膜 1 3 aを水素から保護して、 水素がその内部に入ることをブロックするため に形成される。
なお、 第 1のエンキヤップ層 1 5として、 P Z T膜、 P L Z T膜または酸ィ匕チタン を成膜してもよい。 エンキヤップ層としての A1203膜、 P Z TS莫、 P L Z T膜または 酸化チタン膜は、 M O C V Dにて成膜しても良く、 またスパッタリングと M O C V D といった 2つの方法により形成した積層膜にしても良い。 第 1のエンキヤップ層 1 5 が積層膜の場合は、 キャパシ夕の劣化を考慮して、 スパッタリングで A1203膜を先に 形成することが好ましい。
その後に、 酸素雰囲気中で 5 5 0 °C、 6 0分間の条件で、 第 1のエンキヤップ層 1 5を熱処理してその莫質を改善する。
次に、 第 1のエンキヤップ層 1 5の上にレジスト （不図示） を塗布し、 これを露光、 現像して上部電極 1 4 c及び誘電体膜 1 3 aの上と、 その周辺に下部電極平面形状に 残す。 そして、 レジスト J3莫をマスクに使用して、 第 1のエンキヤップ層 1 5、 第 1の 導電膜 1 2及び中間層 1 1をエッチングし、 これにより残った第 1の導電膜 1 2のパ ターンをキャパシ夕の下部電極 1 1 aとして使用する。 なお、 中間層 1 1も下部電極 1 1 aを構成する。 エンキヤップ層 1 5、 第 1の導電膜 1 2及び中間層 1 1のエッチ ングは、 塩素、 臭素などのハロゲン元素を用いたドライエッチングにより行われる。 レジストを除去した後に、 上部電極 14 c、 誘電体膜 1 3 a等を酸素雰囲気中で 3 5 0°C, 3 0分間の条件でァニールする。 これは、 後工程で形成される膜のはがれ防 止を目的としている。
これにより、 図 5 (a) に示すように、 第 1の層間絶縁膜 1 0の上には、 下部電極 1 1 a (第 1の導電膜 1 2/中間層 1 1) 、 誘電体膜 1 3 a、 上部電極 14 c (第 2の 導電膜） からなるキャパシ夕 Qが形成されることになる。
次に、 図 5 (b) に示す構造を形成するまでの工程を説明する。
まず、 第 2のエンキヤップ層 1 5 aとして A1203膜をスパッタリング法により 2 0 nmの厚さに成膜して、 キャパシ夕 Q及び第 1の層間絶縁膜 1 0を覆う。 第 2のェン キャップ層 1 5 aとして、 第 1のエンキヤップ層 1 5で採用される他の材料を用いて もよい。 続いて、 酸素雰囲気中で 6 50°C、 6 0分間の条件で、 強誘電体膜 1 3 aを ァニールしてダメージから回復させる。
続いて、 エンキヤップ層 1 5 aの上に、 第 2の層間絶縁膜 1 6として膜厚 1 5 00 nmの Si02膜を CVD法により成膜する。 第 2の層間絶縁膜 1 6の成長は、 成膜ガ スとしてシラン （Si ) やポリシラン化合物 （Si2F6, Si3F8, Si2F3Cl等） および SiF4 を用いても良いし、 TEOSを用いても良い。 成膜方法である CVD法は、 プラズマ 励起 (ECR法： Electron cyclotron Resonance、 I CP法： Inductively Coupled Plasma 、 HDP ： High Density Plasma 、 EMS ： Electron Magneto-Sonic) や、 熱励 起、 レ一ザ一光による励起方式でも良い。 プラズマ CVD法を用いた第 2の層間絶縁 膜 1 6の成膜条件の一例を以下に示す。
TEOSガス流量' · · 46 θ3(^ιη
He (TEO Sのキャリアガス） 流量' · - 48 Osccm
0-流量 · · - 7 0 0 seem
圧力 · ' · 9. OTorr
高周波電源の周波数 · · · 1 3. 56 MHz
高周波電源のパワー · · · 40 0W
成膜温度' · 3 9 0°C
次に、 図 6 (a) に示すように、 第 2の層間絶縁膜 1 6の成膜方法及び条件と同じ成 膜方法及び条件で、 シリコン基板 1の裏面に膜厚 1 5 0 O nmの Si02膜からなる応 力制御絶縁膜 3 0を成膜する。 その後、 図 6 (b) に示すように、 第 2の層間絶縁膜 1 6上面を C M P法により平坦 化する。 第 2の層間絶縁膜 1 6の表面の平坦化は、 上部電極 1 4 aの上面から 4 0 0 n mの厚さとなるまで行われる。 この C M P法による平坦化の際に使用されるスラリ —中の水分や、 その後の洗浄時に使用される洗浄液中の水分は、 第 2の層間絶縁膜 1 5表面に付着したりその内部に吸収される。
そこで、 真空チャンバ （不図示） 中で温度 3 9 0 °Cで第 2の層間絶縁膜 1 6を加熱 することにより、 その表面および内部の水分を外部に放出させる。 このような脱水処 理の後に、 第 2の層間絶縁膜 1 6を加熱しながら N20 プラズマに曝して脱水ととも に J3奠質を改善する。 これにより、 後工程での加熱と水によるキャパシ夕の劣化が防止 される。 そのような脱水処理とプラズマ処理は同じチャンバ （不図示） 内において行 つてもよい。 そのチャンバ内には、 シリコン基板 1を載せる支持電極とこれに対向す る対向電極が配置され、 対向電極には高周波電源が接続可能な状態となっている。 そ して、 チャンバ内に N20 ガスを導入した状態で、 対向電極に高周波電源を印加し、 電極間に N20 プラズマを発生させて絶縁膜の N20 プラズマ処理を行う。 その N20 プ ラズマ処理によれば、 絶縁膜の少なくとも表面には窒素が含まれる。 そのような方法 は以下の工程において採用されてもよい。 脱水処理に続くプラズマ処理の際には N20 プラズマを使用することが好ましいが、 NOプラズマ、 N2プラズマ等を使用してもよ く、 このことについては後述する工程でも同様である。 なお、 脱水処理の基板温度と プラズマ処理の基板温度はほぼ同じとなる。
次に、 図 7 (a) に示すように、 レジストパターン （不図示） を用いるフォトリソグ ラフィ法により第 1の層間絶縁膜 1 0、 第 2のエンキヤップ層 1 5 a、 第 2の層間絶 縁膜 1 6及びカバー膜 9をエッチングして、 メモリセル領域 Aの不純物拡散層 6 aの 上にそれぞれコンタクトホール 1 6 a〜l 6 cを形成すると同時に、 周辺回路領域 B の不純物拡散層 6 bの上にコンタクトホール 1 6 d， 1 6 eを形成し、 また、 素子分 離絶縁層 2上の配線 5 d上にコンタク卜ホール 1 6 f を形成する。
第 2の層間絶縁膜 1 6、 第 2のエンキヤップ層 1 5 a、 第 1の層間絶縁 J3莫 1 0、 力 バー膜 9は、 CF系ガス、 例えば CHF3に CF4、 Arを加えた混合ガスを用いてエツチン グされる。
次に、 図 7 (b) に示すように、 第 2の層間絶縁膜 1 6の上とコンタクトホール 1 6 a〜l 6 f の内面を前処理するために、 R F (高周波） エッチングを行った後、 それ らの上にスパッタリング法によりチタン （Ti) 膜を 2 0 nm、 窒化チタン（TiN)膜を 5 0 nm連続で成膜し、 これらの膜をグルー層 1 7とする。 さらに、 六フッ化タンダ ステンガス（WF6) 、 アルゴン、 水素の混合ガスを使用する CVD法により、 グルー層 1 7の上にタングステン (W)膜 1 8を形成する。 なお、 タングステン H莫 1 8の成長初 期にはシラン （Si¾) ガスも使用する。 タングステン膜 1 8は、 各コンタクトホール 1 6 a〜 1 6 f を完全に埋め込む厚さ、 例えばグルー層 1 7の最上面上で 5 00 nm 程度とする。
続いて、 図 8 (a) に示すように、 第 2の層間絶縁膜 1 6上面上のタングステン膜 1 8とグ.ル一層 1 7を CMP法により除去し、 各コンタクトホール 1 6 a〜l 6 f内に のみ残す。 これにより、 コンタクトホール 1 6 a〜l 6 f内のそれぞれのタンダステ ン膜 1 8とグルー層 1 7を導電性プラグ 1 7 a〜l 7 f として使用する。
その後に、 コンタクトホール 1 6 a〜l 6 f形成後の洗浄処理、 CMP後の洗浄処 理等の工程で第 2の層間絶縁膜 1 6表面に付着したり、 その内部に浸透したりした水 分を除去するために、 再び、 真空チャンバ中で 39 0°Cの温度で第 2の層間絶縁膜 1 6を加熱して水を外部に放出させる。 このような脱水処理の後に、 第 2の層間絶縁膜 1 6を加熱しながら N20 プラズマに曝して、 膜質を改善するァニールを、 例えば 2 分間行う。
次に、 図 8 (b) に示すように、 第 2の層間絶縁膜 1 6上と導電性プラグ 1 7 a〜l 7 f上にタングステンの酸化防止膜 1 9としてプラズマ CVD法により SiON膜を約 1 0 0 nmの厚さに成膜する。
次に、 図 9 (a) に示すように、 レジストパターン （不図示） をマスクに使用して上 部電極 14 c上の第 2の層間絶縁 J3莫 1 6及びェンキャップ層 1 5， 1 5 aをエツチン グしてホール 1 6 gを形成する。 同時に、 ワード線 WLの延在方向で上部電極 14 c からはみ出している下部電極 1 1 a上にもホールを形成する。 なお、 図 9 (a) では 下部電極 1 1 a上のホールを図示していないが、 図 1 2中、 符号 20 gで示す。 そのエッチングは、 CF系ガス、 例えば CHF3に CF4と Ar を加えた混合ガスを用い てエッチングされる。 その後、 レジストパターンは除去される。
その後に、 図 9 (a) に示した状態で、 酸素雰囲気中、 5 5 0°C、 6 0分間のァニー ルを行い、 ホール 1 6 gを通して誘電体膜 1 3 aの膜質を改善する。 この場合、 酸化 され易いタングステンからなる導電性プラグ 1 7 a~l 7 fは、 酸化防止 J3莫 1 9で覆 われているため、 酸化されない。
次に、 図 9 (b) に示すように、 第 2の層間絶縁膜 1 6上と導電性プラグ 1 7 a〜l 7 f上にあった酸化防止膜 1 9をエッチバック法によりエッチングし、 導電性プラグ 1 7 a〜l 7 f を露出させる。 その場合、 導電性プラグ 1 7 a〜l 7 f の上端は、 第 2の層間絶縁膜 1 6から上に露出する。
続いて、 導電性プラグ 1 7 a〜l 7 ί及び上部電極 14 cが露出した状態で、 RF エッチング法によりそれらの表面を約 1 0 nmエッチング （Si02換算） して清浄面を 露出させる。
その後に、 第 2の層間絶縁膜 1 6、 導電性プラグ 1 7 a〜l 7 f上に、 アルミニゥ ムを含む 4層構造の導電膜をスパッ夕法により形成する。 その導電膜は、 下から順に、 膜厚 1 5 0 nmの窒化チタン膜、 膜厚 5 5 0 nmの銅含有 (0. 5%) アルミニウム 膜、 膜厚 5 nmのチタン膜、 膜厚 1 5 O nmの窒化チタン膜である。
ついで、 図 1 0 (a) に示すように、 その導電膜をフォトリソグラフィ法によりパ夕 一二ングすることにより第 1〜第 5の配線 20 a， 20 c, 2 0 d〜2 0 eと導電性 ノ°ッド 2 0 bを形成する。 なお、 このとき同時に、 ホール 1 6 h内にも下部電極 1 1 aと接続する配線を形成する。 .
メモリセル領域 Aにおいて、 第 1の配線 20 aは、 pゥエル 3 aの一側方にある上 部電極 14 aにホール 1 6 gを通して接続され、 かつ上部電極 14 aに最も近い pゥ エル 3 a上の導電性プラグ 1 7 cに接続される。 第 2の配線 2 0 cは、 pゥエル 3 a の他側方にある上部電極 14 aにホール 1 6 gを通して接続され、 かつ上部電極 14 aに最も近い pゥエル 3 a上の導電性プラグ 1 7 aに接続される。 導電性パッド 20 bは、 pゥエル 3 aの中央の上に形成された導電性パッド 1 7 bの上に島状に形成さ れる。 第 3〜第 5の配線 2 0 d〜2 0 eは、 周辺回路領域 Bにおける導電性プラグ 1 7 d〜l 7 f に接続される。
この工程により形成された配線 2 0 a、 20 cと、 導電性パッド 20 bと、 キャパ シタ及びトランジスタの平面的な配置関係を示すと、 図 1 2のようになる。 図 1 0は、 図 1 2の I一 I線に沿う断面図に相当する。 図 1 2に示すように、 連続して帯状に延 びた下部電極 1 1 a上に誘電体膜 1 3 aも連続して帯状に延び、 上部電極 14 cは一 つの誘電体膜 1 3 a上に間隔を置いて複数形成されている。 他の符号で示すものは、 図 1乃至図 1 0中の同じ符号で示すものと同じである。 次に、 図 1 1に示す構造を形成するまでの工程を説明する。
まず、 第 1〜第 5の配線 2 0 a , 2 0 c , 2 0 d〜 2 0 eと導電性パッド 2 0 bの 上に第 3の層間絶縁膜 2 1を形成した後に、 第 3の層間絶縁膜 2 1の上面を CM Pに より平坦ィ匕する。
ついで、 マスク （不図示） を使用して第 3の層間絶縁膜 2 1にビアホール 2 2 a， 2 2 bを形成する。 ビアホール 2 2 a， 2 2 bは、 メモリセル領域 Aの pゥエル 3 a の上の導電性パッド 2 0 bの上や、 周辺回路領域 Bの配線 2 0 eの上、 その他の位置 に形成される。
さらに、 ピアホール 2 2 a， 2 2 b内に、 TiN層と W層からなるビア 2 3 a、 2 3 bを形成する。 それらのビア 2 3 a， 2 3 bは、 ビアホール 2 2 a , 2 2 b内と第 3 の層間絶縁膜 2 1上に TiN層と W層をスパッタ法と C VD法により形成した後に、 第 3の層間絶縁膜 2 1上から TiN層と W層を CMPにより除去し、 これによりビア ホール 2 2 a , 2 2 b内にビア 2 3 a， 2 3 bを残すことによって形成される。 続いて、 第 3の層間絶縁膜 2 1上に二層目の配線 2 4 a〜 2 4 eを形成した後に、 第 3の層間絶縁膜 2 1及び二層目の配線 2 4 a〜 2 4 eの上に第 4の層間絶縁膜 2 5 を形成する。 さらに、 第 4の層間絶縁膜 2 5を平坦化した後に、 第 4の層間絶縁膜 2 5上に、 アルミニウムよりなる導電パターン 2 6を形成する。 その後に、 第 4の層.間 絶縁膜 2 5及び導電パターン 2 6の上に、 酸化シリコンよりなる第 1のカバ一絶縁膜 2 7と窒化シリコンよりなる第 2のカバ一絶縁膜 2 8を順に形成する。
その後、 表面に樹脂等により保護膜 （不図示） を形成する。 なお、 基板の厚さを調 整する必要がある場合、 保護膜を形成した後、 バックグラインダ処理により基板裏面 を削る。 以上により F e R AMの基本的な構造が形成される。
なお、 応力制御絶縁膜 3 0はそのまま残してチップ化してもよいし、 図 1 0の配線 2 0 a等や導電性パッド 2 0 bを形成する工程の後であって、 バックグラインダ処理 により基板裏面を削る工程の前までのどの工程でも、 バックグラインダ処理などによ り除去することができる。 応力制御絶縁膜 3 0を除去した場合でも、 キャパシ夕の誘 電体膜の膜質改善のためのァニールが終了した後は以降の工程でそれ以上の高温で熱 処理する工程はなく、 かつ配線 2 0 a等を形成した後であれば、 以降の工程であまり 大きな応力がかかる工程はないため、 基板に対して小さい応力を維持できるからであ る。 上記した実施形態により形成されたキャパシ夕 Qは、 その特性が従来よりも改善さ れた。
そこで、 上記した実施形態により形成されたキャパシ夕 Qの特性を調査した結果に ついて、 以下に詳細に説明する。 なお、 以下に述べる層間絶縁膜及び応力制御絶縁膜 は原則的に酸化シリコン膜である。 場合により、 他の種類の絶縁膜、 例えば窒化シリ コン膜、 酸窒化シリコン膜、 アルミナ膜などを用いてもよい。
まず、 上記した工程によつて表面（ S )—裏面（R)という順序で第 2の層間絶縁膜 1 6及び応力制御絶縁膜 3 0を形成した本実施形態に係る F e RAMを用意する。 さら に、 比較試料として、 表面（S)のみに層間絶縁膜を形成した F e RAMと、 表面（S) —裏面（R)→表面（S)という順序で薄い層間絶縁膜、 厚い応力制御絶縁膜、 及び厚い 層間絶縁膜を形成した F e RAMと、 裏面 (R)→表面（S)という順序で応力制御絶縁 膜及び層間絶縁膜を形成した F e： AMとを用意する。
比較試料の層間絶縁膜及び応力制御絶縁膜の成膜方法及び成膜条件は、 上記した本 実施形態の第 2の層間絶縁膜 1 6及び応力制御絶縁膜 30の成膜方法及び成膜条件と 同じとする。 但し、 表面（S)→裏面（R)→表面（S)の試料では、 表面に薄い層間絶縁 膜と厚い層間絶縁膜を 2層成膜しているが、 2層の層間絶縁膜の膜厚を他の試料の一 層の層間絶縁膜の膜厚と同じとした。
図 1 3は、 上記各 F e RAMについてキャパシ夕 Qのスイッチングチャージ （Q sw) 分布を調査した結果を示すグラフである。 図 1 3の縦軸は累積発生率 （％) を示 し、 横軸は線型目盛りで表したスイッチングチャージ （Qsw) ( C/cm2) を示 す。
図中、 〇印は、 表面（S)のみに層間絶縁膜を形成した F e RAMに係る特性を示し、 口印は、 上記した工程によって表面（S)→裏面（R)という順序で層間絶縁膜及び応力 制御絶縁膜を形成した本実施形態の F e RAMに係る特性を示し、 △印は、 表面（S) →裏面（R)→表面（S)という順序で層間絶縁膜、 応力制御絶縁膜、 及び層間絶縁膜を 形成した； F e RAMに係る特性を示し、 ◊印は、 裏面（R)—表面（S)という順序で応 力制御絶縁膜及び層間絶縁膜を形成した F e RAMに係る特性を示す。
図 1 3によれば、 表面（S)→裏面（R)という順序で成膜した本実施形態の F e RA M (口印） の場合、 表面のみに成 ^！莫した F eRAM (〇印） の場合と比べて、 1 C Z c m2以上スイッチングチャージ （Q sw) 特性が向上するとともに、 ばらつきも 1 3 %から 9 . 9 7 %に改善した。
また、 裏面（R)→表面（S )という順序で成膜した F e R AM (◊印） の場合、 スィ ツチングチャージ （Q sw) の分布が低い方に広がり、 ばらつきが 3 6 %と悪化した。 以上のように、 本実施形態の半導体装置の製造方法によれば、 キャパシ夕を被覆す る第 2の層間絶縁膜 1 6を形成した後に、 シリコン基板 1の裏面に応力制御絶縁膜 3 0を成膜しているので、 第 2の層間絶縁膜 1 6の応力を緩和することができるととも に、 均一な応力の調整を行うことができる。 その結果、 スイッチングチャージをはじ めとするキャパシ夕の特性を良好に、 かつ均一に維持でき、 或いはその向上を図るこ とができる。
さらに、 ウェハ全体として応力を低減することができるので、 プレーナ構造の F e R AMに顕著に生じていた所謂端劣化を防止することができた。 端劣化とは、 複数の キャパシ夕に共通する下部電極 1 1 a上の端部のキャパシ夕の誘電体膜 1 3 aの側部 に応力が集中することによってキャパシタ特性が劣化しやすくなる現象をいう。 これ は、 T E O Sを原料として形成される絶縁膜をキャパシ夕上に形成した場合に起こる ことがある。
また、 第 2の層間絶縁膜 1 6の応力と同じタイプの応力を応力制御絶縁膜 3 0に付 与すればよいため、 膜中の水分含有量により相互に逆の応力となるように膜応力を調 整する必要がなく、 第 2の層間絶縁膜 1 6及び応力制御絶縁膜 3 0としてともに、 水 分含有量の少ない、 例えば圧縮応力を有する良質な絶縁膜を用いることができる。 以上、 実施の形態によりこの発明を詳細に説明したが、 この発明の範囲は上記実施 の形態に具体的に示した例に限られるものではなく、 この発明の要旨を逸脱しない範 囲の上記実施の形態の変更はこの発明の範囲に含まれる。
例えば、 上記の実施形態では、 キャパシ夕 Qの上部からキャパシ夕 Qの下部電極 1 1 aと下部電極 1 1 a下のトランジスタとの接続をとることを特徴とするプレーナ構 造の F e R AMに関して説明したが、 キャパシ夕の下部電極 1 1 a直下から導電性プ ラグを介して直接下部電極 1 1 a下のトランジスタとの接続をとることを特徴とする スタック構造の F e R AMにも適用可能である。
また、 第 2の層間絶縁膜 1 6及び応力制御絶縁膜 3 0の成膜方法及び成膜条件は、 積層構造や使用材料、 その他を考慮して適宜選択できる。 また、 上記の実施形態では、 キャパシ夕直上の第 2の層間絶縁膜 1 6の応力の影響 が最も大きいので、 主としてキャパシ夕直上の第 2の層間絶縁膜 1 6に対して、 その 応力を相殺するにょうに、 応力制御絶縁膜 3 0の成膜方法及び成膜条件を第 2の層間 絶縁膜 1 6の成膜方法及び成膜条件と同じにしている。 しかし、 実際には、 配線層 2 0 a等や導電性パッド 2 0 b、 第 3及び第 4の層間絶縁膜 2 1 , 2 5の応力の影響が あるので、 応力制御絶縁膜 3 0の成膜方法及び成膜条件は、 第 2の層間絶縁膜 1 6の 成 J5莫方法及び成膜条件と同じにする必要はなく、 最終的にキャパシ夕にかかる応力が 小さくなるように適宜選択することができる。
また、 第 2の層間絶縁膜 1 6及び応力制御絶縁膜 3 0をそれぞれ S i 02膜単層で 構成しているが、 それぞれ S i〇2膜の代わりに、 シリコン窒化膜、 アルミナ膜等の 単層で構成することも可能である。
また、 第 2の層間絶縁膜 1 6及び応力制御絶縁膜 3 0をそれぞれ単層で構成してい るが、 それぞれ同じ種類の絶縁膜又は異なる種類の絶縁膜からなる 2層以上の多層構 造で構成することも可能である。
また、 第 2の層間絶縁膜 1 6及び応力制御絶縁膜 3 0を成膜温度 3 9 0 °C条件の化 学的気相成長方法で形成しているが、 4 0 0 °C以下であって、 成膜可能な成膜温度条 件の化学的気相成長方法で形成することが可能である。
以上述べたように本発明によれば、 キャパシタを被覆する第 2の絶縁膜を形成した 後に、 基板の裏面に応力制御絶縁膜を成膜している。 これにより、 第 2の絶縁膜によ つて生じる応力が緩和されるとともに、 均一な応力調整が可能となり、 その結果キヤ パシタの特性を良好に、 かつ均一に維持でき、 或いはその向上を図ることができる。 さらに、 ウェハ全体として応力を低減することができるので、 プレーナ構造の F e R A Mに顕著に生じていた所謂端劣化を防止することができる。

Claims

請 求 の 範 囲
1 . 半導体基板の上方に第 1の絶縁膜を形成する工程と、
前記第 1の絶縁膜上に下部電極と誘電体膜と上部電極とを有するキャパシ夕を形成 する工程と、
前記キャパシタを被覆する第 2の絶縁膜を形成する工程と、 .
前記第 2の絶縁膜を形成した後、 前記半導体基板の裏面に応力制御絶縁膜を形成す る工程と
を有することを特徴とする半導体装置の製造方法。
2 . 前記第 2の絶縁膜及び前記応力制御絶縁膜は、 ともに同じ圧縮応力、 又は同じ 引張応力を有することを特徴とする付記 1記載の半導体装置の製造方法。
3 . 前記第 2の絶縁膜及び応力制御絶縁膜は、 それぞれ 2層以上の多層構造を有す ることを特徴とする付記 1又は 2記載の半導体装置の製造方法。
4 . 前記第 2の絶縁膜及び応力制御絶縁膜はシリコンを含む絶縁膜の単層又は多層 構造であることを特徴とする付記 1乃至 3の何れか一に記載の半導体装置の製造方法。
5 . 前記第 2の絶縁膜及び応力制御絶縁膜を化学気相成長法により成膜することを 特徴とする付記 1乃至 4の何れか一に記載の半導体装置の製造方法。
6 . 前記第 2の絶縁膜及び応力制御絶縁膜を 4 0 0 °C以下の成膜温度で形成するこ とを特徴とする付記 5記載の半導体装置の製造方法。
7 . 前記第 2の絶縁膜及び応力制御絶縁膜を同じ化学気相成長法及び成膜条件で成 膜することを特徴とする付記 5又は 6に記載の半導体装置の製造方法。
8 . 前記キャパシ夕の誘電体膜の材料は強誘電体であることを特徴とする付記 1乃 至 7の何れか一に記載の半導体装置の製造方法。
9 . 前記第 1の絶縁膜を形成する工程の前に、 前記半導体基板の上にトランジスタ を形成する工程を有することを特徴とする付記 1乃至 8の何れか一に記載の半導体装 置の製造方法。
1 0 . 前記下部電極上に複数のキャパシタが形成されており、 前記下部電極は前記 複数のキャパシ夕について共通となっていることを特徴とする付記 9記載の半導体装 置の製造方法。
1 1 . 前記キャパシ夕の下部電極は前記誘電体膜及び上部電極で覆われていないコ ンタクト領域を有し、 前記第 2の絶縁膜を形成した後に、 前記トランジスタの上方に 前記第 1及び第 2の絶縁膜を貫通する第 1のホールを形成する工程と、
前記コンタク卜領域の上方に前記第 2の絶縁膜を貫通する第 2のホールを形成する 工程と、
前記キャパシ夕の上部電極の上方に前記第 2の絶縁膜を貫通する第 3のホールを形 成する工程と、
前記第 1及び第 2のホールを介して前記下部電極と前記トランジス夕とを接続する 配線を前記第 2の絶縁膜上に形成する工程と、
前記第 3のホールを介して前記上部電極と前記トランジス夕とを接続する配線を前 記第 2の絶縁膜上に形成する工程と
を有することを特徴とする付記 1 0記載の半導体装置の製造方法。
1 2 . 前記キャパシタの下部電極直下の第 1の絶縁膜を貫通するホールを介して前 記下部電極と前記トランジスタとが接続されており、 前記第 2の絶縁膜を形成した後 に、 前記キャパシ夕の上部電極の上方に前記第 2の絶縁膜を貫通する第 4のホールを 形成する工程と、 前記第 4のホールを介して前記上部電極と接続する配線を前記第 2 の絶縁膜上に形成する工程とを有することを特徴とする付記 9乃至 1 1の何れか一に 記載の半導体装置の製造方法。
1 3 . 前記キャパシタを形成する工程の後に、 前記キャパシタをァニールする工程 を有することを特徴とする付記 1 1又は 1 2記載の半導体装置の製造方法。
1 4 . 前記キャパシタをァニールする工程は、 前記キャパシタの上部電極の上方に 前記第 2の絶縁膜を貫通する第 3又は第 4のホールを形成する工程の後であって、 該 第 3又は第 4のホールを通して酸素雰囲気中で行われることを特徴とする付記 1 3記 載の半導体装置の製造方法。
1 5 . 前記配線を形成する工程よりも後に、 前記応力制御絶縁膜を除去する工程を 有することを特徴とする付記 1 1乃至 1 4の何れか一に記載の半導体装置の製造方法。
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