JPS6126227A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6126227A JPS6126227A JP14804884A JP14804884A JPS6126227A JP S6126227 A JPS6126227 A JP S6126227A JP 14804884 A JP14804884 A JP 14804884A JP 14804884 A JP14804884 A JP 14804884A JP S6126227 A JPS6126227 A JP S6126227A
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- JP
- Japan
- Prior art keywords
- substrate
- stress
- films
- layers
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
Landscapes
- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置に関するものである。
従来例の構成とその問題点
半導体基板上に単＆または複数の層を有する一般的な半
導体装置の断面を第１図に示す。従来の半導体装置では
、半導体基板１、基板”表面上の各層２の線膨張係数が
互いに異なることから、大きな熱応力が半導体基板１の
表面に発生し、例えばリーク電流の増加などに代表され
る半導体装置の電気的特性の劣化が起る。
導体装置の断面を第１図に示す。従来の半導体装置では
、半導体基板１、基板”表面上の各層２の線膨張係数が
互いに異なることから、大きな熱応力が半導体基板１の
表面に発生し、例えばリーク電流の増加などに代表され
る半導体装置の電気的特性の劣化が起る。
一方、半導体基板とその上に形成された半導体基板とは
線膨張係数の異なる第２層の間に生じる熱応力を求める
簡単な式は従来から得られている。
線膨張係数の異なる第２層の間に生じる熱応力を求める
簡単な式は従来から得られている。
かかる場合と同様に、半導体装置を真直ばシと仮定して
、半導体基板１と基板上に形成した単数または複数の層
２によりなる半導体装置において半導体基板表面に発生
する応力が求められる。即ち、半導体基板１と基板上に
形成した各層の力かつ９合う条件および互いにとなり合
う層のそれぞれの変形量が両層の界面で同じ条件から、
半導体表面に発生する応力σ８を表わす次の（１）式が
得られる。
、半導体基板１と基板上に形成した単数または複数の層
２によりなる半導体装置において半導体基板表面に発生
する応力が求められる。即ち、半導体基板１と基板上に
形成した各層の力かつ９合う条件および互いにとなり合
う層のそれぞれの変形量が両層の界面で同じ条件から、
半導体表面に発生する応力σ８を表わす次の（１）式が
得られる。
但し、 へ、）＝ηｉ） ’ ”！（５”α８−へ
、、）ｄＴσｌＩ：半導体基板表面に発生する曲り応力
、σ（１）：基板上に形成された第１層に発生する熱応
力、 ｈｓ ：半導体基板の厚さ、 ｈ（ｉ） ’基板上に形成された第ｉ層の厚さ、Ｃ８：
半導体基板の線膨張係数、 α（１）二基板上に形成された第ｉ層の線膨張係数、Ｅ
（ｉ）：基板上に形成された第を層のヤング率、Ｔ（ｉ
） ’基板上に形成された第ｉ層の形成温度、なお、応
力が正の場合は引張応力、負の場合は圧縮応力を示す。
、、）ｄＴσｌＩ：半導体基板表面に発生する曲り応力
、σ（１）：基板上に形成された第１層に発生する熱応
力、 ｈｓ ：半導体基板の厚さ、 ｈ（ｉ） ’基板上に形成された第ｉ層の厚さ、Ｃ８：
半導体基板の線膨張係数、 α（１）二基板上に形成された第ｉ層の線膨張係数、Ｅ
（ｉ）：基板上に形成された第を層のヤング率、Ｔ（ｉ
） ’基板上に形成された第ｉ層の形成温度、なお、応
力が正の場合は引張応力、負の場合は圧縮応力を示す。
マ窒化膜が形成されている場合を考える。熱酸化膜の膜
応力は６〜８ Ｘ １０８ｄ３ｙｎｅ／ ｄ であるの
に較べ、プラズマ窒化膜の膜応力は−１〜−８×１ｏ９
ｄｙｎｅ ／ｃｄ と１桁程度大きい。例えば半導体
基板１、熱酸化膜およびプラズマ窒化膜の膜厚をそれぞ
れ３００μｍ、０．３μｍ、１μｍとすると、半導体基
板表面に発生する応力σ８はプラズマ窒化膜による応力
が支配的となり、この例の場合０．１〜３×１０ｄｙｎ
ｅＺｃＩ＆の大きさに０、なる。
応力は６〜８ Ｘ １０８ｄ３ｙｎｅ／ ｄ であるの
に較べ、プラズマ窒化膜の膜応力は−１〜−８×１ｏ９
ｄｙｎｅ ／ｃｄ と１桁程度大きい。例えば半導体
基板１、熱酸化膜およびプラズマ窒化膜の膜厚をそれぞ
れ３００μｍ、０．３μｍ、１μｍとすると、半導体基
板表面に発生する応力σ８はプラズマ窒化膜による応力
が支配的となり、この例の場合０．１〜３×１０ｄｙｎ
ｅＺｃＩ＆の大きさに０、なる。
発明の目的
本発明は、半導体基板表面上に形成された単数または複
数の層によって生じる熱応力を相殺する複数の膜厚の層
を半導体基板裏面に形成することにより、半導体基板表
面に発生する応力をなくし、半導体装置の電気的緒特性
を大きく改善することを目的とする。
数の層によって生じる熱応力を相殺する複数の膜厚の層
を半導体基板裏面に形成することにより、半導体基板表
面に発生する応力をなくし、半導体装置の電気的緒特性
を大きく改善することを目的とする。
発明の構成
本発明の半導体装置は、半導体基板と基板表面上に形成
した単数または複数の導体または絶縁体の層、及び基板
裏面に形成した複数の導体または絶縁体の層よシなり、
前記基板表面上に形成した各層に発生する各膜応力と各
膜厚の積の総和と、前記基板裏面上に形成した各層に発
生する各膜応力と各膜厚の積の総和の符号が互いに同じ
でかつ両者の大きさがほぼ等しいことを特徴とするもの
である。
した単数または複数の導体または絶縁体の層、及び基板
裏面に形成した複数の導体または絶縁体の層よシなり、
前記基板表面上に形成した各層に発生する各膜応力と各
膜厚の積の総和と、前記基板裏面上に形成した各層に発
生する各膜応力と各膜厚の積の総和の符号が互いに同じ
でかつ両者の大きさがほぼ等しいことを特徴とするもの
である。
実施例の説明
本発明の一実施例にかかる半導体装置の断面を第２図に
示す。半導体基板１、基板１上に形成された単数または
複数の層２−ｊＪなる従来の一般的な半導体装置におい
て、さらに基板１の裏面上に基板とはそれぞれ線膨張係
数の異なる複数の層３を形成する。
示す。半導体基板１、基板１上に形成された単数または
複数の層２−ｊＪなる従来の一般的な半導体装置におい
て、さらに基板１の裏面上に基板とはそれぞれ線膨張係
数の異なる複数の層３を形成する。
「従来例の構成とその問題点」の項で導いた（１）式と
同様に、半導体装置を真直ばりと仮定して、第２図に示
す半導体装置において半導体基板表面に発生する応力が
求められる。即ち、半導体基板１゜基板表面上に形成さ
れた層２、及び半導体基板裏面に形成された複数の層３
の各層のカがつり合う条件および互いとなり合う層のそ
れぞれの変形量が両層の界面で同じ条件から、半導体表
面に発生する応力σ８を表わす次の（２）式が得られる
。
同様に、半導体装置を真直ばりと仮定して、第２図に示
す半導体装置において半導体基板表面に発生する応力が
求められる。即ち、半導体基板１゜基板表面上に形成さ
れた層２、及び半導体基板裏面に形成された複数の層３
の各層のカがつり合う条件および互いとなり合う層のそ
れぞれの変形量が両層の界面で同じ条件から、半導体表
面に発生する応力σ８を表わす次の（２）式が得られる
。
・・・・・・・・・（２）
但Ｌ １ａ Ｂ（ｉ） ＝ ＥＢ（ｉ）ｆＢ（）） （
Ｃ１、（１３３（ｔ ）） ｄＴ（１Ｂ（ｊ） ：基
板裏面に形成された第１層に発生する熱応力 αＢ（ｊ） ’基板裏面に形成された第５層の線膨張
係数 ＥＢ（ｉ） ’基板裏面に形成された第１層のヤング
率 ＴＢ（ｉ） ’基板裏面に形成された第１層の形成温
度 なおその他の記号については式（１）と同じである。
Ｃ１、（１３３（ｔ ）） ｄＴ（１Ｂ（ｊ） ：基
板裏面に形成された第１層に発生する熱応力 αＢ（ｊ） ’基板裏面に形成された第５層の線膨張
係数 ＥＢ（ｉ） ’基板裏面に形成された第１層のヤング
率 ＴＢ（ｉ） ’基板裏面に形成された第１層の形成温
度 なおその他の記号については式（１）と同じである。
半導体装置において半導体基板表面に発生する応力σ８
をゼロに近くすれば、電気的緒特性が大きく改善される
。第２図に示すような構成の半導体装置についてかかる
条件は（２）式の左辺をゼロに置き換えれば得られる。
をゼロに近くすれば、電気的緒特性が大きく改善される
。第２図に示すような構成の半導体装置についてかかる
条件は（２）式の左辺をゼロに置き換えれば得られる。
即ち、
’； ’Ｂ（ｉ） ” ｈＢ（ｊ）＝ ’； ｈ（ｉ）
”０（ｉ）°°°°°゛°°°（３）を得る。この式は
、基板表面上に形成した各層２両者の大きさがほぼ等し
い時に、半導体基板表面に発生する応力σ８がゼロにな
ることを示している。
”０（ｉ）°°°°°゛°°°（３）を得る。この式は
、基板表面上に形成した各層２両者の大きさがほぼ等し
い時に、半導体基板表面に発生する応力σ８がゼロにな
ることを示している。
例えば半導体基板１が厚さ±３００μｍのシリコン基板
の場合において、基板表面に厚さ１μｍ。
の場合において、基板表面に厚さ１μｍ。
膜応力８ Ｘ １０８ｄｙｎｅ ／ｃｒｌの一般的な熱
酸化膜及び厚さ１μｍ、膜応力−４×１０９〜ｎｏ ／
ｃｄのプラズマ窒化膜の２層を形成した場合について説
明する。この場合、例えば半導体基板裏面に基板表面と
全く同じ層、即ち厚さ１μｍ、膜応力８×１０８ｄｙｎ
ｅ／ｃｒｌの熱酸化膜及び厚さ１ μｍ 、膜応力−４
×１０〜ｎｅ／ｃ＋＋ｊのプラズマ窒化膜を形成すれば
、（２）および（３）式より半導体基板表面に発生する
応力をなくすことができる。この場合、グイボンドとし
てＡｕ−８ｉ共晶を使えないが、導伝性樹脂等を用いれ
ばダイボンド工程に特に問題はない。
酸化膜及び厚さ１μｍ、膜応力−４×１０９〜ｎｏ ／
ｃｄのプラズマ窒化膜の２層を形成した場合について説
明する。この場合、例えば半導体基板裏面に基板表面と
全く同じ層、即ち厚さ１μｍ、膜応力８×１０８ｄｙｎ
ｅ／ｃｒｌの熱酸化膜及び厚さ１ μｍ 、膜応力−４
×１０〜ｎｅ／ｃ＋＋ｊのプラズマ窒化膜を形成すれば
、（２）および（３）式より半導体基板表面に発生する
応力をなくすことができる。この場合、グイボンドとし
てＡｕ−８ｉ共晶を使えないが、導伝性樹脂等を用いれ
ばダイボンド工程に特に問題はない。
成した単数または複数の導体または絶縁体の層、及び基
板裏面に形成した複数の導体または絶縁体の層よりなる
半導体装置において、前記基板表面上に形成した各層に
発生するそれぞれの膜応力と膜厚の積の総和と、前記基
板裏面に形成した各層に発生するそれぞれの膜応力と膜
厚の積の総和の符号が互いに同じで、かつ両者の大きさ
がほぼ等しいものにすることによシ、半導体基板表面に
発生する応力をなくし、半導体装置の電気内緒特性を大
きく改善する。同時に半導体装置の反りがなくなること
によシ、反りによって生じる半導体装置製作上の問題点
が解決できる。
板裏面に形成した複数の導体または絶縁体の層よりなる
半導体装置において、前記基板表面上に形成した各層に
発生するそれぞれの膜応力と膜厚の積の総和と、前記基
板裏面に形成した各層に発生するそれぞれの膜応力と膜
厚の積の総和の符号が互いに同じで、かつ両者の大きさ
がほぼ等しいものにすることによシ、半導体基板表面に
発生する応力をなくし、半導体装置の電気内緒特性を大
きく改善する。同時に半導体装置の反りがなくなること
によシ、反りによって生じる半導体装置製作上の問題点
が解決できる。
第１図は半導体装置における従来の一般的な構造断面図
、第２図は本発明の一実施例にかかる半導体装置の構造
断面図である。 １・・・・・・半導体基板、２・・・・・・基板表面に
形成された単数または複数の層、３・・・・・・基板裏
面に形成された複数の層。
、第２図は本発明の一実施例にかかる半導体装置の構造
断面図である。 １・・・・・・半導体基板、２・・・・・・基板表面に
形成された単数または複数の層、３・・・・・・基板裏
面に形成された複数の層。
Claims (1)
- 半導体基板と基板表面上に形成した単数または複数の
導体または絶縁体の層、及び基板裏面に形成した複数の
導体または絶縁体の層よりなる半導体装置であって、前
記基板表面上に形成した各層に発生するそれぞれの膜応
力と膜厚の積の総和と、前記基板裏面に形成した各層に
発生するそれぞれの膜応力と膜厚の積の総和の符号が互
いに同じで、かつ両者の大きさがほぼ等しいことを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14804884A JPS6126227A (ja) | 1984-07-16 | 1984-07-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14804884A JPS6126227A (ja) | 1984-07-16 | 1984-07-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6126227A true JPS6126227A (ja) | 1986-02-05 |
Family
ID=15443974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14804884A Pending JPS6126227A (ja) | 1984-07-16 | 1984-07-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6126227A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004059736A1 (ja) * | 2002-12-25 | 2004-07-15 | Fujitsu Limited | 半導体装置の製造方法 |
| CN1316573C (zh) * | 2002-12-25 | 2007-05-16 | 富士通株式会社 | 半导体装置的制造方法 |
| JP2013149733A (ja) * | 2012-01-18 | 2013-08-01 | Seiko Epson Corp | 半導体基板及び半導体基板の製造方法 |
-
1984
- 1984-07-16 JP JP14804884A patent/JPS6126227A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004059736A1 (ja) * | 2002-12-25 | 2004-07-15 | Fujitsu Limited | 半導体装置の製造方法 |
| US7153735B2 (en) | 2002-12-25 | 2006-12-26 | Fujitsu Limited | Method of manufacturing semiconductor device |
| CN1316573C (zh) * | 2002-12-25 | 2007-05-16 | 富士通株式会社 | 半导体装置的制造方法 |
| JP2013149733A (ja) * | 2012-01-18 | 2013-08-01 | Seiko Epson Corp | 半導体基板及び半導体基板の製造方法 |
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