WO2006011196A1 - 半導体装置とその製造方法 - Google Patents

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silicon oxide
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film
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Kazutoshi Izumi
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Fujitsu Limited
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having an oxide dielectric capacitor and a manufacturing method thereof.
  • a dynamic random access memory DRAM
  • one transistor and one capacitor constitute one memory cell.
  • the dielectric constant of the capacitor dielectric film is preferably as high as possible. If the dielectric film is a strong dielectric, the polarization characteristics can be memorized, and it is possible to realize a nonvolatile front-end electric random access memory (FeRAM).
  • oxides having a perovskite crystal structure such as norium strontium titanate (BST) BaSrTiO
  • BST norium strontium titanate
  • PbZrTiO (PZT) and SrBiTiO (SBT) which are oxides having a perovskite crystal structure
  • ferroelectrics These perovskite oxide dielectrics can be formed by spin-on such as sol-gel method, sputtering, chemical vapor deposition (CVD), or the like.
  • CVD chemical vapor deposition
  • a ferroelectric capacitor using a perovskite type oxide ferroelectric will be mainly described as an example, but it is not limited.
  • the characteristics of the oxide ferroelectric material often deteriorate again when exposed to a reducing atmosphere such as hydrogen at a high temperature.
  • a reducing atmosphere such as hydrogen at a high temperature.
  • an insulating film such as an oxide film.
  • a silicon oxide film is formed by plasma-excited (PE) chemical vapor deposition (CVD) using tetraethoxyorthosilicate (TEOS) as the silicon source, and the layer that fills the space between the capacitors An inter-layer insulating film is formed, and then an A1 wiring connecting the transistor and the capacitor is formed.
  • PE plasma-excited
  • CVD chemical vapor deposition
  • TEOS tetraethoxyorthosilicate
  • An object of the present invention is to provide a semiconductor device in which gaps between oxide dielectric capacitors and electrodes are filled with a silicon oxide film without voids, and deterioration of capacitor characteristics is suppressed.
  • Another object of the present invention is to provide a method for manufacturing a semiconductor device capable of filling a gap between capacitors and electrodes while suppressing the deterioration of characteristics of an oxide dielectric capacitor and suppressing generation of voids. That is.
  • Still another object of the present invention is to provide a high degree of integration having a ferroelectric capacitor having excellent characteristics.
  • a semiconductor device is provided.
  • Another object of the present invention is to provide a method of manufacturing a semiconductor device in which a ferroelectric capacitor having excellent characteristics can be formed with a high degree of integration, and between capacitors can be embedded without causing voids.
  • HDP high-density plasma
  • a semiconductor substrate a semiconductor element formed on the semiconductor substrate, an interlayer insulating film formed on the semiconductor substrate so as to cover the semiconductor element, and the interlayer An oxide dielectric capacitor formed on an insulating film, a Si-rich first silicon oxide film deposited on the interlayer insulating film, covering the oxide dielectric capacitor, and the first oxide
  • a semiconductor device having a second silicon oxide film deposited above a silicon film and having a lower Si composition than the first silicon oxide film.
  • FIG. 1A and IB are an equivalent circuit diagram of a ferroelectric random access memory (FeRAM) and a plan view showing a planar arrangement example.
  • FeRAM ferroelectric random access memory
  • FIG. 2 is a cross-sectional view of a high-density plasma (HDP) chemical vapor deposition (CVD) apparatus used in the examples.
  • HDP high-density plasma
  • CVD chemical vapor deposition
  • FIGS. 3A and 3B are a cross-sectional view schematically showing the configuration of the sample used in the experiment, and a graph showing the experimental result.
  • FIGS. 4A-4D are cross-sectional views showing main steps of a method of manufacturing a semiconductor device having a ferroelectric capacitor according to an embodiment.
  • FIG. 4E-4H is a cross-sectional view showing the main steps of a method of manufacturing a semiconductor device having a ferroelectric capacitor according to an embodiment.
  • FIG. 5 shows a configuration example of a ferroelectric capacitor and a multilayer wiring portion of a semiconductor device. It is sectional drawing.
  • FIG. 1A shows a circuit configuration example of FeRAM.
  • the figure shows four memory units.
  • the MOS transistor TR1 and the ferroelectric FeRAM capacitor FC1 and force S1 constitute the memory unit MC1.
  • MOS transistor TR2 and FeRAM capacitor FC2 constitute memory unit MC2
  • MOS transistor TR3 and FeRAM capacitor FC3 constitute memory unit MC3
  • MOS transistor TR4 and FeRAM capacitor FC4 constitute memory unit MC4.
  • the source regions of the two transistors arranged vertically are composed of a common semiconductor region and are connected to the bit lines BL1 and BL2.
  • the gate electrodes of the MOS transistors arranged side by side are connected to the common word lines WL1 and WL2.
  • the counter electrode of the capacitor is connected to the plate lines PL1, PL2. If a paraelectric capacitor is used instead of a FeRAM capacitor, DRAM is obtained.
  • One memory cell may be composed of one transistor and one capacitor, but they may be connected to the same word line.
  • Bit lines BL1 and BL2 are used as BL and ZBL, and by storing complementary data, the signal margin is doubled.
  • FIG. IB shows a planar configuration example of a semiconductor device that realizes the circuit of FIG. 1A.
  • Semiconductor active regions AR1 and AR2 and gate electrodes (part of word lines WL1 and WL2) arranged above them constitute four transistors TR1 to TR4.
  • Four FeR AM capacitors FCl—FC4 are placed above and below the transistor.
  • FeRAM capacitors FC1 and FC3 are arranged side by side, and FeRAM capacitors FC2 and FC4 are also arranged side by side. As the degree of integration increases, the gap between capacitors becomes narrow, for example, about 0.35 ⁇ and 0.18 ⁇ m.
  • HDP high-density plasma
  • FIG. 2 shows the configuration of an inductively coupled HDPCVD apparatus with excellent embedding characteristics.
  • An RF window RFW made of alumina that transmits high frequency (RF) is provided on the upper surface of the A1 chamber wall CW.
  • a coil RFC of several turns is placed on it and 13.56 MHz high frequency power is supplied.
  • the chamber wall CW is provided with a plurality of gas nose GNs, supplying a desired gas to form a mixed gas atmosphere.
  • An electrostatic chuck ESC is provided on a stage ST that can be moved in the vertical direction to attract the wafer WF.
  • a high-frequency bias having a frequency of 4 MHz and a bias power of 2 ⁇ Okw ⁇ 3 ⁇ Okw is applied to the stage ST.
  • the space in the chamber is connected to an evacuation device and can be maintained at a desired degree of vacuum. For example, SiH, ⁇ , Ar are supplied at a predetermined flow ratio, and RF power and high frequency bias are applied.
  • HDPCVD is a process in which deposition and sputtering proceed at the same time, and it is said that the embedding property is improved because sputtering proceeds preferentially at the convex part.
  • the present inventor considered turning off the high-frequency bias in order to reduce the influence of hydrogen.
  • HDPCVD is performed on a silicon oxide film without a high-frequency bias
  • the loading characteristics are degraded. Therefore, a thin silicon oxide film with different physical properties is deposited at the initial stage of film formation, and then a silicon oxide film with excellent loading characteristics is formed by turning on the high frequency bias. If the lower silicon oxide film exhibits a hydrogen shielding ability, it is possible to suppress the deterioration of the characteristics of the ferroelectric capacitor.
  • the upper silicon oxide film is formed by normal HDPCVD to maintain the loading characteristics.
  • FIG. 3A shows the configuration of the sample.
  • a ferroelectric layer FeL of noble metal EL, PZT, and an upper electrode EU of noble metal are formed on the base US of the silicon substrate, and an FeRAM capacitor FC is formed. Cover the FeRAM capacitor FC and first deposit HDXCVD without high-frequency bias using SiH, ⁇ , Ar as source gases, and deposit the lower silicon oxide film OX1
  • FIG. 3B is a graph showing experimental results.
  • the characteristic si is the result when the thickness of the lower silicon oxide film OX1 is 9 nm.
  • the yield is close to 100% at 192 hours after production, but the yield decreases with time, and after 528 hours, the yield decreases to about 92%.
  • Characteristic s2 is the result when the thickness of the lower silicon oxide film OX1 is 12.7 nm. During the measurement time up to 528 hours, the yield was almost 100%. Good results were also obtained when the thickness of the lower silicon oxide film X1 was 18.5 nm, 39 nm, and 49.5 nm.
  • the lower silicon oxide film formed by HDPCVD without high-frequency bias is preferably not too thick. 10nm or more is preferred to have a function to prevent diffusion of hydrogen and moisture. That is, it is preferable to form a lower silicon oxide film having a thickness of 10 nm to 50 nm without high frequency noise.
  • the substrate temperature during HDPCVD is preferably 175 ° C to 350 ° C.
  • a SiON layer may be formed using SiH, N0, Ar as a source gas.
  • a low dielectric constant film By performing HDPCVD using Ar-containing source gas, a low dielectric constant film can be formed.
  • an insulating film with an ability to prevent hydrogen diffusion such as A1 oxide film, A1 nitride film, Ta oxide film, Ta nitride film, Ti oxide film, Zr oxide film, etc.
  • the ability to prevent hydrogen diffusion can be improved.
  • the substrate temperature at this time is preferably 200 ° C. and 450 ° C.
  • a silicon oxide film may be formed by plasma CVD using TEOS. Effect of plasma treatment using N or N 2 O after forming oxide film by plasma C VD using TEOS
  • a silicon oxide film formed without a high frequency bias and a silicon oxide film formed with a high frequency bias are appropriately stacked. Also good. That is, a plurality of layers of high-frequency biasless silicon oxide films may be inserted into the total thickness of the silicon oxide film.
  • a field oxide film 12 having a thickness of about 500 nm is formed on the surface of the p-type silicon substrate 11 by local oxidation (LOCOS).
  • LOCOS local oxidation
  • a desired n-type well, p-type well, and p-type wall in the n-type tool can be provided on the surface of the silicon substrate 11.
  • all conductivity types may be reversed. Even if the isolation region is formed by shallow trench isolation (STI) instead of L OCOS Good.
  • STI shallow trench isolation
  • a gate oxide film 13 having a thickness of about 15 nm is formed on the surface of the silicon substrate 11 (active region AR) defined by the field oxide film 12 by thermal oxidation.
  • a polycrystalline silicon layer 14 a having a thickness of about 120 nm and a tungsten silicide (WSi) layer 14 b having a thickness of about 150 nm are formed to form a gate electrode layer 14.
  • the gate electrode layer can be formed by sputtering, CVD, or the like.
  • a silicon oxide film 15 is further formed on the gate electrode layer 14 by CVD.
  • a resist pattern is formed on the silicon oxide film 15, and the silicon oxide film 15 and the gate electrode layer 14 are patterned in the same shape. Thereafter, the resist mask is removed.
  • low impurity concentration n-type impurity ions are implanted into the surface of the silicon substrate 11 to form a low concentration n-type impurity doped region (extension) 21.
  • ion implantation is performed separately for an n-channel region and a p-channel region.
  • the dose is about 10 13 .
  • a high-temperature oxide (HTO) film is deposited on the entire surface of the silicon substrate 11 covering the gate electrode structure at a substrate temperature of 800 ° C. to a thickness of about 150 nm. Then, reactive ion etching (anisotropic etching) is performed to remove the HT0 film on the flat surface, leaving the sidewall only on the sidewall of the gate electrode structure. Note that the previously formed silicon oxide film 15 remains on the upper surface of the gate electrode.
  • the silicon oxide film 15 and the sidewall are combined and referred to as the first insulating film 17.
  • high concentration ion implantation is performed to form a deeper source / drain region 22 having a high impurity concentration.
  • As is ion-implanted at a dose of about 10 14 10 15 cm— 2
  • BF is implanted at a dose of about 10 ”—10 15 cm— 2. To do.
  • an oxide film 18 such as borophosphosilicate glass (BPS G), oxynitride, or silicon oxide is formed on the entire surface of the silicon substrate 11. Oxide film 18 deposited Later, the surface is flattened to a thickness of about 1 ⁇ m.
  • BPS G borophosphosilicate glass
  • oxynitride silicon oxide
  • the oxide film 18 may be formed of a single layer or a stacked layer of a plurality of layers. For example, an oxynitride layer having a thickness of about 200 nm may be formed below, and a plasma-excited tetraethoxysilane (TEOS) oxide film may be formed thereon.
  • TEOS plasma-excited tetraethoxysilane
  • the planarization of the oxide film 18 can be performed using reflow, chemical mechanical polishing (CMP), etch back, or the like.
  • a contact hole 19 exposing the source Z drain region of the MOS transistor is formed.
  • the contact hole 19 can be formed, for example, by reactive ion etching using a resist mask having an opening with a diameter of about 0.5 zm.
  • a wiring layer is formed on the substrate on which the contact hole 19 is formed.
  • the wiring layer is formed of, for example, a glue metal layer 24 formed by stacking a Ti layer having a thickness of about 20 nm and a TiN layer having a thickness of about 50 nm, and a W layer 25 deposited thereon.
  • the glue metal layer is deposited by sputtering, for example.
  • the W layer is deposited to a thickness of about 800 nm by CVD using WF and H, for example.
  • the W layer 25 and the glue metal layer 24 on the oxide film 18 are removed by an etch back.
  • Etchback can be performed by dry etching using C1-based gas.
  • the W layer and the dull metal layer on the oxide film 18 may be removed by chemical mechanical polishing (CMP).
  • CMP chemical mechanical polishing
  • a nitride film 26 having a thickness of about 50 nm-lOO nm is deposited on the planarized plane by plasma enhanced (PE) CVD at a low substrate temperature of about 350 ° C.
  • PE plasma enhanced
  • an oxide film having a thickness of about 80 nm is further laminated.
  • This oxide film is formed by, for example, a TEOS oxide film formed by plasma enhanced CVD using TEOS.
  • TEOS oxide film formed by plasma enhanced CVD using TEOS.
  • the layer 26 is referred to as an oxygen shielding insulating film, including the case where a nitride film and an oxide film are stacked.
  • a lower electrode 27 having a lamination force of a 20-30 nm thick Ti layer and a 150 nm thick Pt layer a 300 nm thick PZT dielectric film 28, a 150 nm thick Pt
  • Each of the upper electrodes 29 is formed by sputtering.
  • the PZT dielectric film 28 is in an amorphous phase as it is deposited and does not have polarization characteristics.
  • annealing treatment is performed in an O atmosphere. For example, 1 atmosphere
  • annealing at 850 ° C for about 5 seconds.
  • Such annealing can be performed using a rapid thermal annealing (RTA) apparatus.
  • RTA rapid thermal annealing
  • annealing may be performed at 800 ° C or higher for 10 minutes or longer using a resistance furnace. For example, annealing is performed at 800 ° C for about 30 minutes.
  • the PZT dielectric film 28 is polycrystallized, and exhibits a polarizability of about 30 ⁇ C / cm 2 , for example. Since the W layer 25a is covered with the oxygen shielding insulating film 26, it is prevented from being oxidized. If the W layer 25a is oxidized, there is a risk of the laminated structure being destroyed by volume expansion. For example, lxm may bulge up in the height direction.
  • the upper electrode 29, the dielectric film 28, and the lower electrode 27 are patterned using a well-known photolithography technique.
  • the lower electrode 27a, the dielectric film 28a, and the upper electrode 29a are formed.
  • After capacitor patterning perform recovery annealing at a temperature of 500-650 ° C in an oxygen atmosphere.
  • the PZT dielectric film 28a exhibits excellent polarization characteristics when it exhibits a (111) orientation on the lower electrode. To achieve this crystal orientation, control the Ti film thickness of the lower electrode 27a.
  • PZT components other than oxygen are expressed as Pb Zr Ti, PZT dielectric film 2
  • a high-temperature process including a reducing gas such as hydrogen as much as possible.
  • the Si-rich first silicon oxide film 30 is formed on the entire surface of the substrate by covering the created capacitor by HDPCVD without high frequency bias as described above. Film. A hydrogen (water) diffusion prevention film 30 is formed. Thereafter, the high-frequency bias is turned on, and a second silicon oxide film 34 with a Si composition lowered (similar to stoichiometry) is formed to a desired thickness by HDPCVD with good embedding characteristics. Perform CMP to flatten the surface.
  • the hydrogen diffusion preventing film may be a stacked layer of a first hydrogen diffusion preventing film 30a, a second hydrogen diffusion preventing film 30b, or the like.
  • One is a silicon-rich silicon oxide film as described above, and the other is a layer of any of A1 oxide, A1 nitride, Ta oxide, Ta nitride, Ti oxide, and Zr oxide. Thereafter, multilayer wiring is formed as necessary.
  • USP 5,953,619 Japanese Patent Laid-Open No. 11-54716, (incorporated herein by reference) can be referred to for the normal configuration and manufacturing process of the ferroelectric memory.
  • FIG. 5 shows a configuration example of the FeRAM capacitor and the multilayer wiring thereon.
  • a conductive plug 35 is embedded in the interlayer insulating film IL, and an oxygen shielding film 26 is formed covering the surface thereof.
  • a FeRAM capacitor 37 formed of a lower electrode 27a, a ferroelectric layer 28a, and an upper electrode 29a is formed on the oxygen shielding film 26, and covers the FeRAM capacitor 37 and is formed by HDPCVD without high-frequency bias.
  • a silicon oxide film 30 with a rich hydrogen shielding ability, and a silicon oxide film 34 that is formed by HDPCVD with high-frequency bias and is almost stoichiometric, lacking hydrogen shielding ability but excellent in embedding properties, constitutes an interlayer insulation film is doing.
  • a via hole reaching the conductive plug 35 and the lower electrode 27a is formed, and conductive plugs 38 and 39 such as W are embedded by the process as described above.
  • an A1 layer is deposited and patterned to form a first A1 wiring 41.
  • a conductive plug can also be provided on the upper electrode 29a.
  • a silicon oxide film 43 having a silicon-rich hydrogen shielding ability is deposited on the silicon oxide film 34 by HDPCVD without a high-frequency bias so as to cover the wiring 41.
  • a silicon oxide film 45 which is chipped but has excellent loading characteristics is deposited.
  • a via hole that penetrates the silicon oxide films 45 and 43 to reach the lower connection portion is formed, and the conductive plug 47 is carried.
  • the A1 layer is deposited and patterned to form the second A1 wiring 49.
  • a silicon oxide film 53 having a hydrogen shielding ability and a silicon oxide film 55 having a poor hydrogen shielding ability but excellent embedding characteristics are deposited so as to cover the second A1 wiring 49.
  • a desired number of multilayer wirings are formed by the same process.
  • Cu damascene wiring can be formed instead of A1 wiring.
  • PZT other materials such as SBT may be used as the ferroelectric.
  • a high dielectric such as BST can be used instead of the ferroelectric.
  • An electrode having oxygen shielding ability can be formed on the surface of the lower conductive plug, and the oxygen shielding film can be omitted.

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Abstract

　酸化物誘電体キャパシタの特性劣化を抑制し、ボイド発生を抑制しつつキャパシタ間、電極間のギャップを充填することのできる半導体装置の製造方法を提供する。 　半導体装置の製造方法は、（ａ）半導体素子を形成した半導体基板上方に、酸化物誘電体キャパシタを形成した基板を準備する工程と、（ｂ）前記酸化物誘電体キャパシタを覆って、第１の条件の高密度プラズマ（ＨＤＰ）ＣＶＤで酸化シリコン膜を堆積する工程と、（ｃ）前記工程（ｂ）の後、前記第１の条件より高周波バイアスを高めた第２の条件のＨＤＰＣＶＤで酸化シリコン膜を堆積する工程と、を含む。

Description

明 細 書
半導体装置とその製造方法
技術分野
[0001] 本発明は、半導体装置とその製造方法に関し、特に酸化物誘電体キャパシタを有 する半導体装置とその製造方法に関する。 背景技術
[0002] ダイナミックランダムアクセスメモリ（DRAM)は、 1つのトランジスタと 1つのキャパシ タとで 1つのメモリセルを構成する。小さなキャパシタで所望の容量を実現するために は、キャパシタの誘電体膜の誘電率は高ければ高いほど好ましい。誘電体膜が強誘 電体であれば分極特性を記憶することができ、不揮発性のフエ口エレクトリックランダ ムアクセスメモリ（FeRAM)を実現すること力できる。
[0003] 比誘電率が 10以上、より好ましくは 50以上の高誘電体としては、ノ リウムストロンチ ゥムタイタネート（BST) BaSrTiO等のぺロブスカイト型結晶構造を有する酸化物が 知られている。また、強誘電体としては、同様にぺロブスカイト型結晶構造を有する酸 化物である PbZrTiO (PZT)や SrBiTiO (SBT)等が知られてレ、る。これらのぺロブス カイト型酸化物誘電体は、ゾル ·ゲル法等のスピンオン、スパッタリング、化学気相堆 積（CVD)等によって成膜することができる。以下、主にぺロブスカイト型酸化物強誘 電体を用いた強誘電体キャパシタを例にとって説明するが、制限的意味を有するも のではない。
[0004] ぺロブスカイト型酸化物強誘電体を成膜しても、成膜したままの状態では、ァモルフ ァス相であったり、結晶化が不十分であったりすることが多い。また、酸素が欠乏する こともある。このような場合、成膜したままの酸化物強誘電体は、そのままでは有用な 酸化物強誘電体として用いることができない。したがって、成膜後、酸化性雰囲気中 でァニールすることが必要である。酸化性雰囲気中でのァニールは、トランジスタ、 W プラグ等の下地構造に悪影響を与える可能性がある。
[0005] 一旦、欠乏酸素を補充し、結晶化を行う処理を行っても、その後に高温で水素等の 還元性雰囲気に触れると、酸化物強誘電体の特性は再び劣化することが多い。強誘 電体キャパシタを形成した後は、その表面を酸化膜等の絶縁膜で覆う。水素を多量 に含むガスを用いて高温で酸化シリコン膜を成膜すると、水素が強誘電体の特性を 劣化させることが多い。
[0006] USP5, 953, 619 (特開平 11—54716号） ίま、シリコン基板にスイッチング、 M〇Sト ランジスタを形成した後、絶縁ゲート電極を覆って基板上にポロホスホシリケートガラ ス（BPSG)等の層間絶縁膜を形成し、コンタクト孔を形成し、 TiZTiN/W等の導電 層を坦め込んで導電性プラグを形成し、その上に窒化シリコン膜、酸化シリコン膜を 形成した後、強誘電体キャパシタを形成することを教示する。酸化性雰囲気中でのァ ニールを行なっても、窒化シリコン膜が酸素遮蔽膜となり、下地構造を酸化性雰囲気 力 護る。酸化シリコン膜は接着層の機能を有する。強誘電体キャパシタを作成した 後は、テトラエトキシオルソシリケート（TEOS)をシリコンソースとしたプラズマ励起（P E)化学気相堆積 (CVD)で酸化シリコン膜を形成して、キャパシタ間を坦め込む層 間絶縁膜を形成し、その後トランジスタとキャパシタとを接続する A1配線を形成する。 TEOS酸化膜を用いることにより水素の発生を抑制し、強誘電体キャパシタの特性が 劣化することを抑制する。
[0007] 近年、半導体装置の高集積化と共に、強誘電体メモリも集積度が上がり、強誘電体 キャパシタ間、電極間のギャップは狭くなつている。配線ルール 0. 35 μ ΐηでの多層 配線、配線ルール 0. 18 z m以下での構成に TEOS酸化膜を用いると、狭いギヤッ プを酸化シリコン膜で埋め込む埋込特性 (gap filling)が不足し、ボイドが発生してしま うようになった。
発明の開示
[0008] 本発明の目的は、酸化物誘電体キャパシタ間、電極間のギャップをボイドなく酸化 シリコン膜で充填し、且つキャパシタの特性劣化を抑制した半導体装置を提供するこ とである。
[0009] 本発明の他の目的は、酸化物誘電体キャパシタの特性劣化を抑制し、ボイド発生 を抑制しつつキャパシタ間、電極間のギャップを充填することのできる半導体装置の 製造方法を提供することである。
[0010] 本発明のさらに他の目的は、特性の優れた強誘電体キャパシタを有する高集積度 の半導体装置を提供することである。
本発明の他の目的は、特性の優れた強誘電体キャパシタを高集積度で形成でき、 キャパシタ間をボイドを生じることなく埋め込むことのできる半導体装置の製造方法を 提供することである。
[0011] 本発明の 1観点によれば、（a)半導体素子を形成した半導体基板上方に、酸化物 誘電体キャパシタを形成した基板を準備する工程と、 (b)前記酸化物誘電体キャパ シタを覆って、第 1の条件の高密度プラズマ（HDP) CVDで酸化シリコン膜を堆積す る工程と、（c)前記工程 (b)の後、前記第 1の条件より高周波バイアスを高めた第 2の 条件の HDPCVDで酸化シリコン膜を堆積する工程と、を含む半導体装置の製造方 法が提供される。
[0012] 本発明の他の観点によれば、半導体基板と、前記半導体基板に形成された半導体 素子と、前記半導体素子を覆って、前記半導体基板上に形成された層間絶縁膜と、 前記層間絶縁膜上に形成された酸化物誘電体キャパシタと、前記酸化物誘電体キ ャパシタを覆って、前記層間絶縁膜上に堆積された Siリッチの第 1の酸化シリコン膜 と、前記第 1の酸化シリコン膜の上方に堆積され、前記第 1の酸化シリコン膜より Si組 成の低い第 2の酸化シリコン膜と、を有する半導体装置が提供される。
図面の簡単な説明
[0013] [図 1]FIG. 1A、 IBは、強誘電体ランダムアクセスメモリ（FeRAM)の等価回路図、 および平面配置例を示す平面図である。
[図 2]FIG. 2は、実施例で用いる高密度プラズマ (HDP)化学気相堆積 (CVD)装置 の断面図である。
[0014] [図 3]FIG. 3A、 3Bは、実験に用いたサンプルの構成を概略的に示す断面図、およ び実験結果を示すグラフである。
[図 4A-4D]FIG. 4A— 4Dは、実施例による、強誘電体キャパシタを有する半導体装 置の製造方法の主要工程を示す断面図である。
[図 4E_4H]FIG. 4E-4Hは、実施例による、強誘電体キャパシタを有する半導体装 置の製造方法の主要工程を示す断面図である。
[0015] [図 5]FIG. 5は、半導体装置の強誘電体キャパシタと多層配線部分の構成例を示す 断面図である。
発明を実施するための最良の形態
[0016] FIG. 1Aは、 FeRAMの回路構成例を示す。図には 4つのメモリ単位を示す。 MO Sトランジスタ TR1と強誘電体の FeRAMキャパシタ FC1と力 S1つのメモリ単位 MC1を 構成する。同様、 MOSトランジスタ TR2と FeRAMキャパシタ FC2とがメモリ単位 MC 2を構成し、 MOSトランジスタ TR3と FeRAMキャパシタ FC3とがメモリ単位 MC3を 構成し、 MOSトランジスタ TR4と FeRAMキャパシタ FC4とがメモリ単位 MC4を構成 する。上下に並んだ 2つのトランジスタのソース領域は共通の半導体領域で構成され 、ビット線 BL1 , BL2に接続される。横に並んだ MOSトランジスタのゲート電極は共 通のワード線 WL1 , WL2に接続される。キャパシタの対向電極はプレート線 PL1, P L2に接続される。なお、 FeRAMキャパシタの代わりに常誘電体キャパシタを用いれ ば、 DRAMとなる。
[0017] 1トランジスタと 1キャパシタで 1メモリセルを構成してもよいが、同一ワード線に接続 成してもよレ、。ビット線 BL1と BL2を BLと ZBLとして、相補的データを記憶することに より信号のマージンが 2倍になる。
[0018] FIG. IBは、 FIG. 1Aの回路を実現する半導体装置の平面構成例を示す。半導 体活性領域 AR1 , AR2とその上方に配置されたゲート電極（ワード線 WL1 , WL2の 一部）力 4つのトランジスタ TR1—TR4を構成する。トランジスタの上下に 4つの FeR AMキャパシタ FCl— FC4が配置されている。 FeRAMキャパシタ FC1と FC3は横方 向に並んで配置され、 FeRAMキャパシタ FC2と FC4も横方向に並んで配置されて いる。集積度が上がるとキャパシタ間のギャップは狭ぐ例えば 0. 35 μ ΐη、 0· 18 μ m程度にもなる。
[0019] 狭いギャップを酸化シリコンなどの絶縁膜で埋め込むには、坦め込み特性のよい成 膜方法を用いる必要が生じる。埋め込み特性に優れた酸化シリコン膜の成膜方法は 、高密度プラズマ（HDP) CVDである。 HDP酸化シリコン膜は、通常シラン（SiH )、
4
〇、 Arを原料ガスとして用いる。シランが分解すると多量の水素が発生する。 FeRA
2
Mキャパシタを覆って HDPCVDで酸化シリコン膜を成膜すると、 FeRAMキャパシタ の特性が劣化してしまう。埋め込み特性と FeRAMキャパシタの特性維持がトレード オフの関係となる。
[0020] FIG. 2は、埋め込み特性に優れた誘導結合型 HDPCVD装置の構成を示す。 A1 製チャンバウォール CWの上面に高周波（RF)を透過するアルミナ製の RF窓 RFW が設けられ、その上に数ターンのコイル RFCが配置され、 13. 56MHzの高周波電 力が供給される。チャンバウォール CWには複数のガスノズノレ GNが備えられ、所望 のガスを供給し、混合ガス雰囲気を形成する。上下方向に移動できるステージ STの 上に静電チャック ESCが備えられ、ウェハ WFを吸着する。ステージ STには、周波数 4MHz、バイアスパワー 2· Okw— 3· Okwの高周波バイアスが印加される。チャンバ 内の空間は真空排気装置に接続され、所望の真空度に維持することができる。たと えば、 SiH、〇、 Arを所定流量比で供給し、 RF電力、高周波バイアスを印加するこ
4 2
とにより RF窓 RFW下方に高密度のプラズマ PLSを発生させ、ウェハ WF上に酸化シ リコン膜を堆積することができる。 HDPCVDは、デポジションとスパッタリングとが同 時に進行するプロセスであり、凸部ではスパッタリングが優先的に進行するので埋め 込み特性が向上すると言われている。
[0021] 本発明者は、水素の影響を低減するため高周波バイアスをオフにすることを考えた 。高周波バイアス無しで酸化シリコン膜の HDPCVDを行うと、坦め込み特性は低下 する。そこで、成膜初期を高周波バイアス無しとして物性を変えた薄い酸化シリコン 膜を堆積し、その後高周波バイアスをオンとして、坦め込み特性の優れた酸化シリコ ン膜を成膜する。下層酸化シリコン膜が水素遮蔽能を示せば、強誘電体キャパシタ の特性劣化を抑制できる。上層酸化シリコン膜を通常の HDPCVDで形成することに より、坦め込み特性の維持を図る。
[0022] FIG. 3Aは、サンプルの構成を示す。シリコン基板の下地 USの上に貴金属の下部 電極 EL, PZTの強誘電体層 FeL，貴金属の上部電極 EUが形成され、 FeRAMキヤ パシタ FCが形成されている。 FeRAMキャパシタ FCを覆って、まず高周波バイアス 無しの HDPCVDで、 SiH、〇、 Arを原料ガスとし、下層酸化シリコン膜 OX1を堆積
4 2
し、その後高周波バイアスをオンとして上層酸化シリコン膜〇X2を堆積した。下層酸 化シリコン膜 OX1の厚さを変化させて、 FeRAMキャパシタ特性の歩留まりを測定し た。
FIG. 3Bは、実験結果を示すグラフである。特性 siは、下層酸化シリコン膜 OX1の 厚さを 9nmとした時の結果である。製造後 192時間では歩留まりは 100%近いが、 時間の経過と共に歩留まりは低下し、 528時間後には歩留まりは約 92%まで低下し ている。特性 s2は、下層酸化シリコン膜 OX1の厚さを 12. 7nmとした場合の結果で ある。 528時間までの測定時間中、歩留まりはほぼ 100%であった。下層酸化シリコ ン膜〇X1の厚さを、 18. 5nm、 39nm、 49. 5nmとした時も良好な結果が得られた。
[0023] これらの実験結果から、高周波バイアスを印加した HDPCVDで FeRAMキャパシ タを覆って酸化シリコン膜を堆積すると、成膜ダメージが生じること、成長初期に高周 波バイアスをオフにすると成膜ダメージが減少すること、厚さ 10nm以上の下層酸化 シリコン膜を高周波バイアス無しで成膜すれば、歩留まりはほぼ 100%にできること、 力 S判った。なお、高周波バイアス無しの HDPCVDで形成した酸化シリコンは、 Siリツ チであった。高周波バイアス無しの HDPCVDで形成した Siリッチの酸化シリコンは、 水素、水分に対して拡散防止機能 (以下水素遮蔽能とも呼ぶ）を有すると考えられる
[0024] 高周波バイアス無しの HDPCVDで形成する下層酸化シリコン膜は厚いほど水素、 水分に対する拡散防止能力が高くなるが、埋め込み特性は低下する。高周波バイァ ス無しの HDPCVDで形成する下層酸化シリコン膜はあまり厚く成膜することは好まし くなぐ 50nm以下が好ましい。水素、水分に対する拡散防止機能を持たせるために は 10nm以上が好ましレ、。すなわち、 10nm— 50nmの下層酸化シリコン膜を高周波 ノィァス無しで成膜することが好ましい。 HDPCVDを行なう時の基板温度は、 175 °C一 350°Cが好ましい。
[0025] SiH、 O、 Arに代え、 SiH、 N 0、 Arを原料ガスとして SiON層を成膜することも
4 2 4 2
できる。酸化シリコンに Fを添カ卩して、誘電率を下げることも可能である。 SiF /O /
4 2
Arを含む原料ガスを用いて HDPCVDを行なうことにより、低誘電率膜を形成するこ とができょう。
高周波バイアス無しの酸化シリコン膜 HDPCVDの前に、 A1酸化膜、 A1窒化膜、 T a酸化膜、 Ta窒化膜、 Ti酸化膜、 Zr酸化膜等の水素拡散防止能を有する絶縁膜を 成膜すると、水素拡散防止能を向上させることができる。また、高周波バイアスを低く した HDPCVDで酸化シリコン膜を成膜した後、または高周波バイアスの低い HDPC VDと高周波バイアスを高くした HDPCVDとで酸化シリコン膜を成膜した後、 Nまた
2 は N〇を用いたプラズマ処理を行なって、脱水処理、膜質改善を行なうこともできる。
2
この時の基板温度は、 200°C 450°Cが好ましい。ギャップを充填した後、 TEOSを 用いたプラズマ CVDで酸化シリコン膜を成膜してもよい。 TEOSを用いたプラズマ C VDで酸化膜を形成した後、 Nまたは N Oを用いたプラズマ処理を行なっても効果
2 2
的である。水素発生量を抑制できる。その後化学機械研磨で平坦ィ匕を行なうこともで きる。 HDPCVD中、 SiH等のシリコンソースガスの流量に対する Ar, O等の他のガ
4 2 スの流量の比を制御して、デポジションとスパッタリングとの比を変えてもょレ、。
[0026] なお、成長初期を高周波バイアス無しとする場合を説明したが、成長初期の高周波 ノィァスを低下することによつても同様の効果が得られよう。高周波バイアスを初め低 ぐその後徐々に高くすることも可能であろう。
[0027] 多層配線を行う場合等、酸化シリコン膜の総厚が厚くなる場合、高周波バイアス無 しで成膜する酸化シリコン膜と高周波バイアス有りで成膜する酸化シリコン膜とを適当 に積層してもよい。即ち、酸化シリコン膜の総厚の中に複数層の高周波バイアス無し 酸化シリコン膜を挿入してもよレ、。
[0028] 高周波バイアス無しで酸化シリコン膜を成膜する際、高周波バイアス有りで成膜す る場合より総流量を下げることも有効である。高周波バイアス無しで酸化シリコン膜を 成膜する際、シラン流量の総流量に対する比を下げることも有効である。例えば、シ ラン SiHの流量に対して〇の流量を 5倍以上とする。
4 2
[0029] 以下、図面を参照して本発明の実施例による半導体装置の製造方法の主要工程 を説明する。
FIG. 4Aに示すように、 p型シリコン基板 11の表面に、局所酸化（LOCOS)により、 厚さ約 500nmのフィールド酸化膜 12を形成する。なお、シリコン基板 11が p型を有 する場合を例示するが、シリコン基板 11の表面に所望の n型ゥエル、 p型ゥエル、 n型 ゥヱル中の p型ゥヱルを設けることもできる。また、導電型をすベて反転してもよい。 L OCOSに代え、シヤロートレンチアイソレーション（STI)で素子分離領域を形成しても よい。
[0030] フィールド酸化膜 12で画定されたシリコン基板 11 (活性領域 AR)表面に、熱酸化 により厚さ約 15nmのゲート酸化膜 13を形成する。ゲート酸化膜 13上に、厚さ約 120 nmの多結晶シリコン層 14a、厚さ約 150nmのタングステンシリサイド（WSi)層 14bを 成膜し、ゲート電極層 14を形成する。なお、ゲート電極層の作成は、スパッタリング、 CVD等により行うことができる。ゲート電極層 14の上に、さらに CVDによりシリコン酸 化膜 15を形成する。シリコン酸化膜 15上に、レジストパターンを形成し、シリコン酸化 膜 15、ゲート電極層 14を同一形状にパターニングする。その後、レジストマスクは除 去する。
[0031] ゲート電極層 14とシリコン酸化膜 15のパターンをマスクとして、シリコン基板 11表面 に低不純物濃度の n型不純物のイオン注入を行い、低濃度 n型不純物ドープ領域（ エクステンション） 21を形成する。なお、シリコン基板上に CMOS回路を作成する場 合は、 nチャネル領域と pチャネル領域に分けてイオン注入を行う。
[0032] イオン注入は、たとえば nチャネルトランジスタに対しては Pまたは/および Asをィ オン注入し、 pチャネルトランジスタに対しては、たとえば BF をイオン注入する。たと えば、ドーズ量は 1013程度である。
[0033] FIG. 4Bに示すように、ゲート電極構造を覆ってシリコン基板 11全面上に高温酸 化（HTO)膜を基板温度 800°Cで厚さ 150nm程度堆積する。その後反応性イオン エッチング（異方性エッチング）を行うことにより、平坦面上の HT〇膜を除去し、ゲート 電極構造の側壁上にのみサイドウォールを残す。なお、ゲート電極上面には、先に 形成したシリコン酸化膜 15が残る。以後、シリコン酸化膜 15、サイドウォールを合わ せ、第 1絶縁膜 17と呼ぶ。
[0034] 第 1絶縁膜 17をマスクとして用レ、、高濃度のイオン注入を行って、高不純物濃度の より深いソース/ドレイン領域 22を形成する。 nチャネルトランジスタに対しては、例え ば Asをドーズ量 1014 1015cm— 2程度イオン注入し、 pチャネルトランジスタに対しては 、たとえば BF をドーズ量 10"— 1015cm— 2程度イオン注入する。
[0035] FIG. 4Cに示すように、シリコン基板 11全面上に、ボロホスホシリケートガラス（BPS G)、ォキシナイトライド、シリコン酸化物等の酸化膜 18を成膜する。酸化膜 18を成膜 後、表面を平坦化して厚さを 1 μ m程度とする。
[0036] 酸化膜 18は、単一の層で形成する場合の他、複数層の積層で形成する場合もある 。たとえば、下に厚さ約 200nmのォキシナイトライド層を形成し、その上にプラズマ励 起テトラエトキシシラン (TEOS)酸化膜を形成してもよい。酸化膜 18の平坦化は、リ フロー、化学機械研磨（CMP)、エッチバック等を用いて行うことができる。
[0037] 酸化膜 18の表面を平坦ィ匕した後、 MOSトランジスタのソース Zドレイン領域を露出 するコンタクト孔 19を形成する。コンタクト孔 19の形成は、たとえば直径約 0. 5 z m 程度の開口を有するレジストマスクを用レ、、反応性イオンエッチングにより行うことが できる。
[0038] コンタクト孔 19を形成した基板上に、配線層を形成する。配線層は、たとえば、厚さ 約 20nmの Ti層と厚さ約 50nmの TiN層の積層で形成したグルー金属層 24と、その 上に堆積した W層 25で形成する。グルー金属層は、たとえばスパッタリングで堆積す る。 W層は、たとえば WF と H を用いた CVDにより厚さ約 800nm堆積する。この配 線層形成により、コンタクト孔 19が埋め込まれ、ソース/ドレイン領域 22に接続され た配線層が形成される。
[0039] FIG. 4Dに示すように、酸化膜 18上の W層 25およびグルー金属層 24をエッチバ ックによって除去する。エッチバックは、 C1系ガスを用いたドライエッチングによって行 うことができる。また、化学機械研磨（CMP)によって酸化膜 18上の W層およびダル 一金属層を除去してもよレ、。エッチバックまたは CMP工程により、酸化膜 18aと W層 25a,グルー金属層 24aの金属プラグがほぼ同一の平坦な平面を形成する。ェツバ ックを行った時には、 W層 25aの表面が周囲よりも下がることがある。
[0040] FIG. 4Eに示すように、平坦化された平面上に基板温度 350°C程度の低温でブラ ズマ促進（PE) CVDにより、厚さ 50nm— lOOnm程度の窒化膜 26を堆積する。窒化 膜形成を低温で行うのは、 W層 25aの酸化を防止するためと、シリコン基板と接する T i層がシリサイドィ匕反応を生じ、接合を破壊することを防止するためである。
[0041] 好ましくは、窒化膜形成後、厚さ約 80nm程度の酸化膜をさらに積層する。この酸 化膜は、たとえば、 TEOSを用いたプラズマ促進 CVDによる TEOS酸化膜により形 成する。基板温度を制限することにより、シリサイドィヒ反応による接合破壊を防止する [0042] 窒化膜は、コンタクト孔内に埋め込まれた金属プラグを覆レ、、その後の工程におい て表面から酸素が侵入し、金属プラグを酸化することを防止する。
窒化膜上に酸化膜を形成した場合は、その上に形成するキャパシタ下部電極との 密着性が向上する。以下、単独の窒化膜の場合、窒化膜と酸化膜の積層の場合を 含め、層 26を酸素遮蔽絶縁膜と呼ぶ。
[0043] 酸素遮蔽絶縁膜 26の上に、膜厚 20— 30nmの Ti層と膜厚 150nmの Pt層の積層 力もなる下部電極 27、膜厚 300nmの PZT誘電体膜 28、膜厚 150nmの Ptからなる 上部電極 29をそれぞれスパッタリングにより成膜する。 PZT誘電膜 28は、堆積したま まの状態ではアモルファス相であり、分極特性を有しない。
[0044] PZT誘電体膜 28を作成した後、上部電極 29を堆積する前に、または上部電極 29 を堆積した後に、 O 雰囲気中でァニール処理を行う。たとえば 1気圧の〇 雰囲気中
2 2 で 850°C、約 5秒間のァニール処理を行う。このようなァニール処理は、ラピッドサ一 マルアニール (RTA)装置を用いて行うことができる。なお、 RTAの代わりに抵抗炉 を用い、 800°C以上、 10分間以上のァニール処理を行ってもよい。たとえば 800°C 約 30分間のァニール処理を行う。
[0045] このような酸素雰囲気中のァニール処理により、 PZT誘電体膜 28は多結晶化し、 たとえば約 30 μ C/cm2の分極率を示すようになる。 W層 25aは、酸素遮蔽絶縁膜 2 6で覆われているため、酸化から防止される。もし W層 25aが酸化すると、体積膨張に より積層構造が破壊される危険性が生じる。例えば、高さ方向で l x mも膨れ上がつ てしまうことがある。
[0046] FIG. 4Fに示すように、上部電極 29、誘電体膜 28、下部電極 27のパターユングを 周知のホトリソグラフィ技術を用いて行う。パターユングにより、下部電極 27a、誘電体 膜 28a、上部電極 29aが形成される。なお、作成される段差を緩やかにするためには 、下層から上層に向けて徐々に面積を小さくすることが好ましい。キャパシタのパター ユング後、さらに酸素雰囲気中、 500— 650°Cの温度でリカバリーァニールを行う。
[0047] なお、 PZT誘電体膜 28aは、下部電極上に（111)配向を示した時に優れた分極特 性を示す。このような結晶方位を実現するためには、下部電極 27aの Ti膜厚を制御 すること、および酸素以外の PZT成分を Pb Zr Ti と表記した時、 PZT誘電体膜 2
8a中の Pb量をたとえば χ= 1— 1. 4、より好ましくは約 1. 1に制御することが好ましい 。 ΡΖΤ誘電体膜作成後は、水素等の還元性ガスを含む高温工程はなるべく避けるこ とが好ましい。
[0048] FIG. 4Gに示すように、作成されたキャパシタを覆って基板全面上に上述の高周 波バイアス無しの HDPCVDにより、 Siリッチの第 1の酸化シリコン膜 30を厚さ lOnm 一 50nm成膜する。水素 (水分)拡散防止膜 30が形成される。その後、高周波バイァ スをオンとして、埋め込み特性の良い HDPCVDにより、 Si組成を下げた（ストィキォ メトリに近い）第 2の酸化シリコン膜 34を所望厚さ成膜する。 CMPを行い、表面を平 坦化する。
[0049] FIG. 4Hに示すように、水素拡散防止膜を第 1の水素拡散防止膜 30a、第 2の水 素拡散防止膜 30bの積層等とすることもできる。一方は上述の Siリッチの酸化シリコ ン膜とし、他方は A1酸化物、 A1窒化物、 Ta酸化物、 Ta窒化物、 Ti酸化物、 Zr酸化 物のいずれかの層とする。その後、必要に応じて多層配線を形成する。強誘電体メ モリの通常の構成、製造プロセスに関しては、 USP5, 953, 619 (特開平 11一 5471 6号）（参照によりここに取り込む）を参照できる。
[0050] FIG. 5は、 FeRAMキャパシタおよびその上の多層配線の構成例を示す。層間絶 縁膜 IL中に導電性プラグ 35が埋め込まれ、その表面を覆って酸素遮蔽膜 26が形成 されている。酸素遮蔽膜 26の上に、下部電極 27a、強誘電体層 28a、上部電極 29a で形成された FeRAMキャパシタ 37が形成され、 FeRAMキャパシタ 37を覆って、高 周波バイアス無しの HDPCVDで形成された Siリッチの水素遮蔽能を有する酸化シリ コン膜 30、高周波バイアス有りの HDPCVDで形成された、ほぼストィキオメトリの、 水素遮蔽能に欠けるが埋め込み特性に優れる酸化シリコン膜 34が堆積され、層間 絶縁膜を構成している。
[0051] 図の構成においては、導電性プラグ 35および下部電極 27aに達するビア孔が形成 され、上述のようなプロセスにより W等の導電性プラグ 38， 39が埋め込まれる。上部 電極 29aに達するビア孔を形成した後、 A1層を堆積し、パターユングして第 1A1配線 41を形成する。なお、上部電極 29a上にも導電性プラグを配することもできる。第 1A1 配線 41を覆って、酸化シリコン膜 34の上に高周波バイアス無しの HDPCVDにより、 Siリッチの水素遮蔽能を有する酸化シリコン膜 43を堆積し、続レ、て高周波バイアスを 有りとして、水素遮蔽能に欠けるが坦め込み特性に優れる酸化シリコン膜 45を堆積 する。酸化シリコン膜 45， 43を貫通して下部の接続部に達するビア孔を形成し、導 電性プラグ 47を坦め込む。 A1層を堆積し、パターユングして第 2A1配線 49を形成す る。
[0052] 第 2A1配線 49を覆って、上記同様に、水素遮蔽能を有する酸化シリコン膜 53、水 素遮蔽能に欠けるが埋め込み特性に優れる酸化シリコン膜 55を堆積する。同様のェ 程により所望層数の多層配線を形成する。
[0053] 以上、実施例に沿って本発明を説明したが、本発明はこれらに限るものではない。
例えば、強誘電体キャパシタの下部電極と上部電極のレ、ずれをプレート線に接続し 、いずれをトランジスタに接続するかは任意である。 A1配線に代え、 Cuダマシン配線 を形成してもよレ、。強誘電体として PZTに代え、 SBTなど他の材料を用いてもよい。 さらに、強誘電体に代え、 BST等の高誘電体を用いることもできる。下層導電性ブラ グの表面に酸素遮蔽能を有する電極を形成し、酸素遮蔽膜を省略することもできる。 その他、種々の変更、改良、組合せ等が可能なことは、当業者に自明であろう。 産業上の利用可能性
[0054] 半導体記憶装置に利用できる。

Claims

請求の範囲
[1] (a)半導体素子を形成した半導体基板上方に、酸化物誘電体キャパシタを形成し た基板を準備する工程と、
(b)前記酸化物誘電体キャパシタを覆って、第 1の条件の高密度プラズマ (HDP) CVDで酸化シリコン膜を堆積する工程と、
(c)前記工程 (b)の後、前記第 1の条件より高周波バイアスを高めた第 2の条件の H DPCVDで酸化シリコン膜を堆積する工程と、
を含む半導体装置の製造方法。
[2] 前記工程 (b)の第 1の条件は高周波バイアス無しで、水素遮蔽能を有する酸化シリ コン膜を成膜する請求項 1記載の半導体装置の製造方法。
[3] 前記第 1の条件から第 2の条件に至る間、高周波バイアスは徐々に増加する請求 項 1記載の半導体装置の製造方法。
[4] 前記工程 (b)で成膜する酸化シリコン膜の厚さは、 10nm 50nmである請求項 1 一 3のいずれか 1項記載の半導体装置の製造方法。
[5] 前記工程 (b)、（c)において、基板温度は 175°C— 350°Cである請求項 1一 4のい ずれか 1項記載の半導体装置の製造方法。
[6] 前記工程（b)、（c)力 原料ガスとして、 SiH、〇
4 2、 Arの混合ガス、または SiH
4、 N
2
〇、 Arの混合ガス、または SiF
4，〇
2， Arの混合ガスを用いる請求項 1一 5のいずれか
1項記載の半導体装置の製造方法。
[7] 前記工程（b)、（c)におレ、て、シリコンソースガスの流量に対する、他のガスの流量 を変えて、デポジションとスパッタリングとの比を変える請求項 6記載の半導体装置の 製造方法。
[8] さらに、（d)前記工程 (b)、または (b)および（c)の後、 Nまたは N〇を用いたブラ
2 2
ズマ処理を行なって、脱水処理ないし膜質改善を行なう工程を含む請求項 1一 7の いずれか 1項記載の半導体装置の製造方法。
[9] さらに、（e)前記酸化物誘電体キャパシタを覆って、 A1酸化物、 A1窒化物、 Ta酸化 物、 Ta窒化物、 Ti酸化物、 Zr酸化物のいずれかの層を堆積する工程、を含む請求 項 1一 8のいずれか 1項記載の半導体装置の製造方法. 半導体基板と、
前記半導体基板に形成された半導体素子と、
前記半導体素子を覆って、前記半導体基板上に形成された層間絶縁膜と、 前記層間絶縁膜上に形成された酸化物誘電体キャパシタと、
前記酸化物誘電体キャパシタを覆って、前記層間絶縁膜上に堆積された Siリッチ の第 1の酸化シリコン膜と、
前記第 1の酸化シリコン膜の上方に堆積され、前記第 1の酸化シリコン膜より Si組成 の低い第 2の酸化シリコン膜と、
を有する半導体装置。
前記酸化物誘電体が、 PZT, SBT, BSTのいずれかである請求項 10記載の半導 体装置。
前記第 1の酸化シリコン膜の厚さは、 10nm— 50nmである請求項 10または 11記 載の半導体装置。
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