JP7421292B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明による実施形態は、半導体装置の製造方法に関する。
複数のメモリセルを三次元配置した立体型メモリセルアレイが開発されている。このようなメモリセルアレイの積層数は、データ格納容量を増大させるために増加している。メモリセルアレイの積層数が増加すると、積層膜の応力により基板が反る場合がある。基板が反ると、製造工程における搬送エラー、基板の破損、歩留まりの低下、素子の特性劣化といった問題に繋がる。
特開平１１－３３０３９０号公報 特開平６－１８８２４９号公報 特許第４２５２５３７号
基板の反りを抑制することができる半導体装置を提供する。
本実施形態による半導体装置の製造方法は、第１弾性率を有する第１基板を、第１弾性率よりも高い第２弾性率を有する第２基板上に接合する。第１基板上に第１半導体素子を形成する。第１基板を第２基板から剥離する。
第１実施形態による半導体メモリの製造方法を示す断面図。 図１に続く、半導体メモリの製造方法を示す断面図 メモリセルアレイの一部およびその周辺の構造を示す断面図。 メモリセルアレイの柱状部部分の拡大断面図。 ＣＭＯＳ回路の一部およびその周辺の構造を示す断面図。 図３に示す基板に図５に示す基板を接合する様子を示す断面図。 バックゲート電極形成後の半導体メモリの構成を示す断面図。 第２実施形態による半導体メモリの製造方法を示す断面図。 第３実施形態による半導体メモリの製造方法を示す断面図。 第４実施形態による半導体メモリの製造方法を示す断面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１（Ａ）～図２（Ｃ）は、第１実施形態による半導体メモリの製造方法を示す断面図である。本実施形態は、複数のメモリセルを三次元配置した立体型メモリセルアレイと、該メモリセルアレイを制御するＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）回路とを備えたＮＡＮＤ型フラッシュメモリの製造方法である。メモリセルアレイおよびＣＭＯＳ回路は、基板１０の表面に対して略垂直方向に積層されている。尚、本実施形態は、ＮＡＮＤ型フラッシュメモリに限定されず、半導体素子を積層して形成する半導体装置であれば適用可能である。
まず、図１（Ａ）に示すように、基板２０の表面上に分離可能層（第１分離可能層）３０を形成する。次に、図１（Ｂ）に示すように、分離可能層３０上に基板１０を貼付する。基板１０は、第１面Ｆ１１を基板２０および分離可能層３０に向けて添付される。基板１０は、例えば、シリコン単結晶等を含む半導体基板である。基板２０には、基板１０よりも弾性率が高く、硬い材料を用いている。即ち、基板１０が第１弾性率を有するとすると、基板２０は、第１弾性率よりも高い第２弾性率を有する。尚、本明細書において、弾性率とは、ヤング率で表される曲げ弾性である。例えば、基板１０をシリコン単結晶とすると、基板２０は、ＳｉＣ、ＡｌＮ、ＳｉＮまたはＡｌ２Ｏ３の単結晶（サファイヤ）、多結晶、あるいは、これらの材料の混合でもよい。分離可能層３０には、例えば、ポーラスシリコン膜、シリコン酸化膜等のように基板１０、２０を接合可能であり、かつ、基板１０、２０よりも密度が低く、弱い（脆い）材料を用いている。これにより、分離可能層３０は、その後の工程で、基板１０、２０を分離することができ、基板１０、２０を損傷することがない。分離可能層３０の表面は、基板１０と２０の間を接合できるよう、ＣＭＰ（Chemical Mechanical Polishing）により平坦にされている。
次に、図１（Ｃ）に示すように、研削法（Back Side Grinding）や、ＣＭＰ（Chemical Mechanical Polishing）法を用いて第１面Ｆ１１と反対側にある基板１０の第２面Ｆ１２を研磨し、さらに、ウエットエッチング法を用いて、基板１０の第２面Ｆ１２をエッチングする。これにより、基板１０を薄膜化する。
次に、図２（Ａ）に示すように、基板１０の第２面Ｆ１２上に、第１半導体素子としてのメモリセルアレイ１１を形成する。メモリセルアレイ１１は、複数のメモリセルを三次元配置した立体型メモリセルアレイでよい。
ここで、メモリセルアレイ１１の構成について詳細に説明する。
図３は、メモリセルアレイ１１の一部およびその周辺の構造を示す断面図である。図４は、メモリセルアレイ１１の柱状部ＣＬ部分の拡大断面図である。尚、図３は、メモリセルアレイ１１の階段構造部２１を示している。
図３に示すように、複数のメモリセルを含むメモリセルアレイ１１が基板１０上に形成されている。メモリセルアレイ１１は、Ｚ方向（第２面Ｆ１２に対して垂直方向）に交互に積層された複数の導電層（図４のＷＬ）と複数の絶縁層（図４の５１）とを含む。図４に示すように、複数の導電層は、複数のワード線ＷＬとして設けられている。複数の絶縁層５１は、Ｚ方向に隣接する複数のワード線ＷＬ間に設けられており、該複数のワード線ＷＬ間を電気的に絶縁する。各ワード線ＷＬは、コンタクトプラグ２２を介してワード配線層２３と電気的に接続されている。ワード線ＷＬは、例えば、タングステン等の導電性材料を含む。絶縁層５１は、例えば、シリコン酸化膜等の絶縁材料を含む。
ワード線ＷＬおよび絶縁層５１の積層体上には、選択ゲートＳＧが設けられている。選択ゲートＳＧは、コンタクトプラグ２６を介して選択ゲート配線層２７と電気的に接続されている。選択ゲートＳＧも、例えば、タングステン等の導電性材料を含む。選択ゲートＳＧ上には、層間絶縁膜１５が設けられている。さらに、層間絶縁膜１５内、あるいは、その上に配線層２４、コンタクトプラグ２５および金属パッド２８が形成されている。最上層の金属パッド２８間には、層間絶縁膜１６が設けられている。
また、柱状部ＣＬが、ワード線ＷＬおよび選択ゲートＳＧを貫通し、ビット線ＢＬと電気的に接続されている。図４に示すように、柱状部ＣＬは、Ｚ方向に延びるメモリ絶縁膜５７、チャネル半導体層５５、およびコア絶縁膜５６を備えている。メモリ絶縁膜５７は、ブロック絶縁膜５２、電荷蓄積層５３およびトンネル絶縁膜５４を含んでいる。電荷蓄積層５３は、例えばシリコン窒化膜等の絶縁材料を含み、積層体５８の側面にブロック絶縁膜５２を介して形成されている。チャネル半導体層５５は、例えばポリシリコンを含み、電荷蓄積層５３の側面にトンネル絶縁膜５４を介して形成されている。ブロック絶縁膜５２、トンネル絶縁膜５４、およびコア絶縁膜５６は、例えばシリコン酸化膜や金属絶縁膜等の絶縁材料を含む。電荷蓄積層５３は、電荷を蓄積可能であれば絶縁膜以外の層でもよい。
選択ゲートＳＧを導通状態とすることによって、柱状部ＣＬが選択的にビット線ＢＬに接続され、ビット線ＢＬからの電圧を受ける。この選択された柱状部ＣＬにおいて、電荷が、チャネル半導体層５５と電荷蓄積層５３との間でトンネル絶縁膜５４を介して注入／放出される。これにより、データが書き込まれ、あるいは、消去される。ブロック絶縁膜５２は、電荷蓄積層５３の電荷がワード線ＷＬへ漏洩することをブロックするために設けられている。ワード線ＷＬとメモリ絶縁膜５７との交差位置の構成がメモリセルとなっている。このような構成および機能を有するメモリセルアレイ１１が基板１０上に形成される。
このように、基板２０を支持基板として用いて、基板２０上で基板１０を薄膜化し、該基板１０上にメモリセルアレイ１１を形成する。これにより、メモリセルアレイ１１のように複数種類の材料を多層積層した積層体を、薄膜化された基板１０上に形成しても、基板１０は基板２０によって支持されるためほとんど反らず、基板２０の表面に支持されて略平坦状態を維持する。
図２を再度参照し、次に、図２（Ｂ）に示すように、第２半導体素子としてのＣＭＯＳ回路５０を有する第３基板としての基板４０を基板１０の第２面Ｆ１２上に接合（貼合）する。基板４０は、既に薄膜化されており、基板４０の第３面Ｆ４１上にはＣＭＯＳ回路５０が形成されている。このとき、ＣＭＯＳ回路５０がメモリセルアレイ１１に接続するように、ＣＭＯＳ回路５０を第２面Ｆ１２に向けて基板１０へ接合する。ＣＭＯＳ回路５０は、例えば、メモリセルアレイ１１のコントローラを構成するＣＭＯＳ回路（論理回路）である。
図５は、ＣＭＯＳ回路５０の一部およびその周辺の構造を示す断面図である。基板４０の第３面Ｆ４１上には、複数のトランジスタ３１が設けられている。各トランジスタ３１は、基板４０の第３面Ｆ４１上にゲート絶縁膜を介して設けられたゲート電極３２と、基板４０内に設けられた不図示のソース拡散層およびドレイン拡散層とを備えている。複数のトランジスタ３１は、ＣＭＯＳ回路５０を構成し、メモリセルアレイ１１を制御するように機能する。
さらに、複数のプラグ３３がトランジスタ３１のソース拡散層またはドレイン拡散層上に設けられ、多層配線構造３５がプラグ３３上に設けられている。さらに、コンタクトプラグ３６が多層配線構造３５上に設けられ、金属パッド３７がコンタクトプラグ３６上に設けられている。金属パッド３７は、例えば、銅、タングステン等の導電性材料を含む。このような構成を有するＣＭＯＳ回路５０が基板４０の第３面Ｆ４１上に形成される。
図２（Ｂ）に示すように、ＣＭＯＳ回路５０を有する基板４０を、メモリセルアレイ１１を有する基板１０上に接合すると、図６に示すように、メモリセルアレイ１１およびＣＭＯＳ回路５０が基板１０と基板４０との間で積層される。
図６は、図３に示す基板１０に図５に示す基板４０を接合する様子を示す断面図である。基板４０を反転させて第３面Ｆ４１を基板１０の第２面Ｆ１２に向けて接合すると、基板１０上に設けられた金属パッド２８と基板４０上に設けられた金属パッド３７とが互いに電気的に接続される。ＣＭＯＳ回路５０がメモリセルアレイ１１と電気的に接続されることにより、メモリセルアレイ１１を制御することが可能となる。このように、ＣＭＯＳ回路５０およびメモリセルアレイ１１を対向させたときに、金属パッド２８と金属パッド３７とは互いに対応するように配置されている。
再度、図２を参照する。基板１０と基板４０とを接合した後、図２（Ｃ）に示すように、基板１０を基板２０から剥離する。上述の通り、分離可能層３０は、基板１０、２０よりも脆い材料であるため、基板１０、２０を損傷することなく、基板１０を基板２０から剥離することができる。
次に、基板１０または基板４０を加工して配線等を形成してもよい。例えば、図７は、バックゲート電極形成後の半導体メモリの構成を示す断面図である。図７では、基板１０を研磨して、メモリセルアレイ１１上に、半導体層６１と、バックゲート絶縁膜６２と、バックゲート電極６３と、保護膜６４とが形成されている。半導体層６１は、例えば、ポリシリコン等を含む。バックゲート絶縁膜６２は、例えば、シリコン酸化膜を含む。バックゲート電極６３は、例えば、導電性金属を含む。保護膜６４は、例えば、ポリイミド等の絶縁膜を含む。半導体層６１は、バックゲート絶縁膜６２とバックゲート電極６３により覆われている。半導体層６１、バックゲート絶縁膜６２およびバックゲート電極６３は、ＭＯＳＦＥＴ（MOS Field Effect Transistor）を構成する。バックゲート電極６３は、配線層２４からの電圧を受けて半導体層６１にチャネルを形成し、複数の柱状部ＣＬの一端をソース線（図示せず）に電気的に接続する。
図２（Ｃ）において、基板１０を剥離した後、基板２０は、洗浄され再利用され得る。即ち、使用済み分離可能層３０を除去した後、新しい分離可能層３０を基板２０に形成し、図１（Ａ）～図２（Ｃ）の工程を繰り返す。これにより、基板２０を無駄にすること無く、繰り返し利用することができる。これは、製造コストの低減に繋がる。
以上の工程を経て、本実施形態による半導体メモリが完成する。尚、上記実施形態の構成は、あくまでも一例であって、本実施形態は、他の積層型半導体装置に適用可能である。
本実施形態によれば、基板１０を、それよりも弾性率が高い基板２０上に剥離可能なように分離可能層３０で接合する。そして、基板２０上において基板１０を薄膜化後、半導体素子を基板１０に形成する。基板２０は、弾性率が比較的高く、剛性が高い（硬い）材料からなる。従って、基板２０は、例えば、立体型メモリセルアレイのような積層体の製造工程においてさほど反らず、略平坦状態を維持する。これにより、薄膜化された基板１０に多層膜を有する積層体を形成しても、基板１０は、基板２０に接合され支持されているので、ほとんど反らず略平坦状態を維持する。例えば、立体型メモリセルアレイは、複数のワード線ＷＬと複数の絶縁層５１とを交互に積層した積層体を有し、基板１０に対して応力を印加する。しかし、基板１０は、弾性率が高い基板２０に支持されているため、ほとんど反らず、基板２０の表面に従って略平坦状態を維持する。その結果、製造工程中における基板１０の加工エラー、搬送エラー、破損等を抑制することができる。
また、半導体メモリの完成後、基板１０は、熱負荷がかからない状態で、基板２０から剥離され得る。従って、半導体メモリの完成後の基板１０の反りも抑制され得る。
（第２実施形態）
図８（Ａ）～図８（Ｃ）は、第２実施形態による半導体メモリの製造方法を示す断面図である。第２実施形態では、第３基板としての基板４０は、基板１０に接合された後に薄膜化されている。尚、図８（Ａ）～図８（Ｃ）は、図１（Ａ）～図１（Ｃ）に続く半導体メモリの製造方法を示している。
図１（Ａ）～図１（Ｃ）に示す工程を経た後、図８（Ａ）に示すように、ＣＭＯＳ回路５０を有する基板４０を基板１０の第２面Ｆ１２上に接合（貼合）する。このとき、ＣＭＯＳ回路５０がメモリセルアレイ１１に接続するように、基板４０の第３面Ｆ４１（ＣＭＯＳ回路５０の設けられた面）を第２面Ｆ１２に向けて基板１０へ接合する。
次に、図８（Ｂ）に示すように、第３面Ｆ４１とは反対側にある基板４０の第４面Ｆ４２を、研削法（Back Side Grinding）や、ＣＭＰ法を用いて研磨する。これにより、基板４０が薄膜化される。図８（Ｂ）は、図２（Ｂ）と実質的に同一構成となる。
次に、図２（Ｃ）に示すように、基板１０を基板２０から剥離する。上述の通り、分離可能層３０は、基板１０、２０よりも脆い材料であるため、基板１０、２０を損傷することなく、基板１０を基板２０から剥離することができる。その後、基板１０または基板４０を加工して配線等を形成する。これにより、第１実施形態と同様の半導体メモリが完成する。第２実施形態は第１実施形態と同様の効果を得ることができる。
（第３実施形態）
図９（Ａ）～図９（Ｃ）は、第３実施形態による半導体メモリの製造方法を示す断面図である。第３実施形態では、第３基板としての基板４０は、基板１０から剥離された後に薄膜化されている。尚、図９（Ａ）～図９（Ｃ）は、図１（Ａ）～図１（Ｃ）に続く半導体メモリの製造方法を示している。
図１（Ａ）～図１（Ｃ）に示す工程を経た後、図９（Ａ）に示すように、ＣＭＯＳ回路５０を有する基板４０を基板１０の第２面Ｆ１２上に接合（貼合）する。このとき、ＣＭＯＳ回路５０がメモリセルアレイ１１に接続するように、基板４０の第３面Ｆ４１（ＣＭＯＳ回路５０の設けられた面）を第２面Ｆ１２に向けて基板１０へ接合する。
次に、図９（Ｂ）に示すように、基板１０を基板２０から剥離する。上述の通り、分離可能層３０は、基板１０、２０よりも脆い材料であるため、基板１０、２０を損傷することなく、基板１０を基板２０から剥離することができる。
次に、図９（Ｃ）に示すように、第３面Ｆ４１とは反対側にある基板４０の第４面Ｆ４２を、ＣＭＰ法を用いて研磨する。このとき、第３面Ｆ４１側の半導体素子は、樹脂テープ等により保護される。これにより、基板４０が薄膜化される。その後、基板１０または基板４０を加工して配線等を形成し、第１実施形態と同様の半導体メモリが完成する。
第３実施形態においては、基板４０は、基板２０から剥離された後、薄膜化されている。しかし、このとき既に、立体型メモリセルアレイ等の積層体は完成しており、その後、熱負荷がかからないため、第３実施形態でも、基板１０、４０はさほど反らず、第１実施形態と同様の効果を得ることができる。また、基板１０は、基板４０の薄膜化前に基板２０から剥離されている。従って、基板２０から剥離されるときに、比較的厚い基板４０が基板１０を支持し、基板１０のクラック等を抑制することができる。
（第４実施形態）
図１０（Ａ）～図１０（Ｃ）は、第４実施形態による半導体メモリの製造方法を示す断面図である。第４実施形態では、基板４０の研磨後、さらに第４基板としての基板７０を基板４０に接合し、基板７０とともに基板１０、４０を基板２０から剥離する。尚、図１０（Ａ）～図１０（Ｃ）は、図８（Ｂ）に続く半導体メモリの製造方法を示している。
図１（Ａ）～図２（Ａ）および図８（Ｂ）に示す工程を経た後、図１０（Ａ）に示すように、接合層８０を形成した基板７０を、基板４０の第４面Ｆ４２上に接合（貼合）する。基板７０は、基板２０と同じ材料でよい。接合層８０は、基板７０の第５面Ｆ７１に設けられる。基板７０は第５面Ｆ７１を基板４０へ向けて接合される。分離可能層８０は、分離可能層３０と同一材料あるいは分離可能層３０よりも堅い材料であることが好ましい。例えば、分離可能層３０、８０がともにポーラスシリコンである場合、分離可能層８０に含まれるポーラスは、分離可能層３０に含まれるそれよりも少ないことが好ましい。これにより、図１０（Ｂ）に示す工程で、基板７０を基板４０に接合させたまま、基板１０を基板２０から剥がすことができる。
次に、図１０（Ｂ）に示すように、基板１０、４０、７０を基板２０から剥離する。上述の通り、分離可能層８０は、基板１０、２０、４０、７０よりも脆い（弱い）が、分離可能層３０よりも堅い材料である。このため、基板１０、２０、４０、７０を損傷することなく、基板１０を基板２０から剥離することができる。
次に、図１０（Ｃ）に示すように、基板７０を基板４０から剥離する。分離可能層８０は、基板１０、２０、４０、７０よりも脆い材料である。このため、基板１０、４０、７０を損傷することなく、基板７０を基板２０から剥離することができる。その後、基板１０または基板４０を加工して配線等を形成し、第１実施形態と同様の半導体メモリが完成する。第４実施形態でも、基板１０、４０はさほど反らず、第１実施形態と同様の効果を得ることができる。
尚、基板２０、７０は、洗浄され再利用され得る。即ち、使用済み分離可能層３０、８０を除去した後、新しい分離可能層３０、８０を基板２０、７０に形成し、第４実施形態による工程を繰り返す。これにより、基板２０、７０を無駄にすること無く、繰り返し利用することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０，２０，４０，７０ 基板、１１ メモリセルアレイ、２０ 基板、３０，８０ 分離可能層、５０ ＣＭＯＳ回路

Claims (9)

  1. 第１弾性率を有する第１基板を、前記第１弾性率よりも高い第２弾性率を有する第２基板上に接合し、
    前記第１基板を前記第２基板に接合した後、前記第１基板を薄膜化し、
    薄膜化された前記第１基板上に第１半導体素子を含むデバイス層を形成し、
    前記第１基板を前記第２基板から剥離することを具備した半導体装置の製造方法。
  2. 前記第１基板を前記第２基板に接合する前に、該第１基板を前記第２基板に接合する第１分離可能層を、前記第２基板上に設けることをさらに具備する、請求項１に記載の半導体装置の製造方法。
  3. 前記第１基板は、シリコン単結晶であり、
    前記第２基板は、ＳｉＣ、ＡｌＮ、ＳｉＮまたはＡｌ２Ｏ３の単結晶、多結晶、あるいは、これらの材料の混合である、請求項１または請求項２に記載の半導体装置の製造方法。
  4. 前記第１分離可能層は、ポーラス構造を有するシリコンまたはシリコン酸化膜である、請求項２に記載の半導体装置の製造方法。
  5. 前記第１半導体素子は、メモリセルアレイを含む、請求項１から請求項４のいずれか一項に記載の半導体装置の製造方法。
  6. 第３基板上に第２半導体素子を形成し、
    該第２半導体素子を前記第１半導体素子に接続するように、前記第３基板を前記第１基板に接合し、
    前記第１および第３基板を前記第２基板から剥離することをさらに具備する、請求項１から請求項５のいずれか一項に記載の半導体装置の製造方法。
  7. 前記第３基板を前記第１基板に接合した後、
    前記第３基板を薄膜化し、
    第４基板を前記第３基板に接合し、
    前記第１、第３および第４基板を前記第２基板から剥離し、
    前記第１および第３基板を前記第４基板からさらに剥離することをさらに具備する、請請求項６に記載の半導体装置の製造方法。
  8. 前記第２半導体素子は、ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）を含む、請求項６または請求項７に記載の半導体装置の製造方法。
  9. 第１弾性率を有する第１基板を、前記第１弾性率よりも高い第２弾性率を有する第２基板上に接合し、
    前記第１基板上に第１半導体素子を形成し、
    第３基板上に第２半導体素子を形成し、
    該第２半導体素子を前記第１半導体素子に接続するように、前記第３基板を前記第１基板に接合し、
    前記第３基板を薄膜化し、
    第４基板を前記第３基板に接合し、
    前記第１、第３および第４基板を前記第２基板から剥離し、
    前記第１および第３基板を前記第４基板からさらに剥離することを具備する、半導体装置の製造方法。
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