CN108807284B - 一种外延接合基板及其制造方法 - Google Patents

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Abstract

一种外延接合基板及其制造方法，其制法包括有：提供一第一基板，该第一基板具有一第一掺杂浓度；提供一第二基板，该第二基板具有一第二掺杂浓度，该第二掺杂浓度小于该第一掺杂浓度；使第二基板的一第二表面与第一基板的一第一表面相接合，以形成一接合基板；对接合基板进行退火处理，以在接合基板中形成一高阻抗层；而后视需求将一部分的第二基板移除以显露出该高阻抗层。藉此，通过此方法所制成的外延接合基板具有强度较佳的重掺杂浓度的基板以及形成于其上的高阻抗层，可有效提升基板的强度、降低漏电流以及提升击穿电压的耐受度。

Description

一种外延接合基板及其制造方法
技术领域
本发明属于半导体制造领域；为一种外延接合基板及其制造方法，特别涉及一种在基板形成高阻抗层结构用以承受较大的击穿电压，从而使半导体组件具有高功率、高频率应用的特点。
背景技术
一般半导体工艺中，于一单晶、多晶晶体材料的基板的表面进行外延的步骤，以形成一外延层，再于该外延层上制作所需的结构、半导体组件或电路。
为满足高功率、高频率的半导体应用领域，半导体组件必须耐受较大的击穿电压并且尽可能的降低来自于基板的漏电流等缺陷问题；例如，绝缘层上硅品圆(Silicon onInsulator Wafer，SOI Wafer)的使用，即是为了有效降低基板漏电的问题，但在现有SOI结构中，普遍都会在两基板之间加入一层氧化物层(如SiO2)作为绝缘体以及帮助两层硅基板黏合之用，然而，由于氧化物层属于热的不良导体，因此，现有SOI工艺所制作出的基板普遍都有散热效果不佳的缺点。
此外，为求增强基板的强度，可选用重掺杂的基板来进行外延，惟，重掺杂基板的强度虽然较佳，但因其电阻较低而容易有漏电流的产生，除此之外，于外延时，由于基板与外延层的晶格常数不匹配，以至于在外延后基板容易产生有弯曲甚至破裂的情况发生。
因此，如何制作出兼具有强度较佳、漏电流低、散热效果佳且还具有高击穿电压耐受度的基板，是本领域工作人员亟欲发展的方向之一。
发明内容
有鉴于此，本发明的目的在于提供外延接合基板的制造方法，以制造出漏电流较小、击穿电压较高、散热效果佳以及强度较佳的外延接合基板。
为达成上述目的，本发明提供的外延接合基板的制造方法包括有以下步骤：提供一第一基板，该第一基板具有一第一掺杂浓度；提供一第二基板，且该第二基板具有一第二掺杂浓度，该第二掺杂浓度小于该第一掺杂浓度；使该第二基板的一第二表面与该第一基板的一第一表面直接接合，以形成一接合基板；对该接合基板进行退火处理，以在该接合基板中形成一高阻抗层。
为达成上述目的，本发明另提供一种外延接合基板，其包括有：一第一基板，具有一第一掺杂浓度；一第二基板，与该第一基板连接，该第二基板具有一第二掺杂浓度，且该第二掺杂浓度小于该第一掺杂浓度；一高阻抗层，形成于该外延接合基板中。
本发明的效果在于，提供一由第一基板与第二基板构成的接合基板，由于在第一基板与第二基板的接合界面并无如氧化物类的热不良传导物出现，因此本发明所构成的接合基板具高散热性。此外，本发明的接合基板，除可有效减少外延后基板弯曲及破裂的情形，以提升基板的强度，由于该高阻抗层具有高电阻率，因此同时还具有达到降低漏电流以及提高击穿电压耐受度的效果。
附图说明
图1为本发明一优选实施例的示意图。
图2为上述优选实施例的示意图，揭示第二基板移除量与高阻抗层的厚度设计。
图3为一示意图，揭示在本发明的基板上形成外延结构。
图4至6分别为本案实施例之一，基板经过不同退火时间(30小时、40小时、50小时)处理后的扩散深度对应电阻值的示意图。
【符号说明】
[本发明]
10第一基板 10a第一表面
20第二基板 20a第二表面 20b上表面
30高阻抗层 30a第三表面
40缓冲层
50有源层
60通道层
70势垒层
D漏极
G栅极
S源极
R1移除量
R2厚度
R3扩散深度
R4深度
具体实施方式
为能更清楚地说明本发明，现举一实施例并配合附图详细说明如下。请参图1所示，为本发明其中实施例的一种外延接合基板的制造方法所制造而成的外延接合基板，于后现说明其制作步骤。
首先，先提供一第一基板10，该第一基板10具有一第一表面10a，且该第一基板10具有一第一掺杂浓度。于本实施例当中，该第一基板10的厚度约为1000μm，该第一基板10为重掺杂的单晶硅基板，且其第一掺杂浓度大于等于1×1018atom/cm3，亦可介于1×1018至1×1019atom/cm3之间，其电阻率介于0.0025ohm-cm至0.0045ohm-cm之间。其中，所述的第一基板10的掺杂物可以为施体(Donor)掺杂物或为受体(Acceptor)掺杂物，例如可以是，硼(B)、铝(A1)、镓(Ga)、磷(P)、砷(As)、锑(Sb)等元素或其组合，但并不以此为限。
接着，提供一第二基板20，该第二基板20具有一第二掺杂浓度，该第二掺杂浓度小于该第一掺杂浓度。其中，优选的，该第二掺杂浓度与该第一掺杂浓度之间的差至少需大于1×102atom/cm3以上，例如，于一实施例中，该第二基板20的第二掺杂浓度小于等于1×1015atom/cm3，其电阻率介于40～45ohm-cm之间，第一基板的第一掺杂浓度大于等于1×1018atom/cm3，与第一掺杂浓度之间的差至少大于1×103atom/cm3以上。另外，该第二基板20与该第一基板10互为异导电型基板。例如，于本实施例中，第一基板10选用P型单晶硅基板，第二基板20可选用N型单晶硅基板。如图1所示，该第二基板20具有一第二表面20a，第二基板20的第二表面20a与该第一基板10的第一表面10a相接合，于接合后，该第二基板20与该第一基板10形成一接合基板。其中，于本实施例中，其接合的方式在于，将第二基板20的第二表面20a与第一基板10的第一表面10a相接触并压合，使得第一基板10与第二基板20直接接合而形成一接合基板。值得一提的是，由于该接合基板是由第一基板10与第二基板20直接接合所形成，其第一基板10与第二基板20之间的接合接口并没有如氧化物等的不良导体存在，因此，可具有高散热性的优势。
另外，于一实施例中，在该二基板进行接合前，可对第一基板10以及第二基板20的待表面进行清洗及/或抛光，例如对第一基板10的第一表面10a与第二基板20的第二表面20a进行清洗，以去除基板表面上的有机物、光阻等杂质，以及进行抛光以降低表面的粗糙度以及提升表面平整度，据以提升后续接合时的良率。其中，所述的清洗方式可使用RCA等清洗工艺，所述的抛光方式可采CMP等工艺，但于其他实际实施上，并不以此为限。
接着，对该接合基板进行退火处理，用以强化第一基板10、第二基板20间的键能并在该接合基板中形成一高阻抗层30。举例而言，于本实施例当中，该高阻抗层30的成形方式在于：对接合基板进行退火处理，通过异导电型掺杂物互相扩散与离子补偿作用，进而形成该高阻抗层30，并且，可通过调控掺杂物浓度与退火时间，达成控制该高阻抗层30的形成位置及其形成的电阻值。更进一步地说，于本实施例中，当执行退火处理步骤时，第一基板10的掺杂物会扩散至第二基板20，在第二基板20中创建一浓度会比原本第二基板20的起始浓度高的高电阻区域(相当于高电阻层30)；而本发明利用在退火过程中于一定范围内(例如第二基板20的范围内)建构出掺杂浓度介于1×1015至1×1019atom/cm3的高电阻层30。
其中，于本实施例当中，于进行退火处理时，该退火处理的退火温度介于1000℃至1300℃之间，退火时间介于4小时至50小时之间，更进一步地说，根据基板应用的不同，例如因应所需的高阻抗层的电阻率的不同，可设定有不同的退火温度或时间，例如，温度可为1100-1275℃、退火时间可选自30小时、40小时或50小时不等，但不以此为限。
藉此，所形成的该高阻抗层30的电阻率大于等于300ohm-cm，或为大于等于1000ohm-cm。并且，基于如本实施例对于掺杂物浓度、退火温度与一适当的第一基板10厚度，所形成的具高阻抗层30的外延接合基板，在后续高温外延工艺中仍然具有高阻抗层30，所形成的高阻抗层30不因外延的高温扩散而消失。
特别的是，本发明所提供的外延接合基板是由第一基板10与第二基板20以直接接合的方式所形成的接合基板，其基板与基板之间并未有氧化物层的存在，因此，本发明所制成的外延接合基板相较于现有SOI工艺所制成的基板而言，由于免除了导入氧化物层的步骤，而是采取与基板属同质的高阻抗层作为绝缘体之用，相较于SOI工艺所制成的基板而言，本发明的外延接合基板更具有散热效果更佳的优点。
其中，于本实施例当中，该高阻抗层30的厚度介于1～10μm之间，优选的，其厚度介于2～3μm之间。另外，于其他实施例中，所述的高阻抗层30厚度，可基于第一基板10、第二基板20之间的电阻率以及掺杂浓度的关系，或者是所应用的工艺的条件不同，进行对应的调整，而不以此为限。
接着，便可在该第二基板20、高阻抗层30上进行后续的组件工艺、外延工艺等，例如形成成核层、外延层、活性层(Active Layer)、电极等材料，或是如晶种层、缓冲层、通道层、势垒层或源极区(Source)、栅极区(Gate)以及漏极区(Drain)等，以供诸如功率半导体、RF半导体等组件应用。
其中，通过本发明的第一基板10为重掺杂基板的设计，可使得作为支持基板的第一基板10可有效抑制在后续外延堆栈中，因基板与外延层间材料的晶格系数、热膨胀系数等差异所造成的翘曲(warpage)、弯曲(bow)等状况造成的外延层破裂。例如，请参照下表一所示，为三组不同芯片电阻率的基板进行MOCVD工艺的数据表格，其中，相比较后可知，在相同的芯片厚度以及外延层厚度的情况下，当芯片电阻率越低时，其掺杂浓度越高，基板的翘曲程度相对较低且可控制在10μm以下，当芯片电阻率越高(掺杂浓度越低)时，其翘曲的程度则相对较高。本发明即通过调控第一、第二基板掺杂物浓度与退火时间的控制，提供一种具低翘曲度且同时具有高阻值的外延接合基板。
表一
Figure BDA0001562228320000061
其中，通过本发明的高阻抗层的高电阻率的特性，可有效避免本发明的基板在后续MOCVD工艺等外延或其他工艺中，于形成半导体组件或电路时所产生的电流通过高阻抗层30而形成漏电流，亦即，可有效地改善半导体组件或电路产生漏电流的问题。由此可见，本发明所提供的基板，在后续的工艺当中可承受较高电压、击穿电压值，而特别有利于应用在高频率、高功率的半导体领域当中。
另外，于本发明当中，为尽可能地暴露出高阻抗层以供后续的外延工艺处理，通常会将高阻抗层以上的第二基板移除，通过适当的控制第二基板占第一基板的移除比率，尽可能的减少外延接合基板总体厚度的情况下，仍可保持高阻抗层在后续高温外延工艺中的存在。
举例而言，于退火步骤后，可移除至少一部分的该第二基板20，亦即对第二基板20进行削减厚度处理，使得高阻抗层30的第三表面30a(参照图2)显露，以尽可能地暴露出该高阻抗层30，用以供后续的工艺。
举例而言，请参图2所示，该第二基板20的移除量为R1，该高阻抗层30的厚度为R2，其中，移除量R1是指移除第二基板20的移除厚度，其为由图中第二基板20的上表面20b起往高阻抗层30的第三表面30a计算的深度。于本实施例当中，所述第二基板20的移除量R1，优选的，至少占第一基板10的体积的60％以上，亦即，第二基板20的移除厚度占第一基板10的厚度的60％以上，换言之，经移除程序之后剩余的第二基板20的厚度占第一基板10的厚度的40％以下，藉以可有效降低整体基板的厚度，并可保有高耐受击穿电压值的优点。
其中，前述削减第二基板20的厚度的方式，可通过研磨或是抛光工艺来实现，但于其他实际实施上，并不以此为限，于其他实施上，亦可采取化学蚀刻、光刻蚀刻、激光等或其他物理性的移除方式。
其中，在本实施例所设定的基板电阻率与掺杂浓度之下，基于接合基板时所执行的退火时间不同，不同的退火时间将会影响其高阻抗层的形成位置，例如：重掺杂离子的扩散深度将会随着时间的增加而增加，当退火时间越长时，其高阻抗层则会越接近于第二基板的上表面。为进一步详细说明关于第二基板的移除量与退火时间等的关系，于后现基于前述实施例所设定的基板电阻率与掺杂浓度之下，进行有三个不同退火时间的实施方式，请参图4至图6所示，分别为上述实施例中的基板在1275℃下，经过30小时、40小时、50小时等退火时间处理后的扩散深度对应电阻值的图表。
以及请配合下表二所示，分别为经过退火时间为30小时、40小时、50小时后，关于高阻抗层30的深度R4、高阻抗层30的扩散深度R3以及第二基板20的移除量R1等数据，其中，所述高阻抗层30深度R4(或称形成位置)由与第二基板20的上表面20b往第二表面20a方向起算的深度；所述高阻抗层30的扩散深度R3是指重掺杂离子由第二基板20与第一基板10相接的第二表面20a起往上表面20b计算的扩散深度，是随着时间的增加而增加；所述第二基板20的移除量R1为高阻抗层30的深度R4减去高阻抗层30的厚度R2(例如于本实施例中，该高阻抗层30的厚度介于1-10μm之间)所构成的区间。其中，由表格所示可知，第二基板20的移除量与重掺杂离子的扩散深度、扩散时间成反比，亦即，扩散时间越久，扩散深度越深，则第二基板被移除的量越少，所形成的接合基板的厚度则越厚。
表二
Figure BDA0001562228320000071
Figure BDA0001562228320000081
以及下表三所示，为在经过不同退火时间(30小时、40小时、50小时)处理下，关于第二基板20的移除量占第一基板10的厚度比例关系。
表三
Figure BDA0001562228320000082
请配合以下表四所示，为应用以上实施例的制造方法所制成的外延接合基板的实验参数与数据。其中，高阻抗层的厚度以R2表示(参照图2)，高阻抗层的扩散深度以R3表示(参照图1)。
实验1～4当中所使用的第一基板均相同，皆为P型单晶硅基板，其掺杂物选用硼，其掺杂浓度大于1×1019atom/cm3，其电阻值约为0.0035Ω-cm，其厚度约为1000μm。实验1～4当中所使用的第二基板均相同，皆为N型单晶硅基板，其掺杂物选用磷，其掺杂浓度小于1×1014atom/cm3，其电阻值约为45Ω-cm，其厚度约为650μm。
于实验1～4的第一基板与第二基板直接接合以形成接合基板后，分别对实验1～4的接合基板进行退火处理，其中，实验1～4执行退火处理的退火温度均为1150℃，实验1～4执行退火处理的退火时间依序为0小时、6小时、10小时、20小时。于后，对接合基板进行温度约为1000℃、时间约为6小时的外延工艺，以于接合基板上成长氮化镓(GaN)外延层。
于GaN外延工艺后，对实验1～4的接合基板进行量测，得到以下结果：
(1)实验1的高阻抗层扩散深度约为3.35μm，其高阻抗层的厚度约为2.01μm，其电阻值大于300Ω-cm；(2)实验2的高阻抗层扩散深度约为7.51μm，其高阻抗层的厚度约为2.74μm，其电阻值大于300Ω-cm；(3)实验3的高阻抗层扩散深度约为9.3μm，其高阻抗层的厚度约为2.82μm，其电阻值大于300Ω-cm；(4)实验4的高阻抗层扩散深度约为12.75μm，其高阻抗层的厚度约为2.97μm，其电阻值大于300Ω-cm。
由上述实验结果可知，根据退火时间长短不同，高阻抗层的扩散深度与厚度也不同，更进一步地说，当退火时间拉长时，则高阻抗层的扩散深度将增加，高阻抗层的厚度也将增加。因此，可根据接合基板的应用需求，选择对应的退火时间长短。另外，于实务上，有关于高阻抗层的扩散深度、厚度、电阻率，除了通过退火时间长短来调整之外，亦可通过控制退火温度，或者第一基板与第二基板的掺杂浓度、电阻值等参数来进行控制，而不以上述说明为限。
表四
Figure BDA0001562228320000091
Figure BDA0001562228320000101
Figure BDA0001562228320000111
另外，请参图3所示，为在本实施例的外延接合基板上形成外延结构的应用例，举例而言，可在高阻抗层30或是预留层22上生长一缓冲层40，其中，于一实施例中，在该缓冲层40与高阻抗层30之间可包含有一层或一层以上的晶种层(图未示)；接着在该缓冲层40上可生长有一有源层50，该有源层可包括有一通道层60以及一势垒层70；接着，在有源层50之上则可设置有源极S、栅极G以及漏极D等，但不以此为限。
藉此，本发明通过第一基板与第二基板的异导电型掺杂物浓度、电阻率的控制，使其接面所形成的高阻抗层在后续的工艺(例如外延工艺)当中仍可维持不被破坏或消失，并仍可成形于接合基板之内，藉此提供后续的组件工艺中仍可承受较高电压、击穿电压值，以应用于高频率、高功率的半导体领域内使用。
以上所述仅为本发明其中可行实施例之一而已，于其他实际实施上，前述第一基板与第二基板的厚度，依本领域具通常技术水准者，可依工艺、组件等需求进行相对应的调整，并可用以达成如本发明所揭示的功效。所述的第一基板的掺杂物并不以受体掺杂物为限，亦可使用施体掺杂物的硅基板，例如，于一实施例中，所述第一基板的掺杂物可以选用如磷(P)、砷(As)、锑(Sb)等元素或其组合；而所述的第二基板的掺杂物并不以具有施体掺杂物的单晶硅基板为限，亦可对应改用具有受体掺杂物的硅基板，例如选用硼(B)、铝(Al)、镓(Ga)等元素或其组合。
另外，上述第一基板与第二基板并不以硅基板为限，只要是第一基板与第二基板互为同质材料且导电型相异的板材即可应用于本发明的制造方法，举例而言，所述的第一基板以及第二基板亦可采用碳化硅基板、氮化镓基板等，而不以前述的单晶硅基板为限。
另外，于一些实施例中，关于第一基板与第二基板材料的选用，可包括有但不限于：单晶、多晶及/或非晶等；于一些实施例当中，关于第一基板与第二基板材料的选用，可包括有但不限于：碳化硅、砷化镓、磷化镓、磷化铟、砷化铟，及/或锑化铟等；于一些实施例当中，关于第一基板与第二基板材料的选用，可包括有但不限于：SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP等；于一些实施例中，关于第一基板与第二基板材料的选用，可包括有但不限于：蓝宝石(sapphire)、氧化镓、氧化锂镓、氧化锂铝、尖晶石、锗、玻璃、二硼化锆、ScALMgO4、SrCu2O2、LiGaO2、LiAlO2、YSZ(Yttria-Stabilized Zirconia)，或其他合适的材料。
另外，前述实施例当中关于第一与第二基板的接合方式，采高温的直接接合，但于其他实际应用上，于一实施例中，亦可采取低温直接接合，而不以上述说明为限。
另外一提的是，本发明所提供的外延接合基板及其制造方法，并不仅仅局限于前述实施例所揭露的第一基板与第二基板的厚度范围，于其他应用上，亦可根据应用上的不同，选择其他厚度设计的基板作使用，凡应用本发明说明书及权利要求所为的等效变化，理应包含在本发明的权利要求保护范围内。

Claims (12)

1.一种外延接合基板的制造方法，包含有以下步骤：
A、提供一第一基板，该第一基板具有一第一掺杂浓度；
B、提供一第二基板，且该第二基板具有一第二掺杂浓度，该第二掺杂浓度小于该第一掺杂浓度；
C、使该第二基板的一第二表面与该第一基板的一第一表面直接相接合，以形成一接合基板；
D、对该接合基板进行退火处理，以在该接合基板中形成一高阻抗层，其中该高阻抗层的电阻率不小于300ohm-cm。
2.如权利要求1所述的外延接合基板的制造方法，其中该第一掺杂浓度大于等于1×1018atom/cm3，且该第二掺杂浓度小于等于1×1015atom/cm3。
3.如权利要求1所述的外延接合基板的制造方法，其中该第一基板与该第二基板互为异导电型基板。
4.如权利要求1所述的外延接合基板的制造方法，其中于步骤D之后包含有一步骤E：移除至少一部分的该第二基板，并使该第二基板的一第三表面显露，其中该第三表面为与该第二表面相背对的表面。
5.如权利要求4所述的外延接合基板的制造方法，其中移除该第二基板的移除量至少占该第一基板的厚度的60％以上。
6.一种外延接合基板，其包括有：
一第一基板，具有一第一掺杂浓度；
一第二基板，与该第一基板连接，该第二基板具有一第二掺杂浓度，且该第二掺杂浓度小于该第一掺杂浓度；
一高阻抗层，形成于该外延接合基板中，其中该高阻抗层的电阻率不小于300ohm-cm。
7.如权利要求6所述的外延接合基板，该第二基板的厚度占该第一基板的厚度的40％以下。
8.如权利要求6所述的外延接合基板，其中该第一基板与该第二基板互为异导电型基板。
9.如权利要求6所述的外延接合基板，其中该高阻抗层的厚度介于1至10μm之间。
10.如权利要求9所述的外延接合基板，其中该高阻抗层的厚度介于2至3μm之间。
11.如权利要求6所述的外延接合基板，其中该第一掺杂浓度大于等于1×1018atom/cm3，且该第二掺杂浓度小于等于1×1015atom/cm3。
12.如权利要求6所述的外延接合基板，其中该第一掺杂浓度与该第二掺杂浓度的差至少大于1×102atom/cm3以上。
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