TWI741248B - 半導體記憶裝置及其製造方法 - Google Patents

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Abstract

實施形態，有關半導體記憶裝置及其製造方法。 實施形態之半導體記憶裝置，包含：第1層積體，包含第1半導體層、第1記憶體膜、複數個第1配線層、第2半導體層、第2記憶體膜、複數個第2配線層；及接合構件，設於第1半導體層及第2半導體層上；及第1層，配置於接合構件的上方，覆蓋第1半導體層及第1記憶體膜；及第2層，配置於接合構件的上方，覆蓋第2半導體層及第2記憶體膜；及第2層積體。第2層積體，包含第3半導體層、第3記憶體膜、複數個第3配線層、第4半導體層、第4記憶體膜、複數個第4配線層。第5半導體層，設於第1層與第2層之間，將第3半導體層和第4半導體層電性連接，而被電性連接至接合構件。

Description

半導體記憶裝置及其製造方法
本發明之實施形態，主要有關半導體記憶裝置及其製造方法。
作為半導體記憶裝置的一種，已知有NAND型快閃記憶體。此外，已知有具備3維地層積的複數個記憶體單元(cell)之NAND型快閃記憶體。
實施形態，提供一種可靠性高的半導體記憶裝置及其製造方法。 實施形態之半導體記憶裝置，具備第1層積體、接合構件、第1層、第2層、第2層積體、及第5半導體層。第1層積體，包含：朝第1方向延伸之第1半導體層、及沿著第1方向彼此相隔距離配置之複數個第1配線層、及設於第1半導體層與第1配線層之間之第1記憶體膜、及朝第1方向延伸之第2半導體層、及沿著第1方向彼此相隔距離配置之複數個第2配線層、及設於第2半導體層與第2配線層之間之第2記憶體膜、及設於第1半導體層與第2半導體層之間之第1絕緣層。接合構件，設於第1半導體層、第2半導體層及第1絕緣層上，由導電材料構成。第1層，配置於接合構件的上方，於俯視下覆蓋第1半導體層及第1記憶體膜。第2層，配置於接合構件的上方，位於朝和第1方向正交之第2方向遠離第1層之處，於俯視下覆蓋第2半導體層及第2記憶體膜。第2層積體，包含：配置於第1層的上方，朝第1方向延伸之第3半導體層、及沿著第1方向彼此相隔距離配置之複數個第3配線層、及設於第3半導體層與第3配線層之間之第3記憶體膜、及配置於第2層的上方，朝第1方向延伸之第4半導體層、及沿著第1方向彼此相隔距離配置之複數個第4配線層、及設於第4半導體層與第4配線層之間之第4記憶體膜、及設於第3半導體層與第4半導體層之間之第2絕緣層。第5半導體層，設於第1層與第2層之間，將第3半導體層和第4半導體層電性連接，而被電性連接至接合構件。
以下，參照圖面說明實施形態。以下所示幾個實施形態，為示例了用來將本發明的技術思想具現化之裝置及方法，本發明之技術思想並非由構成零件的形狀、構造、配置等而被限定。圖面為模型或概念性質之物，各部分的厚度與寬度之關係、部分間的大小比率等，未必限於和現實之物相同。此外，即使示意同一部分的情形下，依圖面不同彼此的尺寸或比率也可能表示成相異。以下說明中，針對具有同一機能及構成之要素標記同一符號而適當省略其詳細說明，而針對相異部分說明之。 [1] 半導體記憶裝置1的構成 [1-1] 半導體記憶裝置1的全體構成 說明半導體記憶裝置1的全體構成。本實施形態之半導體記憶裝置1，為可非揮發地記憶資料之NAND型快閃記憶體。圖1為本實施形態之半導體記憶裝置1的方塊圖。 半導體記憶裝置1，記憶體單元陣列10、列(row)解碼器11、行(column)解碼器12、感測放大器13、輸出入電路14、指令暫存器15、位址暫存器16及定序器(sequencer) (控制電路)17等。 記憶體單元陣列10，具備j個區塊BLK0～BLK(j-1)。j為1以上的整數。複數個區塊BLK的各者，具備複數個記憶體單元電晶體。記憶體單元電晶體，由可電性覆寫的記憶體單元所構成。在記憶體單元陣列10，為了控制對記憶體單元電晶體施加之電壓，配設複數個位元線、複數個字元線及源極線等。針對區塊BLK的具體的構成後述之。 列解碼器11，從位址暫存器16接受列位址，將此列位址解碼。列解碼器11，基於被解碼出的列位址，進行字元線等的選擇動作。然後，列解碼器11，對記憶體單元陣列10，將寫入動作、讀出動作及刪除動作所必要之複數個電壓予以轉送。 行解碼器12，從位址暫存器16接受行位址，將此行位址解碼。行解碼器12，基於被解碼出的行位址，進行位元線等的選擇動作。 感測放大器13，於讀出動作時，將從記憶體單元電晶體被讀出至位元線之資料予以偵測及放大。此外，感測放大器13，於寫入動作時，將寫入資料轉送至位元線。 輸出入電路14，透過複數個輸出入線(DQ線)和外部裝置(主機(host)裝置)連接。輸出入電路14，從外部裝置接收指令CMD及位址ADD。藉由輸出入電路14而被接收的指令CMD，被送至指令暫存器15。藉由輸出入電路14而被接收的位址ADD，被送至位址暫存器16。此外，輸出入電路14，在與外部裝置之間進行資料DAT的發送接收。 定序器17，從外部裝置接收控制訊號CNT。控制訊號CNT中，包含晶片賦能訊號CEn、指令閂鎖賦能訊號CLE、位址閂鎖賦能訊號ALE、寫入賦能訊號WEn及讀出賦能訊號REn等。訊號名中附記的“n”，表示低態有效(active low)。定序器17，基於指令暫存器15中保持的指令CMD及控制訊號CNT，控制半導體記憶裝置1全體的動作。 [1-2] 記憶體單元陣列10的電路構成 接下來，說明記憶體單元陣列10的電路構成。圖2為記憶體單元陣列10中包含之1個區塊BLK的電路圖。 複數個區塊BLK的各者，具備複數個串列(string)單元SU。圖2中，示例了4個串列單元SU0～SU3。1個區塊BLK中包含之串列單元SU的數量，可任意地設定。 複數個串列單元SU的各者，具備複數個記憶體群MG。複數個記憶體群MG的各者，具備並聯連接之2個NAND串NSa、NSb。 NAND串NSa，具備複數個記憶體單元電晶體MTa及2個選擇電晶體STa1、STa2。複數個記憶體單元電晶體MTa，在選擇電晶體STa1的源極與選擇電晶體STa2的汲極之間串聯連接。本說明書中，有時亦將記憶體單元電晶體稱為記憶體單元或單元。圖2中，為求簡化，揭示NAND串NSa具備8個記憶體單元電晶體MTa(MTa0～MTa7)之構成例，惟NAND串NSa具備之記憶體單元電晶體MTa的數量可任意地設定。 如同NAND串NSa般，NAND串NSb，具備複數個記憶體單元電晶體MTb(例如MTb0～MTb7)及2個選擇電晶體STb1、STb2。本說明書中，當不必區別NAND串NSa、NSb的情形下，以省略了“a”、“b”的表記之符號“NS”來表記，和此省略之符號“NS”相關的說明，係和NAND串NSa、NSb共通。針對附加有“a”、“b”之其他符號，亦同樣地處置。 記憶體單元電晶體MT，具備控制閘極與電荷蓄積層，非揮發地記憶資料。記憶體單元電晶體MTa，可為在電荷蓄積層使用了絕緣膜之MONOS(metal-oxide-nitride-oxide-silicon；金屬氧氮氧矽)型，亦可為在電荷蓄積層使用了導電層之FG(floating gate；浮閘)型。本實施形態中，舉FG型為例來說明。 串列單元SU0中包含之複數個選擇電晶體STa1的閘極，被共通連接至選擇閘極線SGDa0，串列單元SU0中包含之複數個選擇電晶體STb1的閘極，被共通連接至選擇閘極線SGDb0。串列單元SU0中包含之複數個選擇電晶體STa2的閘極，被共通連接至選擇閘極線SGSa，串列單元SU0中包含之複數個選擇電晶體STb2的閘極，被共通連接至選擇閘極線SGSb。同樣地，對於串列單元SU1～SU3各自連接選擇閘極線SGDa1～SGDa3、選擇閘極線SGDb1～SGDb3、選擇閘極線SGSa及選擇閘極線SGSb。 位於同一區塊BLK內之記憶體單元電晶體MTa0～MTa7的控制閘極，各自連接至字元線WLa0～WLa7。位於同一區塊BLK內之記憶體單元電晶體MTb0～MTb7的控制閘極，各自連接至字元線WLb0～WLb7。 區塊BLK，例如為資料的刪除單位，同一區塊BLK內包含之記憶體單元電晶體MT所保持的資料，係一齊被刪除。 在記憶體單元陣列10內，位於同一列之記憶體群MG中包含之選擇電晶體STa1、STb1的汲極，被共通連接至位元線BL0～BL(m-1)的其中一者。“m”為1以上的整數。也就是說，位元線BL，在複數個串列單元SU間將記憶體群MG共通地連接。複數個選擇電晶體ST2的源極，被共通連接至源極線SL。 亦即，串列單元SU，被各自連接至複數個位元線BL，且包含被連接至同一選擇閘極線SGD之複數個NAND串NS。區塊BLK，包含將字元線WL設為共通之複數個串列單元SU。記憶體單元陣列10，包含將複數個位元線BL設為共通之複數個區塊BLK。此外，在記憶體單元陣列10內，選擇閘極線SGS、複數個字元線WL及選擇閘極線SGD被層積於半導體基板上方，藉此選擇電晶體ST2、複數個記憶體單元電晶體MT及選擇電晶體ST1便被三維地層積。 [1-3] 記憶體單元陣列10的構成 接下來，說明記憶體單元陣列10(具體而言，為記憶體單元陣列10中包含之1個區塊BLK)的構成。圖3為記憶體單元陣列10的部分區域的平面圖。圖4為沿著圖3的A-A′線之記憶體單元陣列10的截面圖。圖5為沿著圖3的B-B′線之記憶體單元陣列10的截面圖。另，本說明書中，X方向為選擇閘極線延伸之方向，和X方向在水平面內正交之Y方向為位元線延伸之方向，Z方向為層積方向。 在基板(例如矽基板)20上，依序層積例如由矽氧化物(SiO2 )所構成之絕緣層21及例如由多晶矽所構成之導電層22。導電層22，作用成為源極線SL。源極線SL，以在XY平面擴展之方式形成。源極線SL，亦可藉由依序層積由多晶矽所構成之導電層、由例如鎢(W)所構成之金屬層及由多晶矽所構成之導電層而成的層積膜來構成。 在導電層22上，設有複數個記憶體群MG。沿著X方向的一行份的記憶體群MG，藉由複數個絕緣層41及複數個絕緣層42而被電性分離。1對絕緣層41、42，依此順序層積。絕緣層41、42的平面形狀，例如為橢圓。作為絕緣層41、42，例如使用矽氧化物。絕緣層41，設於後述製造工程中形成之開口部LAH內。絕緣層42，設於後述製造工程中形成之開口部UAH內。 第1行的記憶體群MG，與和其在Y方向鄰接的第2行的記憶體群MG，係錯開半間距(half pitch)而配置。記憶體群MG，由第1NAND串NSa與和第1NAND串NSa在Y方向相鄰的第2NAND串NSb所構成。記憶體群MG，朝X方向排列。第1記憶體群MG、第2記憶體群MG及第3記憶體群MG，朝X方向相鄰排列。第2行的第4記憶體群MG，於X方向位於第1記憶體群MG與第2記憶體群MG之間，於Y方向配置於和第1記憶體群MG及第2記憶體群MG相異的位置。此外，第1行的第1開口部UAH設於第1記憶體群MG與第2記憶體群MG之間。第2開口部UAH設於第2記憶體群MG與第3記憶體群MG之間。第2行的第3開口部UAH，於X方向位於第1開口部UAH與第2開口部UAH之間，於Y方向配置於相異的位置。 記憶體群MG，由層積於導電層22上之第1層積體TR1及第2層積體TR2所構成。 第1層積體TR1，依以下方式構成。圖6為第1層積體TR1的平面圖，為圖4的截面圖的位置LV之平面圖。 在導電層22的上方，作用成為選擇閘極線SGS (SGSa、SGSb)之例如1層的配線層24及作用成為字元線WL (WLa、WLb)之複數個配線層24，各自令複數個層間絕緣層23介於其間而依此順序層積。作為層間絕緣層23，例如使用矽氧化物。圖4所示之字元線WL的層積數為一例，實際上層積比此還多的字元線WL。選擇閘極線SGS，不限定於1層，例如亦可由3層的配線層24來構成。
在導電層22上，設有朝Z方向延伸之半導體層27a、27b。半導體層27a，為供記憶體單元電晶體MTa的通道(channel)形成之區域。半導體層27b，為供記憶體單元電晶體MTb的通道形成之區域。半導體層27a、27b，例如在它們的下端部被連接，此下端部電性連接至導電層22。作為半導體層27a、27b，例如使用多晶矽。
在半導體層27a與半導體層27b之間，設有核心層26。核心層26，將半導體層27a與半導體層27b於Y方向予以電性分離。作為核心層26，例如使用矽氧化物。
在半導體層27a與配線層24之間及半導體層27a與層間絕緣膜23之間，設有穿隧(tunnel)絕緣膜28a。穿隧絕緣膜28a，以朝Z方向延伸之方式形成，在選擇電晶體STa2及複數個記憶體單元電晶體MTa共通地設置。在半導體層27b與配線層24之間及半導體層27b與層間絕緣膜23之間，設有穿隧絕緣膜28b。穿隧絕緣膜28b，以朝Z方向延伸之方式形成，在選擇電晶體STb2及複數個記憶體單元電晶體MTb共通地設置。圖4例子中，穿隧絕緣膜28a、28b，在第1層積體TR1中包含之最上層的層間絕緣層23上亦形成。作為穿隧絕緣膜28a、28b，例如使用矽氧化物。
圖7為抽出1個記憶體單元電晶體MT之截面圖，為圖4 的截面圖中以四方表示之區域AR1之截面圖。記憶體單元電晶體MTa、MTb及選擇電晶體STa1、STb1、STa2、STb2的構成，和圖7相同。
在穿隧絕緣膜28與配線層24之間，設有浮閘(電荷蓄積層)29。浮閘29，在每一記憶體單元電晶體MT設置，自周圍絕緣。浮閘29，由蓄積電荷的導電性構件所構成，例如由多晶矽所構成。
在浮閘29與配線層24之間，設有阻擋(blocking)絕緣膜30。阻擋絕緣膜30，由高介電率膜所構成。阻擋絕緣膜30、例如藉由依序層積由鉿氧化物(HfO2)所構成之第1膜、由矽氧化物所構成之第2膜及由鉿氧化物所構成之第3膜而成的層積膜來構成。
阻擋絕緣膜30，和配線層24相接。配線層24，作用成為字元線WL。配線層24，例如包含覆蓋自身的上面、側面及底面之隔離(barrier)金屬膜。配線層24的本體部，例如由鎢(W)所構成，隔離金屬膜例如由鈦氮化物(TiN)所構成。另，圖7例子中，阻擋絕緣膜30，形成於配線層24的上面、側面及底面。
本說明書中，有時亦將設於半導體層27與配線層24之間的層積膜，也就是說穿隧絕緣膜28、浮閘(電荷蓄積層)29及阻擋絕緣膜30予以總稱，稱為記憶體膜。
在核心層26及半導體層27a、27b上，設有接合構件31。接合構件31，具有將第1層積體TR1的半導體層(通道)、和第2層積體TR2的半導體層(通道)予以電性連接之功能，又，如後述般，亦具有當將包含由矽氧化物所構成之層間絕緣層的層積膜予以蝕刻時作為蝕刻止擋之功能。作為接合構件31，係使用導電材料，此外，係使用對於由矽氧化物所構成之層間絕緣層而言蝕刻的選擇比高之材料。作為接合構件31，例如使用非晶矽。 依以上方式，構成第1層積體TR1。第1層積體TR1，為從基板20至接合構件31之構造體。 在接合構件31及穿隧絕緣膜28a、28b上，設有絕緣層32。作為絕緣層32，例如使用矽氧化物。 在絕緣層32上，設有複數個保護(cover)層34。保護層34，於俯視下，具有可覆蓋單元區域(半導體層27、穿隧絕緣膜28、浮閘29及阻擋絕緣膜30)之面積。保護層34，於每一半導體層27設置。作為保護層34，係使用導電材料，此外，係使用對於由矽氧化物所構成之層間絕緣層而言蝕刻的選擇比高之材料。作為保護層34，例如使用非晶矽。保護層34，為後述的製造方法中使用之構件，詳細後述之。 在複數個保護層34的周圍，設有絕緣層33。作為絕緣層33，例如使用矽氧化物。 在絕緣層33及保護層34上，設有第2層積體TR2。第2層積體TR2，依以下方式構成。 在絕緣層33及保護層34上，作用成為字元線WL (WLa、WLb)之複數個配線層24及作用成為選擇閘極線SGD(SGDa、SGDb)之例如1層的配線層24，各自令複數個層間絕緣層23介於其間而依此順序層積。圖4所示之字元線WL的層積數為一例，實際上層積比此還多的字元線WL。選擇閘極線SGD，不限定於1層，例如亦可由3層的配線層24來構成。 在概略四角形的開口部35，設有記憶體單元電晶體MTa、MTb及選擇電晶體STa1、STb1，也就是說記憶體群MG的上側一半。在接合構件31上，設有朝Z方向延伸之半導體層37a、37b。半導體層37a，為供記憶體單元電晶體MTa的通道(channel)形成之區域。半導體層37b，為供記憶體單元電晶體MTb的通道形成之區域。半導體層37a、37b，在它們的下端部被連接，此下端部電性連接至接合構件31。作為半導體層37a、37b，例如使用多晶矽。 在半導體層37a與半導體層37b之間，設有核心層36。核心層36，將半導體層37a與半導體層37b於Y方向予以電性分離。作為核心層36，例如使用矽氧化物。 如同第1層積體TR1般，在半導體層37的側面，設有穿隧絕緣膜28、浮閘29及阻擋絕緣膜30。 在半導體層37a、37b及核心層36上，設有連接構件38。連接構件38，將半導體層37a和半導體層37b予以電性連接。連接構件38，於每一記憶體群MG設置。連接構件38，由導電材料所構成，例如使用多晶矽。 在連接構件38及穿隧絕緣膜28上，設有絕緣層39。作為絕緣層39，例如使用矽氧化物。 在連接構件38上且絕緣層39內，設有電性連接至連接構件38之接點插栓(contact plug)40。作為接點插栓40，例如使用鎢(W)。
在接點插栓40及絕緣層39上，設有電性連接至接點插栓40之位元線BL。位元線BL，朝Y方向延伸。作為位元線BL，例如使用鎢(W)。
如圖3及圖5所示，記憶體單元陣列10，在任意的區域具備替換洞(replace hole)LSTH、USTH。替換洞LSTH、USTH，於製造工程中使用。替換洞LSTH、USTH，被用來將第1層積體TR1及第2層積體TR2中包含之犠牲層替換成配線層。在替換洞LSTH、USTH內，設有絕緣層43。作為絕緣層43，例如使用矽氧化物。
替換洞LSTH，設於第1層積體TR1內。替換洞USTH，設於第2層積體TR1內。絕緣層43，將第1層積體TR1中包含之層間絕緣層23、配線層24及穿隧絕緣膜28予以貫通。絕緣層43，將第2層積體TR1中包含之絕緣層32、33、層間絕緣層23、配線層24、穿隧絕緣膜28及絕緣層39予以貫通。絕緣層43，通過設於絕緣層33內之2個保護層44之間。保護層44，和前述的保護層34由相同材料所構成。保護層44，為後述的製造工程中使用之構件，詳細後述之。
另，圖3的平面圖，示例連接至1對選擇閘極線SDGa、SGDb之複數個記憶體群MG的構成。實際上，圖3的構成係於Y方向重覆。在此情形下，選擇閘極線SDGa、SGDb沿著Y方向交互配置。此外，在記憶體單元陣列10，配設有第偶數個的複數個字元線WLa、及第奇數個的複數 個字元線WLb，第偶數個的複數個字元線WLa彼此電性連接，第奇數個的複數個字元線WLb彼此電性連接。此外，亦可第奇數個的複數個字元線WLb和第偶數個的複數個字元線WLa電性連接。
[2]記憶體單元陣列10的製造方法
接下來，說明記憶體單元陣列10的製造方法。圖8至圖36，為說明記憶體單元陣列10的製造方法之平面圖及截面圖。
首先，準備基板20。接著，在基板20上，依序形成絕緣層21及導電層22(源極線SL)。導電層22，亦可藉由層積有複數個導電層之層積膜來構成。例如，導電層22，亦可藉由依序層積由多晶矽所構成之導電層、由例如鎢(W)所構成之金屬層及由多晶矽所構成之導電層而成的層積膜來構成。
接著，例如藉由CVD(chemical vapor deposition)法，在導電層22上，將複數個層間絕緣層23與複數個犠牲層50予以1層層地交互層積，形成層積膜51。在層積膜51的最下層與最上層，配置層間絕緣層23。作為層間絕緣層23，例如使用矽氧化物。作為犠牲層50，例如使用矽氮化物(SiN)。犠牲層50，只要是對於層間絕緣層23而言可充分獲得濕蝕刻的選擇比之材料即可，亦可使用矽氮氧化物(SiON)等。
接著，藉由RIE(reactive ion etching；反應離子蝕刻)等的異方性蝕刻，在層積膜51形成各自朝X方向延伸之複數個記憶體溝槽(trench)52。記憶體溝槽52，將導電層22露出。記憶體溝槽52，為供記憶體群MG形成之區域。如圖8所示，在供前述的替換洞LSTH、USTH形成之區域AR2，未設有記憶體溝槽52，於Y方向包夾區域AR2的2個層積膜51，藉由區域AR2而聯繋。藉由設置區域AR2，能夠抑制層積膜51傾斜、倒塌。 接著，如圖10所示，透過記憶體溝槽52，對犠牲層50施以等方性蝕刻。作為等方性蝕刻，例如運用使用了磷酸(H3 PO4 )作為蝕刻液之濕蝕刻。如此一來，面向記憶體溝槽52的犠牲層50的露出面會後退(犠牲層50被內凹(recess))，在記憶體溝槽52的側面形成凹部。 接著，如圖11所示，在犠牲層50的側面形成浮閘29。具體而言，例如藉由CVD法，在記憶體溝槽52的側面，使非晶矽層堆積。此時，在形成於記憶體溝槽52的側面之凹部，非晶矽層被埋入。接著，將非晶矽層做回蝕刻(etch back)，使凹部內的非晶矽層殘存，並且將形成於層間絕緣層23的側面之非晶矽層除去。 接著，如圖12及圖13所示，例如藉由CVD法，在記憶體溝槽52的2個側面形成氧化矽膜。圖12的平面圖中，揭示形成於記憶體溝槽52的側面之層，而省略形成於最上層的層間絕緣層上之層的圖示。如此一來，在浮閘29的側面，便形成穿隧絕緣膜28(28a、28b)。接著，藉由RIE等的異方性蝕刻，將形成於導電層22上之穿隧絕緣膜28部分地除去。 接著，例如藉由CVD法，在穿隧絕緣膜28a、28b的側面及露出的導電層22上，形成非晶矽層。如此一來，在穿隧絕緣膜28a、28b的側面，便形成電性連接至導電層22之半導體層27a、27b。半導體層27a、27b，在下端部連接。 接著，如圖14所示，例如藉由CVD法，在記憶體溝槽52內埋入矽氧化物。如此一來，在半導體層27a與半導體層27b之間便形成核心層26。 接著，如圖15及圖16所示，例如藉由RIE，以將形成於記憶體溝槽52內之半導體層27及記憶體膜(包含穿隧絕緣膜28及浮閘29)於X方向隔斷成複數個之方式，在層積體內形成到達導電層22之複數個開口部LAH。開口部LAH的Y方向的長度，比記憶體溝槽52的寬度(包含形成有浮閘29之區域)還長。朝X方向並排之複數個開口部LAH，以等間隔配置。沿著Y方向的複數個開口部LAH，例如以交錯狀(鋸齒狀)排列。如此一來，在每一記憶體群MG，半導體層27a、27b及浮閘29便被分離。 接著，如圖17所示，例如藉由CVD法，在開口部LAH內埋入矽氧化物。如此一來，在開口部LAH內便形成絕緣層41。 接著，將核心層26、半導體層27及絕緣層41予以回蝕刻至比層積膜51的上面還低的位置。又，基於將後述的止擋(stopper)層53形成地較厚之目的，將絕緣層41的上面予以回蝕刻至比核心層26的上面還低的位置。 接著，如圖18及圖19所示，例如藉由RIE，在層積體的規定的區域(圖8的區域AR2)，形成到達導電層22之開口部(替換洞)LSTH。替換洞LSTH的X方向的長度，比在X方向鄰接之2個開口部LAH間的距離還長，替換洞LSTH的Y方向的長度，比記憶體溝槽52的寬度還長。 接著，如圖20及圖21所示，例如藉由CVD法，在記憶體溝槽52內埋入非晶矽，並且在開口部LAH內埋入非晶矽。如此一來，在半導體層27a、27b及核心層26上，便形成電性連接至半導體層27a、27b之接合構件31。此外，在絕緣層41上，形成止擋層53。止擋層53的厚度，被設定得比接合構件31的厚度還厚。此外，如圖20及圖22所示，在替換洞LSTH內埋入非晶矽。如此一來，在替換洞LSTH內便形成犠牲層54。接著，例如藉由CMP(Chemical mechanical polishing；化學機械研磨)，將接合構件31、止擋層53及犠牲層54予以平坦化，除去多餘的非晶矽層。 接著，如圖23及圖24所示，例如藉由CVD法，在層積體的全面形成由矽氧化物所構成之絕緣層32。接著，例如藉由CVD法及RIE，於俯視下，以覆蓋半導體層27、穿隧絕緣膜28及浮閘29之方式，形成由非晶矽所構成之複數個保護層34。此外，如圖23及圖25所示，例如藉由CVD法及RIE，於俯視下，以覆蓋Y方向之替換洞LSTH的端部之方式，形成由非晶矽所構成之2個保護層44。在保護層34、44的周圍，形成由矽氧化物所構成之絕緣層33。接著，例如藉由CMP(Chemical mechanical polishing)，將保護層34、44及絕緣層33予以平坦化。 接著，如圖26及圖27所示，例如藉由CVD法，在保護層34、44及絕緣層33上，將複數個層間絕緣層23與複數個犠牲層50予以1層層地交互層積，形成層積膜55。在層積膜55的最下層與最上層，配置層間絕緣層23。 接著，藉由微影，在層積膜55上形成將供記憶體溝槽57形成的區域露出之遮罩層56。於俯視下，供記憶體溝槽57形成的區域，和前述供記憶體溝槽52形成的區域大略相同。另，替換洞LSTH，被遮罩層56覆蓋。 接著，將遮罩層56用作為遮罩，例如藉由RIE，在層積膜55內形成到達接合構件31及止擋層53之記憶體溝槽57。接合構件31及止擋層53，亦被使用作為RIE的止擋。此蝕刻工程中，複數個保護層34露出。複數個保護層34不會完全被除去，透過朝Y方向並排的2個保護層34的間隙，接合構件31露出。也就是說，接合構件31上的開口部的寬度藉由2個保護層34而被規範，因此能夠將開口部的寬度做成大略相同。此外，保護層34係保護半導體層27及記憶體膜(包含穿隧絕緣膜28及浮閘29)，因此此蝕刻工程中，能夠防止半導體層27及記憶體膜被部分地蝕刻。其後，除去遮罩層56。 接著，如圖28及圖29所示，在記憶體溝槽57內，形成核心層36、半導體層37a、37b、穿隧絕緣膜28a、28b及浮閘29。 核心層、半導體層、穿隧絕緣膜及浮閘的形成方法，和第1層積體TR1的情形相同。半導體層37及穿隧絕緣膜28，亦形成於層積膜55上。 半導體層37a、37b，在它們的下端部被連接，此下端部電性連接至接合構件31。此外，半導體層37a、37b，通過朝Y方向並排的2個保護層34之間而連接至接合構件31。接合構件31上的半導體層37的寬度，藉由朝Y方向並排的2個保護層34而被規範。如此一來，能夠將半導體層37的下端部的寬度做成大略相同。 接著，藉由微影，在半導體層37及核心層36上，形成將供開口部UAH形成的區域露出之遮罩層58。於俯視下，供開口部UAH形成的區域，和前述供開口部LAH形成的區域大略相同。 接著，以遮罩層58作為遮罩，例如藉由RIE，以將形成於記憶體溝槽57內之半導體層37及記憶體膜(包含穿隧絕緣膜28及浮閘29)於X方向隔斷成複數個之方式，在層積體內形成到達止擋層53之複數個開口部UAH。止擋層53，亦被使用作為RIE的止擋。如此一來，在每一記憶體群MG，半導體層37a、37b及浮閘29便被分離。 接著，如圖30所示，再度使用遮罩層58作為遮罩，例如藉由RIE，將止擋層53蝕刻，使緣層41露出。其後，除去遮罩層58。 接著，如圖31至圖33所示，例如藉由CVD法，在開口部UAH內埋入矽氧化物。如此一來，在開口部UAH內便形成絕緣層42。接著，例如藉由CMP，將絕緣層42平坦化，並且除去多餘的半導體層37及核心層36。接著，例如藉由CVD法及RIE，在半導體層37a、37b及核心層36上，形成由多晶矽所構成之連接構件38。接著，例如藉由CVD法，在層積體上形成由矽氧化物所構成之絕緣層39。 接著，藉由微影，在絕緣層39上形成將供替換洞USTH形成的區域露出之遮罩層59。於俯視下，供替換洞USTH形成的區域，和前述供替換洞LSTH形成的區域大略相同。 接著，以遮罩層59作為遮罩，例如藉由RIE，在層積膜55內形成到達犠牲層54之替換洞USTH。此蝕刻工程中，2個保護層44不會完全被除去，透過2個保護層44的間隙，犠牲層54會露出。 接著，如圖34所示，藉由RIE或濕蝕刻，除去犠牲層54。如此一來，在替換洞LSTH、USTH，複數個犠牲層50會露出。 接著，如圖35及圖36所示，進行犠牲層50與配線層24 (字元線WL)之替換。具體而言，施以使用了磷酸(H3 PO4 )作為蝕刻液之濕蝕刻，藉此除去複數個犠牲層50。如此一來，在原本形成有複數個犠牲層50之內凹(recess)，浮閘29會露出。 接著，例如藉由CVD法，在浮閘29的側面形成阻擋絕緣膜30。阻擋絕緣膜30、例如藉由依序層積由鉿氧化物(HfO2 )所構成之第1膜、由矽氧化物所構成之第2膜及由鉿氧化物所構成之第3膜而成的層積膜來構成。圖示雖省略，惟阻擋絕緣膜30在上下的層間絕緣層23亦形成。
接著，例如藉由CVD法，以埋入原本形成有複數個犠牲層50之內凹(recess)之方式，在阻擋絕緣膜30的側面形成配線層24。配線層24，藉由例如由鎢(W)所構成之本體部、及覆蓋本體部的上面、側面及底面，且例如由鈦氮化物(TiN)所構成之隔離金屬膜(未圖示)所構成。
接著，例如藉由RIE，除去形成於替換洞LSTH、USTH的側面之多餘的層(構成阻擋絕緣膜30及配線層24之層)。其後，除去遮罩層59。
接著，如圖5所示，例如藉由CVD法，在替換洞LSTH、USTH內埋入矽氧化物。如此一來，在替換洞LSTH、USTH內便形成絕緣層43。
接著，如圖3至圖5所示，在連接構件38上且絕緣層39內，形成電性連接至連接構件38之接點插栓(contact plug)40。接著，在接點插栓40及絕緣層39上，形成電性連接至接點插栓40之位元線BL。
依以上方式，便形成本實施形態之記憶體單元陣列10。
[3]實施形態之效果
以下，說明本實施形態之效果。
第1層積體TR1，具備朝Z方向延伸之半導體層27a、及設於半導體層27a的側面之記憶體膜(穿隧絕緣膜28a、浮閘29及阻擋絕緣膜30)。在半導體層27a及記憶體膜的上 方，設有覆蓋它們之第1保護層34。同樣地，第1層積體TR1，具備和半導體層27a設於同一開口部25，且朝Z方向延伸之半導體層27b、及設於半導體層27b的側面之記憶體膜(穿隧絕緣膜28b、浮閘29及阻擋絕緣膜30)。在半導體層27b及記憶體膜的上方，設有覆蓋它們之第2保護層34。保護層34，例如使用對於由矽氧化物所構成之層間絕緣層而言蝕刻的選擇比高之材料(例如非晶矽)。如此一來，當在第2層積體TR2形成記憶體溝槽57時，能夠保護半導體層27及記憶體膜，因此能夠防止半導體層27及記憶體膜被部分地蝕刻。
此外，在半導體層27a、27b及核心層26上，設有接合構件31。接合構件31，由導電材料所構成，此外，例如使用對於由矽氧化物所構成之層間絕緣層而言蝕刻的選擇比高之材料(例如非晶矽)。如此一來，當在第2層積體TR2形成記憶體溝槽57時，能夠將接合構件31用作為蝕刻止擋。故，容易將記憶體溝槽57加工成期望的形狀。
此外，第2層積體TR2，具備朝Z方向延伸之半導體層37a、37b。半導體層37a、37b，在它們的下端部被連接，此下端部電性連接至接合構件31。此外，半導體層37a、37b，通過朝Y方向並排的2個保護層34之間而連接至接合構件31。也就是說，半導體層37的下端部的寬度，藉由2個保護層34的間隔而被規範。如此一來，能夠將半導體層37的下端部的寬度做成大略相同。其結果，能夠抑制半導體層27與半導體層37之間的連接電阻的不均一。 此外，第1層積體TR1，具備將在X方向鄰接之2個記憶體群MG予以隔斷之開口部LAH及絕緣層41。在絕緣層41上，設有止擋層53。止擋層53，由和接合構件31同一材料所構成，形成得比接合構件31還厚。如此一來，當形成開口部UAH時，即使進行了2次的蝕刻(具體而言，為用來形成記憶體溝槽57之RIE、及用來形成開口部UAH之RIE)的情形下，能夠藉由止擋層53來擋住2次的蝕刻。其結果，能夠形成具有期望的形狀之開口部UAH及絕緣層42。 此外，按照本實施形態，能夠實現一種可靠性高的半導體記憶裝置及其製造方法。 [4] 變形例 上述實施形態中，雖舉例說明了在電荷蓄積層使用了導電層之FG(floating gate)型的記憶體單元陣列，但亦可為電荷蓄積層是藉由絕緣層來構成之MONOS(metal-oxide-nitride-oxide-silicon)型。 以上已說明本發明的幾個實施形態，但該些實施形態僅是提出作為例子，並非意圖限定發明之範圍。該些新穎的實施形態，可以其他各種形態來實施，在不脫離發明要旨之範圍內，可進行種種省略、置換、變更。該些實施形態或其變形，均包含於發明之範圍或要旨中，且包含於申請專利範圍所記載之發明及其均等範圍內。
1:半導體記憶裝置 10:記憶體單元陣列 11:列解碼器 12:行解碼器 13:感測放大器 14:輸出入電路 15:指令暫存器 16:位址暫存器 17:定序器（控制電路） 20:基板 21:絕緣層 22:導電層 23:層間絕緣層 24:配線層 25:開口部 26:核心層 27:半導體層 28:穿隧絕緣膜 29:浮閘電極 30:阻擋絕緣膜 31:接合構件 32、33:絕緣層 34:保護層 35:開口部 36:核心層 37:半導體層 38:連接構件 39:絕緣層 40:接點插栓 41、42、43:絕緣層 44:保護層 50、54:犠牲層 51:層積膜 52、57:記憶體溝槽 53:止擋層 55:層積膜 56、58、59:遮罩層 BL:位元線 BLK:區塊 LAH:開口部 LSTH、USTH:替換洞 MG:記憶體群 MTa:記憶體單元電晶體 NS:NAND串列 SGD、SGS:選擇閘極線 SL:源極線 ST:選擇電晶體 SU:串列單元 TR1:第1層積體 TR2:第2層積體 UAH:開口部 WL:字元線
圖1為實施形態之半導體記憶裝置1的方塊圖。 圖2為記憶體單元陣列中包含之1個區塊BLK的電路圖。 圖3為記憶體單元陣列的部分區域的平面圖。 圖4為沿著圖3的A-A′線之記憶體單元陣列10的截面圖。 圖5為沿著圖3的B-B′線之記憶體單元陣列10的截面圖。 圖6為圖4所示之第1層積體TR1的平面圖。 圖7為抽出1個記憶體單元電晶體之截面圖。 圖8為抽出1個記憶體單元電晶體MT之截面圖。 圖9為記憶體單元陣列的製造方法說明平面圖。 圖10為記憶體單元陣列的製造方法說明截面圖。 圖11為記憶體單元陣列的製造方法說明截面圖。 圖12為記憶體單元陣列的製造方法說明平面圖。 圖13為記憶體單元陣列的製造方法說明截面圖。 圖14為記憶體單元陣列的製造方法說明截面圖。 圖15為記憶體單元陣列的製造方法說明平面圖。 圖16為記憶體單元陣列的製造方法說明截面圖。 圖17為記憶體單元陣列的製造方法說明截面圖。 圖18為記憶體單元陣列的製造方法說明平面圖。 圖19為記憶體單元陣列的製造方法說明截面圖。 圖20為記憶體單元陣列的製造方法說明平面圖。 圖21為記憶體單元陣列的製造方法說明截面圖。 圖22為記憶體單元陣列的製造方法說明截面圖。 圖23為記憶體單元陣列的製造方法說明平面圖。 圖24為記憶體單元陣列的製造方法說明截面圖。 圖25為記憶體單元陣列的製造方法說明截面圖。 圖26為記憶體單元陣列的製造方法說明平面圖。 圖27為記憶體單元陣列的製造方法說明截面圖。 圖28為記憶體單元陣列的製造方法說明平面圖。 圖29為記憶體單元陣列的製造方法說明截面圖。 圖30為記憶體單元陣列的製造方法說明截面圖。 圖31為記憶體單元陣列的製造方法說明平面圖。 圖32為記憶體單元陣列的製造方法說明截面圖。 圖33為記憶體單元陣列的製造方法說明截面圖。 圖34為記憶體單元陣列的製造方法說明截面圖。 圖35為記憶體單元陣列的製造方法說明截面圖。 圖36為記憶體單元陣列的製造方法說明截面圖。
20:基板
21:絕緣層
22:導電層
23:層間絕緣層
24:配線層
25:開口部
26:核心層
27a、27b:半導體層
28a、28b:穿隧絕緣膜
31:接合構件
32、33:絕緣層
34:保護層
35:開口部
36:核心層
37a、37b:半導體層
38:連接構件
39:絕緣層
40:接點插栓
41、42:絕緣層
AR1:區域
BL:位元線
LAH:開口部
NSa、NSb:NAND串列
SGDa、SGDb、SGSa、SGSb:選擇閘極線
TR1:第1層積體
TR2:第2層積體
UAH:開口部
WLa、WLb:字元線

Claims (17)

  1. 一種半導體記憶裝置，具備： 第1層積體，包含：朝第1方向延伸之第1半導體層、及沿著前述第1方向彼此相隔距離配置之複數個第1配線層、及設於前述第1半導體層與前述第1配線層之間之第1記憶體膜、及朝前述第1方向延伸之第2半導體層、及沿著前述第1方向彼此相隔距離配置之複數個第2配線層、及設於前述第2半導體層與前述第2配線層之間之第2記憶體膜、及設於前述第1半導體層與前述第2半導體層之間之第1絕緣層； 接合構件，設於前述第1半導體層、前述第2半導體層及前述第1絕緣層上，由導電材料所構成； 第1層，配置於前述接合構件的上方，於俯視下覆蓋前述第1半導體層及前述第1記憶體膜； 第2層，配置於前述接合構件的上方，位於朝和前述第1方向正交之第2方向遠離前述第1層之處，於俯視下覆蓋前述第2半導體層及前述第2記憶體膜； 第2層積體，包含：配置於前述第1層的上方，朝前述第1方向延伸之第3半導體層、及沿著前述第1方向彼此相隔距離配置之複數個第3配線層、及設於前述第3半導體層與前述第3配線層之間之第3記憶體膜、及配置於前述第2層的上方，朝前述第1方向延伸之第4半導體層、及沿著前述第1方向彼此相隔距離配置之複數個第4配線層、及設於前述第4半導體層與前述第4配線層之間之第4記憶體膜、及設於前述第3半導體層與前述第4半導體層之間之第2絕緣層； 第5半導體層，設於前述第1層與前述第2層之間，將前述第3半導體層和前述第4半導體層電性連接，而電性連接至前述接合構件。
  2. 如申請專利範圍第1項所述之半導體記憶裝置，其中，前述第5半導體層的前述第2方向的寬度，比前述接合構件的前述第2方向的寬度還窄。
  3. 如申請專利範圍第1項所述之半導體記憶裝置，其中，更具備： 第1絕緣層，將在和前述第1方向及前述第2方向正交之第3方向鄰接之2個第1半導體層予以分離，將在前述第3方向鄰接之2個第2半導體層予以分離； 第2絕緣層，設於前述第1絕緣層上，將在前述第3方向鄰接之2個第3半導體層予以分離，將在前述第3方向鄰接之2個第4半導體層予以分離。
  4. 如申請專利範圍第1項所述之半導體記憶裝置，其中，前述第1至第4記憶體膜的各者，包含穿隧絕緣膜、電荷蓄積層及阻擋絕緣膜。
  5. 如申請專利範圍第4項所述之半導體記憶裝置，其中，在前述第1層與前述第5半導體層之間及前述第2層與前述第5半導體層之間，設有前述穿隧絕緣膜。
  6. 如申請專利範圍第1項所述之半導體記憶裝置，其中，前述第1層及前述第2層的各者，由導電材料所構成。
  7. 如申請專利範圍第1項所述之半導體記憶裝置，其中，前述第1層，具有第1面、及相對於前述第1面位於前述第1方向上方之處的第2面，在前述第2面上方設有前述第3半導體層，在前述第1面上設有層間絕緣膜， 前述第2層，具有第3面、及相對於前述第3面位於前述第1方向上方之處的第4面，在前述第4面上方設有前述第4半導體層，在前述第3面上設有層間絕緣膜。
  8. 如申請專利範圍第1項所述之半導體記憶裝置，其中，更具備設於基板的上方之導電層， 前述第1層積體，配置於前述導電層的上方， 前述第1半導體層及前述第2半導體層，電性連接至前述導電層。
  9. 如申請專利範圍第1項所述之半導體記憶裝置，其中，更具備：連接構件，設於前述第3半導體層及前述第4半導體層上，將前述第3半導體層和前述第4半導體層電性連接。
  10. 如申請專利範圍第9項所述之半導體記憶裝置，其中，更具備： 接點插栓，設於前述連接構件上； 位元線，設於前述接點插栓上，朝前述第2方向延伸。
  11. 一種半導體記憶裝置的製造方法，具備： 形成第1層積體之工程，該第1層積體，包含：朝第1方向延伸之第1半導體層、及沿著前述第1方向彼此相隔距離配置之複數個第1配線層、及設於前述第1半導體層與前述第1配線層之間之第1記憶體膜、及朝前述第1方向延伸之第2半導體層、及沿著前述第1方向彼此相隔距離配置之複數個第2配線層、及設於前述第2半導體層與前述第2配線層之間之第2記憶體膜、及設於前述第1半導體層與前述第2半導體層之間之第1絕緣層； 在前述第1層積體內形成第1絕緣層之工程，該第1絕緣層將在和前述第1方向正交之第2方向鄰接之2個第1半導體層予以隔斷，將在前述第2方向鄰接之2個第2半導體層予以隔斷； 在前述第1半導體層、前述第2半導體層及前述第1絕緣層上，形成由導電材料所構成之接合構件之工程； 在前述第1絕緣層上，形成由導電材料所構成之止擋層之工程； 在前述接合構件的上方，形成於俯視下覆蓋前述第1半導體層及前述第1記憶體膜之第1層、及於俯視下覆蓋前述第2半導體層及前述第2記憶體膜之第2層之工程； 在前述第1層、前述第2層及前述止擋層上，形成複數個第3配線層與複數個層間絕緣層被交互層積之第2層積體之工程； 在前述第2層積體內，形成將前述第1層、前述第2層、前述接合構件及前述止擋層露出，而朝前述第2方向延伸之溝槽之工程； 在前述溝槽的第1側面、與前述溝槽的和前述第1側面相向的第2側面，各自形成第3及第4記憶體膜之工程； 在前述第3及第4記憶體膜的側面，各自形成通過前述第1層及前述第2層之間而連接至前述接合構件之第3及第4半導體層之工程； 在前述第2層積體內，形成到達前述止擋層，將在前述第2方向鄰接之2個第3半導體層予以隔斷，將在前述第2方向鄰接之2個第4半導體層予以隔斷之開口部之工程； 蝕刻前述止擋層，使前述第1絕緣層露出之工程； 在前述開口部內，形成到達前述第1絕緣層之第2絕緣層之工程。
  12. 如申請專利範圍第11項所述之半導體記憶裝置的製造方法，其中，更具備：於前述接合構件及前述止擋層被形成後，將前述接合構件及前述止擋層一起平坦化之工程。
  13. 如申請專利範圍第11項所述之半導體記憶裝置的製造方法，其中，更具備：於形成前述開口部前，形成覆蓋供前述開口部形成的區域以外之遮罩層之工程。
  14. 如申請專利範圍第11項所述之半導體記憶裝置的製造方法，其中，前述止擋層的厚度，比前述接合構件的厚度還厚。
  15. 如申請專利範圍第11項所述之半導體記憶裝置的製造方法，其中，前述止擋層的材料，和前述接合構件的材料相同。
  16. 如申請專利範圍第11項所述之半導體記憶裝置的製造方法，其中，前述連接構件，對於前述第2層積體中包含之前述複數個層間絕緣層而言具有蝕刻的選擇比。
  17. 如申請專利範圍第11項所述之半導體記憶裝置的製造方法，其中，前述第1層及前述第2層，對於前述第2層積體中包含之前述複數個層間絕緣層而言具有蝕刻的選擇比。
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