TWI675458B - 半導體裝置及半導體裝置之製造方法 - Google Patents

半導體裝置及半導體裝置之製造方法 Download PDF

Info

Publication number
TWI675458B
TWI675458B TW107125457A TW107125457A TWI675458B TW I675458 B TWI675458 B TW I675458B TW 107125457 A TW107125457 A TW 107125457A TW 107125457 A TW107125457 A TW 107125457A TW I675458 B TWI675458 B TW I675458B
Authority
TW
Taiwan
Prior art keywords
conductor
contact
semiconductor device
slit
region
Prior art date
Application number
TW107125457A
Other languages
English (en)
Other versions
TW201939724A (zh
Inventor
山下徹也
Original Assignee
日商東芝記憶體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東芝記憶體股份有限公司 filed Critical 日商東芝記憶體股份有限公司
Publication of TW201939724A publication Critical patent/TW201939724A/zh
Application granted granted Critical
Publication of TWI675458B publication Critical patent/TWI675458B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

根據一實施例之一種半導體裝置包含一基板、第一至第三導體及第一及第二接觸件。該第一導體設置在該基板上方之一第一層中。該第一接觸件在一第一方向上延伸，且設置於該第一導體上。該第二導體設置在該第一層中且與該第一導體絕緣。該第三導體設置於該第二導體與該基板之間。該第二接觸件在該第一方向上延伸穿過該第二導體，且經設置於該第三導體上。如在一第二方向上觀察，該第二接觸件之一寬度在包含於該第一層中並平行於該基板之該表面之一邊界面上方之一部分與在該邊界面下方之一部分之間有所不同。

Description

半導體裝置及半導體裝置之製造方法
本文描述之實施例大體上涉及一種半導體裝置及用於製造半導體裝置之方法。
已知具有三維堆疊記憶體胞之NAND型快閃記憶體。
根據一實施例之一種半導體裝置包含一基板、第一至第三導體及第一及第二接觸件。該基板包含一核心區，以及圍繞該核心區之一外周邊之一周邊區域。該第一導體在該核心區中設置在該基板上方之一第一層中。該第一接觸件在與該基板之一表面相交之一第一方向上延伸，且設置於該第一導體上。該第二導體在該周邊區域中設置在該第一層中且與該第一導體絕緣。該第三導體設置於該第二導體與該基板之間。該第二接觸件在該第一方向上延伸穿過該第二導體，且經設置於該第三導體上。如在平行於該基板之表面之一第二方向上觀察，該第二接觸件之一寬度在包含於該第一層中並平行於該基板之該表面之一邊界面上方之一部分與在該邊界面下方之一部分之間有所不同。
根據該實施例，可改良該半導體裝置之良率。
在下文中，將參考附圖描述實施例。該實施例為體現本發明之一技術理念之一設備或一方法之一實例。注意，附圖係示意性或概念性的，且附圖中之尺寸、比例等等不一定與實際尺寸、比例等等相同。同樣地，本發明之技術理念並不由構成元件之一形狀、結構、配置等等指定。
在下文描述中，具有實質上相同功能及組態之構成元件將用相同參考符號指示。
[1] 實施例 在下文中，將描述根據實施例之一半導體裝置1。
[1-1] 組態 [1-1-1] 半導體裝置1之總體組態 圖1展示根據實施例之半導體裝置1之一組態實例。根據實施例之半導體裝置1為由一外部記憶體控制器2控制並能夠以非揮發性方式儲存資料之一NAND型快閃記憶體。
如在圖1中展示，半導體裝置1包含(例如)一記憶體胞陣列10、一列解碼器11、一感測放大器12及一定序器13。
記憶體胞陣列10包含多個區塊BLK0至BLKn (n係1或大於1之整數)。區塊BLK係一組非揮發性記憶體胞且作為(例如)一資料擦除之單元進行處置。複數個位元線及複數個字線設置於記憶體胞陣列10中。各記憶體胞與一個位元線及一個字線相關聯。稍後將描述記憶體胞陣列10之詳細組態。
列解碼器11基於由半導體裝置1自記憶體控制器2接收之位址資訊ADD選擇一個區塊BLK。列解碼器11接著分別施加所要電壓至(例如)一選定字線及一非選定字線。
感測放大器12在一寫入操作中保持由半導體裝置1自記憶體控制器2接收之寫入資料DAT，並基於寫入資料DAT施加所要電壓至位元線。感測放大器12亦在一讀取操作中基於位元線之電壓評估儲存在記憶體胞中之資料，並將基於一評估結果之讀取資料DAT輸出至記憶體控制器2。
定序器13基於由半導體裝置1自記憶體控制器2接收之一命令CMD控制整個半導體裝置1之操作。半導體裝置1與記憶體控制器2之間的通信支援(例如)一NAND介面標準。例如，一命令鎖存啟用信號CLE、一位址鎖存啟用信號ALE、一寫入啟用信號WEn、一讀取啟用信號REn、一讀取/忙碌信號RBn及一輸入/輸出信號I/O用於半導體裝置1與記憶體控制器2之間的通信中。
命令鎖存啟用信號CLE係指示由半導體裝置1接收之一輸入/輸出信號I/O係一命令CMD之一信號。位址鎖存啟用信號ALE係指示半導體裝置1接收之一信號I/O係位址資訊ADD之一信號。寫入啟用信號WEn係指示半導體裝置1輸入輸入/輸出信號I/O之一信號。讀取啟用信號REn係指示半導體裝置1輸出輸入/輸出信號I/O之一信號。讀取/忙碌信號RBn係通知記憶體控制器2半導體裝置1係處於自記憶體控制器2接收一命令之一就緒狀態中抑或處於並不自記憶體控制器2接收一命令之一忙碌狀態中之一信號。輸入/輸出信號I/O係(例如) 一8位元信號且可包含一命令CMD、位址資訊ADD、資料DAT等等。
可組合如上文描述之半導體裝置1及記憶體控制器2以形成一單一半導體裝置。此一半導體裝置之實例包含一記憶體卡(例如一SD TM卡)及一SSD (固態磁碟)。
[1-1-2]記憶體胞陣列10之電路組態 圖2繪示包含在根據實施例之半導體裝置1中之記憶體胞陣列10之電路組態之一實例，並展示包含在記憶體胞陣列10中之複數個區塊BLK中之一個區塊BLK。
如在圖2中展示，區塊BLK包含(例如)四個字串單元SU0至SU3。字串單元SU之各者包含複數個NAND字串NS。複數個NAND字串NS分別與位元線BL0至BLm (m為1或大於1之整數)相關聯，且NAND字串NS之各者包含(例如)記憶體胞電晶體MT0至MT7及選擇電晶體ST1及ST2。
各記憶體胞電晶體MT包含一控制閘極及一電荷儲存層，並以一非揮發性方式儲存資料。選擇電晶體ST1及ST2之各者用於在各種操作中選擇一字串單元SU及一區塊BLK。
在各NAND字串NS中，選擇電晶體ST1之汲極經耦合至一對應位元線BL。記憶體胞電晶體MT0至MT7在選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間串聯耦合。選擇電晶體ST2之源極經耦合至一源極線SL。
在同一區塊BLK中，記憶體胞電晶體MT0至MT7之控制閘極分別共同耦合至字線WL0至WL7。包含在各自字串單元SU0至SU3中之選擇電晶體ST1之閘極分別共同耦合至選擇閘極線SGD0至SGD3。選擇電晶體ST2之閘極共同耦合至一選擇閘極線SGS。
一不同行位址經分配至位元線BL0至BLm之各者。各位元線BL共同耦合包含在複數個區塊BLK之間彼此對應之NAND字串NS中之選擇電晶體ST1之汲極。字線WL0至WL7之各者設置在各區塊BLK中。在複數個區塊BLK之間共用源極線SL。
耦合至一個字串單元SU中之一共同字線WL之一組記憶體胞電晶體MT稱為(例如)一胞單元CU。在半導體裝置1中，稱為「一頁資料」之一儲存容量對應於(例如)針對其中胞單元CU中之記憶體胞電晶體MT之各者儲存一位元資料之情況之胞單元CU之一儲存容量。
記憶體胞陣列10之電路組態不限於上文描述之組態。例如，可任意設定包含在各區塊BLK中之字串單元SU之數量。
可任意設定包含在各NAND字串NS中之記憶體胞電晶體MT及選擇電晶體ST1及ST2之數量。可基於記憶體胞電晶體MT之數量及選擇電晶體ST1及ST2之數量改變字線WL及選擇閘極線SGD及SGS之數量。
[1-1-3] 半導體裝置1之結構 (整個半導體裝置1之平面佈局) 圖3展示形成根據實施例之半導體裝置1之一半導體基板20上之構成元件之一平面佈局之一實例。在下文描述中參考之圖中，一X軸對應於字線WL之一延伸方向，一Y軸對應於位元線BL之一延伸方向，且一Z軸對應於垂直於形成半導體裝置1之半導體基板20之一表面之一方向。
如在圖3中展示，半導體基板20上之區包含一核心區CR、一裂縫止擋件區CSR及一保護環區GRR。
核心區CR係其中形成記憶體胞陣列10之一區。核心區CR以(例如)一矩形形狀形成，並設置於半導體基板20之一中心部分中。核心區CR並不限於此，且可配置在任何區中。若半導體裝置1包含複數個記憶體胞陣列10，則複數個核心區CR可設置於半導體基板20上。
裂縫止擋件區CSR以(例如)一四邊形環形狀形成，且經設置以圍繞核心區CR之一外周邊。若複數個核心區CR設置於半導體基板20上，則裂縫止擋件區CSR可經設置以圍繞複數個核心區CR，或複數個裂縫止擋件區CSR可經設置以分別圍繞複數個核心區CR。
在此說明書中，「四邊形環形狀」僅需要係包含其中受關注之構成元件至少在彼此相交之方向上延伸之一部分之一環形。因此，「四邊形環形狀」可包含一斜角及一非線性側。同樣地，在此說明書中，「環形」不限於一圓形，但包含一四邊形環形狀。
在裂縫止擋件區CSR中形成稍後將描述之一裂縫止擋件CS。當(例如)在一切割程序中，在半導體裝置1之一端部處出現一層間絕緣薄膜之一裂縫或剝落等時，裂縫止擋件CS抑制裂縫或剝落到達半導體裝置1之一內側(例如，核心區CR)。裂縫止擋件CS亦抑制水分等自半導體裝置1之端部滲透至核心區CR中。
再者，裂縫止擋件CS在一切割程序或一封裝程序中抑制一湧浪自外側進入，且抑制在一互連層中產生一保護環之過電流。裂縫止擋件CS用於將設置在半導體裝置1之一上層中之一互連件耦合至半導體基板20上之一N型井區或一P型井區。另外，裂縫止擋件CS抑制半導體裝置1之層間絕緣薄膜(例如，四乙氧基矽烷(TEOS))中產生之應力。
保護環區GRR以(例如)一四邊形環形狀形成，且經設置以圍繞裂縫止擋件區CSR之一外周邊。在保護環區GRR中形成一保護環。保護環將半導體裝置1之一外周邊固定至相同電勢(例如，接地電位VSS)以便穩定一電力線、井等等之電勢。同樣地，保護環抑制具有一電荷之一雜質等(例如)從曝露於半導體裝置1之端部之矽進入。
周邊電路(例如列解碼器11及感測放大器12)形成於由裂縫止擋件區CSR圍繞之一區中。此等周邊電路可形成於核心區CR中。在此情況中，周邊電路經設置於半導體基板20與記憶體胞陣列10之間，即，在記憶體胞陣列10下方。周邊電路間之列解碼器11經由(例如)核心區CR與裂縫止擋件區CSR之間之一區電耦合至設置於記憶體胞陣列10中之各種互連件(例如，字線WL)。
在根據實施例之半導體裝置1中，可切換裂縫止擋件區CSR之配置及保護環區GRR之配置。在根據實施例之半導體裝置1中，其中設置裂縫止擋件區CSR及保護環區GRR之一區亦稱為半導體裝置1之一邊緣密封部分或一周邊區。
(記憶體胞陣列10之結構) 圖4繪示實施例中之記憶體胞陣列10之一平面佈局之一實例，並展示對應於在核心區CR中配置在Y方向上之複數個區塊BLK中之區塊BLK0之一結構。
如在圖4中展示，對應於區塊BLK0之各自字串單元SU0至SU3之結構(例如)各經提供以在X方向上延伸且配置在Y方向上。同樣地，對應於各自字串單元SU0至SU3之結構(例如)各由一狹縫SLT圍繞。即，在X方向上延伸之一狹縫SLT經設置於在Y方向上彼此相鄰之字串單元SU之間。
換言之，在X方向上延伸之複數個狹縫SLT經配置在Y方向上。如在X方向上觀察，在Y方向上延伸之兩個狹縫SLT經設置以連接在X方向上延伸之複數個狹縫SLT之各者之一個端部分及另一端部分。由在Y方向上延伸之兩個狹縫SLT及在Y方向上彼此相鄰之狹縫SLT圍繞之結構對應於一個字串單元SU。複數個字串單元SU可經設置於由狹縫SLT圍繞之各區中。
在核心區CR中，其中設置對應於字串單元SU之結構之區域進一步劃分為一胞區域CA及一接線區域HA。首先，將描述胞區域CA中之字串單元SU之一詳細結構。
胞區域CA實際上係其中保持資料之一區域。複數個記憶體柱MP (例如)以一交錯圖案設置於胞區域CA中。記憶體柱MP之各者用作(例如)一個NAND字串NS。圖4中展示之記憶體柱MP之數量係一典型實例。記憶體柱MP之數量不限於圖中展示之數量。
圖5展示實施例中之胞區域CA中之記憶體胞陣列10之一詳細平面佈局之一實例。
複數個位元線BL之各者(例如)在Y方向上延伸且經配置在X方向上，如在圖5中展示。複數個位元線BL之各者經耦合至各字串單元SU之一個記憶體柱MP。
具體言之，兩個位元線BL (例如)與各字串單元SU中之記憶體柱MP之各者重疊。同樣地，與記憶體柱MP之各者重疊之兩個位元線BL中之一個位元線BL經由一柱狀接觸件VY耦合至一對應記憶體柱MP。
圖6展示沿著圖4之VI-VI線取得之記憶體胞陣列10之一橫截面結構之一實例。在下文描述中參考之橫截面圖中，適時省略構成元件(例如一層間絕緣膜、一互連件及一接觸件)以使得更容易參考該圖。
如在圖6中展示，半導體裝置1包含(例如)半導體基板20、導體22、23、25、27、30至41、47及48、柱狀接觸件21、24、26、46及VY，以及胞區域CA中之記憶體柱MP。
例如，接觸件21經設置於半導體基板20上。接觸件21經耦合至提供至半導體基板20之一雜質擴散區(圖中未展示)。導體22經設置於接觸件21上。例如，導體23經設置於彼此相鄰之接觸件21之間。導體23用作(例如)形成於半導體基板20上之一電晶體TR之一閘極電極。
例如，接觸件24經設置於導體22上，導體25經設置於接觸件24上，接觸件26經設置於導體25上，且導體27經設置於接觸件26上。
導體30經由一層間絕緣膜設置於具備導體27之一層上方。導體30以平行於X-Y平面之一板之一形狀形成，且對應於(例如)源極線SL。經設置與X-Z平面平行之複數個狹縫SLT在Y方向上配置於導體30上。在導體30上並在相鄰狹縫SLT之間的一結構對應於(例如)一個字串單元SU。
例如，導體31至40以自半導體基板20側開始之經提及之順序設置於導體30上及相鄰狹縫SLT之間。在此等導體中，在Z方向上彼此相鄰之導體經由一層間絕緣膜堆疊。導體31至40之各者以平行於X-Y平面之一板之一形狀形成。
例如，導體31對應於選擇閘極線SGS，導體32至39分別對應於字線WL0至WL7，且導體40對應於選擇閘極線SGD。導體31亦用作製造半導體裝置1之一程序中之一蝕刻止擋件。例如，多晶矽用作導體31。
各記憶體柱MP經設置為穿過(穿通)導體31至40之各者之一柱之一形狀且接觸導體30。同樣地，記憶體柱MP包含(例如)一阻擋絕緣膜42、一絕緣膜43、一穿隧氧化膜44及一半導體部件45。
阻擋絕緣膜42經設置於在製造半導體裝置1之一程序中形成之一柱狀記憶體孔MH之一內壁上。換言之，阻擋絕緣膜42經設置為一圓柱形。絕緣膜43經設置於阻擋絕緣膜42之一內壁上。絕緣膜43用作記憶體胞電晶體MT之一電荷儲存層。
穿隧氧化膜44經設置於絕緣膜43之一內壁上。導電之半導體部件45經設置於穿隧氧化膜44之一內壁上。半導體部件45用作NAND字串NS之一電流路徑。一不同材料亦可形成於半導體部件45之一內壁上。
其中上文描述之記憶體柱MP及導體31相交之一部分用作選擇電晶體ST2。其中記憶體柱MP及導體32至39相交之部分分別用作記憶體胞電晶體MT0至MT7。其中記憶體柱MP及導體40相交之一部分用作選擇電晶體ST1。
導體41經由一層間絕緣膜設置於記憶體柱MP之一上表面上方。導體41以在Y方向上延伸之一線之一形狀形成，且對應於位元線BL。複數個導體41以類似於圖5中展示之位元線BL之一方式配置在X方向上。
導體41經電耦合至各字串單元SU中之一個對應記憶體柱MP。具體言之，例如，在各字串單元SU中，柱狀接觸件VY經設置於各記憶體柱MP中之半導體部件45上，柱狀接觸件46經設置於接觸件VY上，且一個導體41經設置於接觸件46上。
導體47經由一層間絕緣膜設置於具備導體41之一層上方。導體48經由一層間絕緣膜設置於具備導體47之一層上方。導體47及48對應於(例如)用於耦合設置於記憶體胞陣列10中之互連件及設置於記憶體胞陣列10下方之周邊電路之互連件。導體47及導體48可藉由柱狀接觸件彼此耦合。
在以下描述中，具備導體22之一層稱為一互連層D0，具備導體25之一層稱為一互連層D1，且具備導體27之一層稱為一互連層D2。具備導體31之一層稱為一互連層PS。具備導體41之一層稱為一互連層M0，具備導體47之一層稱為一互連層M1，且具備導體48之一層稱為一互連層M2。
同樣地，耦合半導體基板20之表面及經提供至互連層D0之導體之一接觸件稱為一接觸件C0，耦合經提供至互連層D0之導體及經提供至互連層D1之導體之一接觸件稱為一接觸件C1，且耦合經提供至互連層D1之導體及經提供至互連層D2之導體之一接觸件稱為一接觸件C2。
在上文描述之記憶體胞陣列10之結構中，由形成於半導體基板20上之電晶體TR、形成於互連層D0至D2中之導體及接觸件C0至C2形成之一電路對應於半導體裝置1之周邊電路。
返回參考圖4，將描述接線區域HA中之字串單元SU之一詳細結構。接線區域HA係用於電耦合列解碼器11及耦合至設置於胞區域CA中之NAND字串NS之各種互連件之一區域。
在接線區域HA中，對應於選擇閘極線SGS、字線WL0至WL7及選擇閘極線SGD之複數個導體之各者分別包含並不與定位在其上方之導體重疊之一部分。例如，對應於各種互連件之複數個導體之端部以一階梯方式設置。同樣地，在圖4中展示之實例中，對應於字線WL之導體之端部經設置以形成具有兩列之一階梯。
例如，柱狀接觸件CC經設置於接線區域HA中以分別對應於選擇閘極線SGS、字線WL0至WL7及選擇閘極線SGD。選擇閘極線SGS、字線WL0至WL7及選擇閘極線SGD之各者經由對應接觸件CC電耦合至列解碼器11。
圖7展示沿著圖4之VII-VII線取得之記憶體胞陣列10之一橫截面結構之一實例。由於一周邊電路以類似於胞區域CA之一方式形成於半導體基板20與導體30之間，故省略對半導體基板20與導體30之間的部分之描述。
如在圖7中展示，半導體裝置1包含(例如)半導體基板20、導體30至40之端部、導體53及55及接線區域HA中之柱狀接觸件CC、52及54。
導體53係用於將列解碼器11及自胞區域CA抽取之各種互連件耦合至接線區域HA之一互連件。複數個導體53經設置以分別對應於導體31至40。圖7展示定位在導體32、34、36及38之相應端部與對應導體53之間的接觸件CC及52。
具體言之，如在X方向上觀察，接觸件CC經設置於(例如)導體32之端部上。接觸件CC包含一間隔件50及一導體51。間隔件50經設置於在製造半導體裝置1之一程序中形成之一柱狀接觸件孔CH之一內壁上。導體51經設置於間隔件50之一內壁上。
即，接觸件CC包含具有一柱形狀之導體51，且使用間隔件50覆蓋導體51之一側面。例如，二氧化矽SiO2、氮化矽SiN或類似物之一絕緣物用作間隔件50。鎢(W)(例如)用作導體51。
同樣地，接觸件52經設置於對應導體51與導體53之間；且導體32及對應導體53 (例如)彼此電耦合。類似地，接觸件CC經設置於導體31及33至40之各端與對應導體53 (包含圖中未展示之一區域)之間。
在圖7中，柱狀接觸件54經設置在(例如)對應於導體36之導體53上。導體55經設置於接觸件54上。類似地，接觸件54在圖中未展示之一區域中設置於對應導體53與導體55之間。在圖中未展示之一區域中，各種互連件經電耦合至設置於記憶體胞陣列10下方之列解碼器11。
將參考圖8描述上文描述之半導體裝置1之互連層PS中之導體31及狹縫SLT之一平面佈局之一實例。圖8展示根據實施例之半導體裝置1中之平面局部中之其中形成一蝕刻止擋件(導體31)之一區及其中形成狹縫SLT之一區之一實例。
如在圖8中展示，其中形成導體31之區經劃分為(例如)區RG0至RG2及LP1至LP4。
例如，區RG0為經設置以對應於核心區CR之一矩形區。參考圖4描述之狹縫SLT經設置於區RG0中。區RG1係具有一四邊形環形狀之一區，且經設置以圍繞區RG0之一外周邊。例如，裂縫止擋件區CSR包含在區RG1中。區RG2係具有一四邊形環形狀之一區，且經設置以圍繞區RG1之一外周邊。例如，保護環區GRR包含在區RG2中。
區LP1至LP4之各者係一線性區。區LP1至LP2之各者連接區RG0及RG1。區LP3及LP4之各者連接區RG1及RG2。只要設置連接區RG0及RG1之至少一個區LP及連接區RG1及RG2之至少一個區LP便足夠。
用狹縫SLT圍繞之導體31與設置於其他區(例如，區RG1及RG2)中之導體31絕緣。設置於其他區中之導體31(例如)接地。即，設置於區RG1中之導體31之電勢(例如)經固定至一接地電壓。
在核心區CR中之接線區域HA中，自胞區域CA抽取之各種互連件經由導體31之區RG0及RG1之間的一區電耦合至設置在半導體基板20上之列解碼器11。
在上文描述之記憶體胞陣列10之結構中，設置至複數個層之複數個導體31可經分配至選擇閘極線SGS，且一不同材料可用於設置至複數個層之導體31之各者。經設置至複數個層之複數個導體40可經分配至選擇閘極線SGD。基於字線WL之數量設定設置在導體31與導體40之間的導體之數量。至少一個額外導體可經設置為導體31與導體40之間的一虛設字線。
一個NAND字串NS可具有其中複數個記憶體柱MP在Z方向上耦合之一結構。記憶體柱MP及導體41可經由一個接觸件或三個或三個以上接觸件彼此電耦合。在使用複數個接觸件之情況中，接觸件可經由另一互連件電耦合。
形成一周邊電路之互連層之數量不限於三個互連層D0至D2，且可任意設置。設置在具備位元線BL之互連層M0上方之互連層之數量不限於兩個互連層M1及M2，且可任意設定。
(裂縫止擋件區CSR中之半導體裝置1之結構) 接著，將參考圖8描述裂縫止擋件區CSR中之半導體裝置1之一詳細結構。
如在圖8中展示，例如，兩個裂縫止擋件CS1及CS2經設置於裂縫止擋件區CSR中。裂縫止擋件CS1及CS2之各者以(例如)一四邊形環形狀形成。裂縫止擋件CS1之一外周邊由裂縫止擋件CS2圍繞。在圖8中展示之實例中，各裂縫止擋件CS圍繞核心區CR之一外周邊；然而，各裂縫止擋件CS可分成複數個部分。
圖9展示沿著圖8之IX-IX線取得之裂縫止擋件區CSR中之半導體裝置1之一橫截面結構之一實例。圖10展示沿著圖8之X-X線取得之裂縫止擋件區CSR中之半導體裝置1之一橫截面結構之一實例。將在下文中參考圖9及圖10描述裂縫止擋件CS之一詳細結構。
在裂縫止擋件區CSR中，(例如)在半導體基板20之表面內形成一N型井區60及一P型井區61。例如，N型井區60及P型井區61經設置以分別對應於裂縫止擋件CS1及CS2。
例如，在包含半導體基板20之表面之N型井區60中之一區中形成一N +雜質擴散區62。在包含半導體基板20之表面之P型井區61中之一區中形成一P +雜質擴散區63。在N +雜質擴散區62與P +雜質擴散區63之間的一區中形成一絕緣區STI。
各裂縫止擋件CS包含導體64至66及69至71，以及接觸件C0至C3及V0至V2。
接觸件C0在Y方向上延伸，且經設置於N +雜質擴散區62及P +雜質擴散區63上。由於裂縫止擋件CS1及CS2之其他結構係相同的，故下文將僅描述裂縫止擋件CS1。
在Y方向上延伸之導體64經設置於接觸件C0上。在Y方向上延伸之接觸件C1經設置於導體64上。在Y方向上延伸之導體65經設置於接觸件C1上。在Y方向上延伸之接觸件C2經設置於導體65上。在Y方向上延伸之導體66經設置於接觸件C2上。導體64至66分別經設置至互連層D0至D2。
具有一板形狀且平行於Y-Z平面之接觸件C3經設置於導體66上。接觸件C3包含兩個部分(C3L及C3U)，其中互連層PS經安置作為其等之間的一邊界。在以下描述中，對應於一下層之接觸件C3之一部分稱為一接觸件C3L，且對應於一上層之接觸件C3之一部分稱為一接觸件C3U。
接觸件C3包含一間隔件67及一導體68。間隔件67經設置於在製造半導體裝置1之一程序中形成之一接觸狹縫CL之一側壁上。具體言之，一間隔件67L經設置至接觸件C3L之一側壁部分，且一間隔件67U經設置至接觸件C3U之一側壁部分。間隔件67L及67U彼此分離，且包含間隔件67L及67U之間的一部分之一區對應於接觸件C3L與C3U之間的一邊界部分BP。例如，二氧化矽SiO2、氮化矽SiN或類似物之一絕緣物用作間隔件67。
在接觸件C3中，導體68經設置比間隔件67L及67U更靠近內側。導體68在邊界部分BP處接觸導體31，且在接觸件C3之一底部部分處接觸導體66。即，導體68經電耦合至接觸導體68之導體31及66。例如，鎢(W)用作導體68。
例如，如在X方向上觀察之接觸件C3U之最上部分之一尺寸L1大於如在X方向上觀察之邊界部分BP處之接觸件C3U之一部分之一尺寸L2。如在X方向上觀察之邊界部分BP處之接觸件C3L之一部分之一尺寸L3小於尺寸L2。如在圖9中展示，如在X方向上觀察之板狀接觸件C3之一寬度(例如)在包含在互連層PS中之邊界部分BP上方之一部分與邊界部分BP下方之一部分之間以非循序方式在一較大之範圍內進行改變。同樣地，接觸件C3U之一漸縮部分TPU之一角度可不同於接觸件C3L之一漸縮部分TPL之一角度。
在圖9中，由在X方向上彼此相對之間隔件67之外部分之間的空間指示如在X方向上觀察之接觸件C3之寬度。然而，可由在X方向上彼此相對之間隔件67之內部分之間的空間界定如在X方向上觀察之接觸件C3之寬度，即，如在X方向上觀察之導體68之寬度。亦在此情況中，在邊界部分BP處接觸件C3U之寬度與接觸件C3L之寬度之間的關係與上文描述之相同。
在Y方向上延伸之接觸件V0經設置於導體68上。在Y方向上延伸之導體69經設置於接觸件V0上。在Y方向上延伸之接觸件V1經設置於導體69上。在Y方向上延伸之導體70經設置於接觸件V1上。在Y方向上延伸之接觸件V2經設置於導體70上。在Y方向上延伸之導體71經設置於接觸件V2上。導體69至71分別經設置至互連層M0至M2。
形成圍繞核心區CR之如上文描述之裂縫止擋件CS。即，在具有一四邊形環形狀之裂縫止擋件區CSR中，具有一四邊形環形狀之裂縫止擋件CS經設置以自半導體基板20上方之一部分延伸至互連層M2。沿著平行於半導體基板20之表面之一面採取之接觸件C3之一橫截面以一四邊形環形狀形成。在裂縫止擋件區CSR中，接觸件C3、導體31及導體66之各者圍繞核心區CR。
其中對應於N型井區60之裂縫止擋件CS及對應於P型井區61之裂縫止擋件CS經設置於根據實施例之半導體裝置1中之情況已經描述為實例。然而，半導體裝置1不限於此。只要至少一個裂縫止擋件CS經設置於半導體裝置1之裂縫止擋件區CSR中便足夠。可設置三個或三個以上裂縫止擋件CS。
例如，若設置對應於N型井區60或P型井區61之兩個或兩個以上裂縫止擋件CS，則可一體形成分別提供至耦合至相同類型之井之不同裂縫止擋件CS之導體71。金屬材料(例如鈦、氮化鈦及鎢)用作包含在裂縫止擋件CS中之導體及接觸件之材料。裂縫止擋件CS之材料不限於此，且可使用任何金屬材料。
[1-2] 製造半導體裝置1之方法 接著，將參考圖11至圖24描述自堆疊一絕緣體/替換部件以用於形成字線WL等至形成接觸件C3之一製程。
圖11至圖24分別展示製造根據實施例之半導體裝置1之一程序之一實例，且展示各製程中之胞區域CA、接線區域HA及裂縫止擋件區CSR之各者之橫截面結構或平面佈局。
具體言之，如在圖11中展示，經由絕緣體在半導體基板20上形成導體31，且以例如在圖8中展示之一形狀圖案化導體31。半導體裝置1之一控制電路等形成在半導體基板20與其中形成導體31之互連層PS之間；且在圖11中展示對應於形成於互連層D2中之一個裂縫止擋件CS之導體66及形成於胞區域CA及接線區域HA中之導體30。
同樣地，如在圖12中展示，一絕緣膜80及一替換部件81交替堆疊在導體31上。例如，二氧化矽SiO2等之一氧化膜用作絕緣膜80，且氮化矽SiN等之一氮化膜用作替換部件81。其中形成替換部件81之層之數量對應於(例如)對應於NAND字串NS之字線WL及選擇閘極線SGD之數量。各自替換部件81以升序對應於字線WL0至WL7及選擇閘極線SGD。
接著，如在圖13中展示，藉由(例如)光微影及蝕刻形成接線區域HA中之一階梯部分。即，形成一結構，其中兩個相鄰替換部件81中之一下替換部件81具有並不與一上替換部件81重疊之一部分。在形成階梯部分之後，在晶片之一整個表面上形成一絕緣膜82，且藉由化學機械拋光(CMP)等使晶片之一上表面平坦化。
接著，如在圖14中展示，藉由各向異性蝕刻在胞區域CA中形成記憶體孔MH。具體言之，藉由(例如)反應性離子蝕刻(RIE)形成記憶體孔MH以穿過(穿通)複數個絕緣膜80、複數個替換部件81及導體31，且自絕緣膜82之一上表面到達導體30之一上表面。一個記憶體孔MH對應於一個記憶體柱MP。
在此程序中執行之各向異性蝕刻中，在記憶體孔MH到達導體31 (例如，多晶矽膜)之後，例如，蝕刻導體31，使得記憶體孔MH穿過導體31。在下文中，蝕刻導體31下方之絕緣體，使得記憶體孔MH之一底部部分到達導體30。藉由如此將導體31用作一蝕刻止擋件，對準記憶體孔MH之下端，且抑制記憶體孔MH更深入至導體30中。
接著，形成記憶體柱MP，且在記憶體柱MP之一上端上方形成一保護膜83，如在圖15中展示。具體言之，記憶體柱MP中之阻擋絕緣膜42、絕緣膜43及穿隧氧化膜44 (其使用圖6進行描述)以提及之順序形成在記憶體孔MH中。在蝕刻記憶體孔MH之底部部分之後，在記憶體孔MH中形成半導體部件45；且在移除在記憶體孔MH之一上表面上形成之半導體部件45之一部分等之後，形成保護膜83。例如，四乙氧基矽烷(TEOS)用作保護膜83。在當描述製程時參考之圖中，未展示記憶體柱MP之一詳細橫截面結構。
接著，如在圖16中展示，藉由各向異性蝕刻在胞區域CA及接線區域HA之各者中形成狹縫SLT (在圖中未展示之胞區域CA中之狹縫SLT)，且在裂縫止擋件區CSR中形成狹縫STC。在此程序中執行之各向異性蝕刻中，在(例如)容許蝕刻導體31 (例如，矽)之條件下執行RIE。
狹縫SLT分割其中絕緣膜80及替換部件81交替堆疊之一層堆疊部分，且分割保護膜83、絕緣膜82及導體31之各者。狹縫STC分割保護膜83、絕緣膜82及導體31之各者。
狹縫SLT之一底部部分到達(例如)導體30之一上表面。例如，狹縫STC之一底部部分經定位於互連層D2與PS之間，且形成狹縫STC使得藉由分割導體31形成之一區域與導體66重疊。
在圖17中展示此程序中之狹縫SLT及STC之平面佈局。圖17中展示之導體31之區與使用圖8描述之導體31之區相同。
形成劃分核心區CR中之字串單元SU之狹縫SLT，如在圖17中展示。形成對應於裂縫止擋件區CSR中之裂縫止擋件CS之狹縫STC。一或多個狹縫STC可經設置在保護環區GRR中，如在圖17中展示。
藉此，狹縫SLT分離對應於核心區CR中之各字串單元SU之導體31及設置於其他區中之導體31，且狹縫STC分離設置於由狹縫STC圍繞之一區中之導體31及設置於狹縫STC之一外區中之導體31。
接著，由一導體(導電部件)替換替換部件81，且在狹縫SLT及STC中形成一絕緣體84，如在圖18中展示。具體言之，首先藉由經由狹縫SLT進行濕蝕刻而移除替換部件81，且接著在藉由移除替換部件81而產生之一空間中形成一導體。在藉由移除替換部件81而產生之一空間中形成之導體對應於(例如)使用圖6描述之導體32至40。
接著，移除形成於保護膜83上及狹縫SLT及STC之側面上之導體，且由絕緣體84充填狹縫SLT及STC之內部分。同樣地，藉由回蝕刻處理移除形成於保護膜83上之絕緣體84之一部分。例如，藉由化學氣相沈積(CVD)形成絕緣體84，且將二氧化矽SiO2用作絕緣體84。
接著，在保護膜83上形成一硬遮罩85，如在圖19中展示。具體言之，對應於硬遮罩85之一材料在晶片之整個表面上形成，且藉由光微影及各向異性蝕刻圖案化為一所要形狀。例如，一無機材料(例如鎢、非晶矽或藍寶石)用作硬遮罩85。
在此程序中，對應於接觸件C3之一線性開口經設置在(例如)裂縫止擋件區CSR中之狹縫STC上，且對應於接觸件CC之一虛線開口設置在接線區域HA之階梯部分處。同樣地，如在X方向上觀察之狹縫STC之一上端之一寬度W1 (例如)設定為小於如在X方向上觀察之硬遮罩85之對應開口之一寬度W2。
圖20展示包含在圖17中展示之裂縫止擋件區CSR之一區域CSA之一平面佈局。在區域CSA中，硬遮罩85 (例如)敞開以對應於裂縫止擋件CS1及CS2，如在圖20中展示。具體言之，在X-Y平面中，硬遮罩85之開口經形成以包含包含在對應狹縫STC中之絕緣體84之一上端部分。
接著，在X-Y平面圖中，硬遮罩85之開口經形成為比形成於狹縫STC中之絕緣體84之一區域更寬且包含形成於狹縫STC中之絕緣體84之區域。同樣地，在裂縫止擋件區CSR中之其他區域中，硬遮罩85經形成以在其中形成狹縫STC之裂縫止擋件區CSR之部分處敞開。
接著，使用硬遮罩85藉由各向異性蝕刻形成接觸件孔CH及接觸件狹縫CL，如在圖21中展示。
例如，RIE用於此程序中執行之各向異性蝕刻中。設定蝕刻條件，使得氧化矽之一蝕刻速率及氮化矽之一蝕刻速率變得高於矽之一蝕刻速率。在此等條件下，當接觸件狹縫CL及接觸件孔CH到達導體31時導體31 (例如，多晶矽)之一蝕刻速率變得明顯較低。因此，接觸件狹縫CL之一線寬度(例如)在互連層PS上方之一部分與互連層PS下方之一部分之間係不同的。
藉由此程序，對應於接觸件孔CH之一導體之一表面曝露於接觸件孔CH之一底部面。具體言之，(例如)形成用於形成對應於選擇閘極線SGS之接觸件CC之接觸件孔CH1，使得導體31曝露。形成用於形成對應於字線WL0之接觸件CC之接觸件孔CH2，使得導體32曝露。形成用於形成對應於字線WL2之接觸件CC之接觸件孔CH3，使得導體34曝露。對應於接觸件狹縫CL之導體66之一表面曝露於接觸件狹縫CL之一底部面。
接著，在晶片之上表面、接觸件狹縫CL之一內壁及接觸件孔CH之一內壁上形成一絕緣膜86，如在圖22中展示。絕緣膜86對應於接觸件CC及C3之各自間隔件，且CVD (例如)用於形成絕緣膜86。
接著，藉由各向異性蝕刻(例如，RIE)移除分別設置在晶片之上表面、接觸件狹縫CL之一底部部分及接觸件孔CH之各者之一底部部分上之絕緣膜86之部分，如在圖23中展示。藉此，移除形成在保護膜83上之絕緣膜86之部分，在接觸件狹縫CL之底部部分處曝露導體66，且在接觸件孔CH之底部部分處曝露對應於接觸件孔CH之導體。
藉由此程序分割之絕緣膜86對應於在接線區域HA中使用圖7描述之接觸件CC之間隔件50，且對應於在裂縫止擋件區CSR中使用圖9描述之接觸件C3之間隔件67。
接著，在接觸件狹縫CL內側且在接觸件孔CH內側形成一導體，且移除形成在晶片上方之一導體，如在圖24中展示。具體言之，執行沈積對應於接觸件CC及C3之金屬之處理。在沈積金屬之後，藉由CMP等使一結構之一上表面平坦化，且移除沈積在接觸件孔CH及接觸件狹縫CL外側之金屬。
藉此，在接觸件狹縫CL內側形成導體68，且形成在接觸件C3之一底部表面與導體66電耦合之接觸件C3之一結構。在接觸件孔CH內側形成導體51，且形成在接觸件CC之一底部表面與對應導體電耦合之接觸件CC之一結構。
藉由上文描述之製程，形成半導體裝置1之各種互連件及接觸件CC及C3。上文描述之製程僅係一實例，且可在各自程序之間插入其他處理。
[1-3] 實施例之有利效果 根據上文描述之實施例之半導體裝置1，可改良半導體裝置1之良率。下文將詳述根據實施例之半導體裝置1之有利效果。
在製造具有三維堆疊記憶體胞之一半導體記憶體裝置之一程序中，在一層堆疊中形成一記憶體孔，其中例如，交替堆疊兩個類型之部件，且在記憶體孔中形成將為記憶體胞之一通道之一半導體部件。
在形成此記憶體孔之一蝕刻程序中，隨著蝕刻進行，在記憶體孔之一底部部分處積累一正電荷，且由記憶體孔之底部部分到達之一導體(例如，源極線)可帶正電。因此，電弧可出現在帶正電之導體與一帶負電之矽晶片之間。
為解決此缺點，在根據實施例之半導體裝置1中，導體31插入其中形成記憶體孔MH之層堆疊中。同樣地，在形成記憶體孔MH之蝕刻程序中，在製造根據實施例之半導體裝置1之程序之中，圖8中展示之區RGO (核心區CR)中之導體31及區RG2 (半導體基板20之外周邊)中之導體31具有彼此電耦合之一結構。
在此情況中，在形成記憶體孔MH之蝕刻程序中，當記憶體孔MH之底部部分到達導體31時，在記憶體孔MH之底部部分處積累之正電荷經由導體31之區RG1、RG2及LP1至LP4放電至形成在一矽晶片上之一結構之一表面。
因此，在製造根據實施例之半導體裝置1之方法中，抑制形成記憶體孔MH之蝕刻程序中積累之正電荷在核心區CR中之導體31中積累，且抑制電弧之出現。
同樣地，藉由在形成記憶體孔MH之後形成狹縫SLT之程序將用作各字串單元SU中之選擇閘極線SGS之導體31與形成於其他區中之導體31彼此分離，如在圖17中展示。因此，用作選擇閘極線SGS之導體31與設置於其他區中之導體31電絕緣，且可用於控制半導體裝置1。
在根據實施例之半導體裝置1中，用於處置上文描述之電弧之導體31亦在半導體基板20之一周邊區域中形成。用於例如防止產生一裂縫、防止水分等進入、將一上層中之一互連件耦合至半導體基板20之井區及抑制層間絕緣膜中之應力之目的之裂縫止擋件CS形成在半導體基板20之周邊區域中。
在製造根據實施例之半導體裝置1之方法中，同時執行在裂縫止擋件CS中形成接觸件C3之程序及形成對應於字線WL等之接觸件CC之程序。
具體言之，在製造根據實施例之半導體裝置1之方法中，亦在形成狹縫SLT以用於形成對應於字線WL等之程序中同時形成分割設置於周邊區域中之導體31之狹縫STC。
此狹縫STC經形成以(例如)在X-Y平面圖中與導體66重疊，且分割導體66之一上區域中之導體31。使用絕緣體84充填所形成之狹縫STC以及狹縫SLT。
接著，形成硬遮罩，其在其中接觸件CC用於抽取對應於字線WL等之互連件之區域及具有大於狹縫STC之寬度之一寬度並包含其中形成狹縫STC之部分之區域之各者中具有一開口。
在下文中，執行各向異性蝕刻以形成其中經由由狹縫STC形成之一分割區域曝露導體66之一表面之接觸件狹縫CL及其中曝露對應於字線WL等之導體之一表面之接觸件孔CH之各者，且分別在所形成之接觸件狹縫CL及接觸件孔CH中形成接觸件C3及CC。
如上文描述，製造根據實施例之半導體裝置1之方法可藉由使用狹縫STC分割導體31而在一個程序中形成接觸件C3及CC。即，製造根據實施例之半導體裝置1之方法可簡化製程，且可降低製造成本。
製造根據實施例之半導體裝置1之方法形成之接觸件C3具有其中其之一寬度在平行於X-Y平面且包含在其中形成導體31之互連層PS中之一表面上方之一部分與該表面下方之一部分之間係不同之一結構。
可增大狹縫STC之寬度以形成比狹縫STC窄之一接觸件狹縫CL；然而，在狹縫STC中提供接觸件狹縫CL當在形成硬遮罩時光微影程序中發生錯位或在形成接觸件狹縫CL時形成一扭曲之時候具有負面效應。同樣地，若狹縫STC之寬度增大，則將絕緣體84充填至狹縫STC中之填充量及使用圖18描述之回蝕刻量增大，從而使製造成本增大。
另一方面，在根據實施例之半導體裝置1中，只要設置在處理接觸件狹縫CL時形成之硬遮罩之開口以至少與使用狹縫STC藉由分割導體31形成之區域重疊便足夠；且藉由自我對準執行導體66上之疊加。
因此，製造根據實施例之半導體裝置1之方法可增大處理接觸件狹縫CL時之靈活性並可降低程序之難度。因此，根據實施例之半導體裝置1可抑制由高程序難度引起之一缺陷之產生，藉此改良半導體裝置1之良率。
[2] 修改等 根據一實施例之一種半導體裝置包含一基板、第一至第三導體及第一及第二接觸件。該基板包含一核心區，以及圍繞該核心區之一外周邊之一周邊區域。該第一導體在該核心區中設置在該基板上方之一第一層中。該第一接觸件在與該基板之一表面相交之一第一方向上延伸，且設置於該第一導體上。該第二導體在該周邊區域中設置在該第一層中且與該第一導體絕緣。該第三導體設置於該第二導體與該基板之間。該第二接觸件在該第一方向上延伸穿過該第二導體，且經設置於該第三導體上。如在平行於該基板之表面之一第二方向上觀察，該第二接觸件之一寬度在包含於該第一層中並平行於該基板之該表面之一邊界面上方之一部分與在該邊界面下方之一部分之間係不同的。藉此，半導體裝置1可在製造半導體裝置1時改良良率。
在實施例中，接觸件C3U與C3L之間的邊界部分BP之形狀可不同於使用圖9描述之形狀，此取決於在形成接觸件狹縫CL時蝕刻之進展。將參考圖25及圖26描述接觸件C3之邊界部分BP之其他形狀之實例。
圖25展示其中接觸件C3U與C3L之間的邊界部分BP穿過至導體31之中間之一結構之一實例。可在選擇性低時緩慢蝕刻用作一蝕刻止擋件之導體31。因此，邊界部分BP可穿過至導體31之中間，如在圖25中展示。
圖26展示其中接觸件C3U與C3L之間之邊界部分BP進入導體31之一底面中之一結構之一實例。若在形成接觸件狹縫CL時蝕刻時間較長或若蝕刻選擇性較小，則接觸件C3U之一底部部分可到達導體31之底面，如在圖26中展示。
在圖26中展示之接觸件C3之結構之情況中，形成於接觸件C3U之一側壁上之間隔件67U將導體68與導體31彼此絕緣，且在邊界部分BP處之導體68之一部分接觸設置於互連層D2及PS之間並由接觸件C3穿過之一絕緣膜。即，在圖26中展示之接觸件C3之結構中，接觸件C3中之導體68與導體31電絕緣，且在接觸件C3之一底部部分處與導體66電耦合。
即使具有圖25及圖26中展示之接觸件C3之結構，根據實施例之半導體裝置1仍可實現類似於以上實施例中描述之效應之有利效應。
在實施例中，其中形成具有完全圍繞核心區CR之外周邊之一四邊形環之一形狀之裂縫止擋件CS之情況經描述為一實例。然而，實施例不限於此。例如，在裂縫止擋件CS中，一分割部分可包含於以一環形形狀設置之接觸件C3中，或以一柱狀形狀形成之一部分可包含於其中。即，只要裂縫止擋件CS中之接觸件C3經形成以至少圍繞核心區CR之外周邊便足夠。
在實施例中，描述其中裂縫止擋件CS具有其中存在經由接觸件C3自半導體基板20中之井區60及61至互連層M2之一互連件之電耦合之一結構之情況。然而，實施例不限於此。例如，在形成期望減輕接線區域HA中之階梯部分上之絕緣膜82之應力之一結構之情況中，不必提供耦合至接觸件C3上方之一層之一互連件。即，只要裂縫止擋件CS可完全展現例如防止水分進入之效應，其就不必耦合至最上互連層(例如，M2)，且只要至少形成接觸件C3便足夠。
實施例中描述之裂縫止擋件CS之數量僅為一實例。可針對半導體裝置1設置任何數量之裂縫止擋件CS。若形成複數個裂縫止擋件CS，則各自裂縫止擋件CS可設置在不同結構中。例如，其中一上互連件耦合至接觸件C3之一裂縫止擋件CS及其中一上互連件並不耦合至接觸件C3之裂縫止擋件CS可在半導體裝置1中共存。
在實施例中，其中接觸件C3經形成以對應於形成於裂縫止擋件區CSR中之所有狹縫STC之情況經描述為一實例。然而，實施例不限於此。例如，其中未形成接觸件C3之一狹縫STC可包含於包含裂縫止擋件區CSR之半導體基板20之周邊區域中。例如，上文描述之若干狹縫STC可分別配置在實施例中描述之裂縫止擋件CS1及CS2之一內側及外側上。
在實施例中，其中接觸件C3U之側面漸縮使得其寬度隨著其靠近基板側而減小之情況經描述為一實例。然而，實施例不限於此。例如，接觸件C3U可為筒形的，使得其在中間具有一膨脹部分，或可呈倒錐形使得接觸件C3U之一直徑隨著其靠近一下側而增大。亦在此情況中，接觸件C3之寬度在接觸件C3U與C3L之間之邊界部分BP上方之部分與邊界部分BP下方之部分之間係不同的。
在實施例中，其中間隔件67經設置至接觸件C3之一側壁部分且其中間隔件50經設置至接觸件CC之一側壁部分之情況經描述為一實例。然而，實施例不限於此。例如，若可完全確保接觸件CC與接線區域HA中之導體之階梯部分之間的一耐受電壓，則可省略接觸件C3之間隔件67及接觸件CC之間隔件50之形成。
在實施例中，描述其中三維配置具有一電荷儲存層之記憶體胞電晶體MT之半導體記憶體。然而，實施例不限於此。上文實施例描述之裂縫止擋件區CSR之結構及製造程序亦可應用至其他半導體裝置。例如，上文實施例描述之裂縫止擋件區CSR之結構及製程可應用至其中三維配置相變記憶體胞之一半導體記憶體裝置，或可應用至其中三維配置使用一鐵電薄膜材料之記憶體胞之一半導體記憶體裝置。
另外，記憶體胞陣列10可具有其他組態。(例如)在2009年3月19日申請且標題為「THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY」之美國專利申請案第12/407,403號中揭示記憶體胞陣列10之另一組態。另外，在2009年3月18日申請且標題為「THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY」之美國專利申請案第12/406,524號、在2010年3月25日申請且標題為「NONVOLATILE SEMICONDUCTOR STORAGE DEVICE AND MANUFACTURING METHOD THEREOF」之美國專利申請案第12/679,991號及在2009年3月23日申請且標題為「SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME」之美國專利申請案第12/532,030號中揭示記憶體胞陣列10之其他組態。此等專利申請案之全部內容以引用之方式併入本文中。
在本描述中，術語「耦合」意味著電耦合，且並不排除(例如)其中經由另一元件耦合元件之情況。
雖然已描述特定實施例，但僅藉由實例呈現此等實施例，且此等實施例不旨在限制本發明之範疇。實際上，在本文中描述之新穎實施例可體現為各種其他形式；此外，可在不脫離本發明之精神之情況下在本文中描述之實施例之形式中作出各種省略、替換及改變。隨附發明申請專利範圍及其等之等效物旨在涵蓋將屬於本發明之範疇及精神內之此等形式或修改。
相關申請案之交叉參考 本申請案係基於且主張2018年3月9日申請之日本專利申請案第2018-043173號之優先權利，該案之全部內容以引用方式併入本文。
1 半導體裝置 2 記憶體控制器 10 記憶體胞陣列 11 列解碼器 12 感測放大器 13 定序器 20 半導體基板 21 接觸件 22 導體 23 導體 24 接觸件 25 導體 26 接觸件 27 導體 30 導體 31 導體 32 導體 33 導體 34 導體 35 導體 36 導體 37 導體 38 導體 39 導體 40 導體 41 導體 42 阻擋絕緣膜 43 絕緣膜 44 穿隧氧化膜 45 半導體部件 46 接觸件 47 導體 48 導體 50 間隔件 51 導體 52 接觸件 53 導體 54 接觸件 55 導體 60 N型井區 61 P型井區 62 N +雜質擴散區 63 P +雜質擴散區 64 導體 65 導體 66 導體 67L 間隔件 67U 間隔件 68 導體 69 導體 70 導體 71 導體 80 絕緣膜 81 替換部件 82 絕緣膜 83 保護膜 84 絕緣體 85 硬遮罩 86 絕緣膜 BL0-BLm 位元線 BLK 區塊 BP 邊界部分 C0-C3 接觸件 CA 胞區域 CC 接觸件 CH1-CH3 接觸件孔 CL 接觸件狹縫 CS1 裂縫止擋件 CS2 裂縫止擋件 CSA 區域 CSR 裂縫止擋件區 CR 核心區 CU 胞單元 D0-D2 互連層 GRR 保護環區 HA 接線區域 LP1-LP4 區 M0-M2 互連層 MH 記憶體孔 MP 記憶體柱 MT1-MT7 記憶體胞電晶體 NS NAND字串 RG0-RG2 區 SGS 選擇閘極線 SGD0-SGD3 選擇閘極線 SL 源極線 SLT 狹縫 ST1-ST2 選擇電晶體 STC 狹縫 SU0-SU3 字串單元 V0-V2 接觸件 VY 接觸件 W1 寬度 W2 寬度 WL0-WL7 字線 X 方向 Y 方向 Z 方向
圖1係展示根據一實施例之一半導體裝置之一組態實例之一方區塊圖。 圖2係展示包含在根據實施例之半導體裝置中之一記憶體胞陣列之一電路組態之一實例之一電路圖。 圖3係展示根據實施例之半導體裝置之一平面佈局之一實例之一平面圖。 圖4係展示包含在根據實施例之半導體裝置中之記憶體胞陣列之一平面佈局之一實例之一平面圖。 圖5係展示包含在根據實施例之半導體裝置中之記憶體胞陣列之一細節平面佈局之一實例之一平面圖。 圖6係展示包含在根據實施例之半導體裝置中之記憶體胞陣列之一胞區域中之一橫截面結構之一實例之一橫截面圖。 圖7係展示包含在根據實施例之半導體裝置中之記憶體胞陣列之一接線區域中之一橫截面結構之一實例之一橫截面圖。 圖8係展示根據實施例之半導體裝置中之平面局部中之其中形成一蝕刻止擋件之一區、其中形成一狹縫之一區及其中形成一裂縫止擋件之一區之一實例之一平面圖。 圖9及圖10係分別展示根據實施例之半導體裝置之一裂縫止擋件區中之一橫截面結構之一實例之一橫截面圖。 圖11、圖12、圖13、圖14、圖15及圖16係分別展示製造根據實施例之半導體裝置之一程序之一實例之胞區域、接線區域及裂縫止擋區之橫截面視圖。 圖17係展示製造根據實施例之半導體裝置之一程序之一實例之一平面佈局圖。 圖18及圖19係分別展示製造根據實施例之半導體裝置之一程序之一實例之胞區域、接線區域及裂縫止擋件區之橫截面視圖。 圖20係展示製造根據實施例之半導體裝置之一程序之一實例之一裂縫止擋件區之一平面佈局視圖。 圖21、圖22、圖23及圖24係分別展示製造根據實施例之半導體裝置之一程序之一實例之胞區域、接線區域及裂縫止擋件區之橫截面視圖。 圖25係展示實施例之一第一修改中之裂縫止擋件區之一橫截面結構之一實例之一橫截面圖。 圖26係展示實施例之一第二修改中之裂縫止擋件區之一橫截面結構之一實例之一橫截面圖。

Claims (20)

  1. 一種半導體裝置，其包括：一基板，其包括一核心區，以及圍繞該核心區之一外周邊之一周邊區域；一第一導體，其在該基板之該核心區中位於該基板上方之一第一層中；一第一接觸件，其在該第一導體上，該第一接觸件在與該基板之一表面相交之一第一方向上延伸，且與該第一導體電性連接；一第二導體，其在該基板之該周邊區域中位於該第一層中且與該第一導體絕緣；一第三導體，其在該第二導體與該基板之間；及一第二接觸件，其在該第三導體上，該第二接觸件在該第一方向上延伸穿過該第二導體，且與該第三導體電性連接，其中如在平行於該基板之表面之一第二方向上觀察，該第二接觸件之一寬度在包含於該第一層中並平行於該基板之該表面之一邊界面上方之一部分與在該邊界面下方之一部分之間有所不同。
  2. 如請求項1之半導體裝置，其中如在該第二方向上觀察之該第二接觸件之該寬度在該邊界面上方之一部分與該邊界面下方之一部分之間以非循序方式改變。
  3. 如請求項1之半導體裝置，其中該第二導體、該第三導體和該第二接觸件之各者圍繞該核心區。
  4. 如請求項3之半導體裝置，其中沿著平行於該基板之該表面之一面採取之該第二接觸件之一橫截面具有一環形形狀。
  5. 如請求項1之半導體裝置，其中該第二接觸件包含：一第四導體，其在該第一方向上延伸穿過一第一部分及一第二部分，該第一部分經定位比該邊界面距該基板更遠，且該第二部分經定位比該邊界面更靠近該基板；一第一絕緣膜，其在該第一部分中之該第四導體之一側面上；及一第二絕緣膜，其在該第二部分中之該第四導體之一側面上，該第二絕緣膜與該第一絕緣膜分離。
  6. 如請求項5之半導體裝置，其中平行於該基板之該表面之該邊界面處之該第一部分之一橫截面具有在該第二方向上觀察之一第一寬度，及該邊界面處之該第二部分之一橫截面具有在該第二方向上觀察之一第二寬度，該第一寬度大於該第二寬度。
  7. 如請求項6之半導體裝置，其中該第四導體在該邊界面處電耦合至該第二導體，且在該第二接觸件之一底部部分處電耦合至該第三導體。
  8. 如請求項5之半導體裝置，其進一步包括：一第三絕緣膜，其在該第二導體與該第三導體之間，該第三絕緣膜由該第二接觸件穿過並接觸該第四導體，其中該第四導體與該第二導體電絕緣，且在該第二接觸件之一底部部分處電耦合至該第三導體。
  9. 如請求項1之半導體裝置，其進一步包括：複數個第五導體，其等在該第一導體上方堆疊，其中一絕緣體經插置在該等第五導體之間；及一記憶體柱，其在該第一方向上穿過該第一導體及該複數個第五導體，其中與該複數個第五導體中之一者相交之該記憶體柱之一部分用作一記憶體胞。
  10. 如請求項9之半導體裝置，其中具備經定位比該邊界面距該基板更遠之該第二接觸件之一部分之一層包含包括經堆疊之該複數個第五導體之一層。
  11. 如請求項1之半導體裝置，其中該第一導體及該第二導體之各者包含矽。
  12. 如請求項1之半導體裝置，其中：該基板包含一N型井區及一P型井區；及該第三導體經電耦合至該N型井區或該P型井區。
  13. 如請求項12之半導體裝置，其中：該第三導體超過一個，該超過一個之第三導體包含經電耦合至該N型井區及該P型井區中之一者之一個第三導體，以及經電耦合至該N型井區及該P型井區中之剩餘一者之另一第三導體；及該第二接觸件超過一個，該超過一個之第二接觸件包含設置在該一個第三導體上之一個第二接觸件，以及設置在該另一第三導體上之另一第二接觸件。
  14. 如請求項13之半導體裝置，其中：該第二導體、該第三導體及該第二接觸件之各者圍繞該核心區；該超過一個第三導體中之該一個第三導體圍繞該另一第三導體；及該超過一個第二接觸件中之該一個第二接觸件圍繞該另一第二接觸件。
  15. 如請求項14之半導體裝置，其中該超過一個第二接觸件經設置以穿過該第二導體。
  16. 如請求項4之半導體裝置，其進一步包括：第六導體，其圍繞該基板之該周邊區域中之該第一層中之該第二導體之一外周邊，其中沿著平行於該基板之該表面之一面採取之該第六導體之一橫截面具有一環形形狀。
  17. 如請求項16之半導體裝置，其進一步包括該第一層中連接該第二導體與該第六導體之一部分。
  18. 如請求項1之半導體裝置，其中供應接地電位至該第二導體。
  19. 一種製造半導體裝置之方法，其包括：在一基板上方形成一下導體；在該下導體上方之一第一層中形成一上導體；在該上導體上形成一第一絕緣體；形成一第一狹縫，其中該上導體及該第一絕緣體之各者經分割且分割該上導體之一第一區域在一平面視圖中與該下導體重疊；在該第一狹縫中充填一第二絕緣體；在該第一狹縫中充填該第二絕緣體之後，形成包括一開口之一遮罩，該開口比其中形成該第二絕緣體之一第二區域寬且在一平面視圖中包含該第二區域；藉由使用該遮罩在該第二絕緣體之一選擇性大於該上導體之選擇性之條件下執行各向異性蝕刻，且藉此形成穿過該第一區域到達該下導體之一第二狹縫；及在該第二狹縫中形成一接觸件。
  20. 如請求項19之製造半導體裝置之方法，其進一步包括：在該上導體上形成一層堆疊部分，該層堆疊部分包括交替堆疊之一絕緣膜及一替換部件；當形成該第一狹縫時，在不同於該第一狹縫之位置之一位置處形成一第三狹縫，其中該上導體及該層堆疊部分之各者經分割；在形成該第三狹縫之後且在該第一狹縫中充填該第二絕緣體之前，由穿過該第三狹縫之一導電部件替換該替換部件；及當在該第一狹縫中充填該第二絕緣體時，在該第三狹縫中充填一第三絕緣體。
TW107125457A 2018-03-09 2018-07-24 半導體裝置及半導體裝置之製造方法 TWI675458B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-043173 2018-03-09
JP2018043173A JP2019160922A (ja) 2018-03-09 2018-03-09 半導体装置

Publications (2)

Publication Number Publication Date
TW201939724A TW201939724A (zh) 2019-10-01
TWI675458B true TWI675458B (zh) 2019-10-21

Family

ID=67843492

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107125457A TWI675458B (zh) 2018-03-09 2018-07-24 半導體裝置及半導體裝置之製造方法

Country Status (4)

Country Link
US (1) US10553603B2 (zh)
JP (1) JP2019160922A (zh)
CN (1) CN110277408A (zh)
TW (1) TWI675458B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102385105B1 (ko) * 2018-02-27 2022-04-08 삼성전자주식회사 크랙 검출용 칩 및 이를 이용한 크랙 검출 방법
US10770476B1 (en) * 2019-04-01 2020-09-08 Macronix International Co., Ltd. Semiconductor structure for three-dimensional memory device and manufacturing method thereof
CN110800109B (zh) * 2019-09-20 2021-08-17 长江存储科技有限责任公司 具有多堆栈结构的三维存储器件及其形成方法
CN111066146A (zh) * 2019-11-22 2020-04-24 长江存储科技有限责任公司 三维存储器件中的具有处于衬底内的导电部分的接触结构及其形成方法
WO2021097796A1 (en) 2019-11-22 2021-05-27 Yangtze Memory Technologies Co., Ltd. Contact structures having conductive portions in substrate in three-dimensional memory devices and methods for forming the same
JP2021150295A (ja) * 2020-03-16 2021-09-27 キオクシア株式会社 半導体記憶装置
CN112020774B (zh) 2020-07-31 2023-09-08 长江存储科技有限责任公司 半导体器件及用于形成半导体器件的方法
JP2022050233A (ja) 2020-09-17 2022-03-30 キオクシア株式会社 半導体記憶装置
JP2022050148A (ja) 2020-09-17 2022-03-30 キオクシア株式会社 半導体記憶装置
CN112331661B (zh) * 2020-11-03 2021-10-26 长江存储科技有限责任公司 半导体器件及其制作方法
JP2022147748A (ja) 2021-03-23 2022-10-06 キオクシア株式会社 半導体記憶装置
JP2023038689A (ja) * 2021-09-07 2023-03-17 キオクシア株式会社 半導体記憶装置
US20230307384A1 (en) * 2022-03-23 2023-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package with high density of through-silicon vias (tsv)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101132004A (zh) * 2006-08-22 2008-02-27 恩益禧电子股份有限公司 半导体器件及其制造方法
US20160079255A1 (en) * 2014-09-12 2016-03-17 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and method for manufacturing same
TW201624673A (zh) * 2010-04-22 2016-07-01 海力士半導體股份有限公司 半導體裝置及製造其之方法
TW201624640A (zh) * 2014-12-16 2016-07-01 三星電子股份有限公司 濕氣阻擋結構、護環以及具有上述的半導體元件

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5635423A (en) 1994-10-11 1997-06-03 Advanced Micro Devices, Inc. Simplified dual damascene process for multi-level metallization and interconnection structure
US5828120A (en) * 1996-02-23 1998-10-27 Nippon Steel Corporation Semiconductor device and production method thereof
JP2004047754A (ja) 2002-07-12 2004-02-12 Renesas Technology Corp 半導体装置およびその製造方法
JP5142692B2 (ja) * 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
JP2009238874A (ja) 2008-03-26 2009-10-15 Toshiba Corp 半導体メモリ及びその製造方法
JP5283960B2 (ja) 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
JP2009266944A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
KR101502585B1 (ko) * 2008-10-09 2015-03-24 삼성전자주식회사 수직형 반도체 장치 및 그 형성 방법
KR101624978B1 (ko) * 2010-05-18 2016-05-30 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP5689392B2 (ja) * 2011-09-02 2015-03-25 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP2013131580A (ja) 2011-12-20 2013-07-04 Toshiba Corp 半導体装置及びその製造方法
JP5796029B2 (ja) * 2013-02-22 2015-10-21 株式会社東芝 半導体装置および半導体装置の製造方法
JP2015076502A (ja) * 2013-10-09 2015-04-20 ソニー株式会社 半導体装置およびその製造方法、並びに電子機器
US9666594B2 (en) * 2014-09-05 2017-05-30 Sandisk Technologies Llc Multi-charge region memory cells for a vertical NAND device
US9728499B2 (en) * 2014-11-26 2017-08-08 Sandisk Technologies Llc Set of stepped surfaces formation for a multilevel interconnect structure
US9627403B2 (en) * 2015-04-30 2017-04-18 Sandisk Technologies Llc Multilevel memory stack structure employing support pillar structures
KR102415401B1 (ko) * 2015-05-21 2022-07-01 삼성전자주식회사 3차원 반도체 메모리 장치 및 그것의 동작 방법
US9711527B2 (en) * 2015-09-11 2017-07-18 Kabushiki Kaisha Toshiba Semiconductor memory device
US10096612B2 (en) 2015-09-14 2018-10-09 Intel Corporation Three dimensional memory device having isolated periphery contacts through an active layer exhume process
KR102451170B1 (ko) * 2015-09-22 2022-10-06 삼성전자주식회사 3차원 반도체 메모리 장치
US9780112B2 (en) 2015-10-26 2017-10-03 Sandisk Technologies Llc Methods and apparatus for three-dimensional NAND non-volatile memory devices with side source line and mechanical support
US9673213B1 (en) * 2016-02-15 2017-06-06 Sandisk Technologies Llc Three dimensional memory device with peripheral devices under dummy dielectric layer stack and method of making thereof
CN107464813A (zh) * 2016-05-26 2017-12-12 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法和电子装置
KR102634947B1 (ko) * 2016-08-18 2024-02-07 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR20180135526A (ko) * 2017-06-12 2018-12-21 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
US10381364B2 (en) * 2017-06-20 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device including vertically offset drain select level layers and method of making thereof
KR102423766B1 (ko) * 2017-07-26 2022-07-21 삼성전자주식회사 3차원 반도체 소자

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101132004A (zh) * 2006-08-22 2008-02-27 恩益禧电子股份有限公司 半导体器件及其制造方法
TW201624673A (zh) * 2010-04-22 2016-07-01 海力士半導體股份有限公司 半導體裝置及製造其之方法
US20160079255A1 (en) * 2014-09-12 2016-03-17 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and method for manufacturing same
TW201624640A (zh) * 2014-12-16 2016-07-01 三星電子股份有限公司 濕氣阻擋結構、護環以及具有上述的半導體元件

Also Published As

Publication number Publication date
TW201939724A (zh) 2019-10-01
US20190279996A1 (en) 2019-09-12
JP2019160922A (ja) 2019-09-19
CN110277408A (zh) 2019-09-24
US10553603B2 (en) 2020-02-04

Similar Documents

Publication Publication Date Title
TWI675458B (zh) 半導體裝置及半導體裝置之製造方法
US11107508B2 (en) Semiconductor memory device
TWI728875B (zh) 半導體記憶裝置
US20220173032A1 (en) Semiconductor memory device
US20220093643A1 (en) Semiconductor memory device
TWI710120B (zh) 半導體記憶裝置
US11227832B2 (en) Semiconductor memory device having a memory cell and semiconductor layer
JP2020107673A (ja) 半導体記憶装置
CN110875329B (zh) 半导体存储装置及其制造方法
TWI764222B (zh) 半導體記憶裝置
US11672113B2 (en) Semiconductor storage device
US11984484B2 (en) Semiconductor memory device
CN112420713A (zh) 半导体装置
US20200185403A1 (en) Semiconductor memory device
US11778820B2 (en) Semiconductor storage device and manufacturing method for semiconductor device
US11610905B2 (en) Semiconductor memory device
US20210066339A1 (en) Semiconductor memory device and method of manufacturing the same
TWI821718B (zh) 半導體記憶裝置
TWI839806B (zh) 半導體裝置
US20210091002A1 (en) Semiconductor memory device and method for manufacturing semiconductor memory device
US11665906B2 (en) Vertical memory device having an insulator layer for improved yield
CN112310093B (zh) 半导体存储装置
US20230317632A1 (en) Semiconductor device