TWI728875B - 半導體記憶裝置 - Google Patents

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Abstract

根據一個實施例，一種半導體記憶裝置包括：複數個第一絕緣層；複數個第一互連層，其與該等第一絕緣層交替堆疊；複數個第二互連層，其與該等第一互連層相鄰配置；及一分離區域，其包括複數個第一部分及複數個第二部分，該等第一部分提供在該等第一互連層與該等第二互連層之間，該等第二部分自每個該等第一部分之一外周邊突出。該等第二部分彼此連結。該等第一互連層及該等第二互連層藉由該等第一部分及該等連結之第二部分彼此分開。

Description

半導體記憶裝置
本文描述之實施例大體係關於一種半導體記憶裝置。
NAND快閃記憶體被稱為半導體記憶裝置。
通常，根據一個實施例，一種半導體記憶裝置包括：複數個第一絕緣層，其在一第一方向上彼此分開配置；複數個第一互連層，其與該等第一絕緣層交替堆疊並在與該第一方向相交之一第二方向上延伸；複數個第二互連層，其與該等第一絕緣層交替堆疊，在與該第一及第二方向相交之一第三方向上與該等第一互連層相鄰配置並在該第二方向上延伸；複數個第一半導體層，其在該第一方向上延伸並穿過該等第一互連層及該等第一絕緣層；複數個第二半導體層，其在該第一方向上延伸並穿過該等第二互連層及該等第一絕緣層；及一分離區域，其包括複數個第一部分及複數個第二部分。該等第一部分在該第一方向上延伸，穿過該等第一絕緣層，提供於該等第一互連層與該等第二互連層之間並在該第二方向上彼此分開配置。該等第二部分提供於該等第一互連層與該等第二互連層之間並自每個該等第一部分之一外周邊突出。自該等第一部分中之相鄰第一部分突出之該等第二部分彼此連結。該等第一互連層及該等第二互連層藉由該等第一部分及該等連結之第二部分在該第三方向上彼此分開。
根據本實施例，可以提供一種能夠降低製造成本之半導體記憶裝置。
在下文中，將參考附圖描述實施例。在以下描述中，具有大致相同之功能及組態之結構元件將被賦予相同之附圖標記，並且將僅在必要時給出重複之描述。下面待描述之實施例被示出為用於體現實施例之技術思想之裝置或方法的實例，並且不旨在將組件之材料、形狀、結構、配置等限制為以下描述之彼等。實施例之技術思想可以在權利要求中進行各種修改。
1.第一實施例 將描述根據第一實施例之半導體記憶裝置。在下文中，記憶體單元電晶體三維地堆疊在半導體基板上之三維堆疊NAND型快閃記憶體將被描述為半導體記憶裝置之一個實例。
1.1組態 1.1.1半導體記憶裝置之整體組態 將參考圖1描述半導體記憶裝置之整體組態之一個實例。圖1為示出了半導體記憶裝置之基本整體組態的方塊圖之一個實例。
如圖1中所示，半導體記憶裝置1包括記憶體核心單元10及周邊電路單元20。
記憶體核心單元10包括記憶體單元陣列11、列解碼器12及感測放大器13。
記憶體單元陣列11包括複數個區塊BLK (BLK0、BLK1、BLK2……)。每個區塊BLK包括複數個(在本實施例中為四個)串單元SU (SU0至SU3)，每個串單元SU由一組NAND串NS構成，每個NAND串NS包括串聯耦接之複數個記憶體單元電晶體。記憶體單元陣列11中之區塊BLK之數目及每個區塊BLK中之串單元SU之數目可以被設計為任何數目。
列解碼器12對自未示出之外部控制器接收之列位址進行解碼。基於解碼的結果，列解碼器12選擇在記憶體單元陣列11中在列方向上延伸之互連。更特定而言，列解碼器12將電壓施加至各個互連(字線WL及選擇閘極線SGD及SGS)，以選擇在列方向上對準之記憶體單元。
在資料讀取時，感測放大器13經由位元線感測自一個區塊BLK讀取之資料。在資料寫入時，感測放大器13經由位元線將與寫入資料相對應之電壓施加至記憶體單元陣列11。
周邊電路單元20包括定序器21及電壓產生器22。
定序器21控制半導體記憶裝置1之整體操作。更特定而言，定序器21在寫入操作、讀取操作及抹除操作期間控制電壓產生器22、列解碼器12、感測放大器13等。
電壓產生器22產生在寫入操作、讀取操作及抹除操作中使用之電壓，並且將所產生之電壓提供給列解碼器12、感測放大器13等。
1.1.2記憶體單元陣列之組態 接著，將參考圖2描述記憶體單元陣列11之例示性組態。圖2之實例示出了區塊BLK0之組態；然而，其他區塊BLK具有相同之組態。
如圖2中所示，區塊BLK0包括例如四個串單元SU0至SU3。每個串單元SU包括複數個NAND串NS。每個NAND串NS包括例如八個記憶體單元電晶體MC (MC0至MC7)以及選擇電晶體ST1及ST2。每個記憶體單元電晶體MC包括控制閘極及電荷儲存層，並且以非揮發性方式儲存資料。在下文中，當每個記憶體單元電晶體MC0至MC7彼此不區分時，其將被稱為「記憶體單元電晶體MC」。
記憶體單元電晶體MC可為使用絕緣層作為電荷儲存層之MONOS型，或者可為使用導電層作為電荷儲存層之FG型。在以下待描述之實施例中，將以MONOS型作為一個實例。單個NAND串NS中包括之記憶體單元電晶體MC之數目不限於八個，並且可為諸如16、32、64、96及128之任何數目。圖2之實例示出了每個NAND串NS包括單個選擇電晶體ST1及單個選擇電晶體ST2之情況；然而，每個NAND串NS中包括之選擇電晶體ST1及ST2之數量可為等於或大於一之任何數目。
在每個NAND串NS中，選擇電晶體ST2、記憶體單元電晶體MC0至MC7以及選擇電晶體ST1之電流路徑以本順序串聯耦接。選擇電晶體ST1之汲極耦接至相對應之位元線BL。選擇電晶體ST2之源極耦接至源極線SL。
同一區塊BLK中之NAND串NS中之記憶體單元電晶體MC0至MC7之控制閘極通常分別耦接至字線WL0至WL7。更特定而言，同一區塊BLK中之例如記憶體單元電晶體MC0之控制閘極通常耦接至字線WL0。
同一串單元US中之NAND串NS之選擇電晶體ST1之閘極通常耦接至選擇閘極線SGD。更特定而言，串單元SU0中之選擇電晶體ST1之閘極耦接至選擇閘極線SGD0。串單元SU1中之選擇電晶體ST1 (未示出)之閘極耦接至選擇閘極線SGD1。串單元SU2中之選擇電晶體ST1 (未示出)之閘極耦接至選擇閘極線SGD2。串單元SU3中之選擇電晶體ST1 (未示出)之閘極耦接至選擇閘極線SGD3。在下文中，當每個選擇閘極線SGD0至SGD3彼此不區分時，它們將被稱為「選擇閘極線SGD」。
同一區塊BLK中之選擇電晶體ST2之閘極通常耦接至選擇閘極線SGS。選擇電晶體ST2之閘極可以根據串單元SU耦接至不同之選擇閘極線SGS。
串單元SU中之選擇電晶體ST1之汲極耦接至不同之位元線BL (BL0至BL(N-1)，其中N為等於或大於2之自然數)。亦即，串單元SU中之NAND串NS耦接至不同之位元線BL。每個位元線BL通常耦接每個區塊BLK中之各別串單元SU0至SU3中包括之NAND串NS。
複數個區塊BLK中之選擇電晶體ST2之源極通常耦接至源極線SL。
亦即，串單元SU為一組NAND串NS，其耦接至不同之位元線BL並且耦接至相同之選擇閘極線SGD。而且，區塊BLK為共用相同之字線WL之一組串單元SU。記憶體單元陣列11為共用相同之位元線BL之一組區塊BLK。
1.1.3記憶體單元陣列之平面組態 接著，將參考圖3及圖4描述記憶體單元陣列11之例示性平面組態。圖3為區塊BLK1中之串單元SU0及SU1之平面圖。在圖3之實例中，省略了層間絕緣膜。圖4為圖3中示出之區域RA之放大圖。
如圖3中所示，在本實施例中，如在實質上垂直於半導體基板之Z方向上觀察，選擇閘極線SGS、字線WL0至WL7及選擇閘極線SGD自下層起依次彼此分開堆疊。串單元SU0至SU3在實質上平行於半導體基板之Y方向上彼此相鄰設置。分離區域SP提供在串單元SU1與串單元SU2之間以及串單元SU3與串單元SU0之間。分離區域SP將在Y方向上彼此相鄰之選擇閘極線SGD及SGS以及字線WL0至WL7分開。
在分離區域SP中，例如沿與半導體基板實質上平行且與Y方向相交之X方向以兩列交錯配置提供複數個柱部分。柱部分穿過選擇閘極線SGD、字線WL及選擇閘極線SGS，並在Z方向上延伸。在本實施例中，在各別柱部分之內部提供接觸塞CP1。每個接觸塞CP1將提供在選擇閘極線SGS下方之互連(例如，源極線SL)與提供在選擇閘極線SGD上方之互連電耦接。
在每一層選擇閘極線SGD及SGS以及字線WL處，複數個突出部分TS以某一方式提供在各別接觸塞CP1 (柱部分)之外部，例如使得每個突出部分TS自相對應之接觸塞CP1之中心(中心軸)同心地突出。藉由每一層處提供之突出部分TS，接觸塞CP1不電耦接至選擇閘極線SGD及SGS或字線WL。突出部分TS以某一方式提供，使得如在XY平面中觀察，相同層處之相鄰柱部分之突出部分TS彼此連結。每一層處之連結突出部分TS被提供成在X方向上到達選擇閘極線SGD及SGS以及字線WL之兩端。藉由提供在分離區域SP中之突出部分TS，選擇閘極線SGD及SGS以及字線WL沿Y方向分開。
在圖3之實例中，示出了接觸塞CP1沿X方向形成兩列交錯配置之情況；然而，可以自由設計接觸塞CP1之配置。接觸塞CP1可以例如沿X方向配置在單個線中。在此情況下，接觸塞CP1之突出部分TS僅沿X方向連結。
串單元SU0之選擇閘極線SGD0及串單元SU1之選擇閘極線SGD1藉由在X方向上延伸之狹縫SHE在Y方向上分開。狹縫SHE未將提供在選擇閘極線SGD下方之字線WL及選擇閘極線SGS分開。因此，字線WL及選擇閘極線SGS在串單元SU0與SU1之間共用。類似地，選擇閘極線SGD2及選擇閘極線SGD3藉由狹縫SHE分開，並且字線WL及選擇閘極線SGS在串單元SU2與SU3之間共用。
在圖3之實例中，示出了兩個串單元SU0及SU1共用字線WL0至WL7及選擇閘極線SGS之情況；然而，組態不限於此。例如，四個串單元SU0至SU3可以共用字線WL0至WL7及選擇閘極線SGS。在此情況下，分離區域SP提供在串單元SU0與串單元SU3之間，並且狹縫SHE提供在選擇閘極線SGD0與選擇閘極線SGD1之間，選擇閘極線SGD1與選擇閘極線SGD2之間以及選擇閘極線SGD2與選擇閘極線SGD3之間。此外，可以在兩個分離區域SP之間提供單個串單元SU。在此情況下，未提供狹縫SHE。
記憶體單元陣列11包括單元區域及CP2耦接區域。
在單元區域中，提供了分別與NAND串NS相對應之複數個記憶體柱MP。稍後將描述記憶體柱MP之詳細結構。在圖3之實例中，在X方向上，在每個串單元SU中以4列交錯配置提供記憶體柱MP。在本實例中，記憶體柱MP亦提供在狹縫SHE上；然而，無需提供此等記憶體柱MP。例如，狹縫SHE上之記憶體柱MP無需用作NAND串NS。此外，可以自由設計記憶體柱MP之配置。
記憶體柱MP穿過選擇閘極線SGD、字線WL及選擇閘極線SGS，並在Z方向上延伸。每個串單元SU中之記憶體柱MP之上端通常耦接至例如沿Y方向延伸之位元線BL (未示出)。
在CP2耦接區域中，與選擇閘極線SGD及SGS以及字線WL相對應之複數個互連層在X方向上以階梯狀繪製。在每個互連層之端部處，提供了提供與接觸塞CP2之耦接之耦接部分。在下文中，以階梯狀繪製之每個互連層之耦接部分將被稱為「平台(terrace)」。接觸塞CP2提供在選擇閘極線SGD及SGS以及字線WL之各別平台上。選擇閘極線SGD及SGS以及字線WL經由各別接觸塞CP2耦接至列解碼器12。
在CP2耦接區域中，提供了穿透與選擇閘極線SGD及SGS以及字線WL相對應之複數個互連層之複數個虛設柱HR。可以自由設計虛設柱HR之配置。虛設柱HR未電耦接至互連層。
作為形成選擇閘極線SGD及SGS以及字線WL之方法，有一種方法為使用犧牲層形成與互連層相對應之結構，然後用導電材料取代犧牲層，從而形成互連層(在下文中被稱為「取代」技術)。在取代技術中，在移除犧牲層並形成氣隙之後，用導電材料填充氣隙。在此情況下，虛設柱HR用作以氣隙支撐層間絕緣膜之柱。
記憶體柱MP、接觸塞CP1及CP2以及虛設柱HR無需呈柱狀形狀，並且可以具有不同之直徑。另外，可以自由設計記憶體柱MP、接觸塞CP1及CP2以及虛設柱HR之間的距離。
接著，將描述記憶體柱MP、接觸塞CP1及突出部分TS之詳細平面組態。在圖4之實例中，示出了用作字線WL7之互連層102的頂表面(在下文中亦被稱為「WL7平面」)及提供在區域RA中之字線WL6與字線WL7之間的絕緣層101之平面(在下文中亦被稱為「WL6-WL7平面」)。
如圖4中所示，每個記憶體柱MP包括阻斷絕緣膜103、電荷儲存層104、穿隧絕緣膜105、半導體層106及核心層107。更特定而言，如在XY平面中觀察，核心層107、半導體層106、穿隧絕緣膜105、電荷儲存層104及阻斷絕緣膜103例如自記憶體柱MP之中心朝向外周邊依次提供。例如，核心層107具有柱形狀，並且半導體層106、穿隧絕緣膜105、電荷儲存層104及阻斷絕緣膜103具有圓柱形狀。在每個記憶體單元電晶體MC中，半導體層106為待在其中形成通道之區域。在WL7平面中，絕緣層110提供在阻斷絕緣膜103之外部。另一方面，在WL6-WL7平面中，在阻斷絕緣膜103之外部未提供絕緣層110。
阻斷絕緣膜103、穿隧絕緣膜105及核心層107使用例如氧化矽(SiO 2)形成。電荷儲存層104使用例如氮化矽(SiN)形成。半導體層106使用例如多晶矽形成。絕緣層110使用例如氧化鋁(AlO)形成。
每個接觸塞CP1填充有導電層109。導電層109由導電材料形成，使用n型半導體、p型半導體、金屬材料等。
在每個接觸塞CP1之外部提供絕緣層108。絕緣層108使用例如SiO 2形成。如在WL7平面中觀察，絕緣層108對應於例如突出部分TS。
在WL7平面中，提供在接觸塞CP1之外部的絕緣層108 (突出部分TS)彼此連結。字線WL7藉由連結絕緣層108在Y方向上分開。例如，吾人假設，相鄰接觸塞CP1之中心軸之間的距離為L1，並且WL7平面中之自接觸塞CP1之中心軸至絕緣層108之外周邊的距離為L2。在此情況下，距離L1及L2滿足關係((L1)/2) ＜ (L2)。吾人亦假設，彼此相鄰之接觸塞CP1之中心軸與記憶體柱MP之間的距離為L3。在此情況下，距離L1及L3滿足關係(L1) ≤ (L3)。
另一方面，與WL7平面中相比，在WL6-WL7平面中提供在接觸塞CP1之外部的絕緣層108具有較小之直徑，並且彼此不連結。亦即，接觸塞CP1被提供成穿透絕緣層101。因此，提供在字線WL6與字線WL7之間的絕緣層101在Y方向上不分開。換言之，絕緣層101提供在分離區域SP中之相鄰接觸塞CP1之間。例如，假設WL6-WL7平面中之自接觸塞CP1之中心軸至絕緣層108之外周邊的距離為L4，則距離L1及L4滿足關係((L1)/2) ＞ (L4)。
1.1.4記憶體單元陣列之橫截面組態 接著，將參考圖5至圖7描述記憶體單元陣列11之橫截面組態。圖5為沿圖3之線A1-A2截取之橫截面視圖。圖6為沿圖3之線B1-B2截取之橫截面視圖。圖7為沿圖3之線C1-C2截取之橫截面視圖。
如圖5中所示，十一個絕緣層101及十個互連層102以交替之方式堆疊在半導體基板100上。互連層102自下層起依次用作選擇閘極線SGS、字線WL0至WL7以及選擇閘極線SGD。與記憶體柱MP及狹縫SHE接觸之互連層102的頂表面及底表面以及互連層102之側表面以絕緣層110覆蓋。
絕緣層101使用例如SiO 2形成。互連層102由導電材料(使用例如n型半導體、p型半導體或金屬材料)形成。在下文中，將描述將氮化鈦(TiN)及鎢(W)之堆疊結構用作互連層102之情況。當例如藉由化學氣相沈積(CVD)形成W時，TiN用作黏附層，用於改善W之黏附性。
形成了複數個記憶體柱MP，其穿透十一個絕緣層101及十個互連層102並且在其底表面處到達半導體基板100。每個記憶體柱MP包括例如兩個記憶體柱LMP及UMP。記憶體柱LMP穿過例如分別用作選擇閘極線SGS及字線WL0至WL3之互連層102，並且在其底表面處到達半導體基板100。記憶體柱UMP提供在記憶體柱LMP上，並且穿過例如字線WL4至WL7及選擇閘極線SGD。每個記憶體柱MP由在Z方向上耦接之記憶體柱LMP及UMP形成，其側表面處提供有台階。在圖5之實例中，每個記憶體柱MP藉由耦接兩層記憶體柱LMP及UMP而形成；然而，在Z方向上耦接之記憶體柱之層數可為任何數目。每個記憶體柱MP可以被組態為單層，或者被組態為三層或多於三層。當在Z方向上耦接多層記憶體柱MP時，可以形成配置在與各別層之耦接部分相同之層處的絕緣層101，以使其厚度大於其他絕緣層101之厚度。
在每個記憶體柱MP之側表面上，即在記憶體柱LMP及UMP之側表面上，自外周邊之側面堆疊阻斷絕緣膜103、電荷儲存層104及穿隧絕緣膜105。半導體層106以某一方式形成，使得其側表面與穿隧絕緣膜105接觸，並且其底表面與半導體基板100接觸。半導體層106為待形成記憶體單元電晶體MC之通道以及選擇電晶體ST1及ST2之區域。因此，半導體層106用作耦接選擇電晶體ST2、記憶體單元電晶體MC0至MC7以及選擇電晶體ST1之電流路徑的信號線。核心層107提供在半導體層106中。接觸塞CP3形成在半導體層106上。每個接觸塞CP3電耦接至位元線BL。接觸塞CP3填充有導電層112。導電層112由導電材料(使用例如n型半導體、p型半導體或金屬材料)形成。
在分離區域SP中，提供了柱部分HB，其穿透十一個絕緣層101及十個互連層102並且在其底表面處到達半導體基板100。與記憶體柱MP類似，每個柱部分HB包括例如兩個柱部分LHB及UHB。柱部分LHB穿過例如用作選擇閘極線SGS及字線WL0至WL3之互連層102，並且在其底表面處到達半導體基板100。柱部分UHB提供在柱部分LHB上，並且穿過例如字線WL4至WL7及選擇閘極線SGD。亦即，每個柱部分HB藉由在Z方向上耦接柱部分LHB及UHB而形成。
在本實施例中，接觸塞CP1形成在各別柱部分HB中，以在Z方向上延伸。在柱部分HB中，提供絕緣層108以覆蓋接觸塞CP1 (導電層109)之側表面。亦即，每個柱部分HB由接觸塞CP1及形成在接觸塞CP1之側表面上的絕緣層108形成。接觸塞CP1之底表面與半導體基板100接觸，並且接觸塞CP1之頂表面耦接至提供在其上方的未示出之互連層。每個接觸塞CP1包括分別與柱部分LHB及UHB相對應之兩個接觸塞LCP及UCP。藉由在Z方向上耦接接觸塞LCP及UCP，形成接觸塞CP1。
在圖5之實例中，柱部分HB藉由耦接兩個柱部分LHB及UHB而形成；然而，在Z方向上耦接之柱部分之層數可以被設計為任何數目。假設同時蝕刻與記憶體柱MP相對應之孔及與柱部分HB相對應之孔，則柱部分HB之層數及記憶體柱MP之層數相等，並且此數目可為一，或者為三或更大。
在與互連層102相同之層處，在XY平面中突出之突出部分TS提供在各別柱部分HB之側表面上。每個突出部分TS填充有絕緣層108。
根據串單元SU，形成狹縫SHE以分開用作選擇閘極線SGD之最頂部互連層102。每個狹縫SHE填充有絕緣層111。絕緣層111使用例如SiO 2形成。
接著，將描述分離區域SP之橫截面組態。
如圖6中所示，柱部分HB，即接觸塞CP1 (導電層109)，例如在X方向上以大致相等之間隔配置。在與互連層102相同之層處，柱部分HB (接觸塞CP1)之間的部分填充有絕緣層108 (突出部分TS)。亦即，在分離區域SP中，用絕緣層108取代互連層102。
接著，將描述CP2耦接區域中之接觸塞CP2之橫截面組態。
如圖7中所示，分別用作接觸塞CP2之導電層113形成在各別互連層102之平台上。導電層113由導電材料形成，並且可以使用例如金屬材料(例如，W或TiN)形成。與記憶體柱MP及柱部分HB (接觸塞CP1)不同，在圖7之實例中，接觸塞CP2形成為單層。
1.2製造記憶體單元陣列之方法 接著，將參考圖8至圖16描述製造記憶體單元陣列11之方法之一個實例。在本實施例中，將描述藉由取代技術形成互連層102之情況。
如圖8中所示，以交替之方式在半導體基板100上堆疊分別與選擇閘極線SGS及字線WL0至WL3相對應之六個絕緣層101及五個犧牲層120。在待在下面描述之步驟中，藉由取代技術用互連層102取代五個犧牲層120。犧牲層120可以由在取代中對絕緣層101具有足夠高之濕法刻蝕選擇性之任何材料構成。犧牲層120可為例如半導體層、絕緣層或導電層。在下面之描述中，將描述使用SiN形成犧牲層120之情況。
此後，形成與記憶體柱LMP及柱部分LHB (接觸塞LCP)相對應之孔，並且用犧牲層121填充每個孔。犧牲層121可以由對絕緣層101及犧牲層120具有足夠高之濕法刻蝕選擇性的任何材料構成。犧牲層121可為例如半導體層、絕緣層或導電層。
如圖9中所示，例如以交替之方式在最頂部絕緣層101上進一步堆疊分別與字線WL4至WL7及選擇閘極線SGD相對應之五個犧牲層120及五個絕緣層101。
隨後，以某一方式形成狹縫SHE，使得其底表面到達與字線WL7相對應之第二最頂部犧牲層120，並且用絕緣層111填充。
此後，在與記憶體柱LMP及柱部分LHB相對應之犧牲層121上形成與記憶體柱UMP及柱部分UHB相對應之孔，然後用犧牲層121填充每個孔。
如圖10中所示，移除與記憶體柱MP相對應之犧牲層121。隨後，依次形成阻斷絕緣膜103、電荷儲存層104、穿隧絕緣膜105、半導體層106及核心層107，從而形成記憶體柱MP。更特定而言，堆疊阻斷絕緣膜103、電荷儲存層104及穿隧絕緣膜105。此後，藉由例如各向異性蝕刻(例如，反應離子蝕刻(RIE))來移除最頂部絕緣層101上以及與每個記憶體柱MP相對應之孔的底部處(即半導體基板100上)之阻斷絕緣膜103、電荷儲存層104及穿隧絕緣膜105。隨後，依次形成半導體層106及核心層107。此後，移除最頂部絕緣層101上之半導體層106及核心層107。此時，半導體層106及核心層107之頂表面在每個記憶體柱MP之頂表面下方。隨後，用半導體層106填充記憶體柱MP之上部。此後，移除最頂部絕緣層101上之半導體層106。
隨後，形成絕緣層101以覆蓋記憶體柱MP、絕緣層111及犧牲層121之頂表面。
如圖11中所示，移除與柱部分HB相對應之犧牲層121上之絕緣層101，然後藉由例如濕法蝕刻移除犧牲層121。由此，形成與柱部分HB相對應之孔HL1。
如圖12中所示，藉由濕法蝕刻自孔HL1之側表面移除犧牲層120。由此，在Z方向上在絕緣層101之間形成氣隙。
如圖13中所示，使用例如具有良好台階覆蓋率之技術(例如，CVD及原子層沈積(ALD))形成其厚度不允許絕緣層101之間的氣隙被填充之絕緣層110。隨後，形成其厚度允許絕緣層101之間的氣隙被填充但不填充孔HL1之互連層102。
如圖14中所示，藉由例如濕法蝕刻移除形成在最頂部絕緣層101及孔HL1之側表面上之互連層102及絕緣層110。此時，自孔HL1之側表面部分地移除互連層102及絕緣層110，從而形成與突出部分TS相對應之部分。
如圖15中所示，使用例如具有良好台階覆蓋率之技術(例如，CVD及ALD)形成絕緣層108，從而填充與突出部分TS相對應之部分。此時，絕緣層108形成為具有不允許孔HL1被填充之厚度。隨後，藉由例如RIE移除形成在最頂部絕緣層101及孔HL1之底表面上之絕緣層108。絕緣層108保留在孔HL1之側表面上。
如圖16中所示，藉由用導電層109填充每個孔HL1形成接觸塞CP1。
1.3本實施例之效果 利用本實施例之上述組態，可以提供一種能夠降低製造成本之半導體記憶裝置。將在下面詳細描述效果。
例如，當互連層(例如，字線WL)被分成兩部分時，在分離區域SP中形成線形狹縫。在製造半導體記憶裝置之程序中，分別進行孔形部分(例如，記憶體柱MP)之蝕刻(藉由微影及蝕刻)及線形部分之蝕刻。因此，當形成線形狹縫時，製造步驟之數目增加，從而增加了製造成本。
另一方面，在本實施例之組態中，可以藉由在分離區域SP中形成柱部分HB及突出部分TS而將互連層102 (例如，字線WL)分成兩部分，該等突出部分TS提供在柱部分HB之外部以彼此連結。亦即，由於可以在不進行線形部分之蝕刻的情況下分開互連層102，因此可以減少製造步驟之數目，從而降低了製造成本。
此外，在本實施例之組態中，可以同時蝕刻與分離區域SP中之柱部分HB相對應之孔及與記憶體柱MP相對應之孔。消除了在單元區域及分離區域SP分別形成時將必需之未對準之裕量。因此，可以抑制晶片面積之增加。
另外，根據本實施例之組態，可以減小提供在分離區域SP附近之記憶體柱MP之直徑及提供在遠離分離區域SP之位置處的記憶體柱MP之直徑之間的差值。例如，當在分離區域SP中形成狹縫時，在分離區域SP中未形成孔，並且與記憶體柱MP相對應之孔的密度發生變化。因此，在稀疏地提供與記憶體柱MP相對應之孔之區域的端部處(即在分離區域SP附近)之記憶體柱MP與密集地提供與記憶體柱MP相對應之孔之區域的中心處之記憶體柱MP之間，可能發生直徑之變化。另一方面，在本實施例之組態中，由於在分離區域SP中亦形成有孔，因此可以減小孔之密度的變化，從而減小記憶體柱MP之直徑的變化。
而且，根據本實施例之組態，可以抑制由互連層102之應力引起之晶片的變形。在分離區域SP中形成有狹縫之情況下，當在製造半導體記憶裝置之程序中形成狹縫時，狹縫由於互連層102之應力而變形，並且可能發生晶片之變形。另一方面，在本實施例之組態中，由於分離區域SP中之絕緣層101不分開，因此可以抑制晶片之變形。
此外，根據本實施例之組態，由於可以抑制晶片之變形，因此可以減少例如當記憶體柱MP及位元線BL電耦接時由變形引起之未對準造成的連接故障。由此，可以改良半導體記憶裝置之可靠性。
另外，根據本實施例之組態，由於相鄰孔之突出部分TS被連結以分開互連層102，因此可以自由設計分離區域SP之佈局。亦即，可以自由設計互連層102之佈局。例如，當在製造半導體記憶裝置之程序中在矽晶圓上形成複數個晶片時，可以藉由改變互連層102針對每個晶片延伸之方向來抑制由互連層102之應力引起的矽晶圓之變形。
2.第二實施例 接著，將描述第二實施例。在第二實施例中，將描述與第一實施例不同之分離區域SP的兩個例示性組態。在下文中，描述將主要集中於與第一實施例不同之事項。
2.1第一實例 將參考圖17描述第一實例。
如圖17中所示，在本實例中，絕緣層135提供在半導體基板100上。絕緣層135使用例如SiO 2形成。在形成絕緣層135之區域中，即在半導體基板100與互連層136之間的區域中，可以提供諸如列解碼器12或感測放大器13之電路。
在絕緣層135上，形成用作源極線SL之互連層136。互連層136由導電材料(使用例如n型半導體、p型半導體或金屬材料)形成。
與第一實施例之圖5類似，在互連層136上，十一個絕緣層101及十個互連層102以交替之方式堆疊。
在本實例中，未提供接觸塞CP1，並且柱部分HB填充有絕緣層108。
2.2第二實例 接著，將參考圖18描述第二實例。
如圖18中所示，在本實例中，在突出部分TS中形成氣隙AG1。
例如，當如參考圖15在第一實施例中所述藉由CVD形成絕緣層108時，可以根據CVD之階梯覆蓋率形成氣隙AG1。
2.3本實施例之效果 根據本實施例之組態，實現了與第一實施例類似之效果。
3.第三實施例 接著，將描述第三實施例。在第三實施例中，將描述與第一及第二實施例不同之分離區域SP之組態。在下文中，描述將主要集中於與第一及第二實施例不同之事項。
3.1記憶體單元陣列之平面組態 首先，將參考圖19及圖20描述記憶體單元陣列11之例示性平面組態。圖19為區塊BLK1中之串單元SU0及SU1之平面圖。在圖19之實例中，省略了層間絕緣膜。圖20為圖19中之區域RA之放大圖。
如圖19中所示，在本實施例中，在分離區域SP中，複數個柱部分HB沿X方向以單個線配置。絕緣層(絕緣膜) 130提供在突出部分TS之側表面上，並且氣隙AG2形成在突出部分TS及柱部分HB上。在X方向上彼此相鄰之突出部分TS之氣隙AG2彼此連結。每一層處之連結突出部分TS被提供成在X方向上到達選擇閘極線SGD及SGS以及字線WL之兩端。藉由突出部分TS (即提供在分離區域SP中之氣隙AG2)，選擇閘極線SGD及SGS以及字線WL沿Y方向分開。
在圖19之實例中，示出了柱部分HB沿X方向以一個線配置之情況；然而，可以自由設計柱部分HB之配置。只要柱部分HB之突出部分TS在X方向上連結即可。
在本實施例中，由於互連層102並非藉由取代技術形成，因此在CP2耦接區域中未提供虛設柱HR。
接著，將描述記憶體柱MP、柱部分HB及突出部分TS之詳細平面組態。在圖20之實例中，示出了區域RA中之WL7平面及WL6-WL7平面。
如圖20中所示，在本實施例中，在WL7平面中，在記憶體柱MP之外周邊中未提供絕緣層110。
在WL7平面中，絕緣層130提供在互連層102之面對分離區域SP之側表面上。絕緣層130使用例如SiO 2形成。氣隙AG2形成在絕緣層130中。由互連層102及柱部分HB包圍之部分對應於突出部分TS。
在WL7平面中，提供在突出部分TS處之氣隙AG2彼此連結。字線WL7藉由連結氣隙AG2沿Y方向分開。
在WL6-WL7平面中，絕緣層130提供在柱部分HB之側表面上，並且氣隙AG2提供在絕緣層130之內部中。提供在柱部分HB外部之絕緣層130在WL6-WL7平面中未連結。因此，提供在字線WL6與字線WL7之間的絕緣層101在Y方向上不分開。
在分離區域SP中，提供了在X及Z方向上延伸之氣隙AG2。在分離區域SP中，絕緣層101在Y方向上穿過氣隙AG2，並且用作連結部分，該等連結部分連結提供在分離區域SP之兩側上之絕緣層101的部分(堆疊以與互連層102交替之絕緣層101之部分)。換言之，絕緣層101包括提供在隔離區域SP之一側上的堆疊部分BU1 (其中絕緣層101堆疊以與互連層102交替)、提供在隔離區域SP之另一側上的堆疊部分BU2 (其中絕緣層101堆疊以與互連層102交替)及在隔離區域SP中連結部分BU1及BU2之複數個橋接部分BU3。
3.2記憶體單元陣列之橫截面組態 接著，將參考圖21及圖22描述記憶體單元陣列11之橫截面組態。圖21為沿圖19之線A1-A2截取之橫截面視圖。圖22為沿圖19之線B1-B2截取之橫截面視圖。
與參考圖17描述之第二實施例之第一實例類似，如圖21中所示，絕緣層135提供在半導體基板100上。互連層136提供在絕緣層135上。在互連層136上，十一個絕緣層101及十個互連層102例如以交替之方式堆疊。
在本實施例中，形成絕緣層130以覆蓋分離區域SP中之柱部分HB及突出部分TS之內表面。更特定而言，絕緣層130形成在與絕緣層101接觸之每個柱部分HB之側表面、與互連層136接觸之每個柱部分HB之底表面、每個突出部分TS之頂表面及底表面以及與互連層102接觸之每個突出部分TS的側表面上。氣隙AG2形成在絕緣層130中。
絕緣層131提供在柱部分HB之上部處，以封閉氣隙AG2之開口。絕緣層131使用例如SiO 2形成。
接著，將描述分離區域SP之橫截面組態。
如圖22中所示，柱部分HB例如在X方向上以大致相等之間隔配置。突出部分TS形成在與互連層102相同之層處，並且氣隙AG2形成在柱部分HB及突出部分TS中。亦即，在分離區域SP中，氣隙AG2藉由在Z方向上延伸之柱部分HB及在X方向上延伸之突出部分TS形成為格子圖案。
3.3製造記憶體單元陣列之方法 接著，將參考圖23至圖29描述製造記憶體單元陣列11之方法之一個實例。在本實例中，將描述不進行取代而形成互連層102之情況。
首先，如圖23中所示，在半導體基板100上形成絕緣層135。隨後，在絕緣層135上形成互連層136。此後，例如以交替之方式在互連層136上堆疊分別與選擇閘極線SGS及字線WL0至WL3相對應之六個絕緣層101及五個互連層102。
此後，形成與記憶體柱LMP及柱部分LHB相對應之孔，並且用犧牲層121填充各別之孔。
如圖24中所示，例如以交替之方式在最頂部絕緣層101上進一步堆疊分別與字線WL4至WL7及選擇閘極線SGD相對應之五個互連層102及五個絕緣層101。
隨後，以某一方式形成狹縫SHE，使得其底表面到達與字線WL7相對應之第二最頂部互連層102，並且用絕緣層111填充。
此後，在與記憶體柱LMP及柱部分LHB相對應之犧牲層121上形成與記憶體柱UMP及柱部分UHB相對應之孔，然後用犧牲層121填充每個孔。
與參考圖10描述之第一實施例類似，如圖25中所示，移除與記憶體柱MP相對應之犧牲層121。隨後，依次形成阻斷絕緣膜103、電荷儲存層104、穿隧絕緣膜105、半導體層106及核心層107，從而形成記憶體柱MP。
隨後，形成絕緣層101以覆蓋記憶體柱MP、絕緣層111及犧牲層121之頂表面。
如圖26中所示，移除與柱部分HB相對應之犧牲層121上之絕緣層101，然後藉由例如濕法蝕刻移除犧牲層121。由此，形成孔HL1。
如圖27中所示，藉由例如濕法蝕刻自孔HL1之側表面部分地移除互連層102，從而形成與突出部分TS相對應之部分。
如圖28中所示，使用例如具有良好台階覆蓋率之技術(例如，CVD及ALD)形成絕緣層130。此時，絕緣層130形成為具有不允許突出部分TS及孔HL1被填充之厚度。
如圖29中所示，使用例如具有較差台階覆蓋率差之技術(例如，電漿CVD)形成絕緣層131，從而封閉孔HL1之開口。此後，使用例如化學機械拋光(CMP)移除最頂部絕緣層101上之絕緣層130及131。
3.4本實施例之效果 根據本實施例之組態，實現了與第一實施例類似之效果。
此外，根據本實施例之組態，可以在分離區域SP中形成氣隙AG2。由此，可以減小提供在分離區域SP之兩側上之兩個互連層102之間的電容。藉由減小互連之間的電容，可以使包夾分離區域SP之兩個互連之間的距離相對較短。
另外，根據本實施例之組態，可以在互連層102與氣隙AG2之間形成絕緣層130。由此，可以在氣隙AG2中抑制由水分等之影響引起之互連層102之間的漏電流之發生，或者可以抑制具有不同電勢之互連層102之間的金屬原子之表面遷移。此改良了半導體記憶裝置之可靠性。
此外，在本實施例之組態中，絕緣層101在分離區域SP中不分開。由此，絕緣層101在分離區域SP中用作連結部分，該等連結部分連結提供在分離區域SP之兩側上之絕緣層101的部分(堆疊以與互連層102交替之絕緣層101之部分)。由此，可以抑制由氣隙AG2之形成引起的機械強度之降低。因此，可以抑制由氣隙AG2引起之實體故障(例如，開裂)之發生。
另外，根據本實施例之組態，無需提供虛設柱HR。
4.第四實施例 接著，將描述第四實施例。根據第四實施例，將描述與第三實施例不同之分離區域SP的兩個例示性組態。在下文中，描述將主要集中於與第三實施例不同之事項。
4.1第一實例 將參考圖30描述第一實例。
如圖30中所示，在本實例中，絕緣層130形成在分隔區域SP中之互連層102之側表面上，但不形成在氣隙AG2之頂表面及底表面上或絕緣層101之側表面、頂表面及底表面上。換言之，絕緣層130局部地形成在氣隙AG2與互連層102之間。在氣隙AG2及絕緣層101及互連層136之間未形成絕緣層130。絕緣層130藉由選擇性ALD形成在暴露之互連層102之表面上，如參考圖28在第三實施例中所述。由此，可以形成上述組態。
4.2第二實例 接著，將參考圖31描述第二實例。
如圖31中所示，在本實例中，突出部分TS填充有絕緣層130，並且在柱部分HB之側表面及底表面上未形成絕緣層130。絕緣層130例如形成有允許突出部分TS被填充但不允許柱部分HB被填充之厚度，如參考圖28在第三實施例中所述。藉由例如濕法蝕刻或化學乾法蝕刻(CDE)來移除柱部分HB之側表面及底表面上之絕緣層130。由此，可以形成上述組態。
4.3本實施例之效果 根據本實施例之組態，可以獲得與第一至第三實施例類似之效果。
5.第五實施例 接著，將描述第五實施例。在第五實施例中，將描述與第一實施例不同之提供在記憶體單元陣列11之端部處的分離區域SP及接觸塞CP2之結構。在下文中，描述將主要集中於與第一至第四實施例不同之事項。
5.1半導體記憶裝置之平面組態 首先，將參考圖32描述半導體記憶裝置1之例示性平面組態。
如圖32中所示，本實施例之半導體記憶裝置1包括例如四個平面PB (PB0至PB3)。每個平面PB為包括記憶體核心單元10 (即記憶體單元陣列11)並且進行寫入操作、讀取操作等之單元。平面PB0至PB3為可獨立操作的，並且可以同時操作。在本實施例中，平面PB0至PB3具有相同之組態。平面PB0至PB3例如以2列×2列之矩陣配置。可以自由設計平面PB之數目及配置。
在本實施例中，參考第三實施例描述之分離區域SP提供在記憶體單元陣列11之外周邊中並且在每個平面PB中的區塊BLK之間。
在下面之描述中，在半導體記憶裝置1之平面組態中不包括記憶體單元陣列11之區域將被稱為周邊區域。在周邊區域中，例如提供了除記憶體單元陣列11以外之一個電路或用於在半導體記憶裝置1與外部裝置之間耦接的電極襯墊。
5.2記憶體單元陣列之平面組態 接著，將參考圖33描述記憶體單元陣列11之例示性平面組態。圖33為平面PB0中之區塊BLK0的平面圖。在本實施例中，將描述四個串單元SU0至SU3共用字線WL0至WL7及選擇閘極線SGS之情況。在圖33之實例中，省略了層間絕緣膜。
如圖33中所示，提供分隔區域SP以包圍每個區塊BLK。
亦即，與選擇閘極線SGD及SGS以及字線WL相關聯之互連層102藉由分離區域SP與周邊區域分開。提供在記憶體單元陣列11之外周邊中並且將記憶體單元陣列11與周邊區域分開之分離區域SP亦被稱為「外周邊分離區域SP」。在圖33之實例中，分離區域SP具有與第三實施例類似之結構，並且氣隙AG2提供在柱部分HB及突出部分TS中。分離區域SP可以具有與其他實施例類似之結構。換言之，外周邊分離區域SP可以具有與提供在記憶體單元陣列11中之分離區域SP實質上相同的結構。
在本實施例中，CP2耦接區域在X方向上提供在兩個單元區域之間，並且未提供平台。可以自由設計CP2耦接區域之配置。CP2耦接區域可以在X方向上提供在互連層102之端部處。複數個CP2耦接區域可以使得CP2耦接區域及複數個單元區域以交替方式配置之方式來提供。在圖33之實例中，接觸塞CP2之直徑及記憶體柱MP之直徑可以彼此相等或不同。
在與選擇閘極線SGD及SGS以及字線WL相同之層處，突出部分提供在每個接觸塞CP2之外部。與分離區域SP不同，在CP2耦接區域中，相鄰之接觸塞CP2之突出部分彼此不連結，從而不在X方向上分開互連層102。
狹縫SHE提供在選擇閘極線SGD0與選擇閘極線SGD1之間，選擇閘極線SGD1與選擇閘極線SGD2之間以及選擇閘極線SGD2與選擇閘極線SGD3之間。與第一實施例之圖3類似，記憶體柱MP亦提供在狹縫SHE上；然而，無需提供此等記憶體柱。另外，狹縫SHE上之記憶體柱MP無需用作NAND串NS。
在本實施例中，由於互連層102並非藉由取代技術形成，因此在CP2耦接區域中未提供虛設柱HR。
5.3記憶體單元陣列之橫截面組態 接著，將參考圖34及圖35描述記憶體單元陣列11之橫截面組態。圖34為沿圖33之線D1-D2截取之橫截面視圖。圖35為沿圖33之線E1-E2截取之橫截面視圖。
與第三實施例之圖21類似，在本實施例中，如圖34中所示，十一個絕緣層101及十個互連層102以交替之方式堆疊在互連層136上。
分離區域SP中之柱部分HB及突出部分TS具有與參考圖21描述之第三實施例類似的結構。
與記憶體單元陣列11類似，在周邊區域中，十一個絕緣層101及十個互連層102以交替之方式堆疊。在本實施例中，記憶體單元陣列11及周邊區域藉由分離區域SP分開。因此，絕緣層101及互連層102堆疊而沒有移除互連層102之區域至少保留在周邊區域之一部分中。
接著，將描述CP2耦接區域之橫截面組態。
如圖35中所示，突出部分TS2提供在接觸塞CP2之側表面與互連層102之間，並且突出部分TS2填充有絕緣層137。絕緣層137使用例如SiO 2形成。因此，每個接觸塞CP2電耦接至與接觸塞CP2之底部接觸的互連層102，而不電耦接至接觸塞CP2之側表面上的互連層102。提供在相鄰之接觸塞CP2之外部的突出部分TS2彼此不連結。
5.4製造記憶體單元陣列之方法 接著，將參考圖36至圖45描述製造記憶體單元陣列11之方法的一個實例。在本實施例中，將描述同時蝕刻與記憶體柱MP、分離區域SP中之柱部分HB及接觸塞CP2相對應之孔的情況。而且，將描述接觸塞CP2及CP3同時填充有導電材料之情況。為了簡化描述，將描述記憶體柱MP、分離區域SP中之柱部分HB及接觸塞CP2中之每一個形成為單層之情況。
如圖36中所示，在半導體基板100上形成絕緣層135。隨後，在絕緣層135上形成互連層136。此後，例如以交替之方式在互連層136上堆疊十一個絕緣層101及十個互連層102。
隨後，以某一方式形成狹縫SHE，使得其底表面到達與字線WL7相對應之第二最頂部互連層102，並且用絕緣層111填充。
此後，在最頂部絕緣層101上形成硬遮罩層140。在蝕刻與記憶體柱MP、分離區域SP中之柱部分HB及接觸塞CP2相對應之孔時，硬遮罩層140用作遮罩材料。硬遮罩層140可以由在絕緣層101及互連層102之乾法蝕刻時允許絕緣層101及互連層102對硬遮罩層140具有足夠高之蝕刻選擇性的任何材料構成；此材料可為絕緣材料、半導體及導電材料。
隨後，蝕刻硬遮罩層140，並且形成與分離區域SP中之柱部分HB相對應之孔HL1、與記憶體柱MP相對應之孔HL2及與接觸塞CP2相對應之孔HL3。孔HL1至HL3之直徑可以彼此相等或不同。
如圖37至圖39中所示，藉由使用光微影及乾法蝕刻用抗蝕劑141重複遮罩形成，形成在其底表面到達最底部絕緣層101之孔HL1及HL2以及深度不同之孔HL3。更特定而言，雖然CP2耦接區域之孔HL3以抗蝕劑141覆蓋，但孔HL1及HL2之底部處之絕緣層101及互連層102經蝕刻。在剝離抗蝕劑141之後，形成抗蝕劑141以暴露孔HL1及HL2以及與最底部互連層102相對應之孔HL3。蝕刻孔HL1及HL2之底部處的絕緣層101及互連層102以及暴露之孔HL3。此後，剝離抗蝕劑141。
隨後，如圖37中所示，使用抗蝕劑141形成遮罩以暴露分別與最底部及第二最底部互連層102相對應之孔HL1及HL2以及孔HL3。蝕刻孔HL1及HL2以及暴露之孔HL3之底部處的絕緣層101及互連層102。
類似地，重複使用抗蝕劑141進行之遮罩形成以及蝕刻暴露於孔HL1至HL3之底部的絕緣層101及互連層102之操作。
如圖38中所示，例如使用抗蝕劑141形成遮罩以暴露與最底部至第四最底部互連層102相對應之孔HL1及HL2以及孔HL3。蝕刻孔HL1及HL2以及暴露之孔HL3之底部處的絕緣層101及互連層102。
如圖39中所示，在蝕刻孔HL1至HL3之後，移除硬遮罩層140。在圖37至圖39之實例中，已經描述了重複用抗蝕劑141進行遮罩形成及乾法蝕刻之情況；然而，該方法不限於此。例如，代替抗蝕劑141，可以使用奈米壓印微影形成包括與具有不同深度之孔HL3相對應之台階的模板轉移層，從而重複孔HL1至HL3之蝕刻及模板轉移層之蝕刻。而且，藉由例如使用減薄製程來改變抗蝕劑141之遮罩圖案之尺寸，可以形成具有不同深度之孔HL3。
如圖40中所示，例如在與記憶體柱MP相對應之孔HL2上用抗蝕劑142形成遮罩。隨後，用犧牲層143填充暴露之孔HL1及HL3。犧牲層143可以由對絕緣層101及互連層102具有足夠高之濕法刻蝕選擇性的任何材料構成。
如圖41中所示，在移除抗蝕劑142之後，以某一方式進行蝕刻，使得孔HL2之底部到達互連層136。隨後，在每個孔HL2中形成阻斷絕緣膜103、電荷儲存層104、穿隧絕緣膜105、半導體層106及核心層107，從而形成記憶體柱MP。
如圖42中所示，形成絕緣層101以覆蓋記憶體柱MP、絕緣層111及犧牲層143之頂表面。此後，移除與分離區域SP中之孔HL1相對應之犧牲層143上的絕緣層101，然後藉由例如濕法蝕刻移除孔HL1中之犧牲層143。由此，形成孔HL1。隨後，蝕刻孔HL1之底部以到達互連層136。此後，以與參考圖27至圖29描述之第三實施例類似之程序，在柱部分HB及突出部分TS中形成氣隙AG2。
如圖43中所示，移除與CP2耦接區域中之孔HL3相對應之犧牲層143上的絕緣層101，然後藉由例如濕法蝕刻移除孔HL3中之犧牲層143。由此，形成孔HL3。此後，藉由例如濕法蝕刻自孔HL3之側表面部分地移除互連層102，從而形成與突出部分TS2相對應之部分。此時，以某一方式調整蝕刻量，使得提供在相鄰之孔HL3之外部的突出部分TS2彼此不連結。
如圖44中所示，形成其厚度允許突出部分TS2被填充但不允許孔HL3被填充之絕緣層137。隨後，藉由使用例如含有氟化氫(HF)之溶液的濕法蝕刻、CDE等來移除孔HL3之側表面上之絕緣層137及孔HL3之底表面上之絕緣層101。由此，互連層102暴露在孔HL3之底部處。由於濕法蝕刻、CDE等為等向性蝕刻，因此與進行濕法蝕刻、CDE等之前的孔HL3相比，孔HL3之開口之直徑變大。
如圖45中所示，在記憶體柱MP上形成與接觸塞CP3相對應之孔。隨後，用導電層138填充孔HL3及記憶體柱MP上之孔，從而形成接觸塞CP2及CP3。導電層138由導電材料(使用例如n型半導體、p型半導體或金屬材料)構成。
5.5本實施例之效果 根據本實施例之組態，可以獲得與第一至第三實施例類似之效果。
此外，根據本實施例之組態，可以抑制晶片面積之增加。
例如，當在X方向上在互連層102之端部處形成平台時，並非用作裝置之台階形成在互連層102之端部處(在Y方向上在此端部處未形成平台)。此增加了記憶體單元陣列11之尺寸。
亦存在例如形成狹縫以圍繞互連層102，從而分開互連層102之情況。在此情況下，圖案可以在蝕刻狹縫時彎曲，或者狹縫可以在狹縫之交點處具有不同之深度。
另一方面，根據本實施例之組態，可以藉由提供分離區域SP來將記憶體單元陣列11與周邊區域分開。由於未形成不必要之台階，因此可以抑制記憶體單元陣列11之面積的增加(即抑制晶片面積的增加)。另外，在分離區域SP中，提供在柱部分HB之外部之突出部分TS相連結以分開互連層102，因此可以抑制分離區域SP中之圖案之變形及深度之改變。
另外，根據本實施例之組態，可以在接觸塞CP2與互連層102之間提供突出部分TS2。由此，可以在不形成平台之情況下形成接觸塞CP2。由此，可以抑制CP2耦接區域之面積的增加。另外，由於可以同時蝕刻與記憶體柱MP、柱部分HB及接觸塞CP2相對應之孔，因此可以抑制製造成本之增加。
6.第六實施例 接著，將描述第六實施例。在第六實施例中，將描述藉由耦接提供在分離區域SP中之複數個接觸塞CP1之上部來形成局部互連之情況。在下文中，描述將主要集中於與第一至第五實施例不同之事項。
6.1記憶體單元陣列之平面組態 首先，將參考圖46至圖47描述記憶體單元陣列11之例示性平面組態。圖46為區塊BLK1中之串單元SU0及SU1之平面圖。在圖46之實例中，省略了層間絕緣膜。圖47為圖46中之區域RA之放大圖。
如圖46中所示，在分離區域SP中，接觸塞CP1沿X方向以單個線配置。圓形耦接部分例如提供在接觸塞CP1上。在X方向上彼此相鄰之接觸塞CP1上之耦接部分彼此連結，並且提供了在X方向上延伸之局部互連LI。其他組態與參考圖3描述之第一實施例類似。
在圖46之實例中，示出了接觸塞CP1沿X方向以單個線配置之情況；然而，可以自由設計接觸塞CP1之配置。如第一實施例之圖3中所示，接觸塞CP1可以例如沿X方向以兩列交錯配置提供。只要接觸塞CP1上之耦接部分在X方向上彼此連結，使得提供局部互連LI即可。
接著，將詳細描述局部互連LI及分離區域SP之平面組態。在圖47之實例中，示出了區域RA中之局部互連LI之頂表面(在下文中亦稱為「LI平面」)、WL7平面及WL6-WL7平面。與例如參考圖20描述之第三實施例類似，在本實施例中，未提供第一實施例中描述之絕緣層110。
如圖47中所示，圓形耦接部分在LI平面中提供在各別接觸塞CP1上。耦接部分在X方向上彼此連結，從而形成局部互連LI。局部互連LI之頂表面在Z方向上在記憶體柱MP之上表面上方。因此，在LI平面中未示出記憶體柱MP之頂表面。
例如，吾人假設，X方向上之彼此相鄰之接觸塞CP1之中心軸之間的距離為L1，並且LI平面中之自接觸塞CP1 (耦接部分)之中心軸至耦接部分之外周邊的距離為L4。在此情況下，距離L1及L4滿足關係((L1)/2) ＜ (L4)。吾人亦假設，接觸塞CP1之中心軸及與其相鄰之記憶體柱MP之間的距離為L5。在此情況下，距離L4及L5滿足關係(L4) ＜ (L5)。
與參考圖4描述之第一實施例類似，與突出部分TS相對應之絕緣層151在WL7平面中提供在接觸塞CP1之外部。提供在各別接觸塞CP1之外部之絕緣層151 (突出部分TS)在X方向上彼此連結。
另一方面，與參考圖4描述之第一實施例類似，與WL7平面中相比，在WL6-WL7平面中提供在接觸塞CP1之外部的絕緣層151具有較小之直徑，並且彼此不連結。因此，提供在字線WL6與字線WL7之間的絕緣層101在Y方向上不分開。亦即，在分離區域SP中，絕緣層101提供在相鄰之接觸塞CP1之間。換言之，絕緣層101包括提供在隔離區域SP之一側上之堆疊部分BU1 (其中絕緣層101堆疊以與互連層102交替)、提供在隔離區域SP之另一側上之堆疊部分BU2 (其中絕緣層101堆疊以與互連層102交替)及在隔離區域SP中連結部分BU1及BU2的複數個橋接部分BU3。
6.2記憶體單元陣列之橫截面組態 接著，將參考圖48及圖49描述記憶體單元陣列11之橫截面組態。圖48為沿圖46之線A1-A2截取之橫截面視圖。圖49為沿圖46之線B1-B2截取之橫截面視圖。在圖48及圖49之實例中，為了簡化描述，省略了接觸塞CP3。
如圖48中所示，與參考圖17描述之第二實施例之第一實例類似，絕緣層135提供在半導體基板100上。互連層136提供在絕緣層135上。在互連層136上，十一個絕緣層101及十個互連層102例如以交替之方式堆疊。
與第一實施例類似，在本實施例中，在Z方向上延伸之接觸塞CP1形成在柱部分HB中。圓錐形耦接部分提供在每個接觸塞CP1上，其頂點朝下(直徑朝開口之方向增大)。每個接觸塞CP1及相對應之耦接部分填充有導電層150。可以在接觸塞CP1中之導電層150中形成空隙。導電層150由導電材料形成，使用n型半導體、p型半導體、金屬材料等。在下面之描述中，將描述使用TiN及W之堆疊結構形成導電層150之情況。
在柱部分HB中，提供絕緣層151以覆蓋接觸塞CP1 (導電層150)之側表面。亦即，柱部分HB由接觸塞CP1及形成在接觸塞CP1之側表面上之絕緣層151形成。絕緣層151使用例如SiO 2形成。接觸塞CP1之底表面與互連層136接觸。
在與互連層102相同之層處，在XY平面中突出之突出部分TS提供在各別柱部分HB之側表面上。突出部分TS填充有絕緣層151。
記憶體柱MP、互連層102等之組態與參考圖20描述之第三實施例之組態類似。亦即，在本實施例中，未提供第一實施例中描述之絕緣層110。
接著，將描述分離區域SP之橫截面組態。
如圖49中所示，柱部分HB，即接觸塞CP1 (導電層150)，例如在X方向上以大致相等之間隔配置。在與互連層102相同之層處，柱部分HB (接觸塞CP1)之間的部分填充有絕緣層151 (突出部分TS)。亦即，在分離區域SP中，用絕緣層151取代互連層102。
提供在各別接觸塞CP1上之耦接部分在X方向上彼此連結，並且形成局部互連LI。在圖49之實例中，局部互連LI之底表面在X方向上形成之字形。
6.3製造記憶體單元陣列之方法 接著，將參考圖50至圖59描述製造記憶體單元陣列11之方法之一個實例。圖50至圖59中之每一個示出了製造程序中之沿線A1-A2截取之橫截面及沿線B1-B2截取之橫截面。
與參考圖23至圖25描述之第三實施例類似，如圖50中所示，在形成記憶體柱MP之後，形成絕緣層101以覆蓋記憶體柱MP、絕緣層111及犧牲層121之頂表面。在本實施例中，由於互連層102藉由取代技術形成，因此十一個絕緣層101及十個犧牲層120以交替之方式堆疊在互連層136上。
如圖51中所示，蝕刻最頂部絕緣層101，從而在與各別柱部分HB相對應之犧牲層121上形成孔HL0。
如圖52中所示，藉由例如濕法蝕刻移除孔HL0之底部處之犧牲層121。由此，形成孔HL1。
如圖53中所示，藉由例如濕法蝕刻自各別之孔HL1之側表面移除犧牲層120。由此，在Z方向上在絕緣層101之間形成氣隙。
如圖54中所示，形成其厚度允許絕緣層101之間的氣隙被填充但不填充孔HL1之互連層102。
如圖55中所示，藉由例如濕法蝕刻移除形成在最頂部絕緣層101及孔HL1之側表面上的互連層102。此時，自孔HL1之側表面部分地移除互連層102，從而形成與突出部分TS相對應之部分。由此，移除分離區域SP中之互連層102。
如圖56中所示，使用例如具有良好台階覆蓋率之技術(例如，CVD及ALD)形成絕緣層151，從而填充與突出部分TS相對應之部分。此時，絕緣層151形成為具有不允許孔HL1被填充之厚度。絕緣層151可為兩層或多於兩層之堆疊結構。
如圖57中所示，藉由例如RIE移除形成在最頂部絕緣層101及孔HL1之底表面上之絕緣層151。此時，以某一方式進行蝕刻，使得孔HL1之開口之直徑在其頂部處變寬，從而形成漏斗形孔HL1。每個孔HL1之開口之直徑以某一方式形成為大於孔HL1的間距，使得在X方向上彼此相鄰之孔HL1在其上部處彼此連結，但孔HL1在XY平面中不與相鄰之記憶體柱MP重疊。
如圖58中所示，用導電層150填充孔HL1。導電層150藉由例如CVD或ALD由TiN及W形成。
如圖59中所示，藉由例如CMP移除絕緣層101上之導電層150。由此，形成接觸塞CP1及局部互連LI。
6.4本實施例之效果 根據本實施例之組態，實現了與第一實施例類似之效果。
另外，根據本實施例之組態，可以抑制半導體記憶裝置之抗彎強度之降低。將在下面詳細描述效果。
在例如在X方向(字線WL延伸之方向)上延伸之線形狹縫形成在分離區域SP中，並且該狹縫填充有導電層150之情況下，可能會形成X方向上之空隙延伸，從而可能降低抗彎性。
另一方面，在本實施例之組態中，由於孔形接觸塞CP1形成在分離區域SP中，所以即使在每個接觸塞CP1中形成空隙之情況下，接觸塞CP1之空隙亦會與在X方向上彼此分開。此抑制了抗彎強度之降低。
另外，根據本實施例之組態，可以使用導電層150同時形成接觸塞CP1及其上提供之局部互連LI。由此，與接觸塞CP1及局部互連LI使用不同之導電層分別形成相比，可以減少製造步驟之數目。
7.第七實施例 接著，將描述第七實施例。在第七實施例中，將描述與第六實施例不同之局部互連LI之組態及形成方法。在下文中，描述將主要集中於與第一至第六實施例不同之事項。
7.1記憶體單元陣列之平面組態 首先，將參考圖60至圖61描述記憶體單元陣列11之例示性平面組態。圖60為區塊BLK1中之串單元SU0及SU1之平面圖。在圖60之實例中，省略了層間絕緣膜。圖61為圖60中之區域RA之放大圖。
如圖60中所示，在本實施例中，形成在X方向上延伸之線形局部互連LI。其他組態與參考圖46描述之第六實施例類似。
接著，將詳細描述局部互連LI及分離區域SP之平面組態。在圖61之實例中，示出了區域RA中之LI平面、WL7平面及WL6-WL7平面。
如圖61中所示，在X方向上延伸之線形耦接部分(局部互連LI)在LI平面中提供在接觸塞CP1上。Y方向上之局部互連LI的寬度例如大於Y方向上之每個接觸塞CP1之直徑，但不足以在XY平面中與記憶體柱MP重疊。
7.2記憶體單元陣列之橫截面組態 接著，將參考圖62及圖63描述記憶體單元陣列11之橫截面組態。圖62為沿圖60之線A1-A2截取之橫截面視圖。圖63為沿圖60之線B1-B2截取之橫截面視圖。在圖62及圖63之實例中，為了簡化描述，省略了接觸塞CP3。
如圖62及圖63中所示，在本實施例中，在X方向上延伸之矩形局部互連LI提供在接觸塞CP1上。亦即，每個接觸塞CP1之頂表面與局部互連LI之底表面接觸。每個接觸塞CP1及相對應之耦接部分(局部互連LI)填充有導電層150。
7.3製造記憶體單元陣列之方法 接著，將參考圖64至圖72描述製造記憶體單元陣列11之方法之一個實例。圖64至圖72中之每一個示出了製造程序中之沿線A1-A2截取之橫截面及沿線B1-B2截取之橫截面。
與參考圖50描述之第六實施例類似，如圖64中所示，在形成記憶體柱MP之後，形成絕緣層101以覆蓋記憶體柱MP、絕緣層111及犧牲層121之頂表面。隨後，蝕刻最頂部絕緣層101，從而在犧牲層121上形成與局部互連LI相對應之狹縫SLT。
如圖65中所示，藉由例如濕法蝕刻移除狹縫SLT之底部處之犧牲層121。由此，形成孔HL1。
如圖66中所示，藉由例如濕法蝕刻自孔HL1之側表面移除犧牲層120。由此，在Z方向上在絕緣層101之間形成氣隙。
如圖67中所示，形成其厚度允許絕緣層101之間的氣隙被填充但不填充孔HL1之互連層102。
如圖68中所示，藉由例如濕法蝕刻移除形成在最頂部絕緣層101及孔HL1之側表面上之互連層102。此時，自孔HL1之側表面部分地移除互連層102，從而形成與突出部分TS相對應之部分。由此，移除分離區域SP中之互連層102。
如圖69中所示，使用例如具有良好台階覆蓋率之技術(例如，CVD及ALD)形成絕緣層151，從而填充與突出部分TS相對應之部分。此時，絕緣層151形成為具有不允許孔HL1被填充之厚度。絕緣層151可為兩層或多於兩層之堆疊結構。
如圖70中所示，藉由例如RIE移除形成在最頂部絕緣層101及孔HL1之底表面上之絕緣層151。
如圖71中所示，用導電層150填充孔HL1及狹縫SLT。
如圖72中所示，藉由例如CMP移除絕緣層101上之導電層150。由此，形成接觸塞CP1及局部互連LI。
7.4本實施例之效果 根據本實施例之組態，可以獲得與第一及第六實施例類似之效果。
另外，根據本實施例之組態，由於線形局部配線LI形成在接觸塞CP1上，因此可以減小狹縫SLT之縱橫比。由此，可以減小在用導電層150填充狹縫SLT時出現空隙之可能性。
8.修改等 根據以上實施例之半導體記憶裝置包括：複數個第一絕緣層(101)，其在第一方向(Z方向)上彼此分開配置；複數個第一互連層(102)，其與該等第一絕緣層交替堆疊並在與該第一方向相交之第二方向(X方向)上延伸；複數個第二互連層(102)，其與該等第一絕緣層交替堆疊，在與該第一及第二方向相交之第三方向(Y方向)上與該等第一互連層相鄰配置並在該第二方向上延伸；複數個第一半導體層(106)，其在該第一方向上延伸並穿過該等第一互連層及該等第一絕緣層；複數個第二半導體層(106)，其在該第一方向上延伸並穿過該等第二互連層及該等第一絕緣層；及分離區域(SP)，其包括複數個第一部分(HB)及複數個第二部分(TS)。該等第一部分在該第一方向上延伸，穿過該等第一絕緣層，提供在該等第一互連層與該等第二互連層之間並在該第二方向上彼此分開配置。該等第二部分提供在該等第一互連層與該等第二互連層之間並自每個該等第一部分之外周邊突出。自該等第一部分中之相鄰第一部分突出之該等第二部分彼此連結。該等第一互連層及該等第二互連層藉由該等第一部分及該等連結之第二部分在該第三方向上彼此分開。
藉由應用上述實施例，可以提供製造成本降低之半導體記憶裝置。
例如，可以在可能之情況下取代以上實施例中描述之分離區域SP之結構。
該等實施例不限於上述態樣，並且可以進行各種修改。上述實施例中之術語「耦接」包括例如與介於其間之電晶體、電阻器等的間接耦接。
儘管已經描述了某些實施例，但此等實施例僅藉由舉例給出，並且不旨在限制本發明之範疇。實際上，本文描述之新穎之方法及系統可以以多種其他形式來體現。另外，在不背離本發明之精神之情況下，可以對本文描述之方法及系統之形式進行各種省略、替換及改變。所附權利要求及其等同物旨在涵蓋落入本發明之範疇及精神內之此類形式或修改。
相關申請案之交叉參考 本申請案係基於2019年8月8日提交之日本專利申請第2019-146505號並主張其優先權，其全部內容以引用之方式併入本文。
1: 半導體記憶裝置 10: 記憶體核心單元 11: 記憶體單元陣列 12: 列解碼器 13: 感測放大器 20: 周邊電路單元 21: 定序器 22: 電壓產生器 101: 絕緣層 102: 互連層 103: 阻斷絕緣膜 104: 電荷儲存層 105: 穿隧絕緣膜 106: 半導體層 107: 核心層 108: 絕緣層 109: 導電層 110: 絕緣層 111: 絕緣層 112: 導電層 113: 導電層 120: 犧牲層 121: 犧牲層 130: 絕緣層 131: 絕緣層 135: 絕緣層 136: 互連層 137: 絕緣層 138: 導電層 140: 硬遮罩層 141: 抗蝕劑 142: 抗蝕劑 143: 犧牲層 150: 導電層 151: 絕緣層 A1-A2: 線 AG1: 氣隙 AG2: 氣隙 B1-B2: 線 BL: 位元線 BL0: 位元線 BL(N-1): 位元線 BLK: 區塊 BLK0: 區塊 BLK1: 區塊 BLK2: 區塊 BU1: 堆疊部分 BU2: 堆疊部分 BU3: 橋接部分 C1-C2: 線 CP1: 接觸塞 CP2: 接觸塞 CP3: 接觸塞 D1-D2: 線 E1-E2: 線 HB: 柱部分 HL1: 孔 HL2: 孔 HL3: 孔 HR: 虛設柱 L1: 距離 L2: 距離 L3: 距離 L4: 距離 L5: 距離 LCP: 接觸塞 LHB: 柱部分 LI: 局部互連 LMP: 記憶體柱 MC: 記憶體單元電晶體 MC0: 記憶體單元電晶體 MC1: 記憶體單元電晶體 MC2: 記憶體單元電晶體 MC3: 記憶體單元電晶體 MC4: 記憶體單元電晶體 MC5: 記憶體單元電晶體 MC6: 記憶體單元電晶體 MC7: 記憶體單元電晶體 MP: 記憶體柱 NS: NAND串 PB: 平面 PB0: 平面 PB1: 平面 PB2: 平面 PB3: 平面 RA: 區域 SGD: 選擇閘極線 SGD0: 選擇閘極線 SGD1: 選擇閘極線 SGD2: 選擇閘極線 SGD3: 選擇閘極線 SGS: 選擇閘極線 SHE: 狹縫 SL: 源極線 SLT: 狹縫 SP: 分離區域 ST1: 選擇電晶體 ST2: 選擇電晶體 SU: 串單元 SU0: 串單元 SU1: 串單元 SU2: 串單元 SU3: 串單元 TS: 突出部分 TS2: 突出部分 UHB: 柱部分 UMP: 記憶體柱 WL: 字線 WL0: 字線 WL1: 字線 WL2: 字線 WL3: 字線 WL4: 字線 WL5: 字線 WL6: 字線 WL7: 字線
圖1為根據第一實施例之半導體記憶裝置的方塊圖； 圖2為根據第一實施例之半導體記憶裝置中包括之記憶體單元陣列的電路圖； 圖3為根據第一實施例之半導體記憶裝置中包括之記憶體單元陣列的平面圖； 圖4為圖3中示出之區域RA之放大圖； 圖5為沿圖3之線A1-A2截取之橫截面視圖； 圖6為沿圖3之線B1-B2截取之橫截面視圖； 圖7為沿圖3之線C1-C2截取之橫截面視圖； 圖8至圖16為示出了製造根據第一實施例之半導體記憶裝置中包括之記憶體單元陣列之程序的圖； 圖17為根據第二實施例之第一實例之半導體記憶裝置之記憶體單元陣列的橫截面視圖； 圖18為根據第二實施例之第二實例之半導體記憶裝置中包括之記憶體單元陣列的橫截面視圖； 圖19為根據第三實施例之半導體記憶裝置中包括之記憶體單元陣列的平面圖； 圖20為圖19中示出之區域RA之放大圖； 圖21為沿圖19之線A1-A2截取之橫截面視圖； 圖22為沿圖19之線B1-B2截取之橫截面視圖； 圖23至圖29為示出了製造根據第三實施例之半導體記憶裝置中包括之記憶體單元陣列之程序的圖； 圖30為根據第四實施例之第一實例之半導體記憶裝置中包括之記憶體單元陣列的橫截面視圖； 圖31為根據第四實施例之第二實例之半導體記憶裝置中包括之記憶體單元陣列的橫截面視圖； 圖32為根據第五實施例之半導體記憶裝置之平面圖； 圖33為根據第五實施例之半導體記憶裝置中包括之記憶體單元陣列的平面圖； 圖34為沿圖33之線D1-D2截取之橫截面視圖； 圖35為沿圖33之線E1-E2截取之橫截面視圖； 圖36至圖45為示出了製造根據第五實施例之半導體記憶裝置中包括之記憶體單元陣列之程序的圖； 圖46為根據第六實施例之半導體記憶裝置中包括之記憶體單元陣列的平面圖； 圖47為圖46中示出之區域RA之放大圖； 圖48為沿圖46之線A1-A2截取之橫截面視圖； 圖49為沿圖46之線B1-B2截取之橫截面視圖； 圖50至圖59為示出了製造根據第六實施例之半導體記憶裝置中包括之記憶體單元陣列之程序的圖； 圖60為根據第七實施例之半導體記憶裝置中包括之記憶體單元陣列的平面圖； 圖61為圖60中示出之區域RA之放大圖； 圖62為沿圖60之線A1-A2截取之橫截面視圖； 圖63為沿圖60之線B1-B2截取之橫截面視圖；及 圖64至圖72為示出了製造根據第七實施例之半導體記憶裝置中包括之記憶體單元陣列之程序的圖。
A1-A2: 線 B1-B2: 線 BLK1: 區塊 C1-C2: 線 CP1: 接觸塞 CP2: 接觸塞 HR: 虛設柱 MP: 記憶體柱 RA: 區域 SGD0: 選擇閘極線 SGD1: 選擇閘極線 SGS: 選擇閘極線 SHE: 狹縫 SP: 分離區域 SU0: 串單元 SU1: 串單元 SU2: 串單元 SU3: 串單元 TS: 突出部分 WL0: 字線 WL1: 字線 WL6: 字線 WL7: 字線

Claims (20)

  1. 一種半導體記憶裝置，其包含： 複數個第一絕緣層，其在一第一方向上彼此分開配置； 複數個第一互連層，其與該等第一絕緣層交替堆疊並在與該第一方向相交之一第二方向上延伸； 複數個第二互連層，其與該等第一絕緣層交替堆疊，在與該第一及第二方向相交之一第三方向上與該等第一互連層相鄰配置並在該第二方向上延伸； 複數個第一半導體層，其在該第一方向上延伸並穿過該等第一互連層及該等第一絕緣層； 複數個第二半導體層，其在該第一方向上延伸並穿過該等第二互連層及該等第一絕緣層；及 一分離區域，其包括複數個第一部分及複數個第二部分，該等第一部分在該第一方向上延伸，穿過該等第一絕緣層，提供在該等第一互連層與該等第二互連層之間並在該第二方向上彼此分開配置，該等第二部分提供在該等第一互連層與該等第二互連層之間並自每個該等第一部分之一外周邊突出，其中 自該等第一部分中之相鄰第一部分突出之該等第二部分彼此連結，且 該等第一互連層及該等第二互連層藉由該等第一部分及該等連結之第二部分在該第三方向上彼此分開。
  2. 如請求項1之裝置，其中 每個該等第一部分包括一第一導電層，並且每個該等第二部分包括一第二絕緣層。
  3. 如請求項1之裝置，其中 在與該第一方向相交並且包括該等第一互連層中之一個及該等第二互連層中之一個的一橫截面中，該等第一部分中之兩個相鄰第一部分之中心之間的一第一長度小於自該等第一部分中之一個的一中心至與該等第一部分中之該一個相對應的該等第二部分中之一個之一外周邊的一第二長度的兩倍。
  4. 如請求項1之裝置，其中 該等第一絕緣層之一部分提供在該等第一部分中之一個及與該等第一部分中之該一個相鄰的該等第一部分中之另一個之間。
  5. 如請求項1之裝置，其進一步包含： 一電荷儲存層，其提供在該等第一半導體層中之一個與該等第一互連層中之一個之間。
  6. 如請求項1之裝置，其中 該等第一部分及該等第二部分包括一第二絕緣層，並且不包括任何導電層。
  7. 如請求項6之裝置，其中 該等第二部分中之至少一個包括由該第二絕緣層包圍之一氣隙。
  8. 如請求項1之裝置，其中 該等第一部分及該等第二部分中之每一個包括一氣隙。
  9. 如請求項8之裝置，其中 該分離區域包括提供在該氣隙之一側表面及一底表面上之一絕緣膜。
  10. 如請求項8之裝置，其中 該分離區域包括局部提供在該氣隙與該等第一互連層之間以及該氣隙與該等第二互連層之間的一絕緣膜。
  11. 如請求項1之裝置，其中 每個該等第一部分包括一氣隙，並且每個該等第二部分不包括一氣隙。
  12. 如請求項1之裝置，其中 該等第一半導體層及該等第二半導體層中之每一個形成於在該第一方向上耦接之複數個層中；且 每個該等第一部分形成於在該第一方向上耦接之複數個層中。
  13. 如請求項1之裝置，其進一步包含： 一外周邊分離區域，其將一記憶體單元陣列與其一周邊區域分開， 該等第一絕緣層、該等第一互連層、該等第二互連層、該等第一半導體層及該等第二半導體層形成該記憶體單元陣列之一部分，且 該外周邊分離區域具有與該分離區域之一結構實質上相同之一結構。
  14. 如請求項1之裝置，其進一步包含： 一第三互連層，其在該第二方向上延伸並提供在該等第一部分上，其中 該第三互連層及該等第一部分包括一第一導電層。
  15. 一種半導體記憶裝置，其包含： 複數個第一絕緣層，其在一第一方向上彼此分開配置； 複數個第一互連層，其與該等第一絕緣層交替堆疊並在與該第一方向相交之一第二方向上延伸； 複數個第二互連層，其與該等第一絕緣層交替堆疊，在與該第一及第二方向相交之一第三方向上與該等第一互連層相鄰配置並在該第二方向上延伸； 複數個第一半導體層，其在該第一方向上延伸並穿過該等第一互連層及該等第一絕緣層； 複數個第二半導體層，其在該第一方向上延伸並穿過該等第二互連層及該等第一絕緣層；及 一分離區域，其包括一氣隙，該氣隙在該第一及第二方向上延伸並且在該第三方向上分開該等第一互連層及該等第二互連層，其中 每個該等第一絕緣層包括與該等第一互連層交替堆疊之一第一堆疊部分、與該等第二互連層交替堆疊之一第二堆疊部分以及提供在該分離區域中並且耦接該第一堆疊部分及該第二堆疊部分之一耦接部分。
  16. 如請求項15之裝置，其中 該氣隙包括複數個第一部分及複數個第二部分，該等第一部分在該第一方向上延伸，穿過該等第一絕緣層，提供在該等第一互連層與該等第二互連層之間並在該第二方向上彼此分開配置，該等第二部分提供在該等第一互連層與該等第二互連層之間並自每個該等第一部分之一外周邊突出，且 自該等第一部分中之相鄰第一部分突出之該等第二部分彼此連結。
  17. 如請求項15之裝置，其中 該分離區域包括提供在該氣隙之一側表面及一底表面上之一絕緣膜。
  18. 如請求項15之裝置，其中 該分離區域包括局部提供在該氣隙與每個該等第一互連層之間以及該氣隙與每個該等第二互連層之間的一絕緣膜。
  19. 如請求項15之裝置，其進一步包含： 一電荷儲存層，其提供在該等第一半導體層中之一個與該等第一互連層中之一個之間。
  20. 如請求項16之裝置，其中 該等第一半導體層及該等第二半導體層中之每一個形成於在該第一方向上耦接之複數個層中，且 每個該等第一部分形成於在該第一方向上耦接之複數個層中。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11244955B2 (en) * 2019-08-25 2022-02-08 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11563022B2 (en) 2019-08-25 2023-01-24 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11205654B2 (en) 2019-08-25 2021-12-21 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11195848B2 (en) 2019-08-25 2021-12-07 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11011408B2 (en) 2019-10-11 2021-05-18 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11195850B2 (en) 2019-10-18 2021-12-07 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11444093B2 (en) 2020-01-10 2022-09-13 Micron Technology, Inc. Memory arrays and methods of forming memory arrays
JP2022146815A (ja) * 2021-03-22 2022-10-05 キオクシア株式会社 半導体記憶装置及びその製造方法
JP2023004446A (ja) * 2021-06-25 2023-01-17 キオクシア株式会社 半導体記憶装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120068145A1 (en) * 2010-09-16 2012-03-22 Kabushiki Kaisha Toshiba Nonvolatile memory device and method for manufacturing same
US20120091414A1 (en) * 2010-10-14 2012-04-19 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US20140284685A1 (en) * 2013-03-25 2014-09-25 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same
CN109887925A (zh) * 2017-12-06 2019-06-14 三星电子株式会社 三维半导体存储器件及垂直nand半导体器件
TW201926575A (zh) * 2017-11-30 2019-07-01 大陸商長江存儲科技有限責任公司 三維記憶體裝置的源極結構及其製作方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009016400A (ja) 2007-06-29 2009-01-22 Toshiba Corp 積層配線構造体及びその製造方法並びに半導体装置及びその製造方法
KR101549690B1 (ko) * 2009-12-18 2015-09-14 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
US9536970B2 (en) * 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
DE102011084603A1 (de) * 2010-10-25 2012-05-16 Samsung Electronics Co., Ltd. Dreidimensionales Halbleiterbauelement
KR20120066331A (ko) * 2010-12-14 2012-06-22 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20120121177A (ko) * 2011-04-26 2012-11-05 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
JP2013004778A (ja) 2011-06-17 2013-01-07 Toshiba Corp 半導体記憶装置
KR101736457B1 (ko) * 2011-07-12 2017-05-17 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치의 소거 방법, 불휘발성 메모리 장치의 동작 방법, 불휘발성 메모리 장치를 포함하는 메모리 시스템, 메모리 시스템의 동작 방법, 불휘발성 메모리 장치를 포함하는 메모리 카드 및 솔리드 스테이트 드라이브
KR102031182B1 (ko) * 2011-11-29 2019-10-14 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
US8658499B2 (en) * 2012-07-09 2014-02-25 Sandisk Technologies Inc. Three dimensional NAND device and method of charge trap layer separation and floating gate formation in the NAND device
KR102078597B1 (ko) * 2013-06-27 2020-04-08 삼성전자주식회사 반도체 장치
KR102234799B1 (ko) * 2014-08-14 2021-04-02 삼성전자주식회사 반도체 장치
JP2016092044A (ja) 2014-10-30 2016-05-23 株式会社東芝 半導体記憶装置の製造方法
KR102594494B1 (ko) * 2016-02-17 2023-10-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10971507B2 (en) * 2018-02-15 2021-04-06 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures
KR102633073B1 (ko) * 2018-04-24 2024-02-06 삼성전자주식회사 반도체 메모리 소자

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120068145A1 (en) * 2010-09-16 2012-03-22 Kabushiki Kaisha Toshiba Nonvolatile memory device and method for manufacturing same
US20120091414A1 (en) * 2010-10-14 2012-04-19 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US20140284685A1 (en) * 2013-03-25 2014-09-25 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same
TW201926575A (zh) * 2017-11-30 2019-07-01 大陸商長江存儲科技有限責任公司 三維記憶體裝置的源極結構及其製作方法
CN109887925A (zh) * 2017-12-06 2019-06-14 三星电子株式会社 三维半导体存储器件及垂直nand半导体器件

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