CN112349728A - 半导体存储器装置 - Google Patents

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Abstract

根据一个实施例，一种半导体存储器装置包含：多个第一绝缘层；多个第一互连层，其与所述第一绝缘层交替堆叠；多个第二互连层，其与所述第一互连层相邻布置；和分离区域，其包含多个第一部分和多个第二部分，所述第一部分提供在所述第一互连层和所述第二互连层之间，所述第二部分从每个所述第一部分的外围突出。所述第二部分彼此连结。所述第一互连层和所述第二互连层通过所述第一部分和所述连结的第二部分彼此分开。

Description

半导体存储器装置
相关申请的交叉引用
本申请基于2019年8月8日提交的日本专利申请第2019-146505号并要求其优先权，其全部内容通过引用并入本文。
技术领域
本文描述的实施例一般地涉及半导体存储器装置。
背景技术
NAND闪速存储器被称为半导体存储器装置。
发明内容
通常，根据一个实施例，一种半导体存储器装置包含：多个第一绝缘层，其在第一方向上彼此分开布置；多个第一互连层，其与所述第一绝缘层交替堆叠并在与所述第一方向相交的第二方向上延伸；多个第二互连层，其与所述第一绝缘层交替堆叠，在与所述第一和第二方向相交的第三方向上与所述第一互连层相邻布置并在所述第二方向上延伸；多个第一半导体层，其在所述第一方向上延伸并穿过所述第一互连层和所述第一绝缘层；多个第二半导体层，其在所述第一方向上延伸并穿过所述第二互连层和所述第一绝缘层；和分离区域，其包含多个第一部分和多个第二部分。所述第一部分在所述第一方向上延伸，穿过所述第一绝缘层，提供在所述第一互连层和所述第二互连层之间并在所述第二方向上彼此分开布置。所述第二部分提供在所述第一互连层和所述第二互连层之间并从每个所述第一部分的外围突出。从所述第一部分中的相邻第一部分突出的所述第二部分彼此连结。所述第一互连层和所述第二互连层通过所述第一部分和所述连结的第二部分在所述第三方向上彼此分开。
根据本实施例，可以提供一种能够降低制造成本的半导体存储器装置。
附图说明
图1是根据第一实施例的半导体存储器装置的框图；
图2是根据第一实施例的半导体存储器装置中包含的存储器单元阵列的电路图；
图3是根据第一实施例的半导体存储器装置中包含的存储器单元阵列的平面图；
图4是图3中示出的区域RA的放大图；
图5是沿图3的线A1-A2截取的横截面视图；
图6是沿图3的线B1-B2截取的横截面视图；
图7是沿图3的线C1-C2截取的横截面视图；
图8-16是示出了制造根据第一实施例的半导体存储器装置中包含的存储器单元阵列的过程的图；
图17是根据第二实施例的第一实例的半导体存储器装置的存储器单元阵列的横截面视图；
图18是根据第二实施例的第二实例的半导体存储器装置中包含的存储器单元阵列的横截面视图；
图19是根据第三实施例的半导体存储器装置中包含的存储器单元阵列的平面图；
图20是图19中示出的区域RA的放大图；
图21是沿图19的线A1-A2截取的横截面视图；
图22是沿图19的线B1-B2截取的横截面视图；
图23-29是示出了制造根据第三实施例的半导体存储器装置中包含的存储器单元阵列的过程的图；
图30是根据第四实施例的第一实例的半导体存储器装置中包含的存储器单元阵列的横截面视图；
图31是根据第四实施例的第二实例的半导体存储器装置中包含的存储器单元阵列的横截面视图；
图32是根据第五实施例的半导体存储器装置的平面图；
图33是根据第五实施例的半导体存储器装置中包含的存储器单元阵列的平面图；
图34是沿图33的线D1-D2截取的横截面视图；
图35是沿图33的线E1-E2截取的横截面视图；
图36-45是示出了制造根据第五实施例的半导体存储器装置中包含的存储器单元阵列的过程的图；
图46是根据第六实施例的半导体存储器装置中包含的存储器单元阵列的平面图；
图47是图46中示出的区域RA的放大图；
图48是沿图46的线A1-A2截取的横截面视图；
图49是沿图46的线B1-B2截取的横截面视图；
图50-59是示出了制造根据第六实施例的半导体存储器装置中包含的存储器单元阵列的过程的图；
图60是根据第七实施例的半导体存储器装置中包含的存储器单元阵列的平面图；
图61是图60中示出的区域RA的放大图；
图62是沿图60的线A1-A2截取的横截面视图；
图63是沿图60的线B1-B2截取的横截面视图；和
图64-72是示出了制造根据第七实施例的半导体存储器装置中包含的存储器单元阵列的过程的图。
具体实施方式
在下文中，将参考附图描述实施例。在下面的描述中，具有大致相同的功能和配置的结构元件将被赋予相同的附图标记，并且将仅在必要时给出重复的描述。下面待描述的实施例被示出为用于体现实施例的技术思想的装置或方法的实例，并且不旨在将组件的材料、形状、结构、布置等限制为以下描述的那些。实施例的技术思想可以在权利要求中进行各种修改。
1.第一实施例
将描述根据第一实施例的半导体存储器装置。在下文中，存储器单元晶体管三维地堆叠在半导体衬底上的三维堆叠NAND型闪速存储器将被描述为半导体存储器装置的一个实例。
1.1配置
1.1.1半导体存储器装置的整体配置
将参考图1描述半导体存储器装置的整体配置的一个实例。图1是示出了半导体存储器装置的基本整体配置的框图的一个实例。
如图1中所示，半导体存储器装置1包含存储核心单元10和外围电路单元20。
存储核心单元10包含存储器单元阵列11、行解码器12和感测放大器13。
存储器单元阵列11包含多个块BLK(BLK0、BLK1、BLK2、……)。每个块BLK包含多个(在本实施例中为四个)串单元SU(SU0到SU3)，每个串单元SU由一组NAND串NS构成，每个NAND串NS包含串联耦合的多个存储器单元晶体管。存储器单元阵列11中的块BLK的数量和每个块BLK中的串单元SU的数量可以被设计为任何数量。
行解码器12对从未示出的外部控制器接收的行地址进行解码。基于解码的结果，行解码器12选择在存储器单元阵列11中在行方向上延伸的互连。更具体地，行解码器12将电压施加到各个互连(字线WL和选择栅极线SGD和SGS)，以选择在行方向上对准的存储器单元。
在数据读取时，感测放大器13经由位线感测从一个块BLK读取的数据。在数据写入时，感测放大器13经由位线将与写入数据相对应的电压施加到存储器单元阵列11。
外围电路单元20包含定序器21和电压发生器22。
定序器21控制半导体存储器装置1的整体操作。更具体地，定序器21在写入操作、读取操作和擦除操作期间控制电压发生器22、行解码器12、感测放大器13等。
电压产生器22生成在写入操作、读取操作和擦除操作中使用的电压，并且将所生成的电压提供给行解码器12、感测放大器13等。
1.1.2存储器单元阵列的配置
接下来，将参考图2描述存储器单元阵列11的示范性配置。图2的实例示出了块BLK0的配置；但是，其它块BLK具有相同的配置。
如图2中所示，块BLK0包含例如四个串单元SU0到SU3。每个串单元SU包含多个NAND串NS。每个NAND串NS包含例如八个存储器单元晶体管MC(MC0到MC7)以及选择晶体管ST1和ST2。每个存储器单元晶体管MC包含控制栅极和电荷存储层，并且以非易失性方式存储数据。在下文中，当每个存储器单元晶体管MC0到MC7彼此不区分时，它们将被称为“存储器单元晶体管MC”。
存储器单元晶体管MC可以是使用绝缘层作为电荷存储层的MONOS型，或者可以是使用导电层作为电荷存储层的FG型。在以下待描述的实施例中，将以MONOS型作为一个实例。单个NAND串NS中包含的存储器单元晶体管MC的数量不限于八个，并且可以是诸如16、32、64、96和128的任何数量。图2的实例示出了每个NAND串NS包含单个选择晶体管ST1和单个选择晶体管ST2的情况；但是，每个NAND串NS中包含的选择晶体管ST1和ST2的数量可以是等于或大于一的任何数量。
在每个NAND串NS中，选择晶体管ST2、存储器单元晶体管MC0到MC7以及选择晶体管ST1的电流路径以本顺序串联耦合。选择晶体管ST1的漏极耦合到相对应的位线BL。选择晶体管ST2的源极耦合到源极线SL。
同一块BLK中的NAND串NS中的存储器单元晶体管MC0到MC7的控制栅极通常分别耦合到字线WL0到WL7。更具体地，同一块BLK中的例如存储器单元晶体管MC0的控制栅极通常耦合到字线WL0。
同一串单元US中的NAND串NS的选择晶体管ST1的栅极通常耦合到选择栅极线SGD。更具体地，串单元SU0中的选择晶体管ST1的栅极耦合到选择栅极线SGD0。串单元SU1中的选择晶体管ST1(未示出)的栅极耦合到选择栅极线SGD1。串单元SU2中的选择晶体管ST1(未示出)的栅极耦合到选择栅极线SGD2。串单元SU3中的选择晶体管ST1(未示出)的栅极耦合到选择栅极线SGD3。在下文中，当每个选择栅极线SGD0到SGD3彼此不区分时，它们将被称为“选择栅极线SGD”。
同一块BLK中的选择晶体管ST2的栅极通常耦合到选择栅极线SGS。选择晶体管ST2的栅极可以根据串单元SU耦合到不同的选择栅极线SGS。
串单元SU中的选择晶体管ST1的漏极耦合到不同的位线BL(BL0到BL(N-1)，其中N是等于或大于2的自然数)。也就是说，串单元SU中的NAND串NS耦合到不同的位线BL。每个位线BL通常耦合每个块BLK中的相应串单元SU0到SU3中包含的NAND串NS。
多个块BLK中的选择晶体管ST2的源极通常耦合到源极线SL。
也就是说，串单元SU是一组NAND串NS，其耦合到不同的位线BL并且耦合到相同的选择栅极线SGD。而且，块BLK是共享相同的字线WL的一组串单元SU。存储器单元阵列11是共享相同的位线BL的一组块BLK。
1.1.3存储器单元阵列的平面配置
接下来，将参考图3和4描述存储器单元阵列11的示范性平面配置。图3是块BLK1中的串单元SU0和SU1的平面图。在图3的实例中，省略了层间绝缘膜。图4是图3中示出的区域RA的放大图。
如图3中所示，在本实施例中，如在基本上垂直于半导体衬底的Z方向上观察，选择栅极线SGS、字线WL0到WL7和选择栅极线SGD从下层起依次彼此分开堆叠。串单元SU0到SU3在基本上平行于半导体衬底的Y方向上彼此相邻提供。分离区域SP提供在串单元SU1和串单元SU2之间以及串单元SU3和串单元SU0之间。分离区域SP将在Y方向上彼此相邻的选择栅极线SGD和SGS以及字线WL0到WL7分开。
在分离区域SP中，例如沿与半导体衬底基本上平行且与Y方向相交的X方向以两行交错布置提供多个柱部分。柱部分穿过选择栅极线SGD、字线WL和选择栅极线SGS，并在Z方向上延伸。在本实施例中，在相应柱部分的内部提供接触塞CP1。每个接触塞CP1将提供在选择栅极线SGS下方的互连(例如，源极线SL)和提供在选择栅极线SGD上方的互连电耦合。
在每一层选择栅极线SGD和SGS以及字线WL处，多个突出部分TS以某一方式提供在相应接触塞CP1(柱部分)的外部，例如使得每个突出部分TS从相对应的接触塞CP1的中心(中心轴)同心地突出。通过每一层处提供的突出部分TS，接触塞CP1不电耦合到选择栅极线SGD和SGS或字线WL。突出部分TS以某一方式提供，使得如在XY平面中观察，相同层处的相邻柱部分的突出部分TS彼此连结。每一层处的连结突出部分TS被提供成在X方向上到达选择栅极线SGD和SGS以及字线WL的两端。通过提供在分离区域SP中的突出部分TS，选择栅极线SGD和SGS以及字线WL沿Y方向分开。
在图3的实例中，示出了接触塞CP1沿X方向形成两行交错布置的情况；但是，可以自由设计接触塞CP1的布置。接触塞CP1可以例如沿X方向布置在单个线中。在这种情况下，接触塞CP1的突出部分TS仅沿X方向连结。
串单元SU0的选择栅极线SGD0和串单元SU1的选择栅极线SGD1通过在X方向上延伸的狭缝SHE在Y方向上分开。狭缝SHE未将提供在选择栅极线SGD下方的字线WL和选择栅极线SGS分开。因此，字线WL和选择栅极线SGS在串单元SU0和SU1之间共享。类似地，选择栅极线SGD2和选择栅极线SGD3通过狭缝SHE分开，并且字线WL和选择栅极线SGS在串单元SU2和SU3之间共享。
在图3的实例中，示出了两个串单元SU0和SU1共享字线WL0到WL7和选择栅极线SGS的情况；但是，配置不限于此。例如，四个串单元SU0到SU3可以共享字线WL0到WL7和选择栅极线SGS。在这种情况下，分离区域SP提供在串单元SU0和串单元SU3之间，并且狭缝SHE提供在选择栅极线SGD0和选择栅极线SGD1之间，选择栅极线SGD1和选择栅极线SGD2之间以及选择栅极线SGD2和选择栅极线SGD3之间。此外，可以在两个分离区域SP之间提供单个串单元SU。在这种情况下，未提供狭缝SHE。
存储器单元阵列11包含单元区域和CP2耦合区域。
在单元区域中，提供了分别与NAND串NS相对应的多个存储器柱MP。稍后将描述存储器柱MP的详细结构。在图3的实例中，在X方向上，在每个串单元SU中以4行交错布置提供存储器柱MP。在本实例中，存储器柱MP也提供在狭缝SHE上；但是，无需提供此些存储器柱MP。例如，狭缝SHE上的存储器柱MP无需用作NAND串NS。此外，可以自由设计存储器柱MP的布置。
存储器柱MP穿过选择栅极线SGD、字线WL和选择栅极线SGS，并在Z方向上延伸。每个串单元SU中的存储器柱MP的上端通常耦合到例如沿Y方向延伸的位线BL(未示出)。
在CP2耦合区域中，与选择栅极线SGD和SGS以及字线WL相对应的多个互连层在X方向上以阶梯状绘制。在每个互连层的端部处，提供了提供与接触塞CP2的耦合的耦合部分。在下文中，以阶梯状绘制的每个互连层的耦合部分将被称为“平台(terrace)”。接触塞CP2提供在选择栅极线SGD和SGS以及字线WL的相应平台上。选择栅极线SGD和SGS以及字线WL经由相应接触塞CP2耦合到行解码器12。
在CP2耦合区域中，提供了穿透与选择栅极线SGD和SGS以及字线WL相对应的多个互连层的多个虚设柱HR。可以自由设计虚设柱HR的布置。虚设柱HR未电耦合到互连层。
作为形成选择栅极线SGD和SGS以及字线WL的方法，有一种方法是使用牺牲层形成与互连层相对应的结构，然后用导电材料取代牺牲层，从而形成互连层(在下文中被称为“取代”技术)。在取代技术中，在去除牺牲层并形成气隙之后，用导电材料填充气隙。在这种情况下，虚设柱HR用作以气隙支撑层间绝缘膜的柱。
存储器柱MP、接触塞CP1和CP2以及虚设柱HR无需呈柱状形状，并且可以具有不同的直径。另外，可以自由设计存储器柱MP、接触塞CP1和CP2以及虚设柱HR之间的距离。
接下来，将描述存储器柱MP、接触塞CP1和突出部分TS的详细平面配置。在图4的实例中，示出了用作字线WL7的互连层102的顶表面(在下文中也被称为“WL7平面”)和提供在区域RA中的字线WL6和字线WL7之间的绝缘层101的平面(在下文中也被称为“WL6-WL7平面”)。
如图4中所示，每个存储器柱MP包含块绝缘膜103、电荷存储层104、隧道绝缘膜105、半导体层106和核心层107。更具体地，如在XY平面中观察，核心层107、半导体层106、隧道绝缘膜105、电荷存储层104和块绝缘膜103例如从存储器柱MP的中心朝向外围依次提供。例如，核心层107具有柱形状，并且半导体层106、隧道绝缘膜105、电荷存储层104和块绝缘膜103具有圆柱形状。在每个存储器单元晶体管MC中，半导体层106是待在其中形成沟道的区域。在WL7平面中，绝缘层110提供在块绝缘膜103的外部。另一方面，在WL6-WL7平面中，在块绝缘膜103的外部未提供绝缘层110。
块绝缘膜103、隧道绝缘膜105和核心层107使用例如氧化硅(SiO2)形成。电荷存储层104使用例如氮化硅(SiN)形成。半导体层106使用例如多晶硅形成。绝缘层110使用例如氧化铝(AlO)形成。
每个接触塞CP1填充有导电层109。导电层109由导电材料形成，使用n型半导体、p型半导体、金属材料等。
在每个接触塞CP1的外部提供绝缘层108。绝缘层108使用例如SiO2形成。如在WL7平面中观察，绝缘层108对应于例如突出部分TS。
在WL7平面中，提供在接触塞CP1的外部的绝缘层108(突出部分TS)彼此连结。字线WL7通过连结绝缘层108在Y方向上分开。例如，我们假设，相邻接触塞CP1的中心轴之间的距离为L1，并且WL7平面中的从接触塞CP1的中心轴到绝缘层108的外围的距离为L2。在这种情况下，距离L1和L2满足关系((L1)/2)<(L2)。我们还假设，彼此相邻的接触塞CP1的中心轴和存储器柱MP之间的距离为L3。在这种情况下，距离L1和L3满足关系(L1)≤(L3)。
另一方面，与WL7平面中相比，在WL6-WL7平面中提供在接触塞CP1的外部的绝缘层108具有较小的直径，并且彼此不连结。也就是说，接触塞CP1被提供成穿透绝缘层101。因此，提供在字线WL6和字线WL7之间的绝缘层101在Y方向上不分开。换句话说，绝缘层101提供在分离区域SP中的相邻接触塞CP1之间。例如，假设WL6-WL7平面中的从接触塞CP1的中心轴到绝缘层108的外围的距离为L4，则距离L1和L4满足关系((L1)/2)>(L4)。
1.1.4存储器单元阵列的横截面配置
接下来，将参考图5-7描述存储器单元阵列11的横截面配置。图5是沿图3的线A1-A2截取的横截面视图。图6是沿图3的线B1-B2截取的横截面视图。图7是沿图3的线C1-C2截取的横截面视图。
如图5中所示，十一个绝缘层101和十个互连层102以交替的方式堆叠在半导体衬底100上。互连层102从下层起依次用作选择栅极线SGS、字线WL0到WL7以及选择栅极线SGD。与存储器柱MP和狭缝SHE接触的互连层102的顶表面和底表面以及互连层102的侧表面以绝缘层110覆盖。
绝缘层101使用例如SiO2形成。互连层102由导电材料(使用例如n型半导体、p型半导体或金属材料)形成。在下文中，将描述将氮化钛(TiN)和钨(W)的堆叠结构用作互连层102的情况。当例如通过化学气相沉积(CVD)形成W时，TiN用作粘附层，用于改善W的粘附性。
形成了多个存储器柱MP，其穿透十一个绝缘层101和十个互连层102并且在其底表面处到达半导体衬底100。每个存储器柱MP包含例如两个存储器柱LMP和UMP。存储器柱LMP穿过例如分别用作选择栅极线SGS和字线WL0到WL3的互连层102，并且在其底表面处到达半导体衬底100。存储器柱UMP提供在存储器柱LMP上，并且穿过例如字线WL4到WL7和选择栅极线SGD。每个存储器柱MP由在Z方向上耦合的存储器柱LMP和UMP形成，其侧表面处提供有台阶。在图5的实例中，每个存储器柱MP通过耦合两层存储器柱LMP和UMP而形成；但是，在Z方向上耦合的存储器柱的层数可以是任何数量。每个存储器柱MP可以被配置为单层，或者被配置为三层或三层以上。当在Z方向上耦合多层存储器柱MP时，可以形成布置在与相应层的耦合部分相同的层处的绝缘层101，以使其厚度大于其它绝缘层101的厚度。
在每个存储器柱MP的侧表面上，即在存储器柱LMP和UMP的侧表面上，从外围的侧面堆叠块绝缘膜103、电荷存储层104和隧道绝缘膜105。半导体层106以某一方式形成，使得其侧表面与隧道绝缘膜105接触，并且其底表面与半导体衬底100接触。半导体层106是待形成存储器单元晶体管MC的沟道以及选择晶体管ST1和ST2的区域。因此，半导体层106用作耦合选择晶体管ST2、存储器单元晶体管MC0到MC7以及选择晶体管ST1的电流路径的信号线。核心层107提供在半导体层106中。接触塞CP3形成在半导体层106上。每个接触塞CP3电耦合到位线BL。接触塞CP3填充有导电层112。导电层112由导电材料(使用例如n型半导体、p型半导体或金属材料)形成。
在分离区域SP中，提供了柱部分HB，其穿透十一个绝缘层101和十个互连层102并且在其底表面处到达半导体衬底100。与存储器柱MP类似，每个柱部分HB包含例如两个柱部分LHB和UHB。柱部分LHB穿过例如用作选择栅极线SGS和字线WL0到WL3的互连层102，并且在其底表面处到达半导体衬底100。柱部分UHB提供在柱部分LHB上，并且穿过例如字线WL4到WL7和选择栅极线SGD。也就是说，每个柱部分HB通过在Z方向上耦合柱部分LHB和UHB而形成。
在本实施例中，接触塞CP1形成在相应柱部分HB中，以在Z方向上延伸。在柱部分HB中，提供绝缘层108以覆盖接触塞CP1(导电层109)的侧表面。也就是说，每个柱部分HB由接触塞CP1和形成在接触塞CP1的侧表面上的绝缘层108形成。接触塞CP1的底表面与半导体衬底100接触，并且接触塞CP1的顶表面耦合到提供在其上方的未示出的互连层。每个接触塞CP1包含分别与柱部分LHB和UHB相对应的两个接触塞LCP和UCP。通过在Z方向上耦合接触塞LCP和UCP，形成接触塞CP1。
在图5的实例中，柱部分HB通过耦合两个柱部分LHB和UHB而形成；但是，在Z方向上耦合的柱部分的层数可以被设计为任何数量。假设同时蚀刻与存储器柱MP相对应的孔和与柱部分HB相对应的孔，则柱部分HB的层数和存储器柱MP的层数相等，并且此数量可以是一，或者是三或更大。
在与互连层102相同的层处，在XY平面中突出的突出部分TS提供在相应柱部分HB的侧表面上。每个突出部分TS填充有绝缘层108。
根据串单元SU，形成狭缝SHE以分开用作选择栅极线SGD的最顶部互连层102。每个狭缝SHE填充有绝缘层111。绝缘层111使用例如SiO2形成。
接下来，将描述分离区域SP的横截面配置。
如图6中所示，柱部分HB，即接触塞CP1(导电层109)，例如在X方向上以大致相等的间隔布置。在与互连层102相同的层处，柱部分HB(接触塞CP1)之间的部分填充有绝缘层108(突出部分TS)。也就是说，在分离区域SP中，用绝缘层108取代互连层102。
接下来，将描述CP2耦合区域中的接触塞CP2的横截面配置。
如图7中所示，分别用作接触塞CP2的导电层113形成在相应互连层102的平台上。导电层113由导电材料形成，并且可以使用例如金属材料(例如，W或TiN)形成。与存储器柱MP和柱部分HB(接触塞CP1)不同，在图7的实例中，接触塞CP2形成为单层。
1.2制造存储器单元阵列的方法
接下来，将参考图8到16描述制造存储器单元阵列11的方法的一个实例。在本实施例中，将描述通过取代技术形成互连层102的情况。
如图8中所示，以交替的方式在半导体衬底100上堆叠分别与选择栅极线SGS和字线WL0到WL3相对应的六个绝缘层101和五个牺牲层120。在待在下面描述的步骤中，通过取代技术用互连层102取代五个牺牲层120。牺牲层120可以由在取代中对绝缘层101具有足够高的湿法刻蚀选择性的任何材料构成。牺牲层120可以是例如半导体层、绝缘层或导电层。在下面的描述中，将描述使用SiN形成牺牲层120的情况。
此后，形成与存储器柱LMP和柱部分LHB(接触塞LCP)相对应的孔，并且用牺牲层121填充每个孔。牺牲层121可以由对绝缘层101和牺牲层120具有足够高的湿法刻蚀选择性的任何材料构成。牺牲层121可以是例如半导体层、绝缘层或导电层。
如图9中所示，例如以交替的方式在最顶部绝缘层101上进一步堆叠分别与字线WL4到WL7和选择栅极线SGD相对应的五个牺牲层120和五个绝缘层101。
随后，以某一方式形成狭缝SHE，使得其底表面到达与字线WL7相对应的第二最顶部牺牲层120，并且用绝缘层111填充。
此后，在与存储器柱LMP和柱部分LHB相对应的牺牲层121上形成与存储器柱UMP和柱部分UHB相对应的孔，然后用牺牲层121填充每个孔。
如图10中所示，去除与存储器柱MP相对应的牺牲层121。随后，依次形成块绝缘膜103、电荷存储层104、隧道绝缘膜105、半导体层106和核心层107，从而形成存储器柱MP。更具体地，堆叠块绝缘膜103、电荷存储层104和隧道绝缘膜105。此后，通过例如各向异性蚀刻(例如，反应离子蚀刻(RIE))来去除最顶部绝缘层101上以及与每个存储器柱MP相对应的孔的底部处(即半导体衬底100上)的块绝缘膜103、电荷存储层104和隧道绝缘膜105。随后，依次形成半导体层106和核心层107。此后，去除最顶部绝缘层101上的半导体层106和核心层107。此时，半导体层106和核心层107的顶表面在每个存储器柱MP的顶表面下方。随后，用半导体层106填充存储器柱MP的上部。此后，去除最顶部绝缘层101上的半导体层106。
随后，形成绝缘层101以覆盖存储器柱MP、绝缘层111和牺牲层121的顶表面。
如图11中所示，去除与柱部分HB相对应的牺牲层121上的绝缘层101，然后通过例如湿法蚀刻去除牺牲层121。由此，形成与柱部分HB相对应的孔HL1。
如图12中所示，通过湿法蚀刻从孔HL1的侧表面去除牺牲层120。由此，在Z方向上在绝缘层101之间形成气隙。
如图13中所示，使用例如具有良好台阶覆盖率的技术(例如，CVD和原子层沉积(ALD))形成其厚度不允许绝缘层101之间的气隙被填充的绝缘层110。随后，形成其厚度允许绝缘层101之间的气隙被填充但不填充孔HL1的互连层102。
如图14中所示，通过例如湿法蚀刻去除形成在最顶部绝缘层101和孔HL1的侧表面上的互连层102和绝缘层110。此时，从孔HL1的侧表面部分地去除互连层102和绝缘层110，从而形成与突出部分TS相对应的部分。
如图15中所示，使用例如具有良好台阶覆盖率的技术(例如，CVD和ALD)形成绝缘层108，从而填充与突出部分TS相对应的部分。此时，绝缘层108形成为具有不允许孔HL1被填充的厚度。随后，通过例如RIE去除形成在最顶部绝缘层101和孔HL1的底表面上的绝缘层108。绝缘层108保留在孔HL1的侧表面上。
如图16中所示，通过用导电层109填充每个孔HL1形成接触塞CP1。
1.3本实施例的效果
利用本实施例的上述配置，可以提供一种能够降低制造成本的半导体存储器装置。将在下面详细描述效果。
例如，当互连层(例如，字线WL)被分成两部分时，在分离区域SP中形成线形狭缝。在制造半导体存储器装置的过程中，分别进行孔形部分(例如，存储器柱MP)的蚀刻(通过光刻和蚀刻)和线形部分的蚀刻。因此，当形成线形狭缝时，制造步骤的数量增加，从而增加了制造成本。
另一方面，在本实施例的配置中，可以通过在分离区域SP中形成柱部分HB和突出部分TS而将互连层102(例如，字线WL)分成两部分，所述突出部分TS提供在柱部分HB的外部以彼此连结。也就是说，由于可以在不进行线形部分的蚀刻的情况下分开互连层102，因此可以减少制造步骤的数量，从而降低了制造成本。
此外，在本实施例的配置中，可以同时蚀刻与分离区域SP中的柱部分HB相对应的孔和与存储器柱MP相对应的孔。消除了在单元区域和分离区域SP分别形成时将必需的未对准的余量。因此，可以抑制芯片面积的增加。
另外，根据本实施例的配置，可以减小提供在分离区域SP附近的存储器柱MP的直径和提供在远离分离区域SP的位置处的存储器柱MP的直径之间的差值。例如，当在分离区域SP中形成狭缝时，在分离区域SP中未形成孔，并且与存储器柱MP相对应的孔的密度发生变化。因此，在稀疏地提供与存储器柱MP相对应的孔的区域的端部处(即在分离区域SP附近)的存储器柱MP和密集地提供与存储器柱MP相对应的孔的区域的中心处的存储器柱MP之间，可能发生直径的变化。另一方面，在本实施例的配置中，由于在分离区域SP中也形成有孔，因此可以减小孔的密度的变化，从而减小存储器柱MP的直径的变化。
而且，根据本实施例的配置，可以抑制由互连层102的应力引起的芯片的变形。在分离区域SP中形成有狭缝的情况下，当在制造半导体存储器装置的过程中形成狭缝时，狭缝由于互连层102的应力而变形，并且可能发生芯片的变形。另一方面，在本实施例的配置中，由于分离区域SP中的绝缘层101不分开，因此可以抑制芯片的变形。
此外，根据本实施例的配置，由于可以抑制芯片的变形，因此可以减少例如当存储器柱MP和位线BL电耦合时由变形引起的未对准造成的连接故障。由此，可以改善半导体存储器装置的可靠性。
另外，根据本实施例的配置，由于相邻孔的突出部分TS被连结以分开互连层102，因此可以自由设计分离区域SP的布局。也就是说，可以自由设计互连层102的布局。例如，当在制造半导体存储器装置的过程中在硅晶片上形成多个芯片时，可以通过改变互连层102针对每个芯片延伸的方向来抑制由互连层102的应力引起的硅晶片的变形。
2.第二实施例
接下来，将描述第二实施例。在第二实施例中，将描述与第一实施例不同的分离区域SP的两个示范性配置。在下文中，描述将主要集中于与第一实施例不同的事项。
2.1第一实例
将参考图17描述第一实例。
如图17中所示，在本实例中，绝缘层135提供在半导体衬底100上。绝缘层135使用例如SiO2形成。在形成绝缘层135的区域中，即在半导体衬底100和互连层136之间的区域中，可以提供诸如行解码器12或感测放大器13的电路。
在绝缘层135上，形成用作源极线SL的互连层136。互连层136由导电材料(使用例如n型半导体、p型半导体或金属材料)形成。
与第一实施例的图5类似，在互连层136上，十一个绝缘层101和十个互连层102以交替的方式堆叠。
在本实例中，未提供接触塞CP1，并且柱部分HB填充有绝缘层108。
2.2第二实例
接下来，将参考图18描述第二实例。
如图18中所示，在本实例中，在突出部分TS中形成气隙AG1。
例如，当如参考图15在第一实施例中所述通过CVD形成绝缘层108时，可以根据CVD的阶梯覆盖率形成气隙AG1。
2.3本实施例的效果
根据本实施例的配置，实现了与第一实施例类似的效果。
3.第三实施例
接下来，将描述第三实施例。在第三实施例中，将描述与第一和第二实施例不同的分离区域SP的配置。在下文中，描述将主要集中于与第一和第二实施例不同的事项。
3.1存储器单元阵列的平面配置
首先，将参考图19和20描述存储器单元阵列11的示范性平面配置。图19是块BLK1中的串单元SU0和SU1的平面图。在图19的实例中，省略了层间绝缘膜。图20是图19中的区域RA的放大图。
如图19中所示，在本实施例中，在分离区域SP中，多个柱部分HB沿X方向以单个线布置。绝缘层(绝缘膜)130提供在突出部分TS的侧表面上，并且气隙AG2形成在突出部分TS和柱部分HB上。在X方向上彼此相邻的突出部分TS的气隙AG2彼此连结。每一层处的连结突出部分TS被提供成在X方向上到达选择栅极线SGD和SGS以及字线WL的两端。通过突出部分TS(即提供在分离区域SP中的气隙AG2)，选择栅极线SGD和SGS以及字线WL沿Y方向分开。
在图19的实例中，示出了柱部分HB沿X方向以一个线布置的情况；但是，可以自由设计柱部分HB的布置。只要柱部分HB的突出部分TS在X方向上连结即可。
在本实施例中，由于互连层102并非通过取代技术形成，因此在CP2耦合区域中未提供虚设柱HR。
接下来，将描述存储器柱MP、柱部分HB和突出部分TS的详细平面配置。在图20的实例中，示出了区域RA中的WL7平面和WL6-WL7平面。
如图20中所示，在本实施例中，在WL7平面中，在存储器柱MP的外围中未绝缘层110。
在WL7平面中，绝缘层130提供在互连层102的面对分离区域SP的侧表面上。绝缘层130使用例如SiO2形成。气隙AG2形成在绝缘层130中。由互连层102和柱部分HB包围的部分对应于突出部分TS。
在WL7平面中，提供在突出部分TS处的气隙AG2彼此连结。字线WL7通过连结气隙AG2沿Y方向分开。
在WL6-WL7平面中，绝缘层130提供在柱部分HB的侧表面上，并且气隙AG2提供在绝缘层130的内部中。提供在柱部分HB外部的绝缘层130在WL6-WL7平面中未连结。因此，提供在字线WL6和字线WL7之间的绝缘层101在Y方向上不分开。
在分离区域SP中，提供了在X和Z方向上延伸的气隙AG2。在分离区域SP中，绝缘层101在Y方向上穿过气隙AG2，并且用作连结部分，所述连结部分连结提供在分离区域SP的两侧上的绝缘层101的部分(堆叠以与互连层102交替的绝缘层101的部分)。换句话说，绝缘层101包含提供在隔离区域SP的一侧上的堆叠部分BU1(其中绝缘层101堆叠以与互连层102交替)、提供在隔离区域SP的另一侧上的堆叠部分BU2(其中绝缘层101堆叠以与互连层102交替)和在隔离区域SP中连结部分BU1和BU2的多个桥接部分BU3。
3.2存储器单元阵列的横截面配置
接下来，将参考图21和22描述存储器单元阵列11的横截面配置。图21是沿图19的线A1-A2截取的横截面视图。图22是沿图19的线B1-B2截取的横截面视图。
与参考图17描述的第二实施例的第一实例类似，如图21中所示，绝缘层135提供在半导体衬底100上。互连层136提供在绝缘层135上。在互连层136上，十一个绝缘层101和十个互连层102例如以交替的方式堆叠。
在本实施例中，形成绝缘层130以覆盖分离区域SP中的柱部分HB和突出部分TS的内表面。更具体地，绝缘层130形成在与绝缘层101接触的每个柱部分HB的侧表面、与互连层136接触的每个柱部分HB的底表面、每个突出部分TS的顶表面和底表面以及与互连层102接触的每个突出部分TS的侧表面上。气隙AG2形成在绝缘层130中。
绝缘层131提供在柱部分HB的上部处，以封闭气隙AG2的开口。绝缘层131使用例如SiO2形成。
接下来，将描述分离区域SP的横截面配置。
如图22中所示，柱部分HB例如在X方向上以大致相等的间隔布置。突出部分TS形成在与互连层102相同的层处，并且气隙AG2形成在柱部分HB和突出部分TS中。也就是说，在分离区域SP中，气隙AG2通过在Z方向上延伸的柱部分HB和在X方向上延伸的突出部分TS形成为格子图案。
3.3制造存储器单元阵列的方法
接下来，将参考图23到29描述制造存储器单元阵列11的方法的一个实例。在本实例中，将描述不进行取代而形成互连层102的情况。
首先，如图23中所示，在半导体衬底100上形成绝缘层135。随后，在绝缘层135上形成互连层136。此后，例如以交替的方式在互连层136上堆叠分别与选择栅极线SGS和字线WL0到WL3相对应的六个绝缘层101和五个互连层102。
此后，形成与存储器柱LMP和柱部分LHB相对应的孔，并且用牺牲层121填充相应的孔。
如图24中所示，例如以交替的方式在最顶部绝缘层101上进一步堆叠分别与字线WL4到WL7和选择栅极线SGD相对应的五个互连层102和五个绝缘层101。
随后，以某一方式形成狭缝SHE，使得其底表面到达与字线WL7相对应的第二最顶部互连层102，并且用绝缘层111填充。
此后，在与存储器柱LMP和柱部分LHB相对应的牺牲层121上形成与存储器柱UMP和柱部分UHB相对应的孔，然后用牺牲层121填充每个孔。
与参考图10描述的第一实施例类似，如图25中所示，去除与存储器柱MP相对应的牺牲层121。随后，依次形成块绝缘膜103、电荷存储层104、隧道绝缘膜105、半导体层106和核心层107，从而形成存储器柱MP。
随后，形成绝缘层101以覆盖存储器柱MP、绝缘层111和牺牲层121的顶表面。
如图26中所示，去除与柱部分HB相对应的牺牲层121上的绝缘层101，然后通过例如湿法蚀刻去除牺牲层121。由此，形成孔HL1。
如图27中所示，通过例如湿法蚀刻从孔HL1的侧表面部分地去除互连层102，从而形成与突出部分TS相对应的部分。
如图28中所示，使用例如具有良好台阶覆盖率的技术(例如，CVD和ALD)形成绝缘层130。此时，绝缘层130形成为具有不允许突出部分TS和孔HL1被填充的厚度。
如图29中所示，使用例如具有较差台阶覆盖率差的技术(例如，等离子CVD)形成绝缘层131，从而封闭孔HL1的开口。此后，使用例如化学机械抛光(CMP)去除最顶部绝缘层101上的绝缘层130和131。
3.4本实施例的效果
根据本实施例的配置，实现了与第一实施例类似的效果。
此外，根据本实施例的配置，可以在分离区域SP中形成气隙AG2。由此，可以减小提供在分离区域SP的两侧上的两个互连层102之间的电容。通过减小互连之间的电容，可以使夹着分离区域SP的两个互连之间的距离相对较短。
另外，根据本实施例的配置，可以在互连层102和气隙AG2之间形成绝缘层130。由此，可以在气隙AG2中抑制由水分等的影响引起的互连层102之间的漏电流的发生，或者可以抑制具有不同电势的互连层102之间的金属原子的表面迁移。这改善了半导体存储器装置的可靠性。
此外，在本实施例的配置中，绝缘层101在分离区域SP中不分开。由此，绝缘层101在分离区域SP中用作连结部分，所述连结部分连结提供在分离区域SP的两侧上的绝缘层101的部分(堆叠以与互连层102交替的绝缘层101的部分)。由此，可以抑制由气隙AG2的形成引起的机械强度的降低。因此，可以抑制由气隙AG2引起的物理故障(例如，开裂)的发生。
另外，根据本实施例的配置，无需提供虚设柱HR。
4.第四实施例
接下来，将描述第四实施例。根据第四实施例，将描述与第三实施例不同的分离区域SP的两个示范性配置。在下文中，描述将主要集中于与第三实施例不同的事项。
4.1第一实例
将参考图30描述第一实例。
如图30中所示，在本实例中，绝缘层130形成在分隔区域SP中的互连层102的侧表面上，但是不形成在气隙AG2的顶表面和底表面上或绝缘层101的侧表面、顶表面和底表面上。换句话说，绝缘层130局部地形成在气隙AG2和互连层102之间。在气隙AG2和绝缘层101及互连层136之间未形成绝缘层130。绝缘层130通过选择性ALD形成在暴露的互连层102的表面上，如参考图28在第三实施例中所述。由此，可以形成上述配置。
4.2第二实例
接下来，将参考图31描述第二实例。
如图31中所示，在本实例中，突出部分TS填充有绝缘层130，并且在柱部分HB的侧表面和底表面上未形成绝缘层130。绝缘层130例如形成有允许突出部分TS被填充但不允许柱部分HB被填充的厚度，如参考图28在第三实施例中所述。通过例如湿法蚀刻或化学干法蚀刻(CDE)来去除柱部分HB的侧表面和底表面上的绝缘层130。由此，可以形成上述配置。
4.3本实施例的效果
根据本实施例的配置，可以获得与第一到第三实施例类似的效果。
5.第五实施例
接下来，将描述第五实施例。在第五实施例中，将描述与第一实施例不同的提供在存储器单元阵列11的端部处的分离区域SP和接触塞CP2的结构。在下文中，描述将主要集中于与第一到第四实施例不同的事项。
5.1半导体存储器装置的平面配置
首先，将参考图32描述半导体存储器装置1的示范性平面配置。
如图32中所示，本实施例的半导体存储器装置1包含例如四个平面PB(PB0到PB3)。每个平面PB是包含存储核心单元10(即存储器单元阵列11)并且进行写入操作、读取操作等的单元。平面PB0到PB3是可独立操作的，并且可以同时操作。在本实施例中，平面PB0到PB3具有相同的配置。平面PB0到PB3例如以2行x2行的矩阵布置。可以自由设计平面PB的数量和布置。
在本实施例中，参考第三实施例描述的分离区域SP提供在存储器单元阵列11的外围中并且在每个平面PB中的块BLK之间。
在下面的描述中，在半导体存储器装置1的平面配置中不包含存储器单元阵列11的区域将被称为外围区域。在外围区域中，例如提供了除存储器单元阵列11以外的一个电路或用于在半导体存储器装置1和外部装置之间耦合的电极焊盘。
5.2存储器单元阵列的平面配置
接下来，将参考图33描述存储器单元阵列11的示范性平面配置。图33是平面PB0中的块BLK0的平面图。在本实施例中，将描述四个串单元SU0到SU3共享字线WL0到WL7和选择栅极线SGS的情况。在图33的实例中，省略了层间绝缘膜。
如图33中所示，提供分隔区域SP以包围每个块BLK。
也就是说，与选择栅极线SGD和SGS以及字线WL相关联的互连层102通过分离区域SP与外围区域分开。提供在存储器单元阵列11的外围中并且将存储器单元阵列11与外围区域分开的分离区域SP也被称为“外围分离区域SP”。在图33的实例中，分离区域SP具有与第三实施例类似的结构，并且气隙AG2提供在柱部分HB和突出部分TS中。分离区域SP可以具有与其它实施例类似的结构。换句话说，外围分离区域SP可以具有与提供在存储器单元阵列11中的分离区域SP基本上相同的结构。
在本实施例中，CP2耦合区域在X方向上提供在两个单元区域之间，并且未提供平台。可以自由设计CP2耦合区域的布置。CP2耦合区域可以在X方向上提供在互连层102的端部处。多个CP2耦合区域可以以某一方式提供，使得CP2耦合区域和多个单元区域以交替的方式布置。在图33的实例中，接触塞CP2的直径和存储器柱MP的直径可以彼此相等或不同。
在与选择栅极线SGD和SGS以及字线WL相同的层处，突出部分提供在每个接触塞CP2的外部。与分离区域SP不同，在CP2耦合区域中，相邻的接触塞CP2的突出部分彼此不连结，从而不在X方向上分开互连层102。
狭缝SHE提供在选择栅极线SGD0和选择栅极线SGD1之间，选择栅极线SGD1和选择栅极线SGD2之间以及选择栅极线SGD2和选择栅极线SGD3之间。与第一实施例的图3类似，存储器柱MP也提供在狭缝SHE上；但是，无需提供此些存储器柱。另外，狭缝SHE上的存储器柱MP无需用作NAND串NS。
在本实施例中，由于互连层102并非通过取代技术形成，因此在CP2耦合区域中未提供虚设柱HR。
5.3存储器单元阵列的横截面配置
接下来，将参考图34和35描述存储器单元阵列11的横截面配置。图34是沿图33的线D1-D2截取的横截面视图。图35是沿图33的线E1-E2截取的横截面视图。
与第三实施例的图21类似，在本实施例中，如图34中所示，十一个绝缘层101和十个互连层102以交替的方式堆叠在互连层136上。
分离区域SP中的柱部分HB和突出部分TS具有与参考图21描述的第三实施例类似的结构。
与存储器单元阵列11类似，在外围区域中，十一个绝缘层101和十个互连层102以交替的方式堆叠。在本实施例中，存储器单元阵列11和外围区域通过分离区域SP分开。因此，绝缘层101和互连层102堆叠而没有去除互连层102的区域至少保留在外围区域的一部分中。
接下来，将描述CP2耦合区域的横截面配置。
如图35中所示，突出部分TS2提供在接触塞CP2的侧表面和互连层102之间，并且突出部分TS2填充有绝缘层137。绝缘层137使用例如SiO2形成。因此，每个接触塞CP2电耦合到与接触塞CP2的底部接触的互连层102，而不电耦合到接触塞CP2的侧表面上的互连层102。提供在相邻的接触塞CP2的外部的突出部分TS2彼此不连结。
5.4制造存储器单元阵列的方法
接下来，将参考图36到45描述制造存储器单元阵列11的方法的一个实例。在本实施例中，将描述同时蚀刻与存储器柱MP、分离区域SP中的柱部分HB和接触塞CP2相对应的孔的情况。而且，将描述接触塞CP2和CP3同时填充有导电材料的情况。为了简化描述，将描述存储器柱MP、分离区域SP中的柱部分HB和接触塞CP2中的每一个形成为单层的情况。
如图36中所示，在半导体衬底100上形成绝缘层135。随后，在绝缘层135上形成互连层136。此后，例如以交替的方式在互连层136上堆叠十一个绝缘层101和十个互连层102。
随后，以某一方式形成狭缝SHE，使得其底表面到达与字线WL7相对应的第二最顶部互连层102，并且用绝缘层111填充。
此后，在最顶部绝缘层101上形成硬掩模层140。在蚀刻与存储器柱MP、分离区域SP中的柱部分HB和接触塞CP2相对应的孔时，硬掩模层140用作掩模材料。硬掩模层140可以由在绝缘层101和互连层102的干法蚀刻时允许绝缘层101和互连层102对硬掩模层140具有足够高的蚀刻选择性的任何材料构成；此材料可以是绝缘材料、半导体和导电材料。
随后，蚀刻硬掩模层140，并且形成与分离区域SP中的柱部分HB相对应的孔HL1、与存储器柱MP相对应的孔HL2和与接触塞CP2相对应的孔HL3。孔HL1到HL3的直径可以彼此相等或不同。
如图37到39中所示，通过使用光刻和干法蚀刻用抗蚀剂141重复掩模形成，形成在其底表面到达最底部绝缘层101的孔HL1和HL2以及深度不同的孔HL3。更具体地，尽管CP2耦合区域的孔HL3以抗蚀剂141覆盖，但是蚀刻孔HL1和HL2的底部处的绝缘层101和互连层102。在剥离抗蚀剂141之后，形成抗蚀剂141以暴露孔HL1和HL2以及与最底部互连层102相对应的孔HL3。蚀刻孔HL1和HL2的底部处的绝缘层101和互连层102以及暴露的孔HL3。此后，剥离抗蚀剂141。
随后，如图37中所示，使用抗蚀剂141形成掩模以暴露分别与最底部和第二最底部互连层102相对应的孔HL1和HL2以及孔HL3。蚀刻孔HL1和HL2以及暴露的孔HL3的底部处的绝缘层101和互连层102。
类似地，重复使用抗蚀剂141进行的掩模形成以及蚀刻暴露于孔HL1到HL3的底部的绝缘层101和互连层102的操作。
如图38中所示，例如使用抗蚀剂141形成掩模以暴露与最底部到第四最底部互连层102相对应的孔HL1和HL2以及孔HL3。蚀刻孔HL1和HL2以及暴露的孔HL3的底部处的绝缘层101和互连层102。
如图39中所示，在蚀刻孔HL1到HL3之后，去除硬掩模层140。在图37到39的实例中，已经描述了重复用抗蚀剂141进行掩模形成和干法蚀刻的情况；但是，所述方法不限于此。例如，代替抗蚀剂141，可以使用纳米压印光刻形成包含与具有不同深度的孔HL3相对应的台阶的模板转移层，从而重复孔HL1到HL3的蚀刻和模板转移层的蚀刻。而且，通过例如使用减薄工艺来改变抗蚀剂141的掩模图案的尺寸，可以形成具有不同深度的孔HL3。
如图40中所示，例如在与存储器柱MP相对应的孔HL2上用抗蚀剂142形成掩模。随后，用牺牲层143填充暴露的孔HL1和HL3。牺牲层143可以由对绝缘层101和互连层102具有足够高的湿法刻蚀选择性的任何材料构成。
如图41中所示，在去除抗蚀剂142之后，以某一方式进行蚀刻，使得孔HL2的底部到达互连层136。随后，在每个孔HL2中形成块绝缘膜103、电荷存储层104、隧道绝缘膜105、半导体层106和核心层107，从而形成存储器柱MP。
如图42中所示，形成绝缘层101以覆盖存储器柱MP、绝缘层111和牺牲层143的顶表面。此后，去除与分离区域SP中的孔HL1相对应的牺牲层143上的绝缘层101，然后通过例如湿法蚀刻去除孔HL1中的牺牲层143。由此，形成孔HL1。随后，蚀刻孔HL1的底部以到达互连层136。此后，以与参考图27到29描述的第三实施例类似的程序，在柱部分HB和突出部分TS中形成气隙AG2。
如图43中所示，去除与CP2耦合区域中的孔HL3相对应的牺牲层143上的绝缘层101，然后通过例如湿法蚀刻去除孔HL3中的牺牲层143。由此，形成孔HL3。此后，通过例如湿法蚀刻从孔HL3的侧表面部分地去除互连层102，从而形成与突出部分TS2相对应的部分。此时，以某一方式调整蚀刻量，使得提供在相邻的孔HL3的外部的突出部分TS2彼此不连结。
如图44中所示，形成其厚度允许突出部分TS2被填充但不允许孔HL3被填充的绝缘层137。随后，通过使用例如含有氟化氢(HF)的溶液的湿法蚀刻、CDE等来去除孔HL3的侧表面上的绝缘层137和孔HL3的底表面上的绝缘层101。由此，互连层102暴露在孔HL3的底部处。由于湿法蚀刻、CDE等是各向同性蚀刻，因此与进行湿法蚀刻、CDE等之前的孔HL3相比，孔HL3的开口的直径变大。
如图45中所示，在存储器柱MP上形成与接触塞CP3相对应的孔。随后，用导电层138填充孔HL3和存储器柱MP上的孔，从而形成接触塞CP2和CP3。导电层138由导电材料(使用例如n型半导体、p型半导体或金属材料)构成。
5.5本实施例的效果
根据本实施例的配置，可以获得与第一到第三实施例类似的效果。
此外，根据本实施例的配置，可以抑制芯片面积的增加。
例如，当在X方向上在互连层102的端部处形成平台时，并非用作装置的台阶形成在互连层102的端部处(在Y方向上在此端部处未形成平台)。这增加了存储器单元阵列11的尺寸。
还存在例如形成狭缝以围绕互连层102，从而分开互连层102的情况。在这种情况下，图案可以在蚀刻狭缝时弯曲，或者狭缝可以在狭缝的交点处具有不同的深度。
另一方面，根据本实施例的配置，可以通过提供分离区域SP来将存储器单元阵列11与外围区域分开。由于未形成不必要的台阶，因此可以抑制存储器单元阵列11的面积的增加(即抑制芯片面积的增加)。另外，在分离区域SP中，提供在柱部分HB的外部的突出部分TS相连结以分开互连层102，因此可以抑制分离区域SP中的图案的变形和深度的改变。
另外，根据本实施例的配置，可以在接触塞CP2和互连层102之间提供突出部分TS2。由此，可以在不形成平台的情况下形成接触塞CP2。由此，可以抑制CP2耦合区域的面积的增加。另外，由于可以同时蚀刻与存储器柱MP、柱部分HB和接触塞CP2相对应的孔，因此可以抑制制造成本的增加。
6.第六实施例
接下来，将描述第六实施例。在第六实施例中，将描述通过耦合提供在分离区域SP中的多个接触塞CP1的上部来形成局部互连的情况。在下文中，描述将主要集中于与第一到第五实施例不同的事项。
6.1存储器单元阵列的平面配置
首先，将参考图46到47描述存储器单元阵列11的示范性平面配置。图46是块BLK1中的串单元SU0和SU1的平面图。在图46的实例中，省略了层间绝缘膜。图47是图46中的区域RA的放大图。
如图46中所示，在分离区域SP中，接触塞CP1沿X方向以单个线布置。圆形耦合部分例如提供在接触塞CP1上。在X方向上彼此相邻的接触塞CP1上的耦合部分彼此连结，并且提供了在X方向上延伸的局部互连LI。其它配置与参考图3描述的第一实施例类似。
在图46的实例中，示出了接触塞CP1沿X方向以单个线布置的情况；但是，可以自由设计接触塞CP1的布置。如第一实施例的图3中所示，接触塞CP1可以例如沿X方向以两行交错布置提供。只要接触塞CP1上的耦合部分在X方向上彼此连结，使得提供局部互连LI即可。
接下来，将详细描述局部互连LI和分离区域SP的平面配置。在图47的实例中，示出了区域RA中的局部互连LI的顶表面(在下文中也称为“LI平面”)、WL7平面和WL6-WL7平面。与例如参考图20描述的第三实施例类似，在本实施例中，未提供第一实施例中描述的绝缘层110。
如图47中所示，圆形耦合部分在LI平面中提供在相应接触塞CP1上。耦合部分在X方向上彼此连结，从而形成局部互连LI。局部互连LI的顶表面在Z方向上在存储器柱MP的上表面上方。因此，在LI平面中未示出存储器柱MP的顶表面。
例如，我们假设，X方向上的彼此相邻的接触塞CP1的中心轴之间的距离为L1，并且LI平面中的从接触塞CP1(耦合部分)的中心轴到耦合部分的外围的距离为L4。在这种情况下，距离L1和L4满足关系((L1)/2)<(L4)。我们还假设，接触塞CP1的中心轴和与其相邻的存储器柱MP之间的距离为L5。在这种情况下，距离L4和L5满足关系(L4)<(L5)。
与参考图4描述的第一实施例类似，与突出部分TS相对应的绝缘层151在WL7平面中提供在接触塞CP1的外部。提供在相应接触塞CP1的外部的绝缘层151(突出部分TS)在X方向上彼此连结。
另一方面，与参考图4描述的第一实施例类似，与WL7平面中相比，在WL6-WL7平面中提供在接触塞CP1的外部的绝缘层151具有较小的直径，并且彼此不连结。因此，提供在字线WL6和字线WL7之间的绝缘层101在Y方向上不分开。也就是说，在分离区域SP中，绝缘层101提供在相邻的接触塞CP1之间。换句话说，绝缘层101包含提供在隔离区域SP的一侧上的堆叠部分BU1(其中绝缘层101堆叠以与互连层102交替)、提供在隔离区域SP的另一侧上的堆叠部分BU2(其中绝缘层101堆叠以与互连层102交替)和在隔离区域SP中连结部分BU1和BU2的多个桥接部分BU3。
6.2存储器单元阵列的横截面配置
接下来，将参考图48和49描述存储器单元阵列11的横截面配置。图48是沿图46的线A1-A2截取的横截面视图。图49是沿图46的线B1-B2截取的横截面视图。在图48和49的实例中，为了简化描述，省略了接触塞CP3。
如图48中所示，与参考图17描述的第二实施例的第一实例类似，绝缘层135提供在半导体衬底100上。互连层136提供在绝缘层135上。在互连层136上，十一个绝缘层101和十个互连层102例如以交替的方式堆叠。
与第一实施例类似，在本实施例中，在Z方向上延伸的接触塞CP1形成在柱部分HB中。圆锥形耦合部分提供在每个接触塞CP1上，其顶点朝下(直径朝开口的方向增大)。每个接触塞CP1和相对应的耦合部分填充有导电层150。可以在接触塞CP1中的导电层150中形成空隙。导电层150由导电材料形成，使用n型半导体、p型半导体、金属材料等。在下面的描述中，将描述使用TiN和W的堆叠结构形成导电层150的情况。
在柱部分HB中，提供绝缘层151以覆盖接触塞CP1(导电层150)的侧表面。也就是说，柱部分HB由接触塞CP1和形成在接触塞CP1的侧表面上的绝缘层151形成。绝缘层151使用例如SiO2形成。接触塞CP1的底表面与互连层136接触。
在与互连层102相同的层处，在XY平面中突出的突出部分TS提供在相应柱部分HB的侧表面上。突出部分TS填充有绝缘层151。
存储器柱MP、互连层102等的配置与参考图20描述的第三实施例的配置类似。也就是说，在本实施例中，未提供第一实施例中描述的绝缘层110。
接下来，将描述分离区域SP的横截面配置。
如图49中所示，柱部分HB，即接触塞CP1(导电层150)，例如在X方向上以大致相等的间隔布置。在与互连层102相同的层处，柱部分HB(接触塞CP1)之间的部分填充有绝缘层151(突出部分TS)。也就是说，在分离区域SP中，用绝缘层151取代互连层102。
提供在相应接触塞CP1上的耦合部分在X方向上彼此连结，并且形成局部互连LI。在图49的实例中，局部互连LI的底表面在X方向上形成之字形。
6.3制造存储器单元阵列的方法
接下来，将参考图50到59描述制造存储器单元阵列11的方法的一个实例。图50到59中的每一个示出了制造过程中的沿线A1-A2截取的横截面和沿线B1-B2截取的横截面。
与参考图23到25描述的第三实施例类似，如图50中所示，在形成存储器柱MP之后，形成绝缘层101以覆盖存储器柱MP、绝缘层111和牺牲层121的顶表面。在本实施例中，由于互连层102通过取代技术形成，因此十一个绝缘层101和十个牺牲层120以交替的方式堆叠在互连层136上。
如图51中所示，蚀刻最顶部绝缘层101，从而在与相应柱部分HB相对应的牺牲层121上形成孔HL0。
如图52中所示，通过例如湿法蚀刻去除孔HL0的底部处的牺牲层121。由此，形成孔HL1。
如图53中所示，通过例如湿法蚀刻从相应的孔HL1的侧表面去除牺牲层120。由此，在Z方向上在绝缘层101之间形成气隙。
如图54中所示，形成其厚度允许绝缘层101之间的气隙被填充但不填充孔HL1的互连层102。
如图55中所示，通过例如湿法蚀刻去除形成在最顶部绝缘层101和孔HL1的侧表面上的互连层102。此时，从孔HL1的侧表面部分地去除互连层102，从而形成与突出部分TS相对应的部分。由此，去除分离区域SP中的互连层102。
如图56中所示，使用例如具有良好台阶覆盖率的技术(例如，CVD和ALD)形成绝缘层151，从而填充与突出部分TS相对应的部分。此时，绝缘层151形成为具有不允许孔HL1被填充的厚度。绝缘层151可以是两层或两层以上的堆叠结构。
如图57中所示，通过例如RIE去除形成在最顶部绝缘层101和孔HL1的底表面上的绝缘层151。此时，以某一方式进行蚀刻，使得孔HL1的开口的直径在其顶部处变宽，从而形成漏斗形孔HL1。每个孔HL1的开口的直径以某一方式形成为大于孔HL1的间距，使得在X方向上彼此相邻的孔HL1在其上部处彼此连结，但是孔HL1在XY平面中不与相邻的存储器柱MP重叠。
如图58中所示，用导电层150填充孔HL1。导电层150通过例如CVD或ALD由TiN和W形成。
如图59中所示，通过例如CMP去除绝缘层101上的导电层150。由此，形成接触塞CP1和局部互连LI。
6.4本实施例的效果
根据本实施例的配置，实现了与第一实施例类似的效果。
另外，根据本实施例的配置，可以抑制半导体存储器装置的抗弯强度的降低。将在下面详细描述效果。
在例如在X方向(字线WL延伸的方向)上延伸的线形狭缝形成在分离区域SP中，并且所述狭缝填充有导电层150的情况下，可能会形成X方向上的空隙延伸，从而可能降低抗弯性。
另一方面，在本实施例的配置中，由于孔形接触塞CP1形成在分离区域SP中，所以即使在每个接触塞CP1中形成空隙的情况下，接触塞CP1的空隙也会与在X方向上彼此分开。这抑制了抗弯强度的降低。
另外，根据本实施例的配置，可以使用导电层150同时形成接触塞CP1和其上提供的局部互连LI。由此，与接触塞CP1和局部互连LI使用不同的导电层分别形成相比，可以减少制造步骤的数量。
7.第七实施例
接下来，将描述第七实施例。在第七实施例中，将描述与第六实施例不同的局部互连LI的配置和形成方法。在下文中，描述将主要集中于与第一到第六实施例不同的事项。
7.1存储器单元阵列的平面配置
首先，将参考图60到61描述存储器单元阵列11的示范性平面配置。图60是块BLK1中的串单元SU0和SU1的平面图。在图60的实例中，省略了层间绝缘膜。图61是图60中的区域RA的放大图。
如图60中所示，在本实施例中，形成在X方向上延伸的线形局部互连LI。其它配置与参考图46描述的第六实施例类似。
接下来，将详细描述局部互连LI和分离区域SP的平面配置。在图61的实例中，示出了区域RA中的LI平面、WL7平面和WL6-WL7平面。
如图61中所示，在X方向上延伸的线形耦合部分(局部互连LI)在LI平面中提供在接触塞CP1上。Y方向上的局部互连LI的宽度例如大于Y方向上的的每个接触塞CP1的直径，但是不足以在XY平面中与存储器柱MP重叠。
7.2存储器单元阵列的横截面配置
接下来，将参考图62和63描述存储器单元阵列11的横截面配置。图62是沿图60的线A1-A2截取的横截面视图。图63是沿图60的线B1-B2截取的横截面视图。在图62和63的实例中，为了简化描述，省略了接触塞CP3。
如图62和63中所示，在本实施例中，在X方向上延伸的矩形局部互连LI提供在接触塞CP1上。也就是说，每个接触塞CP1的顶表面与局部互连LI的底表面接触。每个接触塞CP1和相对应的耦合部分(局部互连LI)填充有导电层150。
7.3制造存储器单元阵列的方法
接下来，将参考图64到72描述制造存储器单元阵列11的方法的一个实例。图64到72中的每一个示出了制造过程中的沿线A1-A2截取的横截面和沿线B1-B2截取的横截面。
与参考图50描述的第六实施例类似，如图64中所示，在形成存储器柱MP之后，形成绝缘层101以覆盖存储器柱MP、绝缘层111和牺牲层121的顶表面。随后，蚀刻最顶部绝缘层101，从而在牺牲层121上形成与局部互连LI相对应的狭缝SLT。
如图65中所示，通过例如湿法蚀刻去除狭缝SLT的底部处的牺牲层121。由此，形成孔HL1。
如图66中所示，通过例如湿法蚀刻从孔HL1的侧表面去除牺牲层120。由此，在Z方向上在绝缘层101之间形成气隙。
如图67中所示，形成其厚度允许绝缘层101之间的气隙被填充但不填充孔HL1的互连层102。
如图68中所示，通过例如湿法蚀刻去除形成在最顶部绝缘层101和孔HL1的侧表面上的互连层102。此时，从孔HL1的侧表面部分地去除互连层102，从而形成与突出部分TS相对应的部分。由此，去除分离区域SP中的互连层102。
如图69中所示，使用例如具有良好台阶覆盖率的技术(例如，CVD和ALD)形成绝缘层151，从而填充与突出部分TS相对应的部分。此时，绝缘层151形成为具有不允许孔HL1被填充的厚度。绝缘层151可以是两层或两层以上的堆叠结构。
如图70中所示，通过例如RIE去除形成在最顶部绝缘层101和孔HL1的底表面上的绝缘层151。
如图71中所示，用导电层150填充孔HL1和狭缝SLT。
如图72中所示，通过例如CMP去除绝缘层101上的导电层150。由此，形成接触塞CP1和局部互连LI。
7.4本实施例的效果
根据本实施例的配置，可以获得与第一和第六实施例类似的效果。
另外，根据本实施例的配置，由于线形局部配线LI形成在接触塞CP1上，因此可以减小狭缝SLT的纵横比。由此，可以减小在用导电层150填充狭缝SLT时出现空隙的可能性。
8.修改等
根据以上实施例的半导体存储器装置包含：多个第一绝缘层(101)，其在第一方向(Z方向)上彼此分开布置；多个第一互连层(102)，其与所述第一绝缘层交替堆叠并在与所述第一方向相交的第二方向(X方向)上延伸；多个第二互连层(102)，其与所述第一绝缘层交替堆叠，在与所述第一和第二方向相交的第三方向(Y方向)上与所述第一互连层相邻布置并在所述第二方向上延伸；多个第一半导体层(106)，其在所述第一方向上延伸并穿过所述第一互连层和所述第一绝缘层；多个第二半导体层(106)，其在所述第一方向上延伸并穿过所述第二互连层和所述第一绝缘层；和分离区域(SP)，其包含多个第一部分(HB)和多个第二部分(TS)。所述第一部分在所述第一方向上延伸，穿过所述第一绝缘层，提供在所述第一互连层和所述第二互连层之间并在所述第二方向上彼此分开布置。所述第二部分提供在所述第一互连层和所述第二互连层之间并从每个所述第一部分的外围突出。从所述第一部分中的相邻第一部分突出的所述第二部分彼此连结。所述第一互连层和所述第二互连层通过所述第一部分和所述连结的第二部分在所述第三方向上彼此分开。
通过应用上述实施例，可以提供制造成本降低的半导体存储器装置。
例如，可以在可能的情况下取代以上实施例中描述的分离区域SP的结构。
所述实施例不限于上述方面，并且可以进行各种修改。上述实施例中的术语“耦合”包含例如与介于其间的晶体管、电阻器等的间接耦合。
尽管已经描述了某些实施例，但是这些实施例仅通过举例给出，并且不旨在限制本发明的范围。实际上，本文描述的新颖的方法和系统可以以多种其它形式来体现。另外，在不背离本发明的精神的情况下，可以对本文描述的方法和系统的形式进行各种省略、替换和改变。所附权利要求及其等同物旨在涵盖落入本发明的范围和精神内的这种形式或修改。

Claims (20)

1.一种半导体存储器装置，其包括：
多个第一绝缘层，其在第一方向上彼此分开布置；
多个第一互连层，其与所述第一绝缘层交替堆叠并在与所述第一方向相交的第二方向上延伸；
多个第二互连层，其与所述第一绝缘层交替堆叠，在与所述第一和第二方向相交的第三方向上与所述第一互连层相邻布置并在所述第二方向上延伸；
多个第一半导体层，其在所述第一方向上延伸并穿过所述第一互连层和所述第一绝缘层；
多个第二半导体层，其在所述第一方向上延伸并穿过所述第二互连层和所述第一绝缘层；和
分离区域，其包含多个第一部分和多个第二部分，所述第一部分在所述第一方向上延伸，穿过所述第一绝缘层，提供在所述第一互连层和所述第二互连层之间并在所述第二方向上彼此分开布置，所述第二部分提供在所述第一互连层和所述第二互连层之间并从每个所述第一部分的外围突出，其中
从所述第一部分中的相邻第一部分突出的所述第二部分彼此连结，并且
所述第一互连层和所述第二互连层通过所述第一部分和所述连结的第二部分在所述第三方向上彼此分开。
2.根据权利要求1所述的装置，其中
每个所述第一部分包含第一导电层，并且每个所述第二部分包含第二绝缘层。
3.根据权利要求1所述的装置，其中
在与所述第一方向相交并且包含所述第一互连层中的一个和所述第二互连层中的一个的横截面中，所述第一部分中的两个相邻第一部分的中心之间的第一长度小于从所述第一部分中的一个的中心到与所述第一部分中的所述一个相对应的所述第二部分中的一个的外围的第二长度的两倍。
4.根据权利要求1所述的装置，其中
所述第一绝缘层的一部分提供在所述第一部分中的一个和与所述第一部分中的所述一个相邻的所述第一部分中的另一个之间。
5.根据权利要求1所述的装置，其进一步包括：
电荷存储层，其提供在所述第一半导体层中的一个和所述第一互连层中的一个之间。
6.根据权利要求1所述的装置，其中
所述第一部分和所述第二部分包含第二绝缘层，并且不包含任何导电层。
7.根据权利要求6所述的装置，其中
所述第二部分中的至少一个包含被所述第二绝缘层包围的气隙。
8.根据权利要求1所述的装置，其中
所述第一部分和所述第二部分中的每一个包含气隙。
9.根据权利要求8所述的装置，其中
所述分离区域包含提供在所述气隙的侧表面和底表面上的绝缘膜。
10.根据权利要求8所述的装置，其中
所述分离区域包含局部提供在所述气隙和所述第一互连层之间以及所述气隙和所述第二互连层之间的绝缘膜。
11.根据权利要求1所述的装置，其中
每个所述第一部分包含气隙，并且每个所述第二部分不包含气隙。
12.根据权利要求1所述的装置，其中
所述第一半导体层和所述第二半导体层中的每一个形成在在所述第一方向上耦合的多个层中；并且
每个所述第一部分形成在在所述第一方向上耦合的多个层中。
13.根据权利要求1所述的装置，其进一步包括：
外围分离区域，其将存储器单元阵列与其外围区域分开，
所述第一绝缘层、所述第一互连层、所述第二互连层、所述第一半导体层和所述第二半导体层形成所述存储器单元阵列的一部分，并且
所述外围分离区域具有与所述分离区域的结构基本上相同的结构。
14.根据权利要求1所述的装置，其进一步包括：
第三互连层，其在所述第二方向上延伸并提供在所述第一部分上，其中
所述第三互连层和所述第一部分包含第一导电层。
15.一种半导体存储器装置，其包括：
多个第一绝缘层，其在第一方向上彼此分开布置；
多个第一互连层，其与所述第一绝缘层交替堆叠并在与所述第一方向相交的第二方向上延伸；
多个第二互连层，其与所述第一绝缘层交替堆叠，在与所述第一和第二方向相交的第三方向上与所述第一互连层相邻布置并在所述第二方向上延伸；
多个第一半导体层，其在所述第一方向上延伸并穿过所述第一互连层和所述第一绝缘层；
多个第二半导体层，其在所述第一方向上延伸并穿过所述第二互连层和所述第一绝缘层；和
分离区域，其包含气隙，所述气隙在所述第一和第二方向上延伸并且在所述第三方向上分开所述第一互连层和所述第二互连层，其中
每个所述第一绝缘层包含与所述第一互连层交替堆叠的第一堆叠部分、与所述第二互连层交替堆叠的第二堆叠部分以及提供在所述分离区域中并且耦合所述第一堆叠部分和所述第二堆叠部分的耦合部分。
16.根据权利要求15所述的装置，其中
所述气隙包含多个第一部分和多个第二部分，所述第一部分在所述第一方向上延伸，穿过所述第一绝缘层，提供在所述第一互连层和所述第二互连层之间并在所述第二方向上彼此分开布置，所述第二部分提供在所述第一互连层和所述第二互连层之间并从每个所述第一部分的外围突出，并且
从所述第一部分中的相邻第一部分突出的所述第二部分彼此连结。
17.根据权利要求15所述的装置，其中
所述分离区域包含提供在所述气隙的侧表面和底表面上的绝缘膜。
18.根据权利要求15所述的装置，其中
所述分离区域包含局部提供在所述气隙和每个所述第一互连层之间以及所述气隙和每个所述第二互连层之间的绝缘膜。
19.根据权利要求15所述的装置，其进一步包括：
电荷存储层，其提供在所述第一半导体层中的一个和所述第一互连层中的一个之间。
20.根据权利要求16所述的装置，其中
所述第一半导体层和所述第二半导体层中的每一个形成在在所述第一方向上耦合的多个层中，并且
每个所述第一部分形成在在所述第一方向上耦合的多个层中。
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