JP2022146815A - 半導体記憶装置及びその製造方法 - Google Patents

半導体記憶装置及びその製造方法 Download PDF

Info

Publication number
JP2022146815A
JP2022146815A JP2021047984A JP2021047984A JP2022146815A JP 2022146815 A JP2022146815 A JP 2022146815A JP 2021047984 A JP2021047984 A JP 2021047984A JP 2021047984 A JP2021047984 A JP 2021047984A JP 2022146815 A JP2022146815 A JP 2022146815A
Authority
JP
Japan
Prior art keywords
region
layer
silicon
layers
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021047984A
Other languages
English (en)
Inventor
正浩 小池
Masahiro Koike
昌生 新宮
Masao Shingu
真也 市川
Shinya Ichikawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2021047984A priority Critical patent/JP2022146815A/ja
Priority to TW110125809A priority patent/TWI785682B/zh
Priority to CN202110912829.9A priority patent/CN115117074A/zh
Priority to US17/472,470 priority patent/US11915928B2/en
Publication of JP2022146815A publication Critical patent/JP2022146815A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/263—Amorphous materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

Figure 2022146815000001
【課題】好適に動作する半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体記憶装置は、第１方向に交互に並ぶ複数の導電層及び複数の層間絶縁層と、第１方向に延伸し複数の導電層に対向する半導体層と、複数の導電層と半導体層との間に設けられたゲート絶縁膜と、を備える。複数の層間絶縁層は、第１方向において隣り合う第１層間絶縁層及び第２層間絶縁層を含む。複数の導電層は、第１層間絶縁層及び第２層間絶縁層の間に設けられた第１導電層を含む。第１導電層は、第１領域と、第１領域とゲート絶縁膜との間に設けられた第２領域と、第１領域と第１層間絶縁層との間に設けられた第３領域と、を備える。第１領域～第３領域は金属を含む。第３領域はシリコン（Ｓｉ）を含む。第１領域及び第２領域はシリコンを含まず、又は、第１領域及び第２領域におけるシリコンの含有率が第３領域におけるシリコンの含有率よりも低い。
【選択図】図７

Description

本実施形態は、半導体記憶装置及びその製造方法に関する。
第１方向に交互に並ぶ複数の導電層及び複数の層間絶縁層と、第１方向に延伸し複数の導電層に対向する半導体層と、複数の導電層と半導体層との間に設けられたゲート絶縁層と、を備える半導体記憶装置が知られている。ゲート絶縁層は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁性の電荷蓄積層やフローティングゲート等の導電性の電荷蓄積層等の、データを記憶可能なメモリ部を備える。
米国特許公開第９７８０１１６号明細書
好適に動作する半導体記憶装置及びその製造方法を提供する。
一の実施形態に係る半導体記憶装置は、第１方向に交互に並ぶ複数の導電層及び複数の層間絶縁層と、第１方向に延伸し複数の導電層に対向する半導体層と、複数の導電層と半導体層との間に設けられたゲート絶縁膜と、を備える。複数の層間絶縁層は、第１方向において隣り合う第１層間絶縁層及び第２層間絶縁層を含む。複数の導電層は、第１層間絶縁層及び第２層間絶縁層の間に設けられた第１導電層を含む。第１導電層は、第１領域と、第１領域とゲート絶縁膜との間に設けられた第２領域と、第１領域と第１層間絶縁層との間に設けられた第３領域と、を備える。第１領域～第３領域は金属を含む。第３領域はシリコン（Ｓｉ）を含む。第１領域及び第２領域はシリコン（Ｓｉ）を含まず、又は、第１領域及び第２領域におけるシリコン（Ｓｉ）の含有率が第３領域におけるシリコン（Ｓｉ）の含有率よりも低い。
一の実施形態に係る半導体記憶装置は、第１領域及び第２領域を備える基板を備える。また、この半導体記憶装置は、第１領域に設けられた、複数の導電層及び複数の層間絶縁層と、半導体層と、ゲート絶縁膜と、を備える。複数の導電層及び複数の層間絶縁層は、基板の表面と交差する第１方向に交互に並ぶ。半導体層は、第１方向に延伸し、複数の導電層に対向する。ゲート絶縁膜は、複数の導電層と半導体層との間に設けられている。また、この半導体記憶装置は、第２領域に設けられた、複数の第１絶縁層と、複数の第２絶縁層と、シリコン層と、を備える。複数の第１絶縁層は、複数の導電層に対応して第１方向に並ぶ。複数の第２絶縁層は、複数の層間絶縁層に対応して第１方向に並ぶ。シリコン層は、複数の第１絶縁層のうちの一つと、複数の第２絶縁層のうちの一つと、の間に設けられ、シリコン（Ｓｉ）を含む。
一の実施形態に係る半導体記憶装置の製造方法では、積層構造を形成する。この積層構造は、第１方向に交互に並ぶ複数の第１絶縁層及び複数の層間絶縁層と、シリコン層と、を含む。このシリコン層は、複数の第１絶縁層のうちの一つと、複数の層間絶縁層のうちの一つと、の間に設けられ、シリコン（Ｓｉ）を含む。また、この製造方法では、積層構造を貫通する第１の貫通孔を形成し、第１の貫通孔の内部にゲート絶縁膜及び第１方向に延伸する半導体層を形成し、積層構造を貫通する第２の貫通孔を形成する。また、第２の貫通孔を介して、複数の第１絶縁層を除去して、ゲート絶縁膜の少なくとも一部と、シリコン層の少なくとも一部と、を露出させる。また、第２の貫通孔を介して、ゲート絶縁膜の少なくとも一部及びシリコン層の少なくとも一部にハロゲン化金属を供給して、ゲート絶縁膜を介して半導体層に対向する複数の導電層を形成する。
第１実施形態に係る半導体記憶装置の模式的な平面図である。 図１のＡで示した部分の模式的な拡大図である。 図２のＢで示した部分の模式的な拡大図である。 図３のＣで示した部分の模式的な拡大図である。 図４に示す構造をＤ－Ｄ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 図５のＥで示した部分の模式的な拡大図である。 図６に示す構造のＦ－Ｆ´線に沿った部分に含まれる成分の含有率を示す模式的なグラフである。 図６に示す構造のＧ－Ｇ´線に沿った部分に含まれる成分の含有率を示す模式的なグラフである。 図３に示す構造をＨ－Ｈ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 図９のＩで示した部分の模式的な拡大図である。 図２のＪで示した部分の模式的な拡大図である。 図１１に示す構造をＫ－Ｋ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 図１のＬで示した部分の模式的な拡大図である。 図１３のＭで示した部分の模式的な拡大図である。 第１実施形態に係る半導体記憶装置の製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 比較例に係る半導体記憶装置の製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 比較例に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 同半導体記憶装置の一部の構成を示す模式的な断面図である。 その他の実施形態に係る半導体記憶装置の製造方法を示す模式的な断面図である。 その他の実施形態に係る半導体記憶装置の製造方法を示す模式的な断面図である。 その他の実施形態に係る半導体記憶装置の製造方法を示す模式的な断面図である。 その他の実施形態に係る半導体記憶装置の製造方法を示す模式的な断面図である。 その他の実施形態に係る半導体記憶装置の一部に含まれる成分の含有率を示す模式的なグラフである。 その他の実施形態に係る半導体記憶装置の一部に含まれる成分の含有率を示す模式的なグラフである。 その他の実施形態に係る半導体記憶装置の一部に含まれる成分の含有率を示す模式的なグラフである。 その他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 その他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 その他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 その他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electronmicroscopy）やＴＥＭ（Transmissionelectron microscopy）等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
また、本明細書において「含有率」と言った場合には、ある部材を構成する原子の数の比率を意味する事がある。
［第１実施形態］
［構成］
図１は、メモリダイＭＤの模式的な平面図である。図２は、図１のＡで示した部分の模式的な拡大図である。図３は、図２のＢで示した部分の模式的な拡大図である。図４は、図３のＣで示した部分の模式的な拡大図である。図５は、図４に示す構造をＤ－Ｄ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図６は、図５のＥで示した部分の模式的な拡大図である。図７は、図６に示す構造のＦ－Ｆ´線に沿った部分に含まれる成分の含有率を示す模式的なグラフである。図８は、図６に示す構造のＧ－Ｇ´線に沿った部分に含まれる成分の含有率を示す模式的なグラフである。図９は、図３に示す構造をＨ－Ｈ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図１０は、図９のＩで示した部分の模式的な拡大図である。図１１は、図２のＪで示した部分の模式的な拡大図である。図１２は、図１１に示す構造をＫ－Ｋ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図１３は、図１のＬで示した部分の模式的な拡大図である。図１４は、図１３のＭで示した部分の模式的な拡大図である。
メモリダイＭＤは、例えば図１に示す様に、半導体基板１００を備える。半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。
図示の例において、半導体基板１００にはＸ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡが設けられる。また、メモリセルアレイ領域ＲＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。メモリブロックＢＬＫは、例えば図３に示す様に、Ｙ方向に並ぶ複数のストリングユニットＳＵを備える。Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ２）等のブロック間絶縁層ＳＴが設けられる。例えば図４に示す様に、Ｙ方向において隣り合う２つのストリングユニットＳＵの間には、酸化シリコン（ＳｉＯ２）等のストリングユニット間絶縁層ＳＨＥが設けられる。
また、メモリセルアレイ領域ＲＭＣＡは、例えば図１に示す様に、Ｘ方向に並ぶ複数のメモリホール領域ＲＭＨと、これらメモリホール領域ＲＭＨの間に設けられた複数のコンタクト接続領域ＲＣ４Ｔと、を備える。また、メモリセルアレイ領域ＲＭＣＡのＸ方向の中央位置には、Ｘ方向に並ぶ２つの第１フックアップ領域ＲＨＵ１と、これら２つの第１フックアップ領域ＲＨＵ１の間に設けられた第２フックアップ領域ＲＨＵ２と、が設けられている。また、メモリセルアレイ領域ＲＭＣＡのＹ方向の一端部には、Ｘ方向に並ぶ複数のメモリホール領域ＲＭＨに対応してＸ方向に並ぶ複数のコンタクト接続領域ＲＢＬＴが設けられている。
［メモリホール領域ＲＭＨの構造］
メモリブロックＢＬＫのメモリホール領域ＲＭＨは、例えば図５に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。一部の導電層１１０は、例えば、メモリセル（メモリトランジスタ）のゲート電極及びワード線として機能する。一部の導電層１１０は、例えば、選択トランジスタのゲート電極及び選択ゲート線として機能する。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の層間絶縁層１０１が設けられている。
導電層１１０は、例えば、タングステン（Ｗ）又はモリブデン（Ｍｏ）等の金属と、シリコン（Ｓｉ）と、を含んでいても良い。例えば、図６には、導電層１１０のＹＺ断面における中心近傍の領域を領域ＲＷＬ１と示している。また、導電層１１０のゲート絶縁膜１３０の近傍の領域を領域ＲＷＬ２と示している。また、導電層１１０の下面近傍の領域を領域ＲＷＬ３と示している。また、導電層１１０の上面近傍の領域を領域ＲＷＬ４と示している。
ここで、図７及び図８に示す様に、第１実施形態においては、領域ＲＷＬ３におけるタングステン（Ｗ）の含有率が、領域ＲＷＬ１，ＲＷＬ２，ＲＷＬ４におけるタングステン（Ｗ）の含有率よりも低い。また、領域ＲＷＬ３におけるシリコン（Ｓｉ）の含有率が、領域ＲＷＬ１，ＲＷＬ２，ＲＷＬ４におけるシリコン（Ｓｉ）の含有率よりも高い。
尚、図示の例では、領域ＲＷＬ３におけるシリコン（Ｓｉ）の含有率が、領域ＲＷＬ１におけるシリコン（Ｓｉ）の含有率よりも高い。この様な場合、領域ＲＷＬ３と領域ＲＷＬ１との境界は、例えば、次の様な方法で規定しても良い。即ち、図６のＦ－Ｆ´線に沿って導電層１１０の成分を分析する。次に、領域ＲＷＬ３におけるシリコン（Ｓｉ）の含有率の最大値を取得する。また、領域ＲＷＬ１におけるシリコン（Ｓｉ）の含有率の最小値を取得する。また、取得した最大値と最小値との平均値を取得する。また、図６のＦ－Ｆ´線上の点であって、シリコン（Ｓｉ）の含有率が取得した平均値となる点を、領域ＲＷＬ３と領域ＲＷＬ１との境界とする。
また、この様な場合、領域ＲＷＬ２と領域ＲＷＬ１との境界、及び、領域ＲＷＬ４と領域ＲＷＬ１との境界は、次の様な方法で規定しても良い。即ち、領域ＲＷＬ３と領域ＲＷＬ１との境界を上述の方法で規定し、この境界の位置から導電層１１０の下面までの距離を取得する。次に、導電層１１０の上面からこの距離だけ離れた位置を、領域ＲＷＬ４と領域ＲＷＬ１との境界とする。また、導電層１１０のゲート絶縁膜１３０との接触面からこの距離だけ離れた位置を、領域ＲＷＬ２と領域ＲＷＬ１との境界とする。
尚、この様な方法は、領域ＲＷＬ４におけるシリコン（Ｓｉ）の含有率が、領域ＲＷＬ１，ＲＷＬ２におけるシリコン（Ｓｉ）の含有率よりも高い場合にも適用可能である。
導電層１１０の下方には、例えば図５に示す様に、半導体層１１２が設けられている。半導体層１１２は、例えば、ソース線の一部として機能する。半導体層１１２は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。半導体層１１２及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の層間絶縁層１０１が設けられている。
半導体層１２０は、例えば図４に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、Ｚ方向に並ぶ複数のメモリセル（メモリトランジスタ）及び選択トランジスタのチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、例えば図５に示す様に、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。
半導体層１２０は、半導体領域１２０Ｌと、これよりも上方に設けられた半導体領域１２０Ｕと、を備える。また、半導体層１２０は、半導体領域１２０Ｌの上端及び半導体領域１２０Ｕの下端に接続された半導体領域１２０Ｊと、半導体領域１２０Ｌの下端に接続された不純物領域１２２と、半導体領域１２０Ｕの上端に接続された不純物領域１２１と、を備える。
半導体領域１２０Ｌは、Ｚ方向に延伸する略円筒状の領域である。半導体領域１２０Ｌの外周面は、それぞれ、複数の導電層１１０によって囲まれており、これら複数の導電層１１０と対向している。
半導体領域１２０Ｕは、Ｚ方向に延伸する略円筒状の領域である。半導体領域１２０Ｕの外周面は、それぞれ複数の導電層１１０によって囲まれており、これら複数の導電層１１０と対向している。
半導体領域１２０Ｊは、半導体領域１２０Ｌと対向する複数の導電層１１０よりも上方に設けられている。また、半導体領域１２０Ｊは、半導体領域１２０Ｕと対向する複数の導電層１１０よりも下方に設けられている。半導体領域１２０ＪのＸ方向及びＹ方向の幅は、半導体領域１２０ＬのＸ方向及びＹ方向の幅、及び、半導体領域１２０ＵのＸ方向及びＹ方向の幅よりも大きい。
不純物領域１２２は、上記半導体層１１２に接続されている。図５の例では、半導体領域１２０Ｌの下端部と不純物領域１２２の上端部との境界線を、破線によって示している。不純物領域１２２は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含む。
不純物領域１２１は、例えば、リン（Ｐ）等のＮ型の不純物を含む。図５の例では、半導体領域１２０Ｕの上端部と不純物領域１２１の下端部との境界線を、破線によって示している。不純物領域１２１は、コンタクトＣｈ及びコンタクトＶｙ（図４）を介してビット線ＢＬに接続される。
ゲート絶縁膜１３０は、半導体層１２０の外周面を覆う略有底円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図６に示す様に、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２、ブロック絶縁膜１３３及び高誘電率絶縁膜１３４を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。高誘電率絶縁膜１３４は、例えば、アルミナ（Ａｌ２Ｏ３）等の金属酸化膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、ブロック絶縁膜１３３及び高誘電率絶縁膜１３４は略円筒状の形状を有し、半導体層１２０と半導体層１１２との接触部を除く半導体層１２０の外周面に沿ってＺ方向に延伸する。
［コンタクト接続領域ＲＣ４Ｔの構造］
メモリブロックＢＬＫのコンタクト接続領域ＲＣ４Ｔは、例えば図３に示す様に、Ｙ方向に並ぶ２つの絶縁層ＯＳＴを備える。また、これら２つの絶縁層ＯＳＴの間には、コンタクト接続小領域ｒＣ４Ｔが設けられている。また、ブロック間絶縁層ＳＴと絶縁層ＯＳＴとの間には、導電層接続小領域ｒ１１０が設けられている。これらの領域は、ブロック間絶縁層ＳＴに沿ってＸ方向に延伸する。
絶縁層ＯＳＴは、例えば図９に示す様に、Ｚ方向に延伸し、下端において半導体層１１２に接続されている。絶縁層ＯＳＴは、例えば酸化シリコン（ＳｉＯ２）を含む。
コンタクト接続小領域ｒＣ４Ｔは、複数の導電層１１０に対応してＺ方向に並ぶ複数の絶縁層１１０Ａと、Ｚ方向に延伸する複数のコンタクトＣ４ａと、を備える。
絶縁層１１０Ａは、Ｘ方向に延伸する略板状の絶縁層である。絶縁層１１０Ａは、窒化シリコン（ＳｉＮ）等の絶縁層を含んでいても良い。Ｚ方向に並ぶ複数の絶縁層１１０Ａの間には、酸化シリコン（ＳｉＯ２）等の層間絶縁層１０１が設けられている。また、図１０に示す様に、絶縁層１１０Ａの下面と層間絶縁層１０１の上面との間には、それぞれ、シリコン（Ｓｉ）を含むシリコン層１１０Ｂが設けられている。
絶縁層１１０Ａ（図１０）は、例えば、図６を参照して説明した導電層１１０の領域ＲＷＬ１，ＲＷＬ４に対応する高さ位置に設けられている。シリコン層１１０Ｂ（図１０）は、例えば、図６を参照して説明した導電層１１０の領域ＲＷＬ３に対応する高さ位置に設けられている。コンタクト接続領域ＲＣ４Ｔ中の層間絶縁層１０１は、例えば、メモリホール領域ＲＭＨ中の層間絶縁層１０１に対応する高さ位置に設けられている。
コンタクトＣ４ａは、例えば図２に示す様に、Ｘ方向に複数並んでいる。コンタクトＣ４ａは、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。コンタクトＣ４ａの外周面は、それぞれ絶縁層１１０Ａ及び層間絶縁層１０１によって囲まれている。
例えば図１０に示す様に、コンタクトＣ４ａと絶縁層１１０Ａとの間には、絶縁層１１０Ｃが設けられている。また、コンタクトＣ４ａとシリコン層１１０Ｂとの間には、絶縁層１１０Ｄが設けられている。絶縁層１１０Ｃ，１１０Ｄは、例えば、酸化シリコン（ＳｉＯ２）等を含む。絶縁層１１０Ｃ，１１０Ｄは、それぞれ、絶縁層１１０Ａ、シリコン層１１０Ｂに対応する高さ位置に設けられている。
導電層接続小領域ｒ１１０は、例えば図３に示す様に、導電層１１０の幅狭部１１０Ｃ４Ｔを備える。例えば図２に示す様に、Ｘ方向において隣り合う２つのメモリホール領域ＲＭＨに含まれる複数の導電層１１０は、この幅狭部１１０Ｃ４Ｔを介してお互いに導通している。
［コンタクト接続領域ＲＢＬＴの構造］
コンタクト接続領域ＲＢＬＴは、例えば図１２に示す様に、複数の導電層１１０に対応してＺ方向に並ぶ複数の絶縁層１１０Ａと、Ｚ方向に延伸する複数のコンタクトＣ４ｂと、を備える。
コンタクト接続領域ＲＢＬＴにおいては、コンタクト接続小領域ｒＣ４Ｔと同様に、導電層１１０の領域ＲＷＬ１，ＲＷＬ４に対応する高さ位置に絶縁層１１０Ａが設けられている。また、導電層１１０の領域ＲＷＬ３に対応する高さ位置にシリコン層１１０Ｂが設けられている。また、コンタクト接続領域ＲＢＬＴ中の層間絶縁層１０１は、例えば、メモリホール領域ＲＭＨ中の層間絶縁層１０１に対応する高さ位置に設けられている。
コンタクトＣ４ｂは、例えば図１１に示す様に、Ｘ方向及びＹ方向に複数並んでいる。コンタクトＣ４ｂは、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。コンタクトＣ４ｂの外周面は、それぞれ絶縁層１１０Ａ及び層間絶縁層１０１によって囲まれている。
コンタクトＣ４ｂと絶縁層１１０Ａとの間には、図１０を参照して説明した様な絶縁層１１０Ｃが設けられている。また、コンタクトＣ４ｂとシリコン層１１０Ｂとの間には、図１０を参照して説明した様な絶縁層１１０Ｄが設けられている。絶縁層１１０Ｃ，１１０Ｄは、それぞれ、絶縁層１１０Ａ、シリコン層１１０Ｂに対応する高さ位置に設けられている。
［第１フックアップ領域ＲＨＵ１の構造］
メモリブロックＢＬＫの第１フックアップ領域ＲＨＵ１は、図１３に示す様に、コンタクト接続小領域ｒＣＣ１を備える。また、一部のメモリブロックＢＬＫの第１フックアップ領域ＲＨＵ１は、上述した様なコンタクト接続小領域ｒＣ４Ｔを備える。
図１４に示す様に、コンタクト接続小領域ｒＣＣ１は、複数の導電層１１０のＸ方向における端部を備える。また、コンタクト接続小領域ｒＣＣ１には、Ｚ方向から見てマトリクス状に並ぶ複数のコンタクトＣＣが設けられている。これら複数のコンタクトＣＣは、導電層１１０と接続されている。また、これら複数のコンタクトＣＣは、第１フックアップ領域ＲＨＵ１中のコンタクトＣ４ａを介して、半導体基板１００の上面に設けられたトランジスタに電気的に接続される。
また、第１フックアップ領域ＲＨＵ１には、コンタクトＣＣの近傍に設けられた支持構造ＨＲが設けられている。支持構造ＨＲは、例えば酸化シリコン（ＳｉＯ２）を含む。
［第２フックアップ領域ＲＨＵ２の構造］
メモリブロックＢＬＫの第２フックアップ領域ＲＨＵ２は、図１３に示す様に、コンタクト接続小領域ｒＣＣ２を備える。また、メモリブロックＢＬＫは、上述した様なコンタクト接続小領域ｒＣ４Ｔを備える。
コンタクト接続小領域ｒＣＣ２は、複数の導電層１１０の一部を備える。また、コンタクト接続小領域ｒＣＣ２には、Ｘ方向に並ぶ複数のコンタクトＣＣが設けられている。これら複数のコンタクトＣＣは、導電層１１０と接続されている。また、これら複数のコンタクトＣＣは、第２フックアップ領域ＲＨＵ２中のコンタクトＣ４ａを介して、半導体基板１００の上面に設けられたトランジスタに電気的に接続される。
また、図示は省略するものの、第２フックアップ領域ＲＨＵ２にも、図１４を参照して説明した様な支持構造ＨＲが設けられている。
［製造方法］
次に、図１５～図３９を参照して、メモリダイＭＤの製造方法について説明する。図１５～図３９は、メモリダイＭＤの製造方法を示す模式的な断面図である。尚、図１５～図２５、図２８～図３３、図３５及び図３７は、図５に対応する断面を示している。また、図２６、図２７、図３４、図３６、図３８及び図３９は、図９に対応する断面を示している。
本実施形態に係るメモリダイＭＤの製造に際しては、例えば図１５に示す様に、層間絶縁層１０１上に、シリコン等の半導体層１１２Ａ、窒化シリコン等の犠牲層１１２Ｂ及びシリコン等の半導体層１１２Ｃを形成する。また、例えば、層間絶縁層１０１の形成、シリコン層１１０Ｂの形成及び絶縁層１１０Ａの形成を、繰り返し実行する。この工程は、例えば、ＣＶＤ（Chemical VaporDeposition）等の方法によって行われる。
次に、例えば図１６に示す様に、半導体層１２０に対応する位置に、複数のメモリホールＬＭＨを形成する。メモリホールＬＭＨは、Ｚ方向に延伸し、層間絶縁層１０１及び絶縁層１１０Ａ、半導体層１１２Ｃ及び犠牲層１１２Ｂを貫通し、半導体層１１２Ａの上面を露出させる貫通孔である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図１７に示す様に、メモリホールＬＭＨの内部に、アモルファスシリコン膜１２０Ａを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。尚、この工程では、アモルファスシリコン膜１２０Ａの形成前に、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）等の絶縁膜を形成しても良い。
次に、例えば図１８に示す様に、メモリホールＬＭＨの上端近傍に位置する部分を除去する。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図１９に示す様に、最上層の層間絶縁層１０１の一部を除去し、メモリホールＬＭＨ上端の半径を拡大する。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図２０に示す様に、メモリホールＬＭＨの上端近傍に、アモルファスシリコン膜１２０Ａを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図２１に示す様に、図２０を参照して説明した構造の上面に対して、層間絶縁層１０１の形成、シリコン層１１０Ｂの形成及び絶縁層１１０Ａの形成を、繰り返し実行する。この工程は、例えば、ＣＶＤ等の方法によって行われる。
次に、例えば図２２に示す様に、半導体層１２０に対応する位置に、複数のメモリホールＵＭＨを形成する。このメモリホールＵＭＨは、Ｚ方向に延伸し、層間絶縁層１０１及び絶縁層１１０Ａを貫通し、アモルファスシリコン膜１２０Ａの上面を露出させる貫通孔である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図２３に示す様に、アモルファスシリコン膜１２０Ａを除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図２４に示す様に、メモリホールＬＭＨ，ＵＭＨの内部に、ゲート絶縁膜１３０、半導体層１２０及び絶縁層１２５を形成する。この工程では、例えば、ＣＶＤ等による成膜が行われ、メモリホールＬＭＨ，ＵＭＨの内部に、アモルファスシリコン膜が形成される。また、例えば、アニール処理等によって、このアモルファスシリコン膜の結晶構造を改質する。
次に、例えば図２５及び図２６に示す様に、ブロック間絶縁層ＳＴに対応する位置に溝ＳＴＡ（貫通孔）を形成し、絶縁層ＯＳＴに対応する位置に溝ＯＳＴＡ（貫通孔）を形成する。溝ＳＴＡ，ＯＳＴＡは、Ｚ方向及びＸ方向に延伸し、層間絶縁層１０１、絶縁層１１０Ａ及び半導体層１１２ＣをＹ方向に分断し、犠牲層１１２Ｂの上面を露出させる溝（貫通孔）である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図２７に示す様に、溝ＯＳＴＡの内部に、絶縁層ＯＳＴを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図２８に示す様に、溝ＳＴＡのＹ方向の側面に、窒化シリコン等の保護膜ＳＴＢを形成する。この工程では、例えば、ＣＶＤ等の方法によって溝ＳＴＡのＹ方向の側面及び底面に、窒化シリコン等の絶縁膜が形成される。また、ＲＩＥ等の方法によって、この絶縁膜のうち、溝ＳＴＡの底面を覆う部分が除去される。
次に、例えば図２９及び図３０に示す様に、犠牲層１１２Ｂ及びゲート絶縁膜１３０の一部を除去し、半導体層１２０の一部を露出させる。この工程は、例えば、ウェットエッチング等の方法によって行われる。
次に、例えば図３１に示す様に、半導体層１１２を形成する。この工程は、例えば、エピタキシャル成長等の方法によって行う。
次に、例えば図３２に示す様に、保護膜ＳＴＢを除去する。この工程は、例えば、ウェットエッチング等の方法によって行われる。
次に、例えば図３３及び図３４に示す様に、溝ＳＴＡを介して絶縁層１１０Ａを除去する。これにより、Ｚ方向に配設された複数の層間絶縁層１０１と、この層間絶縁層１０１を支持するメモリホールＬＭＨ，ＵＭＨ内の構造（半導体層１２０、ゲート絶縁膜１３０及び絶縁層１２５）を含む中空構造が形成される。また、層間絶縁層１０１の下面、シリコン層１１０Ｂの上面、及び、ゲート絶縁膜１３０の外周面の一部が露出する。この工程は、例えば、ウェットエッチング等の方法によって行う。
尚、図３４に示す様に、この工程では、コンタクト接続小領域ｒＣ４Ｔに絶縁層１１０Ａが残存する。また、図示は省略するものの、コンタクト接続領域ＲＢＬＴに絶縁層１１０Ａが残存する（図１２参照）。
次に、例えば図３５及び図３６に示す様に、導電層１１０を形成する。この工程は、例えば、６フッ化タングステン（ＷＦ６）、６塩化タングステン（ＷＣｌ６）、６臭化タングステン（ＷＢｒ６）、６フッ化モリブデン（ＭｏＦ６）、６塩化モリブデン（ＭｏＣｌ６）、６臭化モリブデン（ＭｏＢｒ６）等のハロゲン化金属を用いたＣＶＤ等の方法によって行う。例えば６フッ化タングステン（ＷＦ６）を使用した場合、６フッ化タングステン（ＷＦ６）とシリコン層１１０Ｂとの間で、２ＷＦ６（気体）＋３Ｓｉ（固体）→２Ｗ（気体）＋３ＳｉＦ４（気体）の化学反応が生じる。従って、層間絶縁層１０１の上面及び下面にタングステン（Ｗ）が固体として形成されると共に、シリコン（Ｓｉ）及びフッ素（Ｆ）が気体として排出される。
尚、本実施形態では、シリコン層１１０Ｂが、層間絶縁層１０１の上面に形成される。この様な方法では、導電層１１０の形成後においても、シリコン層１１０Ｂ中のシリコン（Ｓｉ）が導電層１１０中に残存する場合がある。その結果、例えば図６～図８を参照して説明した様に、導電層１１０の下面近傍の領域ＲＷＬ３におけるシリコン（Ｓｉ）の含有率が、導電層１１０の他の領域におけるシリコン（Ｓｉ）の含有率よりも高くなる場合がある。
次に、例えば図３７に示す様に、溝ＳＴＡ内にブロック間絶縁層ＳＴを形成する。この工程は、例えば、ＣＶＤ及びＲＩＥ等の方法によって行う。
次に、例えば図３８に示す様に、コンタクトＣ４ａに対応する位置に、コンタクトホールＣＨを形成する。また、図示は省略するものの、コンタクトＣ４ｂに対応する位置にも、コンタクトホールＣＨを形成する。コンタクトホールＣＨは、Ｚ方向に延伸し、層間絶縁層１０１、絶縁層１１０Ａ及びシリコン層１１０Ｂを貫通する貫通孔である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図３９に示す様に、コンタクトホールＣＨの内周面に、絶縁層１１０Ｃ，１１０Ｄを形成する。この工程は、例えば、酸化処理によって行っても良い。また、この工程は、例えば、ウェットエッチング等の方法によって絶縁層１１０Ａ及びシリコン層１１０Ｂの一部を選択的に除去し、これらが除去された部分にＣＶＤ等の方法によって絶縁層を形成しても良い。
次に、例えば図９及び図１２に示す様に、コンタクトホールＣＨの内部にコンタクトＣ４ａ，Ｃ４ｂを形成する。この工程は、例えば、ＣＶＤ及びＲＩＥ等の方法によって行う。
その後、配線等を形成し、ダイシングによってウェハを分断することにより、メモリダイＭＤが形成される。
［比較例］
次に、図４０及び図４１を参照して、比較例に係る半導体記憶装置の製造方法について説明する。図４０及び図４１は、同製造方法について説明するための模式的な断面図である。
比較例に係る半導体記憶装置の製造方法では、図１５に対応する工程において、図４０に示す様に、シリコン層１１０Ｂを形成しない。また、図２１に対応する工程において、図４１に示す様に、シリコン層１１０Ｂを形成しない。
比較例に係る半導体記憶装置の製造法では、図３５及び図３６に対応する工程において、導電層１１０を形成する。この工程は、例えば、６フッ化タングステン（ＷＦ６）等のハロゲン化金属を用いたＣＶＤ等の方法によって行う。この様な方法によって導電層１１０を形成した場合、導電層１１０中に、フッ素（Ｆ）が残存してしまう場合がある。
ここで、導電層１１０中のフッ素（Ｆ）は、その後の熱工程において他の構成中に拡散し、絶縁膜、例えば酸化シリコン（ＳｉＯ２）を除去してしまう場合がある。
例えば、図４２の例では、導電層１１０中のフッ素（Ｆ）が高誘電率絶縁膜１３４を経由してブロック絶縁膜１３３に到達し、ブロック絶縁膜１３３の一部が除去されて、空隙Ｖが形成されている。この様な場合、半導体層１２０と導電層１１０との間で、リーク電流が発生してしまう場合がある。
また、例えば、図４３の例では、導電層１１０中のフッ素（Ｆ）が層間絶縁層１０１に到達し、層間絶縁層１０１の一部が除去されて、空隙Ｖが形成されている。この様な場合、Ｚ方向において隣り合う２つの導電層１１０の間で、リーク電流が発生してしまう場合がある。
［効果］
本実施形態に係る半導体記憶装置の製造方法では、図１５を参照して説明した工程、及び、図２１を参照して説明した工程において、シリコン層１１０Ｂを形成している。これにより、上述の通り、図３５及び図３６に対応する工程においてフッ素（Ｆ）等を好適に輩出して、上述の様なリーク電流の発生を抑制することが出来る。
また、この様な方法によって製造された半導体記憶装置においては、例えば図６～図８を参照して説明した様に、導電層１１０中にシリコン（Ｓｉ）が含まれる場合がある。
ここで、導電層１１０におけるシリコン（Ｓｉ）の含有率が高くなってしまうと、導電層１１０の抵抗率が高くなってしまう場合がある。従って、例えば、導電層１１０のＹＺ断面における領域ＲＷＬ１（図６）におけるシリコン（Ｓｉ）の含有率が高くなってしまうと、導電層１１０の充放電に要する時間が増大してしまう場合がある。また、例えば、導電層１１０のゲート絶縁膜１３０の近傍の領域ＲＷＬ２（図６）におけるシリコン（Ｓｉ）の含有率が高くなってしまうと、ゲート絶縁膜１３０に好適に電界を供給出来ない場合がある。
ここで、上述の通り、本実施形態に係る半導体記憶装置の製造方法においては、シリコン層１１０Ｂが、層間絶縁層１０１の上面に設けられ、例えば、ゲート絶縁膜１３０の外周面等には設けられない。これにより、導電層１１０のＹＺ断面における中心近傍の領域ＲＷＬ１、及び、導電層１１０のゲート絶縁膜１３０の近傍の領域ＲＷＬ２にシリコン（Ｓｉ）を含ませず、又は、これらの領域ＲＷＬ１，ＲＷＬ２におけるシリコン（Ｓｉ）の含有率を、他の領域におけるシリコン（Ｓｉ）の含有率よりも低くすることが可能である。従って、上述の様なリーク電流の発生を抑制しつつ、好適に動作する半導体記憶装置を提供することが可能である。
［その他の実施形態］
以上、第１実施形態に係る半導体記憶装置及びその製造方法について説明した。しかしながら、第１実施形態に係る半導体記憶装置及びその製造方法はあくまでも例示であり、具体的な構成、方法等は適宜調整可能である。
例えば、第１実施形態においては、図１５を参照して説明した工程、及び、図２１を参照して説明した工程において、層間絶縁層１０１の上面及び絶縁層１１０Ａの下面と接する位置に、シリコン層１１０Ｂを形成していた。しかしながら、これらの工程では、例えば図４４に例示する様に、層間絶縁層１０１の下面及び絶縁層１１０Ａの上面と接する位置に、シリコン層１１０Ｂを形成することも可能である。また、例えば図４５に例示する様に、層間絶縁層１０１の上面及び絶縁層１１０Ａの下面と接する位置と、層間絶縁層１０１の下面及び絶縁層１１０Ａの上面と接する位置と、の双方に、シリコン層１１０Ｂを形成することも可能である。
また、例えば、以上の例では、図１５を参照して説明した工程、及び、図２１を参照して説明した工程において、全ての絶縁層１１０Ａの上面及び下面の少なくとも一方に、シリコン層１１０Ｂを形成していた。しかしながら、これらの工程では、例えば図４６及び図４７に例示する様に、一部の絶縁層１１０Ａの上面のみ、一部の絶縁層１１０Ａの下面のみ、又は、一部の絶縁層１１０Ａの上下面のみに、シリコン層１１０Ｂを形成することも可能である。
尚、図４６及び図４７では、シリコン層１１０Ｂが設けられた絶縁層１１０Ａを絶縁層１１０Ａａと、シリコン層１１０Ｂが設けられていない絶縁層１１０Ａを絶縁層１１０Ａｂとして示している。
また、この様な場合には、例えば図４６に例示する様に、絶縁層１１０Ａａとシリコン層１１０ＢとのＺ方向における厚みの合計が、絶縁層１１０ＡｂのＺ方向における厚みと同程度となる様に、絶縁層１１０ＡのＺ方向における厚みを調整しても良い。また、例えば図４７に例示する様に、絶縁層１１０ＡａのＺ方向における厚みが、絶縁層１１０ＡｂのＺ方向における厚みと同程度となる様に、絶縁層１１０ＡのＺ方向における厚みを調整しても良い。
尚、第１実施形態においては、上述の様に、シリコン層１１０Ｂが層間絶縁層１０１の上面に形成されていた。その結果、例えば図６～図８を参照して説明した様に、導電層１１０の下面近傍の領域ＲＷＬ３におけるシリコン（Ｓｉ）の含有率が、導電層１１０の他の領域におけるシリコン（Ｓｉ）の含有率よりも高くなる場合があった。
ここで、例えば図４４を参照して説明した様に、シリコン層１１０Ｂが層間絶縁層１０１の下面に形成された場合には、例えば図６、図８及び図４８に示す様に、導電層１１０の上面近傍の領域ＲＷＬ４におけるシリコン（Ｓｉ）の含有率が、導電層１１０の他の領域におけるシリコン（Ｓｉ）の含有率よりも高くなる場合がある。
同様に、例えば図４５を参照して説明した様に、シリコン層１１０Ｂが層間絶縁層１０１の上下面に形成された場合には、例えば図６、図８及び図４９に示す様に、導電層１１０の下面近傍の領域ＲＷＬ３におけるシリコン（Ｓｉ）の含有率、及び、導電層１１０の上面近傍の領域ＲＷＬ４におけるシリコン（Ｓｉ）の含有率が、導電層１１０の他の領域におけるシリコン（Ｓｉ）の含有率よりも高くなる場合がある。
また、例えば図４６及び図４７を参照して説明した様な方法を採用した場合、絶縁層１１０Ａａに対応する導電層１１０（以下、「導電層１１０ａ」と呼ぶ。）におけるシリコン（Ｓｉ）の含有率の分布は、図６及び図８と、図７、図４８又は図４９と、を参照して説明した様な分布となる場合がある。一方、絶縁層１１０Ａｂに対応する導電層１１０（以下、「導電層１１０ｂ」と呼ぶ。）におけるシリコン（Ｓｉ）の含有率の分布は、図６、図８及び図５０に示す様な分布となる場合がある。即ち、導電層１１０ｂにはシリコン（Ｓｉ）が含まれない場合がある。また、導電層１１０ｂの領域ＲＷＬ３，ＲＷＬ４におけるシリコン（Ｓｉ）の含有率が、導電層１１０ａの領域ＲＷＬ３，ＲＷＬ４におけるシリコン（Ｓｉ）の含有率よりも低くなる場合がある。
また、上述の通り、メモリホール領域ＲＭＨに設けられた絶縁層１１０Ａは、図３３及び図３４を参照して説明した工程において除去される。また、メモリホール領域ＲＭＨに設けられたシリコン層１１０Ｂは、図３５及び図３６を参照して説明した工程において、化学反応によって気体となって排出されるか、導電層１１０に含まれることとなる。一方、上述の通り、コンタクト接続小領域ｒＣ４Ｔ及びコンタクト接続領域ＲＢＬＴでは、絶縁層１１０Ａ及びシリコン層１１０Ｂが除去されずに残存する。
従って、例えば、図４５を参照して説明した様に、絶縁層１１０Ａの上下面にシリコン層１１０Ｂを形成した場合には、例えば図５１及び図５２に例示する様に、コンタクト接続小領域ｒＣ４Ｔ及びコンタクト接続領域ＲＢＬＴに、この様な構造が残存することとなる。図４４、図４６又は図４７を参照して説明した様な方法を採用した場合も同様である。
また、例えば図４６を参照して説明した様に、絶縁層１１０Ａａとシリコン層１１０ＢとのＺ方向における厚みの合計が、絶縁層１１０ＡｂのＺ方向における厚みと同程度となる様に、絶縁層１１０ＡのＺ方向における厚みを調整した場合、例えば図５３に例示する様に、これら絶縁層１１０Ａａ，１１０Ａｂに対応する導電層１１０ａ，１１０ｂのＺ方向における厚みも、同程度となる。
一方、例えば図４７を参照して説明した様に、絶縁層１１０ＡａのＺ方向における厚みが、絶縁層１１０ＡｂのＺ方向における厚みと同程度となる様に、絶縁層１１０ＡのＺ方向における厚みを調整した場合、例えば図５４に例示する様に、絶縁層１１０Ａａに対応する導電層１１０ａのＺ方向における厚みが、絶縁層１１０Ａｂに対応する導電層１１０ｂのＺ方向における厚みよりも大きくなる。
尚、以上の例では、絶縁層１１０Ａ及びシリコン層１１０Ｂが最終構造において残存する領域として、コンタクト接続小領域ｒＣ４Ｔ及びコンタクト接続領域ＲＢＬＴを例示した。しかしながら、これらの領域はあくまでも例示に過ぎず、絶縁層１１０Ａ及びシリコン層１１０Ｂが最終構造に残存する領域は、メモリダイＭＤ中のどの領域であっても良い。また、メモリダイＭＤは、この様な、絶縁層１１０Ａ及びシリコン層１１０Ｂが最終構造において残存する領域を備えていなくても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００…半導体基板、１０１…層間絶縁層、１１０…導電層、１１０Ａ…絶縁層、１１０Ｂ…シリコン層、１２０…半導体層、１３０…ゲート絶縁膜、ＲＷＬ１～ＲＷＬ４…領域。

Claims (6)

  1. 第１方向に交互に並ぶ複数の導電層及び複数の層間絶縁層と、
    前記第１方向に延伸し、前記複数の導電層に対向する半導体層と、
    前記複数の導電層と前記半導体層との間に設けられたゲート絶縁膜と
    を備え、
    前記複数の層間絶縁層は、前記第１方向において隣り合う第１層間絶縁層及び第２層間絶縁層を含み、
    前記複数の導電層は、前記第１層間絶縁層及び前記第２層間絶縁層の間に設けられた第１導電層を含み、
    前記第１導電層は、
    第１領域と、
    前記第１領域と前記ゲート絶縁膜との間に設けられた第２領域と、
    前記第１領域と前記第１層間絶縁層との間に設けられた第３領域と
    を備え、
    前記第１領域～前記第３領域は金属を含み、
    前記第３領域はシリコン（Ｓｉ）を含み、
    前記第１領域及び前記第２領域はシリコン（Ｓｉ）を含まず、又は、前記第１領域及び前記第２領域におけるシリコン（Ｓｉ）の含有率が前記第３領域におけるシリコン（Ｓｉ）の含有率よりも低い
    半導体記憶装置。
  2. 前記第１導電層は、前記第１領域と前記第２層間絶縁層との間に設けられた第４領域を備え、
    前記第４領域は金属及びシリコン（Ｓｉ）を含み、
    前記第１領域及び前記第２領域はシリコン（Ｓｉ）を含まず、又は、前記第１領域及び前記第２領域におけるシリコン（Ｓｉ）の含有率が前記第４領域におけるシリコン（Ｓｉ）の含有率よりも低い
    請求項１記載の半導体記憶装置。
  3. 第１領域及び第２領域を備える基板と、
    前記第１領域に設けられ、前記基板の表面と交差する第１方向に交互に並ぶ複数の導電層及び複数の層間絶縁層と、
    前記第１領域に設けられ、前記第１方向に延伸し、前記複数の導電層に対向する半導体層と、
    前記第１領域に設けられ、前記複数の導電層と前記半導体層との間に設けられたゲート絶縁膜と、
    前記第２領域に設けられ、前記複数の導電層に対応して前記第１方向に並ぶ複数の第１絶縁層と、
    前記第２領域に設けられ、前記複数の層間絶縁層に対応して前記第１方向に並ぶ複数の第２絶縁層と、
    前記第２領域に設けられ、前記複数の第１絶縁層のうちの一つと、前記複数の第２絶縁層のうちの一つと、の間に設けられ、シリコン（Ｓｉ）を含むシリコン層と
    を備える半導体記憶装置。
  4. 第１方向に交互に並ぶ複数の第１絶縁層及び複数の層間絶縁層と、
    前記複数の第１絶縁層のうちの一つと、前記複数の層間絶縁層のうちの一つと、の間に設けられ、シリコン（Ｓｉ）を含むシリコン層と
    を含む積層構造を形成し、
    前記積層構造を貫通する第１の貫通孔を形成し、
    前記第１の貫通孔の内部にゲート絶縁膜及び前記第１方向に延伸する半導体層を形成し、
    前記積層構造を貫通する第２の貫通孔を形成し、
    前記第２の貫通孔を介して、前記複数の第１絶縁層を除去して、前記ゲート絶縁膜の少なくとも一部と、前記シリコン層の少なくとも一部と、を露出させ、
    前記第２の貫通孔を介して、前記ゲート絶縁膜の少なくとも一部及び前記シリコン層の少なくとも一部にハロゲン化金属を供給して、前記ゲート絶縁膜を介して前記半導体層に対向する複数の導電層を形成する
    半導体記憶装置の製造方法。
  5. 前記第１絶縁層は窒素（Ｎ）及びシリコン（Ｓｉ）を含み、
    前記層間絶縁層は酸素（Ｏ）及びシリコン（Ｓｉ）を含む
    請求項４記載の半導体記憶装置の製造方法。
  6. 前記ハロゲン化金属は、
    タングステン（Ｗ）又はモリブデン（Ｍｏ）と、
    フッ素（Ｆ）、塩素（Ｃｌ）又は臭素（Ｂｒ）と
    を含む請求項４又は５記載の半導体記憶装置の製造方法。
JP2021047984A 2021-03-22 2021-03-22 半導体記憶装置及びその製造方法 Pending JP2022146815A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2021047984A JP2022146815A (ja) 2021-03-22 2021-03-22 半導体記憶装置及びその製造方法
TW110125809A TWI785682B (zh) 2021-03-22 2021-07-14 半導體記憶裝置及其製造方法
CN202110912829.9A CN115117074A (zh) 2021-03-22 2021-08-10 半导体存储装置及其制造方法
US17/472,470 US11915928B2 (en) 2021-03-22 2021-09-10 Semiconductor memory device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021047984A JP2022146815A (ja) 2021-03-22 2021-03-22 半導体記憶装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2022146815A true JP2022146815A (ja) 2022-10-05

Family

ID=83284165

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021047984A Pending JP2022146815A (ja) 2021-03-22 2021-03-22 半導体記憶装置及びその製造方法

Country Status (4)

Country Link
US (1) US11915928B2 (ja)
JP (1) JP2022146815A (ja)
CN (1) CN115117074A (ja)
TW (1) TWI785682B (ja)

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4732801A (en) 1986-04-30 1988-03-22 International Business Machines Corporation Graded oxide/nitride via structure and method of fabrication therefor
US20160268299A1 (en) 2015-03-13 2016-09-15 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US9793139B2 (en) * 2015-10-29 2017-10-17 Sandisk Technologies Llc Robust nucleation layers for enhanced fluorine protection and stress reduction in 3D NAND word lines
TWI716511B (zh) 2015-12-19 2021-01-21 美商應用材料股份有限公司 用於鎢原子層沉積製程作為成核層之正形非晶矽
JP7114308B2 (ja) * 2018-04-12 2022-08-08 キオクシア株式会社 半導体記憶装置
JP2020038949A (ja) * 2018-09-06 2020-03-12 キオクシア株式会社 半導体記憶装置
CN112640086A (zh) 2018-10-29 2021-04-09 应用材料公司 无衬垫连续非晶金属膜
KR20200116573A (ko) * 2019-04-01 2020-10-13 삼성전자주식회사 반도체 소자
KR20200145874A (ko) * 2019-06-18 2020-12-31 삼성전자주식회사 블로킹 배리어 패턴들을 가진 셀 게이트 패턴들을 포함하는 3차원 플래시 메모리 소자 및 그 제조 방법
JP2021027290A (ja) * 2019-08-08 2021-02-22 キオクシア株式会社 半導体記憶装置

Also Published As

Publication number Publication date
TWI785682B (zh) 2022-12-01
US11915928B2 (en) 2024-02-27
TW202238930A (zh) 2022-10-01
CN115117074A (zh) 2022-09-27
US20220301869A1 (en) 2022-09-22

Similar Documents

Publication Publication Date Title
US11482489B2 (en) Semiconductor device and method of manufacturing the same
US9799670B2 (en) Three dimensional NAND device containing dielectric pillars for a buried source line and method of making thereof
EP3486951A1 (en) Vertical memory devices and methods of manufacturing the same
US11342286B2 (en) Semiconductor die including edge ring structures and methods for making the same
US11515227B2 (en) Semiconductor die including edge ring structures and methods for making the same
US8058734B2 (en) Semiconductor device and method of manufacturing the same
US20220115403A1 (en) Semiconductor memory device for suppressing variations of impurity concentrations
CN117204133A (zh) 使用堆叠式Si/SiGe的三维动态随机存取存储器(3D DRAM)全环绕式栅极(GAA)设计
US20210066200A1 (en) Integrated circuit device
KR102465534B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
JP2022146815A (ja) 半導体記憶装置及びその製造方法
TWI779605B (zh) 半導體記憶裝置
US20210249439A1 (en) Vertical memory device and method for fabricating the same
CN115867028A (zh) 半导体存储装置
US20230309304A1 (en) Semiconductor memory device
US20230092696A1 (en) Semiconductor storage device
US11289388B2 (en) Semiconductor die including edge ring structures and methods for making the same
TWI786508B (zh) 半導體記憶裝置之製造方法
WO2024069681A1 (ja) 半導体記憶装置
US20240064969A1 (en) Semiconductor structure and method for fabricating same
JP2023124107A (ja) 半導体記憶装置及びその製造方法
JP2022136434A (ja) 半導体記憶装置
JP2022122792A (ja) 半導体記憶装置
WO2021201934A1 (en) Semiconductor die including edge ring structures and methods for making the same
CN117296465A (zh) 存储器阵列及用于形成包括存储器单元串的存储器阵列的方法