TWI785682B - 半導體記憶裝置及其製造方法 - Google Patents

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Abstract

半導體記憶裝置之其中一個實施形態，係具備有在第1方向上而交互並排之複數之導電層以及複數之層間絕緣層、和在第1方向上延伸並與複數之導電層相對向之半導體層、以及被設置於複數之導電層及半導體層之間之閘極絕緣膜。複數之層間絕緣層，係包含有在第1方向上而相鄰之第1層間絕緣層以及第2層間絕緣層。複數之導電層，係包含有被設置在第1層間絕緣層以及第2層間絕緣層之間之第1導電層。第1導電層，係具備有第1區域、和被設置在第1區域與閘極絕緣膜之間之第2區域、和被設置在第1區域與第1層間絕緣層之間之第3區域。第1區域～第3區域係包含有金屬。第3區域係包含矽(Si)。第1區域及第2區域係並未包含矽，或者是，在第1區域或第2區域中之矽的含有率係較在第3區域中之矽的含有率而更低。

Description

半導體記憶裝置及其製造方法
本實施形態，係有關於半導體記憶裝置及其製造方法。 [關連申請案之引用]
本申請，係以於2021年3月22日所申請之日本特願第2021-047984號的優先權之利益作為基礎，並且謀求其之利益，而將其之內容全體藉由引用而包含於本發明中。
周知有下述一般之半導體記憶裝置，其係具備有在第1方向上而交互並排之複數之導電層以及複數之層間絕緣層、和在第1方向上延伸並與複數之導電層相對向之半導體層、以及被設置於複數之導電層及半導體層之間之閘極絕緣層。閘極絕緣層，例如，係具備有氮化矽(Si 3N 4)等之絕緣性之電荷積蓄層或浮動閘極等之導電性之電荷積蓄層等的能夠記憶資料之記憶體部。
其中一個實施形態，係提供一種合適地動作之半導體記憶裝置及其製造方法。
其中一個實施形態之半導體記憶裝置，係具備有在第1方向上而交互並排之複數之導電層以及複數之層間絕緣層、和在第1方向上延伸並與複數之導電層相對向之半導體層、以及被設置於複數之導電層與半導體層之間之閘極絕緣膜。複數之層間絕緣層，係包含有在第1方向上而相鄰之第1層間絕緣層以及第2層間絕緣層。複數之導電層，係包含有被設置在第1層間絕緣層以及第2層間絕緣層之間之第1導電層。第1導電層，係具備有第1區域、和被設置在第1區域與閘極絕緣膜之間之第2區域、和被設置在第1區域與第1層間絕緣層之間之第3區域。第1區域～第3區域係包含有金屬。第3區域係包含矽(Si)。第1區域及第2區域係並未包含矽(Si)，或者是，在第1區域及第2區域中之矽(Si)的含有率係較在第3區域中之矽(Si)的含有率而更低。
若依據上述之構成，則係可提供一種合適地動作之半導體記憶裝置及其製造方法。
接著，參照圖面，對於實施形態之半導體記憶裝置作詳細說明。另外，以下之實施形態，係僅為其中一例，而並非為對於本發明之範圍作限定者。又，以下之圖面，係為示意性者，為了便於說明，係會有將一部分之構成等作省略的情況。又，針對複數之實施形態，對於共通的部分，係會有附加相同之元件符號並省略其說明的情況。
又，在本說明書中，在提及「半導體記憶裝置」的情況時，係會有指記憶體晶粒的情形，也會有指記憶體晶片、記憶卡、SSD(固態硬碟，Solid State Drive)等之包含有控制器晶粒之記憶體系統的情形。進而，也會有指智慧型手機、平板型終端、個人電腦等之包含有主機電腦之構成的情形。
又，在本說明書中，係將相對於基板之上面而為平行的特定之方向稱作X方向，並將相對於基板之上面而為平行並且與X方向相垂直之方向稱作Y方向，並且將相對於基板之上面而為垂直之方向稱作Z方向。
又，在本說明書中，係會有將沿著特定之面的方向稱作第1方向，並將沿著此特定之面而與第1方向相交叉的方向稱作第2方向，並且將與此特定之面相交叉之方向稱作第3方向的情形。此些之第1方向、第2方向以及第3方向，係可與X方向、Y方向以及Z方向之任一者相互對應，亦可並未相互對應。
又，在本說明書中，「上」或「下」等之表現，係設為以基板作為基準。例如，若是將沿著上述Z方向而從基板遠離之方向稱作上，則係將沿著Z方向而接近基板之方向稱作下。又，當針對某一構成而提到下面或下端的情況時，係指此構成之基板側之面或端部，當提到上面或上端的情況時，係指此構成之與基板相反側之面或端部。又，係將與X方向或Y方向相交叉之面稱作側面等。
又，在本說明書中，當針對構成、構件等，而提到特定方向之「寬幅」、「長度」或「厚度」等的情況時，係會有代表在藉由SEM(Scanning electron microscopy)或TEM(Transmission electron microscopy)等所觀察到的剖面等處之寬幅、長度或厚度等的情形。
又，在本說明書中，當提及「含有率」的情況時，係會有指構成某一構件之原子之數量之比率的情形。
[第1實施形態] [構成] 第1圖，係為記憶體晶粒MD之示意性之平面圖。第2圖，係為第1圖之以A所展示的部分之示意性的擴大圖。第3圖，係為第2圖之以B所展示的部分之示意性的擴大圖。第4圖，係為第3圖之以C所展示的部分之示意性的擴大圖。第5圖，係為將第4圖中所示之構造沿著D-D’線來作切斷並沿著箭頭之方向來作了觀察之示意性的剖面圖。第6圖，係為第5圖之以E所展示的部分之示意性的擴大圖。第7圖，係為對於在第6圖中所示之構造之沿著F-F’線的部分中所包含的成分之含有率作展示之示意性的圖表。第8圖，係為對於在第6圖中所示之構造之沿著G-G’線的部分中所包含的成分之含有率作展示之示意性的圖表。第9圖，係為將第3圖中所示之構造沿著H-H’線來作切斷並沿著箭頭之方向來作了觀察之示意性的剖面圖。第10圖，係為第9圖之以I所展示的部分之示意性的擴大圖。第11圖，係為第2圖之以J所展示的部分之示意性的擴大圖。第12圖，係為將第11圖中所示之構造沿著K-K’線來作切斷並沿著箭頭之方向來作了觀察之示意性的剖面圖。第13圖，係為第1圖之以L所展示的部分之示意性的擴大圖。第14圖，係為第13圖之以M所展示的部分之示意性的擴大圖。
記憶體晶粒MD，例如係如同第1圖中所示一般，具備有半導體基板100。半導體基板100，例如，係身為由包含有硼(B)等之P型之雜質的P型之矽(Si)所成之半導體基板。
在圖示之例中，於半導體基板100處，係被設置有在X方向以及Y方向上而並排之4個的記憶體胞陣列區域R MCA。又，在記憶體胞陣列區域R MCA處，係被設置有在Y方向上而並排的複數之記憶體塊BLK。記憶體塊BLK，例如係如同第3圖中所示一般，具備有在Y方向上而並排之複數之字串單元SU。於在Y方向上而相鄰之2個的記憶體塊BLK之間，係被設置有氧化矽(SiO 2)等之塊間絕緣層ST。例如，如同第4圖中所示一般，於在Y方向上而相鄰之2個的字串單元SU之間，係被設置有氧化矽(SiO 2)等之字串單元間絕緣層SHE。
又，記憶體胞陣列區域R MCA，例如係如同第1圖中所示一般，具備有在X方向上而並排之複數之記憶體洞區域R MH、和被設置於此些之記憶體洞區域R MH之間之複數之接點連接區域R C4T。又，在記憶體胞陣列區域R MCA之X方向之中央位置處，係被設置有於X方向上而並排之2個的第1佈線區域R HU1、和被設置在此些之2個的第1佈線區域R HU1之間之第2佈線區域R HU2。又，在記憶體胞陣列區域R MCA之Y方向之其中一端部處，係對應於在X方向上而並排之複數之記憶體洞區域R MH地，而被設置有在X方向上而並排之複數之接點連接區域R BLT。
[記憶體洞區域R MH之構造] 記憶體塊BLK之記憶體洞區域R MH，例如係如同第5圖中所示一般，具備有：在Z方向上而並排的複數之導電層110、和在Z方向上而延伸的複數之半導體層120、和分別被設置於複數之導電層110以及複數之半導體層120之間之複數之閘極絕緣膜130。
導電層110，係身為於X方向上而延伸之略板狀之導電層。一部分之導電層110，例如，係作為記憶體胞(記憶體電晶體)之閘極電極以及字元線而起作用。一部分之導電層110，例如，係作為選擇電晶體之閘極電極以及選擇閘極線而起作用。於在Z方向上而並排的複數之導電層110之間，係被設置有氧化矽(SiO 2)等之層間絕緣層101。
導電層110，例如，係亦可包含有鎢(W)或鉬(Mo)等之金屬、和矽(Si)。例如，在第6圖中，係將導電層110之在YZ剖面處的中心近旁之區域，展示為區域R WL1。又，係將導電層110之閘極絕緣膜130之近旁之區域，展示為區域R WL2。又，係將導電層110之下面近旁之區域，展示為區域R WL3。又，係將導電層110之上面近旁之區域，展示為區域R WL4。
在此，如同在第7圖以及第8圖中所示一般，在第1實施形態中，於區域R WL3中之鎢(W)的含有率，係較在區域R WL1、R WL2、R WL4中之鎢(W)的含有率而更低。又，在區域R WL3中之矽(Si)的含有率，係較在區域R WL1、R WL2、R WL4中之矽(Si)的含有率而更高。
另外，在圖示之例中，在區域R WL3中之矽(Si)的含有率，係較在區域R WL1中之矽(Si)的含有率而更高。於此種情況，區域R WL3與區域R WL1之間之邊界，例如，係亦可藉由下述一般之方法來規定。亦即是，沿著第6圖之F-F’線來對於導電層110之成分進行分析。接著，取得在區域R WL3中之矽(Si)的含有率之最大值。又，取得在區域R WL1中之矽(Si)的含有率之最小值。又，取得所取得的最大值與最小值之間之平均值。又，將身為第6圖之F-F’線上之點並且矽(Si)之含有率係成為所取得的平均值之點，作為區域R WL3與區域R WL1之間之邊界。
又，於此種情況，區域R WL2與區域R WL1之間之邊界、以及區域R WL4與區域R WL1之間之邊界，係亦可藉由下述一般之方法來規定。亦即是，藉由上述之方法來規定出區域R WL3與區域R WL1之間之邊界，並取得從此邊界之位置起直到導電層110之下面為止之距離。接著，將從導電層110之上面起而分離了此距離之位置，作為區域R WL4與區域R WL1之間之邊界。又，係將從導電層110之與閘極絕緣膜130之間之接觸面起而分離了此距離之位置，作為區域R WL2與區域R WL1之間之邊界。
另外，此種方法，係亦可適用在當區域R WL4中之矽(Si)的含有率係較在區域R WL1、R WL2中之矽(Si)的含有率而更高的情況中。
在導電層110之下方，例如係如同第5圖中所示一般，被設置有半導體層112。半導體層112，例如，係作為源極線之一部分而起作用。半導體層112，例如，係亦可包含有包含磷(P)或硼(B)等的雜質之多晶矽等。在半導體層112以及導電層110之間，係被設置有氧化矽(SiO 2)等之層間絕緣層101。
半導體層120，例如係如同第4圖中所示一般，在X方向以及Y方向上以特定之圖案而並排。半導體層120，係作為在Z方向上而並排之複數之記憶體胞(記憶體電晶體)以及選擇電晶體之通道區域而起作用。半導體層120，例如，係身為多晶矽(Si)等之半導體層。半導體層120，例如係如同第5圖中所示一般，具有略圓筒狀之形狀，在中心部分處係被設置有氧化矽等之絕緣層125。
半導體層120，係具備有半導體區域120 L、和被設置在較其而更上方處之半導體區域120 U。又，半導體層120，係具備有被與半導體區域120 L之上端以及半導體區域120 U之下端作連接的半導體區域120 J、和被與半導體區域120 L之下端作連接的雜質區域122、和被與半導體區域120 U之上端作連接的雜質區域121。
半導體區域120 L，係身為於Z方向上而延伸之略圓筒狀之區域。半導體區域120 L之外周面，係分別被複數之導電層110所包圍，並與此些之複數之導電層110相對向。
半導體區域120 U，係身為於Z方向上而延伸之略圓筒狀之區域。半導體區域120 U之外周面，係分別被複數之導電層110所包圍，並與此些之複數之導電層110相對向。
半導體區域120 J，係被設置在較與半導體區域120 L相對向之複數之導電層110而更上方處。又，半導體區域120 J，係被設置在較與半導體區域120 U相對向之複數之導電層110而更下方處。半導體區域120 J之X方向以及Y方向之寬幅，係較半導體區域120 L之X方向以及Y方向之寬幅和半導體區域120 U之X方向以及Y方向之寬幅而更大。
雜質區域122，係被與上述半導體層112作連接。在第5圖之例中，係將半導體區域120 L之下端部與雜質區域122之上端部之間的邊界線以虛線來作標示。雜質區域122，例如，係包含有硼(B)等之P型之雜質。
雜質區域121，例如，係包含有磷(P)等之N型之雜質。在第5圖之例中，係將半導體區域120 U之上端部與雜質區域121之下端部之間的邊界線以虛線來作標示。雜質區域121，係經由接點Ch以及接點Vy(第4圖)而被與位元線BL作連接。
閘極絕緣膜130，係具有將半導體層120之外周面作覆蓋的略有底圓筒狀之形狀。閘極絕緣膜130，例如係如同第6圖中所示一般，具備有被層積於半導體層120以及導電層110之間之穿隧絕緣膜131、電荷積蓄膜132、阻隔絕緣膜133以及高介電係數絕緣膜134。穿隧絕緣膜131以及阻隔絕緣膜133，例如，係為氧化矽(SiO 2)等之絕緣膜。電荷積蓄膜132，例如，係為氮化矽(Si 3N 4)等之能夠積蓄電荷之膜。高介電係數絕緣膜134，例如係為氧化鋁(Al 2O 3)等之金屬氧化膜。穿隧絕緣膜131、電荷積蓄膜132、阻隔絕緣膜133以及高介電係數絕緣膜134，係具有略圓筒狀之形狀，並沿著除了半導體層120與半導體層112之間之接觸部以外的半導體層120之外周面而在Z方向上延伸。
[接點連接區域R C4T之構造] 記憶體塊BLK之接點連接區域R C4T，例如係如同第3圖中所示一般，具備有在Y方向上而並排之2個的絕緣層OST。又，在此些之2個的絕緣層OST之間，係被設置有接點連接小區域r C4T。又，在塊間絕緣層ST與絕緣層OST之間，係被設置有導電層連接小區域r 110。此些之區域，係沿著塊間絕緣層ST而在X方向上延伸。
絕緣層OST，例如係如同第9圖中所示一般，在Z方向上延伸，並於下端處而被與半導體層112作連接。絕緣層OST，例如係包含氧化矽(SiO 2)。
接點連接小區域r C4T，係具備有對應於複數之導電層110地而在Z方向上並排的複數之絕緣層110A、和在Z方向上而延伸之複數之接點C4a。
絕緣層110A，係身為於X方向上而延伸之略板狀之絕緣層。絕緣層110A，係亦可包含氮化矽(SiN)等之絕緣層。於在Z方向上而並排的複數之絕緣層110A之間，係被設置有氧化矽(SiO 2)等之層間絕緣層101。又，如同第10圖中所示一般，在絕緣層110A之下面與層間絕緣層101之上面之間，係分別被設置有包含矽(Si)之矽層110B。 另外，矽層110B，係亦能夠以矽(Si)作為主成分。又，矽層110B，係亦可並未包含氧(O)，又，在矽層110B中之氧(O)的含有率，係亦可較在絕緣層101中之氧(O)的含有率而更低。又，矽層110B，係亦可並未包含氮(N)，又，在矽層110B中之氮(N)的含有率，係亦可較在絕緣層110A中之氮(N)的含有率而更低。
絕緣層110A(第10圖)，例如，係被設置在與參照第6圖所作了說明的導電層110之區域R WL1、R WL4相對應之高度位置處。矽層110B(第10圖)，例如，係被設置在與參照第6圖所作了說明的導電層110之區域領域R WL3相對應之高度位置處。接點連接區域R C4T中之層間絕緣層101，例如，係被設置在與記憶體洞區域R MH中之層間絕緣層101相對應之高度位置處。
接點C4a，例如係如同第2圖中所示一般，在X方向上作複數並排。接點C4a，係亦可包含有氮化鈦(TiN)等之阻障導電膜以及鎢(W)等之金屬膜的層積膜等。接點C4a之外周面，係分別被絕緣層110A以及層間絕緣層101所包圍。
例如如同第10圖中所示一般，在接點C4a與絕緣層110A之間，係被設置有絕緣層110C。又，在接點C4a與矽層110B之間，係被設置有絕緣層110D。絕緣層110C、110D，例如係包含氧化矽(SiO 2)等。絕緣層110C、110D，係分別被設置在與絕緣層110A、矽層110B相對應之高度位置處。
導電層連接小區域r 110，例如係如同第3圖中所示一般，具備有導電層110之窄寬幅部110 C4T。例如如同第2圖中所示一般，被包含於在X方向上而相鄰之2個的記憶體洞區域R MH中之複數之導電層110，係經由此窄寬幅部110 C4T而被相互作導通。
[接點連接區域R BLT之構造] 接點連接區域R BLT，例如係如同第12圖中所示一般，具備有對應於複數之導電層110地而在Z方向上並排的複數之絕緣層110A、和在Z方向上而延伸之複數之接點C4b。
在接點連接區域R BLT中，與接點連接小區域r C4T相同地，係於與導電層110之區域R WL1、R WL4相對應之高度位置處，被設置有絕緣層110A。又，在與導電層110之區域R WL3相對應之高度位置處，係被設置有矽層110B。又，接點連接區域R BLT中之層間絕緣層101，例如，係被設置在與記憶體洞區域R MH中之層間絕緣層101相對應之高度位置處。
接點C4b，例如係如同第11圖中所示一般，在X方向以及Y方向上作複數並排。接點C4b，係亦可包含有氮化鈦(TiN)等之阻障導電膜以及鎢(W)等之金屬膜的層積膜等。接點C4b之外周面，係分別被絕緣層110A以及層間絕緣層101所包圍。
在接點C4b與絕緣層110A之間，係被設置有如同參照第10圖所作了說明一般之絕緣層110C。又，在接點C4b與矽層110B之間，係被設置有如同參照第10圖所作了說明一般之絕緣層110D。絕緣層110C、110D，係分別被設置在與絕緣層110A、矽層110B相對應之高度位置處。
[第1佈線區域R HU1之構造] 記憶體塊BLK之第1佈線區域R HU1，係如同第13圖中所示一般，具備有接點連接小區域r CC1。又，一部分之記憶體塊BLK之第1佈線區域R HU1，係具備有如同上述一般之接點連接小區域r C4T。
如同第14圖中所示一般，接點連接小區域r CC1，係具備有複數之導電層110之在X方向上之端部。又，在接點連接小區域r CC1處，係被設置有當從Z方向作觀察時為以矩陣狀而並排的複數之接點CC。此些之複數之接點CC，係被與導電層110作連接。又，此些之複數之接點CC，係經由第1佈線區域R HU1中之接點C4a，而被與被設置在半導體基板100之上面處的電晶體作電性連接。
又，在第1佈線區域R HU1處，係被設置有被設置於接點CC之近旁處的支持構造HR。支持構造HR，例如係包含氧化矽(SiO 2)。
[第2佈線區域R HU2之構造] 記憶體塊BLK之第2佈線區域R HU2，係如同第13圖中所示一般，具備有接點連接小區域r CC2。又，記憶體塊BLK，係具備有如同上述一般之接點連接小區域r C4T。
接點連接小區域r CC2，係具備有複數之導電層110之一部分。又，在接點連接小區域r CC2處，係被設置有於X方向而並排的複數之接點CC。此些之複數之接點CC，係被與導電層110作連接。又，此些之複數之接點CC，係經由第2佈線區域R HU2中之接點C4a，而被與被設置在半導體基板100之上面處的電晶體作電性連接。
又，雖係省略圖示，但是，在第2佈線區域R HU2處，亦係被設置有如同參照第14圖所作了說明一般之支持構造HR。
[製造方法] 接著，參照第15圖～第39圖，針對記憶體晶粒MD之製造方法作說明。第15圖～第39圖，係為對於記憶體晶粒MD之製造方法作展示之示意性的剖面圖。另外，第15圖～第25圖、第28圖～第33圖、第35圖以及第37圖，係展示有與第5圖相對應的剖面。又，第26圖、第27圖、第34圖、第36圖、第38圖以及第39圖，係展示有與第9圖相對應的剖面。
在本實施形態之記憶體晶粒MD之製造時，例如係如同第15圖中所示一般，在層間絕緣層101上，形成矽等之半導體層112A、氮化矽等之犧牲層112B以及矽等之半導體層112C。又，例如，係反覆實行層間絕緣層101之形成、矽層110B之形成以及絕緣層110A之形成。此工程，例如，係藉由CVD(化學氣相沉積，Chemical Vapor Deposition)等之方法而被進行。
接著，例如如同第16圖中所示一般，在與半導體層120相對應之位置處，形成複數之記憶體洞LMH。記憶體洞LMH，係身為在Z方向上延伸並貫通層間絕緣層101及絕緣層110A、半導體層112C及犧牲層112B，而使半導體層112A之上面露出的貫通孔。此工程，例如，係藉由RIE(反應離子蝕刻)等之方法來進行。
接著，例如如同第17圖中所示一般，在記憶體洞LMH之內部，形成非晶質矽膜120A。此工程，例如，係藉由CVD等之方法來進行。另外，在此工程中，於非晶質矽膜120A之形成前，係亦可形成氧化矽(SiO 2)、氮化矽(SiN)等之絕緣膜。
接著，例如如同第18圖中所示一般，將位置於記憶體洞LMH之上端近旁處的部分去除。此工程，例如，係藉由RIE等之方法來進行。
接著，例如如同第19圖中所示一般，將最上層之層間絕緣層101之一部分去除，而將記憶體洞LMH之上端的半徑擴大。此工程，例如，係藉由濕蝕刻等之方法來進行。
接著，例如如同第20圖中所示一般，在記憶體洞LMH之上端近旁處，形成非晶質矽膜120A。此工程，例如，係藉由CVD等之方法來進行。
接著，例如如同第21圖中所示一般，對於參照第20圖而作了說明的構造之上面，而反覆實行層間絕緣層101之形成、矽層110B之形成以及絕緣層110A之形成。此工程，例如，係藉由CVD等之方法來進行。
接著，例如如同第22圖中所示一般，在與半導體層120相對應之位置處，形成複數之記憶體洞UMH。此記憶體洞UMH，係身為在Z方向上延伸並貫通層間絕緣層101及絕緣層110A而使非晶質矽膜120A之上面露出的貫通孔。此工程，例如，係藉由RIE等之方法來進行。
接著，例如如同第23圖中所示一般，將非晶質矽膜120A去除。此工程，例如，係藉由濕蝕刻等之方法來進行。
接著，例如如同第24圖中所示一般，在記憶體洞LMH、UMH之內部，形成閘極絕緣膜130、半導體層120以及絕緣層125。在此工程中，例如，係進行有由CVD等所致之成膜，在記憶體洞LMH、UMH之內部係被形成有非晶質矽膜。又，例如，係藉由退火處理等，而將此非晶質矽膜之結晶構造改質。
接著，例如如同第25圖以及第26圖中所示一般，於與塊間絕緣層ST相對應之位置處，形成溝STA(貫通孔)，並在與絕緣層OST相對應之位置處，形成溝OSTA(貫通孔)。溝STA、OSTA，係身為在Z方向以及X方向上延伸並將層間絕緣層101、絕緣層110A以及半導體層112C在Y方向上作分斷而使犧牲層112B之上面露出的溝(貫通孔)。此工程，例如，係藉由RIE等之方法來進行。
接著，例如如同第27圖中所示一般，在溝OSTA之內部，形成絕緣層OST。此工程，例如，係藉由CVD等之方法來進行。
接著，例如如同第28圖中所示一般，在溝STA之Y方向之側面處，形成氮化矽等之保護膜STB。在此工程中，例如，係藉由CVD等之方法而在溝STA之Y方向之側面以及底面處形成氮化矽等之絕緣膜。又，係藉由RIE等之方法，而將此絕緣膜之中之覆蓋溝STA之底面的部分去除。
接著，例如如同第29圖以及第30圖中所示一般，將犧牲層112B以及閘極絕緣膜130之一部分去除，並使半導體層120之一部分露出。此工程，例如，係藉由濕蝕刻等之方法而被進行。
又，例如如同第31圖中所示一般，形成半導體層112。此工程，例如，係藉由磊晶成長等之方法來進行。
接著，例如如同第32圖中所示一般，將保護膜STB去除。此工程，例如，係藉由濕蝕刻等之方法而被進行。
接著，例如如同第33圖以及第34圖中所示一般，經由溝STA，而將絕緣層110A去除。藉由此，係形成包含有被配設於Z方向上之複數之層間絕緣層101和支撐此層間絕緣層101之記憶體洞LMH、UMH內之構造(半導體層120、閘極絕緣膜130以及絕緣層125)的中空構造。又，層間絕緣層101之下面、矽層110B之上面以及閘極絕緣膜130之外周面的一部分係露出。此工程，例如，係藉由濕蝕刻等之方法來進行。
另外，如同第34圖中所示一般，在此工程中，於接點連接小區域r C4T處係殘留有絕緣層110A。又，雖係省略圖示，但是，於接點連接區域R BLT處係殘留有絕緣層110A(參照第12圖)。
接著，例如如同第35圖以及第36圖中所示一般，而形成導電層110。此工程，例如，係藉由使用有六氟化鎢(WF 6)、六氯化鎢(WCl 6)、六溴化鎢(WBr 6)、六氟化鉬(MoF 6)、六氯化鉬(MoCl 6)、六溴化鉬(MoBr 6)等之鹵化金屬的CVD等之方法來進行。例如，在使用有六氟化鎢(WF 6)的情況時，於六氟化鎢(WF 6)與矽層110B之間，係產生有2WF 6(氣體)+3Si(固體)→2W(氣體)+3SiF 4(氣體)之化學反應。故而，在層間絕緣層101之上面以及下面處，鎢(W)係作為固體而被形成，並且，矽(Si)以及氟(F)係作為氣體而被排出。
另外，在本實施形態中，矽層110B係被形成於層間絕緣層101之上面處。在此種方法中，在導電層110之形成後，也會有在導電層110中而殘存有矽層110B中之矽(Si)的情況。其結果，例如如同參照第6圖～第8圖而作了說明一般，在導電層110之下面近旁之區域R WL3中之矽(Si)的含有率，係會有成為較在導電層110之其他之區域中之矽(Si)的含有率而更高的情況。
接著，例如如同第37圖中所示一般，在溝STA內形成塊間絕緣層ST。此工程，例如，係藉由CVD以及RIE等之方法來進行。
接著，例如如同第38圖中所示一般，在對應於接點C4a之位置處，形成接點洞CH。又，雖係省略圖示，但是，亦在對應於接點C4b之位置處，形成接點洞CH。接點洞CH，係身為在Z方向上延伸並貫通層間絕緣層101、絕緣層110A以及矽層110B的貫通孔。此工程，例如，係藉由RIE等之方法來進行。
接著，例如如同第39圖中所示一般，在接點洞CH之內周面，形成絕緣層110C、110D。此工程，例如，係亦可藉由氧化處理來進行。又，此工程，例如，係亦可藉由濕蝕刻等之方法來將絕緣層110A以及矽層110B之一部分選擇性地去除，並在此些被作了去除後之部分處，藉由CVD等之方法來形成絕緣層。
接著，例如如同第9圖以及第12圖中所示一般，在接點洞CH之內部，形成接點C4a、C4b。此工程，例如，係藉由CVD以及RIE等之方法來進行。
之後，形成配線等，並藉由切割來將晶圓分斷，藉由此，記憶體晶粒MD係被形成。
[比較例] 接著，參照第40圖以及第41圖，針對比較例之半導體記憶裝置之製造方法作說明。第40圖以及第41圖，係為用以對於該製造方法作說明之示意性的剖面圖。
在比較例之半導體記憶裝置之製造方法中，於與第15圖相對應之工程中，係如同第40圖中所示一般，並不形成矽層110B。又，於與第21圖相對應之工程中，係如同第41圖中所示一般，並不形成矽層110B。
在比較例之半導體記憶裝置之製造方法中，於與第35圖以及第36圖相對應之工程中，係形成導電層110。此工程，例如，係藉由使用有六氟化鎢(WF 6)等之鹵化金屬的CVD等之方法來進行。在藉由此種方法而形成了導電層110的情況時，係會有於導電層110中而殘存有氟(F)的情況。
在此，導電層110中之氟(F)，係會有在之後的熱工程中而擴散至其他之構成中並將絕緣膜，例如將氧化矽(SiO 2)去除的情況。
例如，在第42圖之例中，導電層110中之氟(F)係經由高介電係數絕緣膜134而到達阻隔絕緣膜133處，阻隔絕緣膜133之一部分係被去除，並被形成有空隙V。於此種情況，係會有在半導體層120與導電層110之間而產生漏洩電流的情況。
又，例如，在第43圖之例中，導電層110中之氟(F)係到達層間絕緣層101處，層間絕緣層101之一部分係被去除，並被形成有空隙V。於此種情況，係會有於在Z方向上而相鄰之2個的導電層110之間而產生漏洩電流的情況。
[效果] 在本實施形態之半導體記憶裝置之製造方法中，於參照第15圖所作了說明之工程以及參照第21圖所作了說明的工程中，係形成有矽層110B。藉由此，如同上述一般，在對應於第35圖以及第36圖之工程中，係將氟(F)等適當地排出，而能夠對於上述一般之漏洩電流之發生作抑制。
又，在藉由此種方法所製造出來的半導體記憶裝置中，例如如同參照第6圖～第8圖所作了說明一般，係會有在導電層110中而包含有矽(Si)的情況。
在此，若是在導電層110中的矽(Si)之含有率變高，則係會有使導電層110之電阻率變高的情況。故而，例如，若是在導電層110之YZ剖面處的區域R WL1(第6圖)中的矽(Si)之含有率變高，則係會有使在導電層110之充放電中所需要的時間增大的情況。又，例如，若是在導電層110之閘極絕緣膜130之近旁之區域R WL2(第6圖)中的矽(Si)之含有率變高，則係會有無法適當地對於閘極絕緣膜130供給電場的情況。
在此，如同上述一般，在本實施形態之半導體記憶裝置之製造方法中，矽層110B係被設置在層間絕緣層101之上面，而例如並未被設置在閘極絕緣膜130之外周面等處。藉由此，係能夠使在導電層110之YZ剖面處的中心近旁之區域R WL1以及導電層110之閘極絕緣膜130之近旁之區域R WL2中並不包含有矽(Si)，或者是能夠將在此些之區域R WL1、R WL2中之矽(Si)的含有率設為較在其他之區域中的矽(Si)之含有率而更低。故而，係能夠提供一種可對於上述一般之漏洩電流之發生作抑制並且能夠合適地動作之半導體記憶裝置。
[其他實施形態] 以上，係針對第1實施形態之半導體記憶裝置及其製造方法而作了說明。然而，第1實施形態之半導體記憶裝置及其製造方法，係僅為例示，而可對於具體性之構成、方法等適當作調整。
例如，在第1實施形態中，於參照第15圖所作了說明之工程以及參照第21圖所作了說明的工程中，係在與層間絕緣層101之上面以及絕緣層110A之下面相接的位置處，形成有矽層110B。然而，在此些之工程中，例如係亦可如同在第44圖中所例示一般，在與層間絕緣層101之下面以及絕緣層110A之上面相接的位置處，形成矽層110B。又，例如係亦可如同在第45圖中所例示一般，在與層間絕緣層101之上面以及絕緣層110A之下面相接的位置以及與層間絕緣層101之下面以及絕緣層110A之上面相接的位置之雙方處，形成矽層110B。
又，例如，在以上之例中，於參照第15圖所作了說明之工程以及參照第21圖所作了說明的工程中，係在所有的絕緣層110A之上面以及下面之至少其中一者處，形成有矽層110B。然而，在此些之工程中，例如係亦可如同在第46圖以及第47圖中所例示一般，僅在一部分之絕緣層110A之上面處、僅在一部分之絕緣層110A之下面處、或者是僅在一部分之絕緣層110A之上下面處，形成矽層110B。
另外，在第46圖以及第47圖中，係將被設置有矽層110B的絕緣層110A標示為絕緣層110Aa，並將並未被設置有矽層110B之絕緣層110A標示為絕緣層110Ab。
又，於此種情況時，例如係亦可如同在第46圖中所例示一般，以使絕緣層110Aa與矽層110B之在Z方向上的厚度之合計會成為與絕緣層110Ab之在Z方向上之厚度同等程度的方式，來對於絕緣層110A之在Z方向上的厚度作調整。又，例如係亦可如同在第47圖中所例示一般，以使絕緣層110Aa之在Z方向上的厚度會成為與絕緣層110Ab之在Z方向上之厚度同等程度的方式，來對於絕緣層110A之在Z方向上的厚度作調整。
另外，在第1實施形態中，如同上述一般，矽層110B係被形成於層間絕緣層101之上面處。其結果，例如如同參照第6圖～第8圖而作了說明一般，在導電層110之下面近旁之區域R WL3中之矽(Si)的含有率，係會有成為較在導電層110之其他之區域中之矽(Si)的含有率而更高的情況。
在此，例如如同參照第44圖而作了說明一般，當矽層110B為被形成於層間絕緣層101之下面處的情況時，例如如同在第6圖、第8圖以及第48圖中所示一般，係會有在導電層110之上面近旁之區域R WL4中之矽(Si)的含有率成為較在導電層110之其他之區域中之矽(Si)的含有率而更高的情況。
同樣地，例如如同參照第45圖而作了說明一般，當矽層110B為被形成於層間絕緣層101之上下面處的情況時，例如如同在第6圖、第8圖以及第49圖中所示一般，係會有在導電層110之下面近旁之區域R WL3中之矽(Si)的含有率以及在導電層110之上面近旁之區域R WL4中之矽(Si)的含有率成為較在導電層110之其他之區域中之矽(Si)的含有率而更高的情況。
又，例如在採用了參照第46圖以及第47圖所作了說明一般之方法的情況時，在與絕緣層110Aa相對應之導電層110(以下，稱作「導電層110a」)中之矽(Si)的含有率之分布，係會有成為如同參照第6圖以及第8圖和第7圖、第48圖或第49圖所作了說明一般之分布的情況。另一方面，在與絕緣層110Ab相對應之導電層110(以下，稱作「導電層110b」)中之矽(Si)的含有率之分布，係會有成為如同在第6圖、第8圖以及第50圖中所示一般之分布的情況。另外，係會有在導電層110b中並未包含有矽(Si)的情況。又，係會有在導電層110b之區域R WL3、R WL4中之矽(Si)的含有率成為較在導電層110a之區域R WL3、R WL4中之矽(Si)的含有率而更低的情況。
又，如同上述一般，被設置在記憶體洞區域R MH處之絕緣層110A，係在參照第33圖以及第34圖所作了說明的工程中而被去除。又，被設置在記憶體洞區域R MH處之矽層110B，係在參照第35圖以及第36圖所作了說明的工程中，經由化學反應而成為氣體並被排出，或者是成為被包含在導電層110中。另一方面，如同上述一般，在接點連接小區域r C4T以及接點連接區域R BLT處，絕緣層110A以及矽層110B係並未被去除而有所殘留。
故而，例如，當如同參照第45圖所作了說明一般，在絕緣層110A之上下面處形成有矽層110B的情況時，例如如同在第51圖以及第52圖中所例示一般，在接點連接小區域r C4T以及接點連接區域R BLT處，係成為殘留有此種構造。在採用有參照第44圖、第46圖或第47圖所作了說明一般之方法的情況時，亦為相同。
又，例如在如同參照第46圖所作了說明一般地以使絕緣層110Aa與矽層110B之在Z方向上的厚度之合計會成為與絕緣層110Ab之在Z方向上之厚度同等程度的方式來對於絕緣層110A之在Z方向上的厚度作了調整的情況時，例如如同在第53圖中所例示一般，對應於此些之絕緣層110Aa、110Ab的導電層110a、110b之在Z方向上之厚度，亦係成為同等程度。
另一方面，例如在如同參照第47圖所作了說明一般地以使絕緣層110Aa之在Z方向上的厚度會成為與絕緣層110Ab之在Z方向上之厚度同等程度的方式來對於絕緣層110A之在Z方向上的厚度作了調整的情況時，例如如同在第54圖中所例示一般，對應於絕緣層110Aa之導電層110a的在Z方向上之厚度，係成為較對應於絕緣層110Ab之導電層110b的在Z方向上之厚度而更大。
另外，在以上之例中，作為絕緣層110A以及矽層110B之在最終構造中所殘留之區域，係例示有接點連接小區域r C4T以及接點連接區域R BLT。然而，此些之區域係僅為例示，絕緣層110A以及矽層110B之在最終構造中所殘留之區域，係不論是身為記憶體晶粒MD中之何者之區域均可。又，記憶體晶粒MD，係亦可並不具備有此種絕緣層110A以及矽層110B之在最終構造中所殘留之區域。
[其他] 雖係針對本發明之數種實施形態作了說明，但是，該些實施形態，係僅作為例子所提示者，而並非為對於發明之範圍作限定者。此些之新穎的實施形態，係可藉由其他之各種形態來實施，在不脫離發明之要旨的範圍內，係可進行各種之省略、置換、變更。此些之實施形態或其變形，係亦被包含於發明之範圍或要旨中，並且亦被包含在申請專利範圍中所記載的發明及其均等範圍內。
MD:記憶體晶粒 100:半導體基板 R MCA:記憶體胞陣列區域 BLK:記憶體塊 SU:字串單元 ST:塊間絕緣層 SHE:字串單元間絕緣層 R MH:記憶體洞區域 R C4T:接點連接區域 R HU1:第1佈線區域 R HU2:第2佈線區域 R BLT:接點連接區域 110:導電層 120:半導體層 130:閘極絕緣膜 101:層間絕緣層 R WL1:區域 R WL2:區域 R WL3:區域 R WL4:區域 112:半導體層 125:絕緣層 120 L:半導體區域 120 U:半導體區域 120 J:半導體區域 122:雜質區域 121:雜質區域 Ch:接點 Vy:接點 BL:位元線 131:穿隧絕緣膜 132:電荷積蓄膜 133:阻隔絕緣膜 134:高介電係數絕緣膜 OST:絕緣層 r C4T:接點連接小區域 r 110:導電層連接小區域 110A:絕緣層 C4a:接點 110B:矽層 R MH:記憶體洞區域 110C:絕緣層 110D:絕緣層 110 C4T:窄寬幅部 C4b:接點 r CC1:接點連接小區域 CC:接點 HR:支持構造 r CC2:接點連接小區域 112A:半導體層 112B:犧牲層 112C:半導體層 LMH:記憶體洞 120A:非晶質矽膜 UMH:記憶體洞 STA:溝 OSTA:溝 OST:絕緣層 STB:保護膜 CH:接點洞 V:空隙 110Aa:絕緣層 110Ab:絕緣層 110a:導電層 110b:導電層
[第1圖]係為第1實施形態之半導體記憶裝置的示意性之平面圖。 [第2圖]係為第1圖之以A所展示的部分之示意性的擴大圖。 [第3圖]係為第2圖之以B所展示的部分之示意性的擴大圖。 [第4圖]係為第3圖之以C所展示的部分之示意性的擴大圖。 [第5圖]係為將第4圖中所示之構造沿著D-D’線來作切斷並沿著箭頭之方向來作了觀察之示意性的剖面圖。 [第6圖]係為第5圖之以E所展示的部分之示意性的擴大圖。 [第7圖]係為對於在第6圖中所示之構造之沿著F-F’線的部分中所包含的成分之含有率作展示之示意性的圖表。 [第8圖]係為對於在第6圖中所示之構造之沿著G-G’線的部分中所包含的成分之含有率作展示之示意性的圖表。 [第9圖]係為將第3圖中所示之構造沿著H-H’線來作切斷並沿著箭頭之方向來作了觀察之示意性的剖面圖。 [第10圖]係為第9圖之以I所展示的部分之示意性的擴大圖。 [第11圖]係為第2圖之以J所展示的部分之示意性的擴大圖。 [第12圖]係為將第11圖中所示之構造沿著K-K’線來作切斷並沿著箭頭之方向來作了觀察之示意性的剖面圖。 [第13圖]係為第1圖之以L所展示的部分之示意性的擴大圖。 [第14圖]係為第13圖之以M所展示的部分之示意性的擴大圖。 [第15圖]係為對於第1實施形態之半導體記憶裝置的製造方法作展示之示意性的剖面圖。 [第16圖]係為對於該製造方法作展示之示意性的剖面圖。 [第17圖]係為對於該製造方法作展示之示意性的剖面圖。 [第18圖]係為對於該製造方法作展示之示意性的剖面圖。 [第19圖]係為對於該製造方法作展示之示意性的剖面圖。 [第20圖]係為對於該製造方法作展示之示意性的剖面圖。 [第21圖]係為對於該製造方法作展示之示意性的剖面圖。 [第22圖]係為對於該製造方法作展示之示意性的剖面圖。 [第23圖]係為對於該製造方法作展示之示意性的剖面圖。 [第24圖]係為對於該製造方法作展示之示意性的剖面圖。 [第25圖]係為對於該製造方法作展示之示意性的剖面圖。 [第26圖]係為對於該製造方法作展示之示意性的剖面圖。 [第27圖]係為對於該製造方法作展示之示意性的剖面圖。 [第28圖]係為對於該製造方法作展示之示意性的剖面圖。 [第29圖]係為對於該製造方法作展示之示意性的剖面圖。 [第30圖]係為對於該製造方法作展示之示意性的剖面圖。 [第31圖]係為對於該製造方法作展示之示意性的剖面圖。 [第32圖]係為對於該製造方法作展示之示意性的剖面圖。 [第33圖]係為對於該製造方法作展示之示意性的剖面圖。 [第34圖]係為對於該製造方法作展示之示意性的剖面圖。 [第35圖]係為對於該製造方法作展示之示意性的剖面圖。 [第36圖]係為對於該製造方法作展示之示意性的剖面圖。 [第37圖]係為對於該製造方法作展示之示意性的剖面圖。 [第38圖]係為對於該製造方法作展示之示意性的剖面圖。 [第39圖]係為對於該製造方法作展示之示意性的剖面圖。 [第40圖]係為對於比較例之半導體記憶裝置的製造方法作展示之示意性的剖面圖。 [第41圖]係為對於該製造方法作展示之示意性的剖面圖。 [第42圖]係為對於比較例之半導體記憶裝置的一部分之構成作展示之示意性的剖面圖。 [第43圖]係為對於該半導體記憶裝置的一部分之構成作展示之示意性的剖面圖。 [第44圖]係為對於其他之實施形態之半導體記憶裝置的製造方法作展示之示意性的剖面圖。 [第45圖]係為對於其他之實施形態之半導體記憶裝置的製造方法作展示之示意性的剖面圖。 [第46圖]係為對於其他之實施形態之半導體記憶裝置的製造方法作展示之示意性的剖面圖。 [第47圖]係為對於其他之實施形態之半導體記憶裝置的製造方法作展示之示意性的剖面圖。 [第48圖]係為對於在其他之實施形態之半導體記憶裝置的一部分中所包含之成分的含有率作展示之示意性的圖表。 [第49圖]係為對於在其他之實施形態之半導體記憶裝置的一部分中所包含之成分的含有率作展示之示意性的圖表。 [第50圖]係為對於在其他之實施形態之半導體記憶裝置的一部分中所包含之成分的含有率作展示之示意性的圖表。 [第51圖]係為對於其他之實施形態之半導體記憶裝置的一部分之構成作展示之示意性的剖面圖。 [第52圖]係為對於其他之實施形態之半導體記憶裝置的一部分之構成作展示之示意性的剖面圖。 [第53圖]係為對於其他之實施形態之半導體記憶裝置的一部分之構成作展示之示意性的剖面圖。 [第54圖]係為對於其他之實施形態之半導體記憶裝置的一部分之構成作展示之示意性的剖面圖。

Claims (20)

  1. 一種半導體記憶裝置，係具備有：複數之導電層以及複數之層間絕緣層，係在第1方向上交互並排；和半導體層，係在前述第1方向上延伸，並與前述複數之導電層相對向；和閘極絕緣膜，係被設置在前述複數之導電層與前述半導體層之間，前述複數之層間絕緣層，係包含有在前述第1方向上而相鄰之第1層間絕緣層以及第2層間絕緣層，前述複數之導電層，係包含有被設置在前述第1層間絕緣層以及前述第2層間絕緣層之間之第1導電層，前述第1導電層，係由單一之層所成，並在該單一之層中，包含有第1區域、和被設置在前述第1區域與前述閘極絕緣膜之間之第2區域、以及被設置在前述第1區域與前述第1層間絕緣層之間之第3區域，前述第1區域~前述第3區域係包含有金屬，前述第3區域係包含矽，前述第1區域以及前述第2區域係並未包含矽，或者是，在前述第1區域以及前述第2區域中之矽的含有率係較在前述第3區域中之矽的含有率而更低。
  2. 如請求項1所記載之半導體記憶裝置，其中，前述第1導電層，係具備有被設置在前述第1區域與前 述第2層間絕緣層之間之第4區域，前述第4區域係包含金屬以及矽，前述第1區域以及前述第2區域係並未包含矽，或者是，在前述第1區域以及前述第2區域中之矽的含有率係較在前述第4區域中之矽的含有率而更低。
  3. 如請求項1所記載之半導體記憶裝置，其中，前述第1導電層，係具備有被設置在前述第1區域與前述第2層間絕緣層之間之第4區域，前述第4區域係包含有金屬，前述第4區域係並未包含矽，或者是，在前述第4區域中之矽的含有率係較在前述第3區域中之矽的含有率而更低。
  4. 如請求項1所記載之半導體記憶裝置，其中，前述複數之層間絕緣層，係包含有在前述第1方向上而相鄰之第3層間絕緣層以及第4層間絕緣層，前述複數之導電層，係包含有被設置在前述第3層間絕緣層以及前述第4層間絕緣層之間之第2導電層，前述第2導電層，係具備有第5區域、和被設置在前述第5區域與前述閘極絕緣膜之間之第6區域、以及被設置在前述第5區域與前述第3層間絕緣層之間之第7區域，前述第5區域~前述第7區域係包含有金屬，前述第7區域係包含矽，前述第5區域以及前述第6區域係並未包含矽，或者是，在前述第5區域以及前述第6區域中之矽的含有率係較 在前述第7區域中之矽的含有率而更低。
  5. 如請求項4所記載之半導體記憶裝置，其中，前述第2導電層，係具備有被設置在前述第5區域與前述第4層間絕緣層之間之第8區域，前述第8區域係包含金屬以及矽，前述第5區域以及前述第6區域係並未包含矽，或者是，在前述第5區域以及前述第6區域中之矽的含有率係較在前述第8區域中之矽的含有率而更低。
  6. 如請求項1所記載之半導體記憶裝置，其中，前述複數之層間絕緣層，係包含有在前述第1方向上而相鄰之第5層間絕緣層以及第6層間絕緣層，前述複數之導電層，係包含有被設置在前述第5層間絕緣層以及前述第6層間絕緣層之間之第3導電層，前述第3導電層，係具備有第9區域、和被設置在前述第9區域與前述閘極絕緣膜之間之第10區域、以及被設置在前述第9區域與前述第5層間絕緣層之間之第11區域，前述第9區域~前述第11區域係包含有金屬，前述第9區域、前述第10區域以及前述第11區域係並未包含矽，或者是，在前述第9區域、前述第10區域以及前述第11區域中之矽的含有率係較在前述第3區域中之矽的含有率而更低。
  7. 如請求項6所記載之半導體記憶裝置，其 中，前述第3導電層，係具備有被設置在前述第9區域與前述第6層間絕緣層之間之第12區域，前述第12區域係包含有金屬，前述第12區域係並未包含矽，或者是，在前述第12區域中之矽的含有率係較在前述第3區域中之矽的含有率而更低。
  8. 如請求項1所記載之半導體記憶裝置，其中，係更進而具備有：基板，係具備記憶體胞陣列區域以及接點連接區域，在前述記憶體胞陣列區域處，係被設置有前述複數之導電層以及前述複數之層間絕緣層、和前述半導體層、以及前述閘極絕緣膜，該半導體記憶裝置，係更進而具備有：複數之第1絕緣層，係被設置在前述接點連接區域處，並對應於前述複數之導電層地而在前述第1方向上並排；和複數之第2絕緣層，係被設置在前述接點連接區域處，並對應於前述複數之層間絕緣層地而在前述第1方向上並排；和第1矽層，係被設置在前述接點連接區域處，並被設置在前述複數之第1絕緣層之中之其中一個與前述複數之第2絕緣層之中之其中一個之間，並且包含矽。
  9. 如請求項8所記載之半導體記憶裝置，其 中，係具備有：第2矽層，係包含矽，前述複數之第2絕緣層，係包含有在前述第1方向上而相鄰之第3絕緣層以及第4絕緣層，前述複數之第1絕緣層，係包含有被設置在前述第3絕緣層以及前述第4絕緣層之間之第5絕緣層，前述第1矽層，係被設置在前述第3絕緣層以及前述第5絕緣層之間，前述第2矽層，係被設置在前述第4絕緣層以及前述第5絕緣層之間。
  10. 如請求項8所記載之半導體記憶裝置，其中，前述複數之第2絕緣層，係包含有在前述第1方向上而相鄰之第3絕緣層以及第4絕緣層，前述複數之第1絕緣層，係包含有被設置在前述第3絕緣層以及前述第4絕緣層之間之第5絕緣層，前述第1矽層，係被設置在前述第3絕緣層以及前述第5絕緣層之間，前述第4絕緣層，係與前述第5絕緣層相接。
  11. 如請求項8所記載之半導體記憶裝置，其中，係具備有：第3矽層，係包含矽，前述複數之第2絕緣層，係包含有在前述第1方向上而相鄰之第6絕緣層以及第7絕緣層， 前述複數之第1絕緣層，係包含有被設置在前述第6絕緣層以及前述第7絕緣層之間之第8絕緣層，前述第3矽層，係被設置在前述第6絕緣層以及前述第8絕緣層之間。
  12. 如請求項11所記載之半導體記憶裝置，其中，係具備有：第4矽層，係包含矽，前述第4矽層，係被設置在前述第7絕緣層以及前述第8絕緣層之間。
  13. 如請求項11所記載之半導體記憶裝置，其中，前述第7絕緣層，係與前述第8絕緣層相接。
  14. 如請求項8所記載之半導體記憶裝置，其中，前述複數之第2絕緣層，係包含有在前述第1方向上而相鄰之第9絕緣層以及第10絕緣層，前述複數之第1絕緣層，係包含有被設置在前述第9絕緣層以及前述第10絕緣層之間之第11絕緣層，前述第9絕緣層以及前述第10絕緣層，係與前述第11絕緣層相接。
  15. 如請求項14所記載之半導體記憶裝置，其中，前述複數之第2絕緣層，係包含有在前述第1方向上而相鄰之第3絕緣層以及第4絕緣層， 前述複數之第1絕緣層，係包含有被設置在前述第3絕緣層以及前述第4絕緣層之間之第5絕緣層，前述第1矽層，係被設置在前述第3絕緣層以及前述第5絕緣層之間，前述第5絕緣層之在前述第1方向上之厚度，係較前述第11絕緣層之在前述第1方向上之厚度而更小。
  16. 如請求項14所記載之半導體記憶裝置，其中，前述複數之第2絕緣層，係包含有在前述第1方向上而相鄰之第3絕緣層以及第4絕緣層，前述複數之第1絕緣層，係包含有被設置在前述第3絕緣層以及前述第4絕緣層之間之第5絕緣層，前述第1矽層，係被設置在前述第3絕緣層以及前述第5絕緣層之間，前述複數之導電層，係包含有在前述第1方向上之位置為與前述第5絕緣層相對應之第4導電層、和在前述第1方向上之位置為與前述第11絕緣層相對應之第5導電層，前述第4導電層之在前述第1方向上之厚度，係較前述第5導電層之在前述第1方向上之厚度而更大。
  17. 如請求項8所記載之半導體記憶裝置，其中，係具備有：接點電極，係被設置在前述接點連接區域處，並於前 述第1方向上延伸，並且具有藉由前述複數之第1絕緣層、前述複數之第2絕緣層以及前述第1矽層而被作了包圍的外周面；和第12絕緣層，係被設置在前述第1矽層與前述接點電極之間。
  18. 一種半導體記憶裝置之製造方法，係為如請求項1中所記載之半導體記憶裝置之製造方法，該半導體裝置之製造方法，係形成層積構造，該層積構造，係包含有：複數之第1絕緣層以及複數之層間絕緣層，係在第1方向上交互並排、和矽層，係被設置在前述複數之第1絕緣層之中之其中一個與前述複數之層間絕緣層之中之其中一個之間，並且包含矽，形成貫通前述層積構造之第1貫通孔，在前述第1貫通孔之內部，形成閘極絕緣膜以及在前述第1方向上延伸之半導體層，形成貫通前述層積構造之第2貫通孔，經由前述第2貫通孔，來將前述複數之第1絕緣層去除，而使前述閘極絕緣膜之至少一部分與前述矽層之至少一部分露出，經由前述第2貫通孔，對於前述閘極絕緣膜之至少一部分與前述矽層之至少一部分供給鹵化金屬，而形成隔著前述閘極絕緣膜而與前述半導體層相對向之複數之導電層。
  19. 如請求項18所記載之半導體記憶裝置之 製造方法，其中，前述第1絕緣層係包含氮以及矽，前述層間絕緣層係包含氧以及矽。
  20. 如請求項18所記載之半導體記憶裝置之製造方法，其中，前述鹵化金屬，係包含有：鎢或鉬、和氟、氯或溴。
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