CN115799217A - 半导体存储装置 - Google Patents
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Abstract
实施方式提供一种特性良好的半导体存储装置。实施方式的半导体存储装置具备：多个导电层，沿第1方向排列；半导体层，沿第1方向延伸，且与多个导电层对向；电荷蓄积层，设置在多个导电层与半导体层之间；第1构造，在与第1方向交叉的第2方向上与半导体层相隔配置，沿与第1方向及第2方向交叉的第3方向延伸，且与多个导电层对向；以及多个第1氮化膜，覆盖多个导电层的与第1构造的对向面，且包含氮(N)。
Description
[相关申请案]
本申请案享有以日本专利申请案2021-146058号(申请日：2021年9月8日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本实施方式涉及一种半导体存储装置。
背景技术
已知一种半导体存储装置，具备沿第1方向排列的多个导电层、沿第1方向延伸且与多个导电层对向的半导体层、以及设置在多个导电层与半导体层之间的电荷蓄积层。
发明内容
实施方式提供一种特性良好的半导体存储装置。
一实施方式的半导体存储装置具备：多个导电层，沿第1方向排列；半导体层，沿第1方向延伸，且与多个导电层对向；电荷蓄积层，设置在多个导电层与半导体层之间；第1构造，在与第1方向交叉的第2方向上与半导体层相隔配置，沿与第1方向及第2方向交叉的第3方向延伸，且与多个导电层对向；以及多个第1氮化膜，覆盖多个导电层的与第1构造的对向面，且包含氮(N)。
另外，多个导电层也可以包含钼(Mo)及钌(Ru)中的至少1种。
另外，多个第1氮化膜也可以包含钼(Mo)、钌(Ru)、钨(W)、硅(Si)、钛(Ti)及铝(Al)中的至少1种。
另外，多个导电层及多个第1氮化膜也可以共通包含钼(Mo)及钌(Ru)中的至少1种。
另外，也可以具备多个第2氮化膜，所述多个第2氮化膜覆盖多个导电层的在第1方向上的一侧及另一侧的面、以及与半导体层的对向面，且包含氮(N)。
另外，多个第2氮化膜也可以包含钼(Mo)、钌(Ru)、钨(W)、硅(Si)、钛(Ti)及铝(Al)中的至少1种。
另外，多个导电层及多个第2氮化膜也可以共通包含钼(Mo)及钌(Ru)中的至少1种。
另外，多个第1氮化膜及多个第2氮化膜也可以共通包含钼(Mo)、钌(Ru)、钨(W)、硅(Si)、钛(Ti)及铝(Al)中的至少1种。
另外，也可以具备设置在多个导电层中的在第1方向上相邻的2个导电层之间的第1绝缘层，且具备覆盖第1绝缘层的与第1构造的对向面且包含氮(N)的第3氮化膜。
另外，第3氮化膜也可以包含钼(Mo)、钌(Ru)、钨(W)、硅(Si)及铝(Al)中的至少1种。
另外，也可以具备设置在多个导电层与半导体层之间且包含铝(Al)、铪(Hf)、锆(Zr)及La(镧)中的至少1种的第2绝缘层。
另外，第1氮化膜的膜厚也可以大于第2氮化膜的膜厚。
另外，第1氮化膜的膜厚也可以小于第2氮化膜的膜厚。
根据实施方式，能够提供一种特性良好的半导体存储装置。
附图说明
图1是表示第1实施方式的半导体存储装置的一部分构成的示意性的电路图。
图2是表示该半导体存储装置的一部分构成的示意性的俯视图。
图3是表示该半导体存储装置的一部分构成的示意性的俯视图。
图4是表示该半导体存储装置的一部分构成的示意性的剖视图。
图5是表示该半导体存储装置的一部分构成的示意性的剖视图。
图6～图20是用于对该半导体存储装置的制造方法进行说明的示意性的剖视图。
图21是表示比较例的半导体存储装置的一部分构成的示意性的剖视图。
图22是用于对第1实施方式的半导体存储装置的变化例进行说明的示意性的剖视图。
图23是表示第2实施方式的半导体存储装置的一部分构成的示意性的剖视图。
图24～图28是用于对该半导体存储装置的制造方法进行说明的示意性的剖视图。
图29是用于对该半导体存储装置的变化例进行说明的示意性的剖视图。
图30是表示第3实施方式的半导体存储装置的一部分构成的示意性的剖视图。
图31是用于对该半导体存储装置的变化例进行说明的示意性的剖视图。
图32是表示第4实施方式的半导体存储装置的一部分构成的示意性的剖视图。
图33是用于对该半导体存储装置的变化例进行说明的示意性的剖视图。
具体实施方式
接下来，参照附图对实施方式的半导体存储装置详细进行说明。此外，以下的实施方式仅为一例，并非为了限定本发明而示出。另外，以下附图是示意性的图，为便于说明，有时省略一部分构成等。另外，关于多个实施方式，对共通的部分标注相同符号，有时省略说明。
另外，在本说明书中，当记为“半导体存储装置”时，可能是指存储器裸片，也可能是指存储器芯片、存储卡、SSD(Solid State Drive，固态驱动器)等包含控制器裸片的存储器系统。进而，也可能是指智能手机、平板终端、个人计算机等包含主机的构成。
另外，在本说明书中，当记为第1构成“连接于”第2构成与第3构成“之间”时，可能是指第1构成、第2构成及第3构成串联连接，且第2构成经由第1构成连接于第3构成。
另外，在本说明书中，将与衬底的上表面平行的指定方向称为X方向，将与衬底的上表面平行且与X方向垂直的方向称为Y方向，将与衬底的上表面垂直的方向称为Z方向。
另外，在本说明书中，有时将沿着指定面的方向称为第1方向，将沿着该指定面且与第1方向交叉的方向称为第2方向，将与该指定面交叉的方向称为第3方向。这些第1方向、第2方向及第3方向可以与X方向、Y方向及Z方向中任一方向对应，也可以不对应。
另外，在本说明书中，“上”或“下”等表述是以衬底为基准。例如，将沿着所述Z方向离开衬底的方向称为上，将沿着Z方向靠近衬底的方向称为下。另外，当对某一构成称下表面或下端时，是指该构成的衬底侧的面或端部，当称上表面或上端时，是指该构成的与衬底相反侧的面或端部。另外，将与X方向或Y方向交叉的面称为侧面等。
另外，在本说明书中对构成、部件等记为指定方向的“宽度”、“长度”或“厚度”等时，可能是指利用SEM(Scanning electron microscopy，扫描式电子显微镜)或TEM(Transmission electron microscopy，穿透式电子显微镜)等进行观察时的截面等的宽度、长度或厚度等。
[第1实施方式]
图1是表示第1实施方式的半导体存储装置的一部分构成的示意性的电路图。第1实施方式的半导体存储装置具备存储单元阵列MCA及周边电路PC。
存储单元阵列MCA具备多个存储块BLK。这多个存储块BLK分别具备多个串组件SU。这多个串组件SU分别具备多个存储器串MS。这多个存储器串MS的一端分别经由位线BL连接于周边电路PC。另外，这多个存储器串MS的另一端分别经由共通的源极线SL连接于周边电路PC。
存储器串MS具备漏极侧选择晶体管STD、多个存储单元MC(存储晶体管)、及源极侧选择晶体管STS。漏极侧选择晶体管STD、多个存储单元MC、及源极侧选择晶体管STS串联连接于位线BL与源极线SL之间。以下，有时将漏极侧选择晶体管STD及源极侧选择晶体管STS简称为选择晶体管(STD、STS)。
存储单元MC是场效型晶体管。存储单元MC具备半导体层、栅极绝缘膜及栅极电极。半导体层作为信道区域发挥功能。栅极绝缘膜包含电荷蓄积膜。存储单元MC的阈值电压根据电荷蓄积膜中的电荷量而发生变化。存储单元MC存储1比特或多比特数据。此外，在与1个存储器串MS对应的多个存储单元MC的栅极电极分别连接着字线WL。这些字线WL分别共通连接于1个存储块BLK中的所有存储器串MS。
选择晶体管(STD、STS)是场效型晶体管。选择晶体管(STD、STS)具备半导体层、栅极绝缘膜及栅极电极。半导体层作为信道区域发挥功能。在选择晶体管(STD、STS)的栅极电极分别连接着选择栅极线(SGD、SGS)。1个漏极侧选择栅极线SGD共通连接于1个串组件SU中的所有存储器串MS。1个源极侧选择栅极线SGS共通连接于1个存储块BLK中的所有存储器串MS。
周边电路PC例如具备产生动作电压的电压产生电路、将产生的动作电压传输到所选择的位线BL、字线WL、源极线SL、选择栅极线(SGD、SGS)等的电压传输电路、与位线BL连接的感测放大器模块、及对它们进行控制的定序仪。
图2是表示第1实施方式的半导体存储装置的一部分构成的示意性的俯视图。本实施方式的半导体存储装置具备半导体衬底100。半导体衬底100例如为包含含有硼(B)等P型杂质的P型硅(Si)的半导体衬底。在图示的例子中，在半导体衬底100设置着沿X方向及Y方向排列的4个存储单元阵列区域RMCA。另外，在各存储单元阵列区域RMCA设置着沿Y方向排列的多个存储块BLK。
图3是表示第1实施方式的半导体存储装置的一部分构成的示意性的俯视图。在图3的例子中，存储块BLK具备从Y方向的一侧(在图3中为Y方向正侧)到Y方向的另一侧(在图3中为Y方向负侧)设置的5个串组件SUa～SUe。这多个串组件SUa～SUe分别对应于参照图1所说明的串组件SU。在Y方向上相邻的2个串组件SU之间设置着氧化硅(SiO2)等的串组件间绝缘层SHE。在Y方向上相邻的2个存储块BLK之间设置着块间构造ST。
图4是将图3所示的构造沿着B-B'线切割，沿着箭头方向观察时的示意性的剖视图。图5是将图4所示的区域R1放大而示出的示意性的剖视图。
如图4所示，存储块BLK具备沿Z方向排列的多个导电层110、沿Z方向延伸的多个半导体层120、以及分别设置在多个导电层110与多个半导体层120之间的多个栅极绝缘层130。
导电层110是沿X方向延伸的大致板状的导电层。导电层110包含钼(Mo)、钨(W)及钌(Ru)中的至少1种。如图5所示，在导电层110的Y方向上的侧面设置着氮化膜181。另外，在导电层110的上下表面及与半导体层120的对向面设置着包含氮化膜182及绝缘层134的积层膜。此外，下文将对设置在这些导电层110的Y方向上的侧面、上下表面及与半导体层120的对向面的构成进行叙述。在沿Z方向排列的多个导电层110之间设置着氧化硅(SiO2)等的绝缘层101。
在多个导电层110的下方，如图4所示，介隔绝缘层101设置着半导体层111、半导体层113及半导体层112。在半导体层111及半导体层112与半导体层120之间设置着栅极绝缘层130的一部分。半导体层113连接于半导体层120的下端部。
半导体层113的上表面连接于半导体层111，下表面连接于半导体层112。也可以在半导体层112的下表面设置导电层114。半导体层111、半导体层113、半导体层112及导电层114作为源极线SL(图1)发挥功能。源极线SL例如对存储单元阵列区域RMCA(图2)中包含的所有存储块BLK共通设置。半导体层111、半导体层113及半导体层112例如包含含有磷(P)或硼(B)等杂质的多晶硅等。导电层114例如也可以包含钨(W)等金属、钨硅化物等的导电层或其它导电层。
多个导电层110中位于最下层的一个或多个导电层110作为源极侧选择栅极线SGS(图1)及与其连接的多个源极侧选择晶体管STS(图1)的栅极电极发挥功能。该导电层110于每个存储块BLK中电独立。
另外，位于比其更上方的多个导电层110作为字线WL(图1)及与其连接的多个存储单元MC(图1)的栅极电极发挥功能。这多个导电层110分别于每个存储块BLK中电独立。
另外，位于比其更上方的一个或多个导电层110作为漏极侧选择栅极线SGD(图1)及与其连接的多个漏极侧选择晶体管STD(图1)的栅极电极发挥功能。这多个导电层110的Y方向的宽度小于其它导电层110。另外，在Y方向上相邻的2个导电层110之间设置着串组件间绝缘层SHE。这多个导电层110分别在每个串组件SU中电独立。
半导体层120例如如图3所示，沿X方向及Y方向以指定图案排列。另外，半导体层120例如如图4所示，具有大致有底圆筒状的形状，在中心部分设置着氧化硅等的绝缘层125。半导体层120的外周面由多个导电层110包围，且与这多个导电层110对向。半导体层120作为1个存储器串MS(图1)中包含的多个存储单元MC及选择晶体管(STD、STS)的信道区域发挥功能。半导体层120例如为多晶硅(Si)等的半导体层。
在半导体层120的上端连接着杂质区域121。杂质区域121例如包含磷(P)等N型杂质。杂质区域121经由接点Ch及接点Vy等连接于位线BL。
在半导体层120的下端部设置着杂质区域122。杂质区域122例如包含磷(P)等N型杂质或硼(B)等P型杂质。
栅极绝缘层130具有覆盖半导体层120的外周面的大致圆筒状的形状。栅极绝缘层130例如如图5所示，具备在半导体层120与导电层110之间积层的隧道绝缘膜131、电荷蓄积膜132及阻挡绝缘膜133。隧道绝缘膜131及阻挡绝缘膜133例如为氧化硅(SiO2)等的绝缘膜。电荷蓄积膜132例如为氮化硅(Si3N4)等，是能够蓄积电荷的膜。隧道绝缘膜131、电荷蓄积膜132及阻挡绝缘膜133具有大致圆筒状的形状，沿着半导体层120的外周面沿Z方向延伸。
此外，栅极绝缘层130例如也可以具备包含N型或P型杂质的多晶硅等的浮栅。
块间构造ST例如如图3及图4所示，沿Z方向及X方向延伸。另外，块间构造ST例如如图4所示，是在Y方向上将多个绝缘层101、多个导电层110、半导体层111及半导体层113分断，到达半导体层112的构造体。块间构造ST也可以包含氧化硅(SiO2)等的绝缘层170及钨(W)等的导电层LI。导电层LI的下端连接于半导体层112。
[氮化膜181、182]
如上文参照图5所述，在导电层110的Y方向上的侧面设置着包含氮(N)的氮化膜181。导电层110介隔氮化膜181与块间构造ST对向。
氮化膜181是展现绝缘性的膜或展现电阻较高的导电性的膜。氮化膜181例如包含钼(Mo)、钌(Ru)、钨(W)、硅(Si)及铝(Al)中的至少1种。氮化膜181例如也可以是氮化钼(MoN)、氮化钌(RuN)、氮化钨(WN)、氮化硅(SiN)及氮化铝(AlN)等。例如，氮化钼(MoN)、氮化钌(RuN)及氮化钨(WN)通常成为展现电阻较高的导电性的膜。
多个导电层110及氮化膜181也可以共通包含钼(Mo)、钨(W)及钌(Ru)中的至少1种。例如在导电层110包含钼(Mo)的情况下，氮化膜181可以包含氮化钼(MoN)。例如在导电层110包含钨(W)的情况下，氮化膜181可以包含氮化钨(WN)。例如在导电层110包含钌(Ru)的情况下，氮化膜181可以包含氮化钌(RuN)。
另外，如上文参照图5所述，在导电层110的Z方向上的一侧及另一侧的面、以及与半导体层120的对向面设置着包含氮(N)的氮化膜182。
氮化膜182是展现绝缘性的膜或展现电阻较高的导电性的膜。氮化膜182包含钼(Mo)、钌(Ru)、钨(W)、硅(Si)及铝(Al)中的至少1种。例如，氮化膜182也可以是氮化钼(MoN)、氮化钌(RuN)、氮化钨(WN)、氮化硅(SiN)及氮化铝(AlN)等。例如，氮化钼(MoN)、氮化钌(RuN)及氮化钨(WN)通常成为展现电阻较高的导电性的膜。
多个导电层110及氮化膜182也可以共通包含钼(Mo)、钨(W)及钌(Ru)中的至少1种。例如在导电层110包含钼(Mo)的情况下，氮化膜182可以包含氮化钼(MoN)。例如在导电层110包含钨(W)的情况下，氮化膜182可以包含氮化钨(WN)。例如在导电层110包含钌(Ru)的情况下，氮化膜182可以包含氮化钌(RuN)。
另外，氮化膜181及氮化膜182也可以共通包含钼(Mo)、钌(Ru)、钨(W)、硅(Si)及铝(Al)中的至少1种。
另外，氮化膜181的膜厚T11也可以大于氮化膜182的膜厚T12。
另外，氮化膜181的膜厚T11也可以小于氮化膜182的膜厚T12。
另外，如图5所示，在氮化膜182与绝缘层101之间、及氮化膜182与半导体层120之间设置着绝缘层134。绝缘层134也可以包含铝(Al)、铪(Hf)、锆(Zr)及镧(La)中的至少1种。绝缘层134例如可为氧化铝(Al2O3)、氧化铪(HfO2)、氧化锆(ZrO2)、氧化镧(La2O3)等。
[制造方法]
接下来，参照图6～图20，对第1实施方式的半导体存储装置的制造方法进行说明。图6～图14是用于对该制造方法进行说明的示意性的剖视图，表示与图4对应的截面。图15～图20是用于对该制造方法进行说明的示意性的剖视图，表示与图5对应的截面。
制造第1实施方式的半导体存储装置时，首先在半导体衬底100形成周边电路PC(图1)。另外，在周边电路PC的上方形成绝缘层101。
接下来，例如如图6所示，在绝缘层101上形成导电层114、半导体层112、氧化硅等的牺牲层113A、氮化硅等的牺牲层113B、氧化硅等的牺牲层113C、及半导体层111。另外，交替形成多个绝缘层101及多个牺牲层110A。该步骤例如通过CVD(Chemical VaporDeposition，化学气相沉积)等方法进行。
接下来，例如如图7所示，在与半导体层120对应的位置形成多个开口MHa。开口MHa沿Z方向延伸，贯通多个绝缘层101及多个牺牲层110A、半导体层111、牺牲层113C、牺牲层113B及牺牲层113A，使半导体层112露出。该步骤例如通过RIE(Reactive Ion Etching，反应性离子蚀刻)等方法进行。
接下来，例如如图8所示，在最上层的绝缘层101的上表面及开口MHa的内周面形成栅极绝缘层130、半导体层120及绝缘层125，形成柱状构造MH。形成栅极绝缘层130时，例如通过CVD等依序形成阻挡绝缘膜133、电荷蓄积膜132及隧道绝缘膜131。形成半导体层120时，例如通过CVD等成膜，在柱状构造MH的内部形成非晶硅膜。另外，例如通过退火处理等使该非晶硅膜的晶体结构改质。
接下来，例如如图9所示，将绝缘层125、半导体层120的一部分去除至半导体层120等的上表面成为最上层的绝缘层101的上下表面之间的位置。该步骤例如通过RIE等方法进行。另外，例如如图9所示，在柱状构造MH的上端部形成杂质区域121。该步骤中，通过CVD等方法在柱状构造MH的上端部形成例如包含磷(P)等N型杂质的非晶硅等的半导体层。
接下来，例如如图10所示，形成沟槽STA'。沟槽STA'沿Z方向及X方向延伸，在Y方向上将多个绝缘层101及牺牲层110A分断，使半导体层111露出。该步骤例如通过RIE等方法进行。另外，通过CVD等方法在该沟槽STA'的内壁形成氧化硅等的绝缘层161及非晶硅等的半导体层162。
接下来，例如如图11所示，形成沟槽STA。沟槽STA从沟槽STA'的底面，进而在Y方向上将半导体层162、绝缘层161、半导体层111及牺牲层113C、113B、113A分断，使半导体层112露出。该步骤例如通过RIE等进行。另外，将沟槽STA的Y方向的侧面的半导体层162、及在底面露出的半导体层112的一部分氧化，形成氧化硅等的绝缘层163。该步骤例如通过热氧化等进行。
接下来，例如如图12所示，经由沟槽STA将牺牲层113B去除，继而将牺牲层113A、113C、及栅极绝缘层130的一部分去除，而形成空腔CAV1，使半导体层120的一部分露出。该步骤例如通过湿式蚀刻等方法进行。
接下来，例如如图13所示，经由沟槽STA在空腔CAV1所在的位置形成半导体层113。该步骤例如通过外延生长等方法进行。另外，将设置在沟槽STA的Y方向侧面的半导体层162及绝缘层161去除。该步骤例如通过湿式蚀刻等方法进行。
接下来，例如如图14所示，经由沟槽STA将牺牲层110A去除，形成多个空腔CAV2。由此，形成包含沿Z方向排列的多个绝缘层101、及支撑该绝缘层101的柱状构造MH的中空构造。该步骤例如通过湿式蚀刻等方法进行。
接下来，例如如图15所示，经由沟槽STA在空腔CAV2的内壁及沟槽STA的内壁形成绝缘层134。该步骤例如通过CVD等方法进行。
接下来，例如如图16所示，经由沟槽STA在空腔CAV2的内壁形成氮化膜182。该步骤例如通过CVD等方法进行。此外，在该步骤中，可能也会在沟槽STA的内壁形成与氮化膜182相同的氮化膜，但这些氮化膜例如也可以通过RIE等去除。
接下来，例如如图17所示，经由沟槽STA在空腔CAV2内形成导电层110'。导电层110'例如包含与所述导电层110相同的材料。该步骤中，也在沟槽STA的Y方向的侧面形成导电层110'的一部分。该步骤例如通过CVD等方法进行。
接下来，例如如图18所示，经由沟槽STA各向同性地去除导电层110'的一部分，形成Z方向上相隔的多个导电层110。该步骤例如通过氟(F)系干式蚀刻或湿式蚀刻等进行。此外，该蚀刻步骤是在对导电层110'蚀刻速率较高，而对绝缘层134及氮化膜182蚀刻速率较低的蚀刻条件下进行。
接下来，例如如图19所示，经由沟槽STA在多个绝缘层101及多个导电层110的Y方向的侧面形成Z方向上连续的氮化膜181'。氮化膜181'例如包含与参照图5所说明的氮化膜181相同的材料。该步骤例如通过CVD等方法进行。此外，在形成氮化膜181'之前，可以对导电层110的Y方向的侧面(向沟槽STA露出的面)进行利用氢气(H2)的还原处理，也可以通过湿式蚀刻等去除形成于导电层110的Y方向的侧面的氧化层。
接下来，例如如图20所示，经由沟槽STA各向同性地去除氮化膜181'的一部分，形成Z方向上相隔的多个氮化膜181。该步骤例如通过氟(F)系干式蚀刻或湿式蚀刻等进行。
接下来，在沟槽STA内形成绝缘层170及导电层LI而形成块间构造ST，形成与杂质区域121连接的接点Ch及串组件间绝缘层SHE等，从而形成参照图4所说明的构造。
[比较例]
接下来，参照图21，对比较例的半导体存储装置进行说明。图21是用于对比较例的半导体存储装置进行说明的示意性的剖视图，表示与图5相当的截面。
比较例的半导体存储装置与第1实施方式的半导体存储装置(图5)不同，不在导电层110的与块间构造ST的对向面设置氮化膜181，另外，不在导电层110的Z方向上的一侧及另一侧的面、以及与半导体层120的对向面设置氮化膜182(图21)。
制造比较例的半导体存储装置时，不执行参照图19及图20所说明的步骤。
制造这种构成时，例如存在如下情况，即，在图18所示的步骤之后的步骤中，杂质进入到在沟槽STA'露出的导电层110的Y方向的侧面。作为这种杂质，例如可例举：氢(H)、氧(O)、氟(F)及氯(Cl)等。这种杂质可能会经由如点线Px1(图21)所示的路径在导电层110中扩散，到达阻挡绝缘膜133及电荷蓄积膜132。
另外，制造这种构成时，例如存在如下情况，即，在图17所示的步骤之后的步骤中，如上所述的杂质进入到导电层110。这种杂质可能会经由如点线Px2(图21)所示的路径在绝缘层101中及导电层110中扩散，到达阻挡绝缘膜133及电荷蓄积膜132。
这样一来，在如上所述的杂质相对较多地混入到阻挡绝缘膜133及电荷蓄积膜132中的情况下，可能会在阻挡绝缘膜133及电荷蓄积膜132中形成不佳的杂质能阶等，使存储单元MC的数据保存特性劣化，或者发生信道泄漏。
[第1实施方式的效果]
制造第1实施方式的半导体存储装置时，在参照图19及图20所说明的步骤中，在导电层110的Y方向的侧面形成氮化膜181。此处，在氮化膜181中，如上所述的杂质的扩散系数相对较小。因此，制造第1实施方式的半导体存储装置时，能够在参照图20所说明的步骤之后的步骤中，抑制如上所述的杂质进入到导电层110的Y方向的侧面。
另外，制造第1实施方式的半导体存储装置时，在参照图16所说明的步骤中，在覆盖绝缘层101的上下表面及栅极绝缘层130的位置形成氮化膜182。此处，在氮化膜182中，如上所述的杂质的扩散系数相对较小。因此，制造第1实施方式的半导体存储装置时，能够在参照图17所说明的步骤之后的步骤中，抑制如上所述的杂质进入到导电层110。
因此，根据第1实施方式的半导体存储装置，能够提供防止信道泄漏发生，并展现良好的数据保存特性的存储单元MC。
[第1实施方式的变化例]
接下来，参照图22对第1实施方式的半导体存储装置的变化例进行说明。图22是表示本变化例的半导体存储装置的一部分构成的示意性的剖视图。
[氮化膜183]
例如如图22所示，在第1实施方式的变化例的半导体存储装置中，不设置如第1实施方式的氮化膜181(图5)。但是，在第1实施方式的变化例的半导体存储装置中，在多个绝缘层101及多个导电层110的Y方向上的侧面(与块间构造ST的对向面)设置着Z方向上连续的氮化膜183。氮化膜183包含氮(N)。
氮化膜183包含与多个导电层110对应的多个区域183w、及与多个绝缘层101对应的多个区域183s。区域183w覆盖导电层110的Y方向的侧面(与块间构造ST的对向面)。区域183s覆盖绝缘层101的Y方向的侧面(绝缘层101与块间构造ST的对向面)。
氮化膜183是展现绝缘性的膜或展现电阻较高的导电性的膜。氮化膜183例如包含钼(Mo)、钌(Ru)、钨(W)、硅(Si)及铝(Al)中的至少1种。氮化膜183例如也可以是氮化钼(MoN)、氮化钌(RuN)、氮化钨(WN)、氮化硅(SiN)及氮化铝(AlN)等。例如，氮化钼(MoN)、氮化钌(RuN)及氮化钨(WN)通常成为展现电阻较高的导电性的膜。
[制造方法]
第1实施方式的变化例的半导体存储装置基本上与第1实施方式的半导体存储装置同样地制造。但是，在本变化例的半导体存储装置的制造方法中，不进行与参照图20所说明的步骤对应的步骤，即各向同性地去除氮化膜181'的一部分而形成Z方向上相隔的多个氮化膜181的步骤。在本变化例的半导体存储装置的制造方法中，通过在绝缘层101的Y方向的侧面残存氮化膜，而形成Z方向上连续的氮化膜183。
[第2实施方式]
接下来，参照图23对第2实施方式的半导体存储装置进行说明。图23是用于对第2实施方式的半导体存储装置进行说明的示意性的剖视图。
[氮化膜201]
第2实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样地构成。但是，第2实施方式的半导体存储装置如图23所示，在导电层110的Y方向的侧面(与块间构造ST的对向面)设置着包含氮(N)的氮化膜201，而不是氮化膜181(图5)。
氮化膜201是展现导电性的膜。氮化膜201例如包含钛(Ti)等。例如，氮化膜201也可以是氮化钛(TiN)等。
另外，如图23所示，在第2实施方式的半导体存储装置中，在导电层110的Z方向上的一侧及另一侧的面、以及与半导体层120的对向面设置着包含氮(N)的氮化膜202。
氮化膜202是展现导电性的膜。氮化膜202例如包含钛(Ti)等。例如，氮化膜202也可以是氮化钛(TiN)等。
另外，氮化膜201及氮化膜202也可以共通包含钛(Ti)等。
另外，氮化膜201的膜厚T21也可以大于氮化膜202的膜厚T22。
另外，氮化膜201的膜厚T21也可以小于氮化膜202的膜厚T22。
[制造方法]
接下来，参照图24～图28对第2实施方式的半导体存储装置的制造方法进行说明。图24～图28是用于对该制造方法进行说明的示意性的剖视图，表示与图23对应的截面。
第2实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样地制造。但是，在第2实施方式的半导体存储装置的制造方法中，在与图16对应的步骤中，如图24所示，形成氮化膜202'而不是氮化膜182。氮化膜202'包含与氮化膜202相同的材料。该步骤例如通过CVD等方法进行。此外，在该步骤中，可能也会在沟槽STA的内壁形成与氮化膜202'相同的氮化膜，但这些氮化膜例如也可以通过RIE等去除。
接下来，例如如图25所示，经由沟槽STA在空腔CAV2内形成导电层110'。该步骤例如通过CVD等方法进行。
接下来，例如如图26所示，经由沟槽STA各向同性地去除导电层110'及氮化膜202'之一部分，形成Z方向上相隔的多个导电层110及Z方向上相隔的多个氮化膜202。该步骤例如通过氟(F)系干式蚀刻或湿式蚀刻等进行。此外，该蚀刻步骤是在对导电层110'及氮化膜202'蚀刻速率较高，而对绝缘层134蚀刻速率较慢的蚀刻条件下进行。
接下来，例如如图27所示，经由沟槽STA在多个绝缘层101及多个导电层110的Y方向的侧面形成Z方向上连续的氮化膜201'。氮化膜201'例如包含与参照图23所说明的氮化膜201相同的材料。该步骤例如通过CVD等方法进行。此外，在形成氮化膜201'之前，也可以对导电层110的Y方向的侧面进行参照图19所说明的还原处理等。
接下来，例如如图28所示，经由沟槽STA各向同性地去除氮化膜201'的一部分，形成Z方向上相隔的多个氮化膜201。该步骤例如通过氟(F)系干式蚀刻或湿式蚀刻等进行。
[第2实施方式的效果]
根据第2实施方式的半导体存储装置，与第1实施方式的半导体存储装置同样地，能够提供防止信道泄漏发生，并展现良好的数据保存特性的存储单元MC。
另外，在本实施方式中，在导电层110的上下表面设置着展现导电性的氮化膜202。根据这种构成，能够使氮化膜202作为字线WL的一部分发挥功能，而减少字线WL的实际电阻。由此，能够提供特性良好的存储单元MC。
[第2实施方式的变化例]
接下来，参照图29对第2实施方式的半导体存储装置的变化例进行说明。图29是表示本变化例的半导体存储装置的一部分构成的示意性的剖视图。
[氮化膜203]
例如如图29所示，第2实施方式的变化例的半导体存储装置包含覆盖多个绝缘层101及多个导电层110的Y方向上的侧面(与块间构造ST的对向面)的氮化膜203。氮化膜203在Z方向上连续。另外，氮化膜203包含氮(N)。
氮化膜203包含与多个导电层110对应的多个区域203w、及与多个绝缘层101对应的多个区域203s。区域203w介隔氮化膜201覆盖导电层110的Y方向的侧面(与块间构造ST的对向面)。区域203s覆盖绝缘层101的Y方向的侧面(与块间构造ST的对向面)。
氮化膜203是展现绝缘性的膜或展现电阻较高的导电性的膜。氮化膜203例如包含钼(Mo)、钌(Ru)、钨(W)、硅(Si)及铝(Al)中的至少1种。氮化膜203例如也可以是氮化钼(MoN)、氮化钌(RuN)、氮化钨(WN)、氮化硅(SiN)及氮化铝(AlN)等。例如，氮化钼(MoN)、氮化钌(RuN)及氮化钨(WN)通常成为展现电阻较高的导电性的膜。
[制造方法]
第2实施方式的变化例的半导体存储装置基本上与第2实施方式的半导体存储装置同样地制造。但是，在本变化例的半导体存储装置的制造方法中，在与图28对应的步骤，即形成Z方向上相隔的多个氮化膜201的步骤之后，进行在多个绝缘层101及多个氮化膜201的Y方向的侧面经由沟槽STA通过CVD等形成氮化膜203的步骤。
[第3实施方式]
接下来，参照图30对第3实施方式的半导体存储装置进行说明。图30是用于对第3实施方式的半导体存储装置进行说明的示意性的剖视图。
[氮化膜301]
第3实施方式的半导体存储装置基本上与第2实施方式的半导体存储装置同样地构成。但是，第3实施方式的半导体存储装置如图30所示，在导电层110的Y方向的侧面(与块间构造ST的对向面)设置着包含氮(N)的氮化膜301，而不是氮化膜201(图23)。
氮化膜301是展现绝缘性的膜或展现电阻较高的导电性的膜。氮化膜301例如包含钼(Mo)、钌(Ru)、钨(W)、硅(Si)及铝(Al)中的至少1种。例如，氮化膜301也可以是氮化钼(MoN)、氮化钌(RuN)、氮化钨(WN)、氮化硅(SiN)及氮化铝(AlN)等。例如，氮化钼(MoN)、氮化钌(RuN)及氮化钨(WN)通常成为展现电阻较高的导电性的膜。
多个导电层110及氮化膜301也可以共通包含钼(Mo)、钨(W)及钌(Ru)中的至少1种。例如在导电层110包含钼(Mo)的情况下，氮化膜301可以包含氮化钼(MoN)。例如在导电层110包含钨(W)的情况下，氮化膜301可以包含氮化钨(WN)。例如在导电层110包含钌(Ru)的情况下，氮化膜301可以包含氮化钌(RuN)。另外，如图30所示，在导电层110的上下表面、以及与半导体层120的对向面设置着包含氮(N)的氮化膜302。
氮化膜302是展现导电性的膜。氮化膜302例如包含钛(Ti)等。氮化膜302例如也可以是氮化钛(TiN)等。
另外，氮化膜301的膜厚T31也可以大于氮化膜302的膜厚T32。
另外，氮化膜301的膜厚T31也可以小于氮化膜302的膜厚T32。
[制造方法]
第3实施方式的半导体存储装置基本上与第2实施方式的半导体存储装置同样地制造。但是，在本实施方式的半导体存储装置的制造方法中，在与图27及图28对应的步骤中，形成氮化膜301而不是氮化膜201。
[第3实施方式的变化例]
接下来，参照图31对第3实施方式的半导体存储装置的变化例进行说明。图31是表示本变化例的半导体存储装置的一部分构成的示意性的剖视图。
[氮化膜303]
例如如图31所示，第3实施方式的变化例的半导体存储装置不包含氮化膜301。另外，第3实施方式的变化例的半导体存储装置包含设置在多个绝缘层101及多个导电层110的Y方向上的侧面(与块间构造ST的对向面)的氮化膜303。氮化膜303在Z方向上连续。另外，氮化膜303包含氮(N)。
氮化膜303包含与多个导电层110对应的多个区域303w、及与多个绝缘层101对应的多个区域303s。区域303w覆盖导电层110的Y方向的侧面(与块间构造ST的对向面)。区域303s覆盖绝缘层101的Y方向的侧面(与块间构造ST的对向面)。
氮化膜303是展现绝缘性的膜或展现电阻较高的导电性的膜。氮化膜303例如包含钼(Mo)、钌(Ru)、钨(W)、硅(Si)及铝(Al)中的至少1种。氮化膜303例如也可以是氮化钼(MoN)、氮化钌(RuN)、氮化钨(WN)、氮化硅(SiN)及氮化铝(AlN)等。例如，氮化钼(MoN)、氮化钌(RuN)及氮化钨(WN)通常成为展现电阻较高的导电性的膜。
[制造方法]
第3实施方式的变化例的半导体存储装置基本上与第2实施方式的半导体存储装置同样地制造。但是，在本变化例的半导体存储装置的制造方法中，在与图27对应的步骤中，形成氮化膜303而不是氮化膜201'。另外，不进行如参照图28所说明的步骤，即各向同性地去除氮化膜的一部分而形成Z方向上相隔的多个氮化膜201的步骤。
[第4实施方式]
接下来，参照图32对第4实施方式的半导体存储装置进行说明。图32是用于对第4实施方式的半导体存储装置进行说明的示意性的剖视图。
第4实施方式的半导体存储装置基本上与第1～第3实施方式的半导体存储装置同样地构成。但是，第4实施方式的半导体存储装置与第1～第3实施方式的半导体存储装置不同，不在导电层110的上下表面、以及与半导体层120的对向设置包含氮(N)的氮化膜。在第4实施方式的半导体存储装置中，如图32所示，在导电层110的Y方向的侧面(与块间构造ST的对向面)设置着包含氮(N)的氮化膜401。
氮化膜401是展现导电性的膜。氮化膜401例如包含钛(Ti)等。氮化膜401例如也可以是氮化钛(TiN)等。
[制造方法]
第4实施方式的半导体存储装置基本上与第2实施方式的半导体存储装置同样地制造。但是，在第4实施方式的半导体存储装置的制造方法中，在与图24对应的步骤中，不进行氮化膜202'的形成。另外，在第4实施方式的半导体存储装置的制造方法中，在与图27及图28对应的步骤中，形成氮化膜401而不是氮化膜201。
[第4实施方式的变化例]
接下来，参照图33对第4实施方式的半导体存储装置的变化例进行说明。图33是表示本变化例的半导体存储装置的一部分构成的示意性的剖视图。
例如如图33所示，第4实施方式的变化例的半导体存储装置不包含氮化膜401，取而代之，包含氮化膜403。
氮化膜403是展现绝缘性的膜或展现电阻较高的导电性的膜。氮化膜403例如包含钼(Mo)、钌(Ru)、钨(W)、硅(Si)及铝(Al)中的至少1种。氮化膜403例如也可以是氮化钼(MoN)、氮化钌(RuN)、氮化钨(WN)、氮化硅(SiN)及氮化铝(AlN)等。例如，氮化钼(MoN)、氮化钌(RuN)及氮化钨(WN)通常成为展现电阻较高的导电性的膜。
多个导电层110及氮化膜403也可以共通包含钼(Mo)、钨(W)及钌(Ru)中的至少1种。例如在导电层110包含钼(Mo)的情况下，氮化膜403可以包含氮化钼(MoN)。例如在导电层110包含钨(W)的情况下，氮化膜403可以包含氮化钨(WN)。例如在导电层110包含钌(Ru)的情况下，氮化膜403可以包含氮化钌(RuN)。
[其它]
在第1实施方式及第3实施方式的半导体存储装置的制造方法中，例如在图19所示的步骤或与其对应的步骤中，在导电层110的Y方向上的侧面形成氮化膜181(图5)及氮化膜301(图30)。但是，氮化膜181及氮化膜301也可以通过另一制造步骤来形成。例如，可以在图18等所示的步骤之后，通过在高温氮气氛围化下对导电层110的Y方向上的侧面(向沟槽STA露出的面)进行热氮化而形成氮化膜181及氮化膜301。
这样一来，当通过热氮化形成氮化膜181及氮化膜301时，例如在导电层110包含钼(Mo)的情况下，氮化膜181及氮化膜301可以包含氮化钼(MoN)。另外，例如在导电层110包含钨(W)的情况下，氮化膜181及氮化膜301可以包含氮化钨(WN)。另外，例如在导电层110包含钌(Ru)的情况下，氮化膜181及氮化膜301可以包含氮化钌(RuN)。
在通过热氮化形成氮化膜181的情况下，氮化膜181的膜厚T11可以小于氮化膜182的膜厚T12。另外，在通过热氮化形成氮化膜301的情况下，氮化膜301的膜厚T31可以小于氮化膜302的膜厚T32。
对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书中所记载的发明及其同等范围内。
[符号的说明]
BLK 存储块
SU 串组件
110 导电层
120 半导体层
130 栅极绝缘膜
181 氮化膜
182 氮化膜。
Claims (13)
1.一种半导体存储装置，具备：
多个导电层，沿第1方向排列；
半导体层，沿所述第1方向延伸，且与所述多个导电层对向；
电荷蓄积层，设置在所述多个导电层与所述半导体层之间；
第1构造，在与所述第1方向交叉的第2方向上与所述半导体层相隔配置，沿与所述第1方向及所述第2方向交叉的第3方向延伸，且与所述多个导电层对向；以及
多个第1氮化膜，覆盖所述多个导电层的与所述第1构造的对向面，且包含氮(N)。
2.根据权利要求1所述的半导体存储装置，其中
所述多个导电层包含钼(Mo)及钌(Ru)中的至少1种。
3.根据权利要求1或2所述的半导体存储装置，其中
所述多个第1氮化膜包含钼(Mo)、钌(Ru)、钨(W)、硅(Si)、钛(Ti)及铝(Al)中的至少1种。
4.根据权利要求1或2所述的半导体存储装置，其中
所述多个导电层及所述多个第1氮化膜共通包含钼(Mo)及钌(Ru)中的至少1种。
5.根据权利要求1或2所述的半导体存储装置，
具备多个第2氮化膜，所述多个第2氮化膜覆盖所述多个导电层的在所述第1方向上的一侧及另一侧的面、以及与所述半导体层的对向面，且包含氮(N)。
6.根据权利要求5所述的半导体存储装置，其中
所述多个第2氮化膜包含钼(Mo)、钌(Ru)、钨(W)、硅(Si)、钛(Ti)及铝(Al)中的至少1种。
7.根据权利要求5所述的半导体存储装置，其中
所述多个导电层及所述多个第2氮化膜共通包含钼(Mo)及钌(Ru)中的至少1种。
8.根据权利要求5所述的半导体存储装置，其中
所述多个第1氮化膜及所述多个第2氮化膜共通包含钼(Mo)、钌(Ru)、钨(W)、硅(Si)、钛(Ti)及铝(Al)中的至少1种。
9.根据权利要求1或2所述的半导体存储装置，
具备设置在所述多个导电层中的在所述第1方向上相邻的2个导电层之间的第1绝缘层，且
具备覆盖所述第1绝缘层的与所述第1构造的对向面且包含氮(N)的第3氮化膜。
10.根据权利要求9所述的半导体存储装置，其中
所述第3氮化膜包含钼(Mo)、钌(Ru)、钨(W)、硅(Si)及铝(Al)中的至少1种。
11.根据权利要求1或2所述的半导体存储装置，
具备设置在所述多个导电层与所述半导体层之间且包含铝(Al)、铪(Hf)、锆(Zr)及La(镧)中的至少1种的第2绝缘层。
12.根据权利要求5所述的半导体存储装置，其中
所述第1氮化膜的膜厚大于所述第2氮化膜的膜厚。
13.根据权利要求5所述的半导体存储装置，其中
所述第1氮化膜的膜厚小于所述第2氮化膜的膜厚。
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