CN115867028A - 半导体存储装置 - Google Patents

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CN115867028A CN202210229394.2A CN202210229394A CN115867028A CN 115867028 A CN115867028 A CN 115867028A CN 202210229394 A CN202210229394 A CN 202210229394A CN 115867028 A CN115867028 A CN 115867028A
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Abstract

实施方式提供一种能够良好地制造的半导体存储装置。实施方式的半导体存储装置具备：衬底，具备第1区域及第2区域；多个第1导电层，排列在与衬底表面交叉的方向；第1半导体层，设置在第1区域，与多个第1导电层相对向；电荷储存层，设置在多个第1导电层与第1半导体层之间；接触电极，设置在第2区域，连接于多个第1导电层中的一个；以及多个第1构造及多个第2构造，设置在第2区域，外周面被多个第1导电层包围。第1构造包括：第2半导体层，与多个第1导电层相对向，包含与第1半导体层共通的半导体材料；及第1绝缘层，设置在多个第1导电层与第2半导体层之间，包含与电荷储存层共通的绝缘材料。第2构造不包含所述半导体材料及所述绝缘材料。

Description

半导体存储装置
[相关申请的参照]
本申请享有以日本专利申请2021-153406号(申请日：2021年9月21日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本实施方式涉及一种半导体存储装置。
背景技术
已知一种半导体存储装置，包括：衬底；多个导电层，排列在与所述衬底表面交叉的方向；半导体层，在与衬底表面交叉的方向上延伸，与多个导电层相对向；及电荷储存层，设置在所述导电层与半导体层之间。
发明内容
本发明所要解决的问题在于，提供一种能够良好地制造的半导体存储装置。
一实施方式的半导体存储装置具备衬底、多个第1导电层、第1半导体层、电荷储存层、接触电极、多个第1构造及多个第2构造。衬底具备排列在第1方向的第1区域及第2区域。多个第1导电层排列在与衬底表面交叉的第2方向，且遍及第1区域及第2区域沿第1方向延伸。第1半导体层设置在第1区域，在第2方向上延伸，且与多个第1导电层相对向。电荷储存层设置在多个第1导电层与第1半导体层之间。接触电极设置在第2区域，在第2方向上延伸，且连接于多个第1导电层中的一个。多个第1构造及多个第2构造设置在第2区域，在第2方向上延伸，且外周面被多个第1导电层包围。第1构造包含第2半导体层及第1绝缘层。第2半导体层在第2方向上延伸，与多个第1导电层相对向，且包含与第1半导体层共通的半导体材料。第1绝缘层设置在多个第1导电层与第2半导体层之间，包含与电荷储存层共通的绝缘材料。第2构造不包含所述半导体材料及所述绝缘材料。
附图说明
图1是表示第1实施方式的半导体存储装置的部分构成的示意性俯视图。
图2是将图1的一部分放大表示的示意性俯视图。
图3是将图2的一部分放大表示的示意性俯视图。
图4是将图2所示的构造沿着A-A'线切断，并沿着箭头方向观察所得的示意性剖视图。
图5是图4的B所示的部分的示意性放大图。
图6是将图2所示的构造沿着C-C'线切断，并沿着箭头方向观察所得的示意性剖视图。
图7是将图2所示的构造沿着D-D'线切断，并沿着箭头方向观察所得的示意性剖视图。
图8是用来对第1实施方式的半导体存储装置的制造方法进行说明的示意性剖视图。
图9是用来对该制造方法进行说明的示意性剖视图。
图10是用来对该制造方法进行说明的示意性剖视图。
图11是用来对该制造方法进行说明的示意性剖视图。
图12是用来对该制造方法进行说明的示意性剖视图。
图13是用来对该制造方法进行说明的示意性剖视图。
图14是用来对该制造方法进行说明的示意性剖视图。
图15是用来对该制造方法进行说明的示意性剖视图。
图16是用来对该制造方法进行说明的示意性剖视图。
图17是用来对该制造方法进行说明的示意性剖视图。
图18是用来对该制造方法进行说明的示意性剖视图。
图19是用来对该制造方法进行说明的示意性剖视图。
图20是用来对该制造方法进行说明的示意性剖视图。
图21是用来对该制造方法进行说明的示意性剖视图。
图22是用来对该制造方法进行说明的示意性剖视图。
图23是用来对该制造方法进行说明的示意性剖视图。
图24是用来对该制造方法进行说明的示意性剖视图。
图25是用来对该制造方法进行说明的示意性剖视图。
图26是用来对该制造方法进行说明的示意性剖视图。
图27是用来对该制造方法进行说明的示意性剖视图。
图28是用来对该制造方法进行说明的示意性剖视图。
图29是用来对该制造方法进行说明的示意性剖视图。
图30是用来对该制造方法进行说明的示意性剖视图。
图31是用来对该制造方法进行说明的示意性剖视图。
图32是表示第2实施方式的半导体存储装置的部分构成的示意性俯视图。
图33是将图32所示的构造沿着C-C'线切断，并沿着箭头方向观察所得的示意性剖视图。
图34是用来对第2实施方式的半导体存储装置的制造方法进行说明的示意性剖视图。
图35是用来对该制造方法进行说明的示意性剖视图。
图36是用来对该制造方法进行说明的示意性剖视图。
图37是用来对该制造方法进行说明的示意性剖视图。
图38是用来对该制造方法进行说明的示意性剖视图。
图39是用来对该制造方法进行说明的示意性剖视图。
图40是表示第3实施方式的半导体存储装置的部分构成的示意性俯视图。
图41是将图40所示的构造沿着C-C'线切断，并沿着箭头方向观察所得的示意性剖视图。
图42是用来对第3实施方式的半导体存储装置的制造方法进行说明的示意性剖视图。
图43是用来对该制造方法进行说明的示意性剖视图。
图44是用来对该制造方法进行说明的示意性剖视图。
图45是用来对该制造方法进行说明的示意性剖视图。
图46是用来对该制造方法进行说明的示意性剖视图。
图47是用来对该制造方法进行说明的示意性剖视图。
图48是用来对该制造方法进行说明的示意性剖视图。
图49是用来对该制造方法进行说明的示意性剖视图。
图50是用来对该制造方法进行说明的示意性剖视图。
图51是用来对该制造方法进行说明的示意性剖视图。
图52是用来对该制造方法进行说明的示意性剖视图。
图53是用来对该制造方法进行说明的示意性剖视图。
图54是用来对该制造方法进行说明的示意性剖视图。
图55是用来对该制造方法进行说明的示意性剖视图。
图56是用来对该制造方法进行说明的示意性剖视图。
图57是用来对该制造方法进行说明的示意性剖视图。
图58是表示第4实施方式的半导体存储装置的部分构成的示意性剖视图。
图59是用来对第4实施方式的半导体存储装置的制造方法进行说明的示意性剖视图。
图60是用来对该制造方法进行说明的示意性剖视图。
图61是用来对该制造方法进行说明的示意性剖视图。
图62是用来对该制造方法进行说明的示意性剖视图。
图63是用来对该制造方法进行说明的示意性剖视图。
图64是用来对该制造方法进行说明的示意性剖视图。
图65是用来对该制造方法进行说明的示意性剖视图。
图66是用来对该制造方法进行说明的示意性剖视图。
图67是用来对该制造方法进行说明的示意性剖视图。
图68是用来对该制造方法进行说明的示意性剖视图。
图69是用来对该制造方法进行说明的示意性剖视图。
图70是用来对该制造方法进行说明的示意性剖视图。
图71是用来对该制造方法进行说明的示意性剖视图。
图72是用来对该制造方法进行说明的示意性剖视图。
图73是用来对该制造方法进行说明的示意性剖视图。
图74是用来对该制造方法进行说明的示意性剖视图。
图75是用来对该制造方法进行说明的示意性剖视图。
图76是表示其它实施方式的半导体存储装置的部分构成的示意性俯视图。
图77是表示其它实施方式的半导体存储装置的部分构成的示意性俯视图。
图78是表示其它实施方式的半导体存储装置的部分构成的示意性俯视图。
图79是表示其它实施方式的半导体存储装置的部分构成的示意性俯视图。
图80是表示其它实施方式的半导体存储装置的部分构成的示意性俯视图。
图81是表示其它实施方式的半导体存储装置的部分构成的示意性俯视图。
具体实施方式
接下来，参照附图对实施方式的半导体存储装置详细地进行说明。此外，以下实施方式仅为一例，并不意图限定本发明。另外，以下附图为示意图，为方便说明，有时会省略部分构成等。另外，对多个实施方式所共通的部分标注相同的符号，有时会省略说明。
另外，在本说明书中，当提及“半导体存储装置”时，有时指存储器裸片，有时也指存储器芯片、存储卡、SSD(Solid State Drive，固态驱动器)等包含控制器裸片的存储系统。进而，有时还指智能手机、平板终端、个人计算机等包含主计算机的构成。
另外，在本说明书中，当提及“控制电路”时，有时指设置在存储器裸片的定序器等周边电路，有时也指连接于存储器裸片的控制器裸片或控制器芯片等，有时还指包含这两种情况的构成。
另外，在本说明书中，当提及将第1构成“电连接”于第2构成时，可以是第1构成直接连接于第2构成，也可以是将第1构成经由配线、半导体部件或晶体管等连接于第2构成。例如，在将3个晶体管串联连接时，即便第2个晶体管处于OFF(断开)状态，第1个晶体管也会“电连接”于第3个晶体管。
另外，在本说明书中，当提及第1构成“连接于”第2构成与第3构成“之间”时，有时指第1构成、第2构成及第3构成串联连接，且第2构成经由第1构成连接于第3构成。
另外，在本说明书中，将相对于衬底上表面平行的特定方向称为X方向，将相对于衬底上表面平行且与X方向垂直的方向称为Y方向，将相对于衬底上表面垂直的方向称为Z方向。
另外，在本说明书中，有时将沿着特定面的方向称为第1方向，将沿着所述特定面与第1方向交叉的方向称为第2方向，将与所述特定面交叉的方向称为第3方向。所述第1方向、第2方向及第3方向与X方向、Y方向及Z方向中的任一方向可以对应，也可以不对应。
另外，在本说明书中，“上”或“下”等表达是以衬底为基准。例如，将沿着所述Z方向离开衬底的方向称为上，将沿着Z方向靠近衬底的方向称为下。另外，当针对某个构成提及下表面或下端时，是指该构成的衬底侧的面或端部，当提及上表面或上端时，是指该构成的与衬底为相反侧的面或端部。另外，将与X方向或Y方向交叉的面称为侧面等。
另外，在本说明书中，当针对构成、部件等提及特定方向的“宽度”、“长度”或“厚度”等时，有时指利用SEM(Scanning electron microscopy，扫描电子显微镜)或TEM(Transmission electron microscopy，穿透式电子显微镜)等观察到的截面等的宽度、长度或厚度等。
[第1实施方式]
[构造]
图1是表示第1实施方式的半导体存储装置的部分构成的示意性俯视图。图2是将图1的一部分放大表示的示意性俯视图。图3是将图2的一部分放大表示的示意性俯视图。图4是将图2所示的构造沿着A-A'线切断，并沿着箭头方向观察所得的示意性剖视图。图5是图4的B所示的部分的示意性放大图。此外，图5中示出了YZ截面，但对沿着半导体层120的中心轴的YZ截面以外的截面(例如，XZ截面)进行观察时，也会观察到与图5相同的构造。图6是将图2所示的构造沿着C-C'线切断，并沿着箭头方向观察所得的示意性剖视图。图7是将图2所示的构造沿着D-D'线切断，并沿着箭头方向观察所得的示意性剖视图。
第1实施方式的半导体存储装置具备存储器裸片MD。例如，如图1所示，存储器裸片MD具备半导体衬底100。在图示的例子中，半导体衬底100中设置着排列在X方向及Y方向的4个存储单元阵列区域RMCA。另外，各存储单元阵列区域RMCA中设置着排列在Y方向的多个存储块BLK。
例如，如图2所示，存储块BLK具备排列在Y方向的5个串组件SU。在Y方向上相邻的2个存储块BLK之间，设置着沿着X方向延伸的块间构造ST。在Y方向上相邻的2个串组件SU之间，设置着沿着X方向延伸的氧化硅(SiO2)等的串组件间绝缘层SHE。
另外，存储块BLK具备排列在X方向的存储器孔区域RMH及接线区域RHU。
例如，如图4所示，存储器孔区域RMH具备排列在Z方向的多个导电层110、沿着Z方向延伸的多个半导体层120、及分别设置在多个导电层110与多个半导体层120之间的多个栅极绝缘层130。
导电层110是沿着X方向延伸的大致板状的导电层。例如，如图5所示，导电层110也可以包含氮化钛(TiN)等的障壁导电层111及钨(W)等的金属层112的积层膜等。另外，导电层110也可以包含钼(Mo)或钌(Ru)等的金属层112。另外，例如，当导电层110包含钼(Mo)等的金属层112时，导电层110可包含也可以不包含氮化钛(TiN)等的障壁导电层111，。另外，导电层110例如也可以包含含有磷(P)或硼(B)等杂质的多晶硅等。在排列在Z方向的多个导电层110之间，设置着氧化硅(SiO2)等的绝缘层101。
例如，如图4所示，在导电层110的下方设置着导电层113。导电层113例如也可以包含含有磷(P)等N型杂质或硼(B)等P型杂质的多晶硅等。另外，在导电层113的下表面，例如也可以设置钨(W)等金属、钨硅化物等的导电层或其它导电层。另外，在导电层113与导电层110之间，设置着氧化硅(SiO2)等的绝缘层101。
导电层113例如作为NAND(Not And，与非)闪存的源极线发挥功能。源极线例如针对存储单元阵列区域RMCA(图1)中包含的所有存储块BLK共通地设置。
另外，多个导电层110中位于最下层的一个或多个导电层110例如作为NAND闪存的源极侧的选择栅极线及多个源极侧的选择晶体管的栅极电极发挥功能。所述一个或多个导电层110按各存储块BLK而电性独立。
另外，位于比所述导电层110更靠上方的多个导电层110作为NAND闪存的字线及多个存储晶体管(存储单元)的栅极电极发挥功能。所述多个导电层110分别按各存储块BLK而电性独立。
另外，位于比所述导电层110更靠上方的一个或多个导电层110作为NAND闪存的漏极侧的选择栅极线及多个漏极侧的选择晶体管的栅极电极发挥功能。所述多个导电层110的Y方向的宽度比其它导电层110小。另外，在Y方向上相邻的2个导电层110之间，设置着串组件间绝缘层SHE。所述多个导电层110分别按各串组件SU而电性独立。
例如，如图3所示，半导体层120按特定图案排列在X方向及Y方向。半导体层120作为串联连接的多个存储晶体管(存储单元)及选择晶体管的通道区域发挥功能。半导体层120例如为多晶硅(Si)等的半导体层。例如，如图4所示，半导体层120具有大致圆筒状的形状，且在中心部分设置着氧化硅等的绝缘层125。另外，半导体层120的外周面分别被导电层110包围，且与导电层110相对向。
在半导体层120的上端部，设置着包含磷(P)等N型杂质的杂质区域121。在图4的例子中，用虚线表示半导体层120的上端部与杂质区域121的下端部的边界线。杂质区域121经由接触电极Ch及接触电极Vy(图3)连接于位线BL(图3)。
在半导体层120的下端部，设置着包含磷(P)等N型杂质或硼(B)等P型杂质的杂质区域122。在图4的例子中，用虚线表示半导体层120的下端部与杂质区域122的上端部的边界线。杂质区域122连接于所述导电层113。
栅极绝缘层130具有覆盖半导体层120的外周面的大致圆筒状的形状。例如，如图5所示，栅极绝缘层130具备积层在半导体层120与导电层110之间的隧道绝缘层131、电荷储存层132、阻挡绝缘层133及多个高介电常数绝缘层134的一部分。隧道绝缘层131及阻挡绝缘层133例如为氧化硅(SiO2)等的绝缘膜。电荷储存层132例如为氮化硅(Si3N4)等的能够储存电荷的膜。高介电常数绝缘层134例如为氧化铝(Al2O3)或其它金属氧化物的膜。隧道绝缘层131、电荷储存层132、及阻挡绝缘层133具有大致圆筒状的形状，且沿着半导体层120的外周面在Z方向上延伸。高介电常数绝缘层134对应于多个导电层110而设置多个，设置在导电层110的上表面、下表面、及与半导体层120对向的面。高介电常数绝缘层134中设置在导电层110的与半导体层120对向的面的部分作为栅极绝缘层130的一部分发挥功能。
此外，图5中示出了栅极绝缘层130具备氮化硅等的绝缘性电荷储存层132的例子。但是，栅极绝缘层130例如也可以具备包含N型或P型杂质的多晶硅等的浮动栅极。
例如，如图2所示，接线区域RHU具备多个导电层110的X方向上的端部。另外，接线区域RHU具备排列在X方向及Y方向的多个接触电极CC。另外，接线区域RHU具备排列在Y方向的多个(图示的例中为10个)支撑构造区域HRR。
如图6所示，接触电极CC在Z方向上延伸，且下端与导电层110连接。接触电极CC例如也可以包含氮化钛(TiN)等的障壁导电膜及钨(W)等的金属膜的积层膜等。图2的例子中，多个接触电极CC有3列排列在X方向。所述3列中的一列所包含的多个接触电极CC例如连接于从上方数起第3n+1个(n为0以上的整数)导电层110。另外，所述3列中的一列所包含的多个接触电极CC例如连接于从上方数起第3n+2个导电层110。另外，所述3列中的一列所包含的多个接触电极CC例如连接于从上方数起第3n+3个导电层110。
多个支撑构造区域HRR分别具备排列在X方向的多个支撑构造HR。
图2的例子中，从Y方向的一侧(例如，Y方向负侧)数起第1个及第10个支撑构造区域HRR具备以特定间距排列在X方向的多个支撑构造HRS。例如，如图7所示，支撑构造HRS具备在Z方向上延伸的大致圆柱状的形状。支撑构造HRS的上端设置在比最上层的导电层110的上表面更靠上方。支撑构造HRS的下端设置在比最下层的导电层110的下表面更靠下方。支撑构造HRS例如包含氧化硅(SiO2)。
此外，图2中，分别用点线来表示与导电层110的Y方向的一侧(例如，Y方向负侧)及另一侧(例如，Y方向正侧)的端部相隔距离d1的范围的边界。从Y方向的一侧数起第1个及第10个支撑构造区域HRR设置在这两条点线的外侧区域。从Y方向的一侧数起第2个～第9个支撑构造区域HRR设置在这两条点线的内侧区域。
另外，图2的例子中，从Y方向的一侧数起第4个及第7个支撑构造区域HRR具备以特定间距排列在X方向的多个支撑构造HRM。例如，如图7所示，支撑构造HRM具备在Z方向上延伸的大致圆柱状的形状。支撑构造HRM的上端设置在比最上层的导电层110的上表面更靠上方。支撑构造HRM的下端设置在比最下层的导电层110的下表面更靠下方。支撑构造HRM例如具备在Z方向上延伸的半导体层220、及设置在多个导电层110与半导体层220之间的绝缘层230。
半导体层220基本上与半导体层120同样地构成。但是，半导体层220不作为存储晶体管(存储单元)及选择晶体管的通道区域发挥功能。另外，半导体层220不连接于位线BL(图3)。另外，在半导体层220的中心部分设置着氧化硅等的绝缘层225。
绝缘层230与栅极绝缘层130同样地构成。
另外，图2的例子中，从Y方向的一侧数起第2个、第3个、第5个、第6个、第8个及第9个支撑构造区域HRR具备排列在X方向的多个支撑构造HRM。在所述支撑构造区域HRR中，多个支撑构造HRM绕开接触电极CC而配置。也就是说，所述支撑构造区域HRR中所含的多个支撑构造HRM与接触电极CC分离。另外，所述多个支撑构造HRM分别设置在X方向上相邻的2个接触电极CC之间。
此外，设置在接线区域RHU的支撑构造HR中的30％以上可以是支撑构造HRM。更优选的是，设置在接线区域RHU的支撑构造HR中的50％以上是支撑构造HRM。
例如，如图4所示，块间构造ST具备在Z方向及X方向上延伸的导电层140、及设置在导电层140的Y方向侧面的氧化硅等的绝缘层141。导电层140连接于导电层113。导电层140例如也可以包含氮化钛(TiN)等的障壁导电膜及钨(W)等的金属膜的积层膜等。
[制造方法]
接下来，参照图8～图31，对第1实施方式的半导体存储装置的制造方法进行说明。图8、图12、图14、图18、图20、及图22～图29是用来对该制造方法进行说明的示意性剖视图，示出了与图4相对应的截面。图9～图11、图30、及图31是用来对该制造方法进行说明的示意性剖视图，示出了与图6相对应的截面。图13、图15～图17、图19、及图21是用来对该制造方法进行说明的示意性剖视图，示出了与图7相对应的截面。
在制造本实施方式的半导体存储装置时，首先，在半导体衬底100(图1)形成构成未图示的周边电路的未图示的配线、晶体管等。另外，在所述构造的上表面形成绝缘层101。
接着，例如，如图8及图9所示，在绝缘层101上形成硅等的半导体层113A、氧化硅等的牺牲层113B、硅等的牺牲层113C、氧化硅等的牺牲层113D、及硅等的半导体层113E。另外，交替形成多个绝缘层101及多个牺牲层110A。牺牲层110A例如包含氮化硅(Si3N4)等。该步骤例如通过CVD(Chemical Vapor Deposition，化学气相沉积)等方法来进行。
接着，例如，如图10所示，在接线区域RHU形成大致阶梯状的构造。在该步骤中，例如，在参照图8及图9所说明那样的构造的上表面形成抗蚀剂，利用光刻法等方法对该抗蚀剂进行图案化。另外，反复执行如下步骤：选择性地去除牺牲层110A、选择性地去除绝缘层101、及各向同性地去除抗蚀剂。
接着，例如，如图11所示，在参照图10所说明的构造的上表面形成绝缘层101。该步骤例如通过CVD等方法来进行。
接着，例如，如图12及图13所示，在与多个半导体层120对应的位置形成多个存储器孔MH。另外，在与多个支撑构造HR对应的位置形成多个导孔HRH。存储器孔MH及导孔HRH是在Z方向上延伸，贯通绝缘层101及牺牲层110A、半导体层113E、牺牲层113D、牺牲层113C及牺牲层113B且使半导体层113A的上表面露出的贯通孔。该步骤例如通过RIE(Reactive IonEtching，反应性离子蚀刻)等方法来进行。
接着，例如，如图14及图15所示，在参照图12及图13所说明的构成的上表面形成抗蚀剂151。抗蚀剂151覆盖多个存储器孔MH、及与支撑构造HRM对应的导孔HRH。另外，抗蚀剂151不覆盖与支撑构造HRS对应的导孔HRH。
接着，例如，如图16所示，在与支撑构造HRS相对应的导孔HRH的内部，形成氧化硅(SiO2)等的绝缘层152。该步骤例如通过CVD等方法来进行。
接着，例如，如图17所示，去除绝缘层152的一部分，形成支撑构造HRS。另外，将抗蚀剂151剥离。
接着，例如，如图18及图19所示，在最上层的绝缘层101的上表面、存储器孔MH的内周面、及与支撑构造HRM相对应的导孔HRH的内周面，形成绝缘层130A、半导体层120、220及绝缘层125、225。绝缘层130A例如具备所述隧道绝缘层131、电荷储存层132及阻挡绝缘层133的一部分。该步骤例如通过CVD等方法来进行。
接着，例如，如图20及图21所示，去除绝缘层125、225、半导体层120、220及绝缘层130A的一部分。另外，在半导体层120、220的上端部分形成杂质区域121。该步骤例如通过RIE及CVD等方法来进行。
接着，例如，如图22所示，形成沟槽STA。沟槽STA是在Z方向及X方向上延伸，在Y方向上将绝缘层101及牺牲层110A、半导体层113E、以及牺牲层113D分断且使牺牲层113C的上表面露出的沟槽。该步骤例如通过RIE等方法来进行。
接着，例如，如图23所示，在沟槽STA的Y方向的侧面，形成氮化硅等的保护膜STSW。该步骤中，例如，通过CVD等方法在沟槽STA的Y方向的侧面及底面形成氮化硅等的绝缘膜。另外，通过RIE等方法，去除该绝缘膜中覆盖沟槽STA的底面的部分。
接着，例如，如图24所示，去除牺牲层113B、113C、113D及绝缘层130A的一部分，使半导体层120的一部分露出。该步骤例如通过湿式蚀刻等方法来进行。
接着，例如，如图25所示，形成导电层113。该步骤例如通过外延生长等方法来进行。
接着，例如，如图26所示，去除保护膜STSW。该步骤例如通过湿式蚀刻等方法来进行。
接着，例如，如图27所示，经过沟槽STA而去除牺牲层110A。由此，形成包含排列在Z方向的多个绝缘层101、支撑该绝缘层101的存储器孔MH内的构造(半导体层120、绝缘层130A及绝缘层125)、及支撑构造HR的中空构造。该步骤例如通过湿式蚀刻等方法来进行。
接着，例如，如图28所示，形成导电层110。该步骤例如通过CVD等方法来进行。此外，该步骤中，在形成导电层110之前，还会形成高介电常数绝缘层134(图5)。
接着，例如，如图29所示，在沟槽STA内形成块间构造ST。该步骤例如通过CVD及RIE等方法来进行。
接着，例如，如图30及图31所示，在与多个接触电极CC相对应的位置形成多个接触孔CCH。接触孔CCH是在Z方向上延伸，贯通绝缘层101且使导电层110的上表面露出的贯通孔。该步骤例如通过RIE等方法来进行。
接着，例如，如图6所示，在接触孔CCH的内部形成接触电极CC。该步骤例如通过CVD等来进行。
然后，通过形成配线等，而形成第1实施方式的半导体存储装置。
[效果]
如上所述，在参照图27所说明的步骤中，形成包含排列在Z方向的多个绝缘层101、支撑该绝缘层101的存储器孔MH内的构造、及支撑构造HR的中空构造。当采用这种方法时，有时会因接线区域RHU中覆盖阶梯状构造的上表面的绝缘层101的膨胀应力的影响，导致阶梯状构造产生应变。为了抑制这种阶梯状构造的应变，而在接线区域RHU设置用来支撑该阶梯状构造的支撑构造HR。
此处，随着半导体存储装置的高集成化，存储块BLK的Y方向上的宽度(参照图1、图2)也会不断变小。随之，参照图2等所说明的支撑构造HR与块间构造ST的距离不断接近。此处，在将所有支撑构造HR作为支撑构造HRM，且支撑构造HRM中的电荷储存层132露出在沟槽STA中的情况下，会出现如下情况，即，该电荷储存层132在参照图27所说明的步骤中被去除，从而无法恰当地支撑所述中空构造。
另一方面，存储器孔MH中的构成与支撑构造HRM具备共通的膜构成，热缩率大致相等。相对于此，支撑构造HRS具备与所述构成不同的膜构成，且热缩率与所述构成不同。因此，在将所有支撑构造HR作为支撑构造HRS的情况下，参照图27所说明的步骤中所形成的中空构造在接线区域RHU大幅度变形，从而担心在中空构造的上表面(最上层的绝缘层101的上表面)产生阶差。
因此，在第1实施方式中，在块间构造ST附近的区域配置支撑构造HRS，在其以外的区域配置支撑构造HRM。根据这种构成，能够恰当地支撑所述中空构造，并且抑制所述阶差的产生。
[第2实施方式]
接下来，参照图32及图33对第2实施方式的半导体存储装置进行说明。图32是表示第2实施方式的半导体存储装置的部分构成的示意性俯视图。图33是将图32所示的构造沿着C-C'线切断，并沿着箭头方向观察所得的示意性剖视图。
第2实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样地构成。
但是，第2实施方式的半导体存储装置具备支撑构造HRM'、HRS'来代替支撑构造HRM、HRS。支撑构造HRM'、HRS'基本上与支撑构造HRM、HRS同样地构成。但是，如参照图7所说明那样，支撑构造HRM、HRS的上端设置在比最上层的导电层110的上表面更靠上方。另一方面，如图33所示，支撑构造HRM'、HRS'的上端分别设置在所对应的导电层110的上表面的高度位置。
另外，图32的例子中，从Y方向的一侧数起第2个、第3个、第5个、第6个、第8个及第9个支撑构造区域HRR具备以特定间距排列在X方向的多个支撑构造HR。所述多个支撑构造HR的一部分设置在从Z方向观察时与接触电极CC重叠的位置。在这样的位置设置支撑构造HRS来作为支撑构造HR。如图33所示，所述多个支撑构造HRS的上端连接于接触电极CC的下端。另外，所述多个支撑构造HR的一部分设置在从Z方向观察时不与接触电极CC重叠的位置。在这样的位置设置支撑构造HRM来作为支撑构造HR。
[制造方法]
接下来，参照图34～图39对第2实施方式的半导体存储装置的制造方法进行说明。图34～图39是用来对该制造方法进行说明的示意性剖视图，示出了与图33相对应的截面。
在制造本实施方式的半导体存储装置时，首先，执行到第1实施方式的半导体存储装置的制造步骤中参照图8及图9所说明的步骤为止。
接着，如图34所示，形成多个存储器孔MH及多个导孔HRH。该步骤例如与参照图12及图13所说明的步骤同样地进行。
接着，如图35所示，形成多个支撑构造HRS。该步骤例如与参照图14～图17所说明的步骤同样地进行。
接着，如图36所示，形成多个存储器孔MH内的构成、及多个支撑构造HRM。该步骤例如与参照图18～图21所说明的步骤同样地进行。
接着，例如，如图37所示，在接线区域RHU形成大致阶梯状的构造。该步骤基本上与参照图10所说明的步骤同样地进行。但是，在与图37相对应的步骤中，不仅去除牺牲层110A及绝缘层101，还去除支撑构造HRS、HRM的一部分。
接着，进行参照图11所说明的步骤、及参照图22～图29所说明的步骤。由此，形成如图38所示的构成。
接着，例如，如图39所示，在与多个接触电极CC相对应的位置形成多个接触孔CCH'。接触孔CCH'是在Z方向上延伸，贯通绝缘层101且使导电层110及支撑构造HRS'的上表面露出的贯通孔。该步骤例如通过RIE等方法来进行。
接着，例如，如图33所示，在接触孔CCH'的内部形成接触电极CC。该步骤例如通过CVD等来进行。
然后，通过形成配线等，而形成第2实施方式的半导体存储装置。
[效果]
根据第2实施方式的半导体存储装置，与第1实施方式的半导体存储装置同样地，能够恰当地支撑所述中空构造，并且抑制所述阶差的产生。
另外，在第1实施方式的半导体存储装置的制造步骤中，在参照图12及图13所说明的步骤中，形成多个存储器孔MH及多个导孔HRH。此处，多个存储器孔MH分别贯通相同数量的牺牲层110A。另一方面，多个导孔HRH分别贯通不同数量的牺牲层110A。根据这样的理由，有时很难均匀地形成多个导孔HRH。
此处，在第2实施方式的半导体存储装置的制造步骤中，在参照图34所说明的步骤中，多个存储器孔MH及多个导孔HRH全部贯通相同数量的牺牲层110A。因此，相比第1实施方式的半导体制造装置而言，容易均匀地形成多个导孔HRH。
[第3实施方式]
接下来，参照图40及图41对第3实施方式的半导体存储装置进行说明。图40是表示第3实施方式的半导体存储装置的部分构成的示意性俯视图。图41是将图40所示的构造沿着C-C'线切断，并沿着箭头方向观察所得的示意性剖视图。
第3实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样地构成。
但是，在第3实施方式中，在接触电极CC的外周面设置着氧化硅(SiO2)等的绝缘层SW。
另外，第3实施方式的半导体存储装置具备导电层110'来代替导电层110。导电层110'基本上与导电层110同样地构成。但是，导电层110'隔着多个绝缘层SW分别包围多个接触电极CC的外周面。
另外，图40的例子中，从Y方向的一侧数起第2个、第3个、第5个、第6个、第8个及第9个支撑构造区域HRR具备以特定间距排列在X方向的多个支撑构造HR。所述多个支撑构造HR的一部分设置在从Z方向观察时与接触电极CC重叠的位置。在这种位置设置支撑构造HRS”来作为支撑构造HR。所述多个支撑构造HRS”连接于接触电极CC的下端及绝缘层SW的外周面。另外，所述多个支撑构造HR的一部分设置在从Z方向观察时不与接触电极CC重叠的位置。在这种位置设置支撑构造HRM来作为支撑构造HR。
[制造方法]
接下来，参照图42～图57对第3实施方式的半导体存储装置的制造方法进行说明。图42～图57是用来对该制造方法进行说明的示意性剖视图，示出了与图41相对应的截面。
在制造本实施方式的半导体存储装置时，首先，执行到第2实施方式的半导体存储装置的制造步骤中参照图36所说明的步骤为止。
接着，如图42所示，在图36所示的构造的上表面形成抗蚀剂R1。抗蚀剂R1使与多个接触电极CC相对应的位置露出，且覆盖其以外的区域。
接着，如图43所示，去除最上层的绝缘层101的一部分，使从上方数起第1层牺牲层110A的上表面露出。该步骤例如通过RIE等来进行。
接着，如图44所示，将抗蚀剂R1剥离，形成抗蚀剂R2。抗蚀剂R2使与多个接触电极CC中连接于从上方数起第偶数个导电层110'的接触电极CC相对应的位置露出，且覆盖其以外的区域。
接着，如图45所示，将牺牲层110A及绝缘层101各去除一层，使牺牲层110A的上表面露出。该步骤例如通过RIE等来进行。
接着，如图46所示，将抗蚀剂R2剥离，形成抗蚀剂R3。抗蚀剂R3使与多个接触电极CC中连接于从上方数起第4n+3个及第4n+4个(n为0以上的整数)导电层110'的接触电极CC相对应的位置露出，且覆盖其以外的区域。
接着，如图47所示，将牺牲层110A及绝缘层101交替地各去除2层，使牺牲层110A的上表面露出。该步骤例如通过RIE等来进行。
接着，如图48所示，将抗蚀剂R3剥离，形成抗蚀剂R4。抗蚀剂R4使与多个接触电极CC中连接于从上方数起第8n+5个～第8n+8个(n为0以上的整数)导电层110'的接触电极CC相对应的位置露出，且覆盖其以外的区域。
接着，如图49所示，将牺牲层110A及绝缘层101交替地各去除4层，使牺牲层110A的上表面露出。该步骤例如通过RIE等来进行。
接着，如图50所示，将抗蚀剂R4剥离，形成抗蚀剂R5。抗蚀剂R5使与多个接触电极CC中连接于从上方数起第16n+9个～第16n+16个(n为0以上的整数)导电层110'的接触电极CC相对应的位置露出，且覆盖其以外的区域。
接着，如图51所示，将牺牲层110A及绝缘层101交替地各去除8层，使牺牲层110A的上表面露出。该步骤例如通过RIE等来进行。
接着，如图52所示，将抗蚀剂R5剥离，形成抗蚀剂R6。抗蚀剂R6使与多个接触电极CC中连接于从上方数起第32n+17个～第32n+32个(n为0以上的整数)导电层110'的接触电极CC相对应的位置露出，且覆盖其以外的区域。
接着，如图53所示，将牺牲层110A及绝缘层101交替地各去除16层，使牺牲层110A的上表面露出。该步骤例如通过RIE等来进行。
接着，如图54所示，在由参照图42～图53所说明的步骤而形成的接触孔CCH”的内周面及底面形成绝缘层SW。另外，在接触孔CCH”的内部形成牺牲层CCA。该步骤例如通过CVD等来进行。
接着，进行第1实施方式的半导体存储装置的制造步骤中参照图22～图29所说明的步骤。由此，形成如图55所示的构成。
接着，如图56所示，去除牺牲层CCA。该步骤例如通过湿式蚀刻等来进行。
接着，如图57所示，去除绝缘层SW中形成在接触孔CCH”的底面的部分，使导电层110'的上表面露出。该步骤例如通过RIE等来进行。
接着，例如，如图41所示，在接触孔CCH”的内部形成接触电极CC。该步骤例如通过CVD等来进行。
然后，通过形成配线等，而形成第3实施方式的半导体存储装置。
[效果]
根据第3实施方式的半导体存储装置，与第1实施方式的半导体存储装置同样地，能够恰当地支撑所述中空构造，并且抑制所述阶差的产生。
另外，第3实施方式的半导体存储装置与第2实施方式的半导体存储装置同样地，相比第1实施方式的半导体制造装置而言，容易均匀地形成多个导孔HRH。
另外，在第2实施方式的半导体存储装置的制造步骤中，在参照图37所说明的步骤中，在接线区域RHU形成大致阶梯状的构造。在该步骤中，除了去除多个牺牲层110A及绝缘层101，还去除支撑构造HRS、HRM的一部分。但是，多个牺牲层110A、绝缘层101、及支撑构造HRS、HRM包含不同的材料，有时很难同时加工。
此处，在第3实施方式的半导体存储装置的制造步骤中，不执行参照图37所说明的步骤。因此，相比第2实施方式的半导体制造装置而言，有时能容易地制造。
[第4实施方式]
接下来，参照图58对第4实施方式的半导体存储装置进行说明。图58是表示第4实施方式的半导体存储装置的部分构成的示意性剖视图。
第4实施方式的半导体存储装置基本上与第3实施方式的半导体存储装置同样地构成。
但是，在第4实施方式中，在最上层的导电层110'的上方，隔着绝缘层101设置着绝缘层105。绝缘层105例如也可以是包含铝(Al)、钛(Ti)、铪(Hf)、或锆(Zr)中的至少一种的绝缘性金属氧化膜。另外，绝缘层105也可以是其它绝缘层。绝缘层105例如也可以是相比牺牲层110A而言对磷酸的耐性更高的材料。另外，绝缘层105例如也可以是在执行RIE等时能够充分增大与绝缘层101的选择比的材料。
另外，在第4实施方式中，绝缘层SW的下端设置在比接触电极CC的下端更靠上方。具体来说，绝缘层SW的下端设置在连接于所对应的接触电极CC的导电层110'的上表面所设的绝缘层101的上表面。
[制造方法]
接下来，参照图59～图75对第4实施方式的半导体存储装置的制造方法进行说明。图59～图75是用来对该制造方法进行说明的示意性剖视图，示出了与图58相对应的截面。
在制造本实施方式的半导体存储装置时，首先，执行到第1实施方式的半导体存储装置的制造步骤中参照图8及图9所说明的步骤为止。
接着，如图59所示，在图8及图9所示的构造的上表面形成绝缘层101、绝缘层105及绝缘层101。该步骤例如通过CVD等来进行。
接着，执行到第2实施方式的半导体存储装置的制造步骤中参照图36所说明的步骤为止。
接着，如图60所示，在图36所示的构造的上表面形成抗蚀剂R1。
接着，如图61所示，去除最上层的绝缘层101的一部分，使绝缘层105的上表面露出。另外，去除绝缘层105的一部分，使其正下方的绝缘层101的上表面露出。
接着，如图62所示，将抗蚀剂R1剥离，形成抗蚀剂R2。
接着，如图63所示，将绝缘层101及牺牲层110A各去除一层，使绝缘层101的上表面露出。该步骤例如通过RIE等来进行。
接着，如图64所示，将抗蚀剂R2剥离，形成抗蚀剂R3。
接着，如图65所示，将绝缘层101及牺牲层110A交替地各去除2层，使绝缘层101的上表面露出。该步骤例如通过RIE等来进行。
接着，如图66所示，将抗蚀剂R3剥离，形成抗蚀剂R4。
接着，如图67所示，将绝缘层101及牺牲层110A交替地各去除4层，使绝缘层101的上表面露出。该步骤例如通过RIE等来进行。
接着，如图68所示，将抗蚀剂R4剥离，形成抗蚀剂R5。
接着，如图69所示，将绝缘层101及牺牲层110A交替地各去除8层，使绝缘层101的上表面露出。该步骤例如通过RIE等来进行。
接着，如图70所示，将抗蚀剂R5剥离，形成抗蚀剂R6。
接着，如图71所示，将绝缘层101及牺牲层110A交替地各去除16层，使绝缘层101的上表面露出。该步骤例如通过RIE等来进行。
接着，如图72所示，在由参照图60～图71所说明的步骤而形成的接触孔CCH”的内周面及底面形成绝缘层SW。另外，在接触孔CCH”的内部形成牺牲层CCA。该步骤例如通过CVD等来进行。
接着，进行第1实施方式的半导体存储装置的制造步骤中参照图22～图29所说明的步骤。由此，形成如图73所示的构成。
接着，如图74所示，去除牺牲层CCA。该步骤例如通过湿式蚀刻等来进行。
接着，如图75所示，去除绝缘层SW中形成在接触孔CCH”的底面的部分。另外，去除1层绝缘层101，使导电层110'的上表面露出。该步骤例如通过RIE等来进行。
接着，例如，如图58所示，在接触孔CCH”的内部形成接触电极CC。该步骤例如通过CVD等来进行。
然后，通过形成配线等，而形成第4实施方式的半导体存储装置。
[效果]
根据第4实施方式的半导体存储装置，与第1实施方式的半导体存储装置同样地，能够恰当地支撑所述中空构造，并且抑制所述阶差的产生。
另外，第4实施方式的半导体存储装置与第2实施方式的半导体存储装置同样地，相比第1实施方式的半导体制造装置而言，容易均匀地形成多个导孔HRH。
另外，第4实施方式的半导体存储装置与第3实施方式的半导体存储装置同样地，相比第2实施方式的半导体制造装置而言，有时能容易地制造。
另外，在第3实施方式的半导体存储装置的制造步骤中，在参照图43、图45、图47、图49、图51及图53所说明的步骤中，使牺牲层110A的上表面露出在接触孔CCH”的底面。在这种步骤中，将牺牲层110A用作蚀刻终止层。
此处，随着半导体存储装置的高集成化，牺牲层110A的Z方向上的厚度不断变小。这种状态下，将牺牲层110A用作蚀刻终止层时，在参照图43～图53所说明的步骤中，牺牲层110A的Z方向上的厚度会变得更小。这种情况下，例如在参照图27所说明的步骤中，有时无法恰当地去除牺牲层110A。另外，在参照图28所说明的步骤中，有时无法恰当地形成导电层110'。
此处，为了防止牺牲层110A的Z方向上的厚度变小，考虑将绝缘层101而非牺牲层110A用作蚀刻终止层。但是，在第3实施方式的半导体存储装置的制造步骤中，在参照图43所说明的步骤中，最上层的牺牲层110A的上表面露出。
因此，在第4实施方式的半导体存储装置的制造方法中，在参照图59所说明的步骤中，在图8及图9所示的构造的上表面形成绝缘层101、绝缘层105及绝缘层101。另外，在参照图61所说明的步骤中，首先，去除最上层的绝缘层101的一部分，使绝缘层105的上表面露出。另外，去除绝缘层105的一部分，使其正下方的绝缘层101的上表面露出。另外，在参照图62～图71所说明的步骤中，将绝缘层101而非牺牲层110A用作蚀刻终止层。
根据这种方法，由于不将牺牲层110A用作蚀刻终止层，因此，能够抑制牺牲层110A的Z方向上的厚度变小。由此，在参照图27所说明的步骤中，能够恰当地去除牺牲层110A。另外，在参照图28所说明的步骤中，能够恰当地形成导电层110'。因此，第4实施方式的半导体存储装置相比第3实施方式的半导体存储装置而言，有时能容易地制造。
[其它]
以上，对第1实施方式～第4实施方式的半导体存储装置进行了说明。但是，以上所说明的构成仅为例示，具体构成可适当调整。
例如，图40的例子中，在X方向上相邻的2个CC之间，设置着排列在Y方向的2个支撑构造HRM。另外，在Y方向上相邻的2个CC之间，设置着排列在X方向的2个支撑构造HRM。
另一方面，图76的例子中，在X方向上相邻的2个CC之间，设置着排列在X方向及Y方向的4个支撑构造HRM。另外，在Y方向上相邻的2个CC之间，设置着排列在X方向及Y方向的4个支撑构造HRM。
另外，例如，图77的例子中，在X方向上相邻的2个CC之间，设置着排列在Y方向的3个支撑构造HR。另外，在Y方向上相邻的2个CC之间，设置着排列在X方向的3个支撑构造HRM。
另外，例如，图2中例示了在Y方向上连续排列的多个(图2的例子中为8个)支撑构造HRM。另外，例示了在X方向上连续排列的多个支撑构造HRM。这种构成中，设置在接线区域RHU的支撑构造HR中的约67％成为支撑构造HRM。
另一方面，图78中例示了在Y方向上交替排列的多个支撑构造HRM与多个支撑构造HRS。图78的例子中，排列在Y方向的10个支撑构造区域HRR中从Y方向的一侧(例如，Y方向负侧)数起第3个及第5个支撑构造区域HRR具备支撑构造HRM来代替支撑构造HRS。另外，从Y方向的一侧数起第7个支撑构造区域HRR中所含的多个支撑构造HR中，从X方向的一侧(例如，X方向负侧)数起第3n+1个(n为0以上的整数)支撑构造HR为支撑构造HRS，第3n+2个及第3n+3个支撑构造HR为支撑构造HRM。这种构成中，设置在接线区域RHU的支撑构造HR中的约50％成为支撑构造HRM。
另外，图79中例示了在X方向上交替排列的多个支撑构造HRM与多个支撑构造HRS。图79的例子中，排列在Y方向的10个支撑构造区域HRR中从Y方向的一侧数起第4个及第7个支撑构造区域HRR具备在X方向上交替排列的多个支撑构造HRM、HRS。这种构成中，设置在接线区域RHU的支撑构造HR中的50％成为支撑构造HRM。
另外，图80的例子中，排列在Y方向的10个支撑构造区域HRR中从Y方向的一侧数起第4个及第7个支撑构造HR中，从X方向的一侧数起第3n+1个(n为0以上的整数)支撑构造HR为支撑构造HRM，第3n+2个及第3n+3个支撑构造HR为支撑构造HRS。另外，除此以外的支撑构造区域HRR包含排列在X方向的多个支撑构造HRS。这种构成中，设置在接线区域RHU的支撑构造HR中的约11％成为支撑构造HRM。
另外，图81的例子中，排列在Y方向的3个接触电极CC中从Y方向的一侧数起第1个及第3个接触电极CC的XY平面上的中心位置，设置在比各导电层110的阶台区域的XY平面上的中心位置更靠Y方向正侧。另外，从Y方向的一侧数起第2个接触电极CC的XY平面上的中心位置，设置在比各导电层110的阶台区域的XY平面上的中心位置更靠Y方向负侧。此外，这里所说的阶台区域是指导电层110上表面中从上方观察时不与其它导电层110重叠的区域。
另外，图81的例子中，从Y方向的一侧数起第1个、第3个、第5个、第9个及第10个支撑构造区域HRR包含排列在X方向的多个支撑构造HRS。另外，从Y方向的一侧数起第2个及第6个～第8个支撑构造区域HRR包含排列在X方向的多个支撑构造HRM。另外，从Y方向的一侧数起第4个支撑构造HR中，从X方向的一侧数起第3n+1个支撑构造HR为支撑构造HRM，第3n+2个及第3n+3个支撑构造HR为支撑构造HRS。这种构成中，设置在接线区域RHU的支撑构造HR中的约39％成为支撑构造HRM。
[其它]
已对本发明的几个实施方式进行了说明，但这些实施方式是作为示例提出的，并不意图限定发明的范围。这些新颖的实施方式能够以其它各种形态加以实施，且能够在不脱离发明的主旨的范围内进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及与其均等的范围内。
[符号的说明]
100:半导体衬底
101:绝缘层
110:导电层
120:半导体层
130:栅极绝缘层
131:隧道绝缘层
132:电荷储存层
133:阻挡绝缘层
134:高介电常数绝缘层
CC:接触电极
HR,HRM,HRS:支撑构造。

Claims (8)

1.一种半导体存储装置，具备：
衬底，具备排列在第1方向的第1区域及第2区域；
多个第1导电层，排列在与所述衬底的表面交叉的第2方向，遍及所述第1区域及所述第2区域沿所述第1方向延伸；
第1半导体层，设置在所述第1区域，在所述第2方向上延伸，与所述多个第1导电层对向；
电荷储存层，设置在所述多个第1导电层与所述第1半导体层之间；
接触电极，设置在所述第2区域，在所述第2方向上延伸，连接于所述多个第1导电层中的一个；以及
多个第1构造及多个第2构造，设置在所述第2区域，在所述第2方向上延伸，外周面被所述多个第1导电层包围；
所述第1构造包含：
第2半导体层，在所述第2方向上延伸，与所述多个第1导电层相对向，且包含与所述第1半导体层共通的半导体材料；及
第1绝缘层，设置在所述多个第1导电层与所述第2半导体层之间，包含与所述电荷储存层共通的绝缘材料；
所述第2构造不包含所述半导体材料及所述绝缘材料。
2.根据权利要求1所述的半导体存储装置，其中
所述半导体材料为多晶硅(Si)，
所述绝缘材料为氮化硅(SiN)。
3.根据权利要求1所述的半导体存储装置，其中
所述第2区域具备：
第3区域，在与所述第1方向及所述第2方向交叉的第3方向上，距所述多个第1导电层的一侧端部的距离小于第1距离；
第4区域，在所述第3方向上，距所述多个第1导电层的另一侧端部的距离小于所述第1距离；及
第5区域，设置在所述第3区域与所述第4区域之间；且
所述多个第1构造设置在所述第5区域，
所述多个第2构造的至少一部分设置在所述第3区域，
所述多个第2构造的至少一部分设置在所述第4区域。
4.根据权利要求1至3中任一项所述的半导体存储装置，其中
所述多个第2构造的至少一部分与所述接触电极相接。
5.根据权利要求1至3中任一项所述的半导体存储装置，其中
设置在所述第2区域的所述多个第1构造及所述多个第2构造中的30％以上为所述第1构造。
6.一种半导体存储装置，具备：
衬底，具备排列在第1方向的第1区域及第2区域；
多个第1导电层，排列在与所述衬底的表面交叉的第2方向，遍及所述第1区域及所述第2区域沿所述第1方向延伸；
第1半导体层，设置在所述第1区域，在所述第2方向上延伸，与所述多个第1导电层相对向；
电荷储存层，设置在所述多个第1导电层与所述第1半导体层之间；
接触电极，设置在所述第2区域，在所述第2方向上延伸，连接于所述多个第1导电层中的一个；及
金属氧化膜，设置在所述第2区域，包围所述接触电极的外周面。
7.根据权利要求6所述的半导体存储装置，其中
所述接触电极的外周面被所述多个第1导电层的至少一部分包围。
8.根据权利要求6或7所述的半导体存储装置，其中
所述金属氧化膜包含铝(Al)、钛(Ti)、铪(Hf)及锆(Zr)中的至少一种。
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