TW202315073A - 半導體記憶裝置 - Google Patents

Abstract

實施方式提供一種能夠良好地製造之半導體記憶裝置。 實施方式之半導體記憶裝置具備：基板，其具備第1區域及第2區域；複數個第1導電層，其等排列於與基板表面交叉之方向；第1半導體層，其設置於第1區域，與複數個第1導電層相對向；電荷儲存層，其設置於複數個第1導電層與第1半導體層之間；接觸電極，其設置於第2區域，連接於複數個第1導電層中之一者；以及複數個第1構造及複數個第2構造，其等設置於第2區域，外周面被複數個第1導電層包圍。第1構造包括：第2半導體層，其與複數個第1導電層相對向，包含與第1半導體層共通之半導體材料；及第1絕緣層，其設置於複數個第1導電層與第2半導體層之間，包含與電荷儲存層共通之絕緣材料。第2構造不包含上述半導體材料及上述絕緣材料。

Description

半導體記憶裝置

本實施方式係關於一種半導體記憶裝置。

已知一種半導體記憶裝置，其包括：基板；複數個導電層，其等排列於與上述基板表面交叉之方向；半導體層，其於與基板表面交叉之方向上延伸，與複數個導電層相對向；及電荷儲存層，其設置於上述導電層與半導體層之間。

本發明所欲解決之問題在於，提供一種能夠良好地製造之半導體記憶裝置。

一實施方式之半導體記憶裝置具備基板、複數個第1導電層、第1半導體層、電荷儲存層、接觸電極、複數個第1構造及複數個第2構造。基板具備排列於第1方向之第1區域及第2區域。複數個第1導電層排列於與基板表面交叉之第2方向，且遍及第1區域及第2區域沿第1方向延伸。第1半導體層設置於第1區域，於第2方向上延伸，且與複數個第1導電層相對向。電荷儲存層設置於複數個第1導電層與第1半導體層之間。接觸電極設置於第2區域，於第2方向上延伸，且連接於複數個第1導電層中之一者。複數個第1構造及複數個第2構造設置於第2區域，於第2方向上延伸，且外周面被複數個第1導電層包圍。第1構造包含第2半導體層及第1絕緣層。第2半導體層於第2方向上延伸，與複數個第1導電層相對向，且包含與第1半導體層共通之半導體材料。第1絕緣層設置於複數個第1導電層與第2半導體層之間，包含與電荷儲存層共通之絕緣材料。第2構造不包含上述半導體材料及上述絕緣材料。

繼而，參照附圖對實施方式之半導體記憶裝置詳細地進行說明。再者，以下實施方式僅為一例，並不意圖限定本發明。又，以下附圖為模式圖，為方便說明，有時會省略部分構成等。又，對複數個實施方式所共通之部分標註相同之符號，有時會省略說明。

又，於本說明書中，當提及「半導體記憶裝置」時，有時指記憶體裸片，有時亦指記憶體晶片、記憶卡、SSD(Solid State Drive，固態驅動器)等包含控制器裸片之記憶系統。進而，有時還指智慧型手機、平板終端、個人電腦等包含主電腦之構成。

又，於本說明書中，當提及「控制電路」時，有時指設置於記憶體裸片之定序器等周邊電路，有時亦指連接於記憶體裸片之控制器裸片或控制器晶片等，有時還指包含該等兩種情況之構成。

又，於本說明書中，當提及將第1構成「電性連接」於第2構成時，可為第1構成直接連接於第2構成，亦可為將第1構成經由配線、半導體構件或電晶體等連接於第2構成。例如，於將3個電晶體串聯連接時，即便第2個電晶體處於OFF(斷開)狀態，第1個電晶體亦會「電性連接」於第3個電晶體。

又，於本說明書中，當提及第1構成「連接於」第2構成與第3構成「之間」時，有時指第1構成、第2構成及第3構成串聯連接，且第2構成經由第1構成連接於第3構成。

又，於本說明書中，將相對於基板上表面平行之特定方向稱為X方向，將相對於基板上表面平行且與X方向垂直之方向稱為Y方向，將相對於基板上表面垂直之方向稱為Z方向。

又，於本說明書中，有時將沿著特定面之方向稱為第1方向，將沿著上述特定面與第1方向交叉之方向稱為第2方向，將與上述特定面交叉之方向稱為第3方向。上述第1方向、第2方向及第3方向與X方向、Y方向及Z方向中之任一方向可對應，亦可不對應。

又，於本說明書中，「上」或「下」等表達係以基板為基準。例如，將沿著上述Z方向離開基板之方向稱為上，將沿著Z方向靠近基板之方向稱為下。又，當針對某個構成提及下表面或下端時，係指該構成之基板側之面或端部，當提及上表面或上端時，係指該構成之與基板為相反側之面或端部。又，將與X方向或Y方向交叉之面稱為側面等。

又，於本說明書中，當針對構成、構件等提及特定方向之「寬度」、「長度」或「厚度」等時，有時指利用SEM(Scanning electron microscopy，掃描電子顯微鏡)或TEM(Transmission electron microscopy，穿透式電子顯微鏡)等觀察到之剖面等之寬度、長度或厚度等。

[第1實施方式]  [構造]  圖1係表示第1實施方式之半導體記憶裝置之部分構成之模式性俯視圖。圖2係將圖1之一部分放大表示之模式性俯視圖。圖3係將圖2之一部分放大表示之模式性俯視圖。圖4係將圖2所示之構造沿著A-A'線切斷，並沿著箭頭方向觀察所得之模式性剖視圖。圖5係圖4之B所示之部分之模式性放大圖。再者，圖5中示出了YZ剖面，但對沿著半導體層120之中心軸之YZ剖面以外之剖面(例如，XZ剖面)進行觀察時，亦會觀察到與圖5相同之構造。圖6係將圖2所示之構造沿著C-C'線切斷，並沿著箭頭方向觀察所得之模式性剖視圖。圖7係將圖2所示之構造沿著D-D'線切斷，並沿著箭頭方向觀察所得之模式性剖視圖。

第1實施方式之半導體記憶裝置具備記憶體裸片MD。例如，如圖1所示，記憶體裸片MD具備半導體基板100。於圖示之例中，半導體基板100中設置有排列於X方向及Y方向之4個記憶胞陣列區域R _MCA。又，各記憶胞陣列區域R _MCA中設置有排列於Y方向之複數個記憶塊BLK。

例如，如圖2所示，記憶塊BLK具備排列於Y方向之5個串單元SU。於Y方向上相鄰之2個記憶塊BLK之間，設置有沿著X方向延伸之塊間構造ST。於Y方向上相鄰之2個串單元SU之間，設置有沿著X方向延伸之氧化矽(SiO ₂)等之串單元間絕緣層SHE。

又，記憶塊BLK具備排列於X方向之記憶體孔區域R _MH及接線區域R _HU。

例如，如圖4所示，記憶體孔區域R _MH具備排列於Z方向之複數個導電層110、沿著Z方向延伸之複數個半導體層120、及分別設置於複數個導電層110與複數個半導體層120之間之複數個閘極絕緣層130。

導電層110係沿著X方向延伸之大致板狀之導電層。例如，如圖5所示，導電層110亦可包含氮化鈦(TiN)等之障壁導電層111及鎢(W)等之金屬層112之積層膜等。又，導電層110亦可包含鉬(Mo)或釕(Ru)等之金屬層112。又，例如，當導電層110包含鉬(Mo)等之金屬層112時，導電層110可包含亦可不包含氮化鈦(TiN)等之障壁導電層111。又，導電層110例如亦可包含含有磷(P)或硼(B)等雜質之多晶矽等。在排列於Z方向之複數個導電層110之間，設置有氧化矽(SiO ₂)等之絕緣層101。

例如，如圖4所示，於導電層110之下方設置有導電層113。導電層113例如亦可包含含有磷(P)等N型雜質或硼(B)等P型雜質之多晶矽等。又，於導電層113之下表面，例如亦可設置鎢(W)等金屬、鎢矽化物等之導電層或其他導電層。又，於導電層113與導電層110之間，設置有氧化矽(SiO ₂)等之絕緣層101。

導電層113例如作為NAND(Not And，反及)快閃記憶體之源極線發揮功能。源極線例如針對記憶胞陣列區域R _MCA(圖1)中包含之所有記憶塊BLK共通地設置。

又，複數個導電層110中位於最下層之一個或複數個導電層110例如作為NAND快閃記憶體之源極側之選擇閘極線及複數個源極側之選擇電晶體之閘極電極發揮功能。上述一個或複數個導電層110按各記憶塊BLK而電性獨立。

又，位於較上述導電層110更靠上方之複數個導電層110作為NAND快閃記憶體之字元線及複數個記憶電晶體(記憶胞)之閘極電極發揮功能。上述複數個導電層110分別按各記憶塊BLK而電性獨立。

又，位於較上述導電層110更靠上方之一個或複數個導電層110作為NAND快閃記憶體之汲極側之選擇閘極線及複數個汲極側之選擇電晶體之閘極電極發揮功能。上述複數個導電層110之Y方向之寬度比其他導電層110小。又，在Y方向上相鄰之2個導電層110之間，設置有串單元間絕緣層SHE。上述複數個導電層110分別按各串單元SU而電性獨立。

例如，如圖3所示，半導體層120按特定圖案排列於X方向及Y方向。半導體層120作為串聯連接之複數個記憶電晶體(記憶胞)及選擇電晶體之通道區域發揮功能。半導體層120例如為多晶矽(Si)等之半導體層。例如，如圖4所示，半導體層120具有大致圓筒狀之形狀，且於中心部分設置有氧化矽等之絕緣層125。又，半導體層120之外周面分別被導電層110包圍，且與導電層110相對向。

於半導體層120之上端部，設置有包含磷(P)等N型雜質之雜質區域121。於圖4之例中，用虛線表示半導體層120之上端部與雜質區域121之下端部之邊界線。雜質區域121經由接觸電極Ch及接觸電極Vy(圖3)連接於位元線BL(圖3)。

於半導體層120之下端部，設置有包含磷(P)等N型雜質或硼(B)等P型雜質之雜質區域122。於圖4之例中，用虛線表示半導體層120之下端部與雜質區域122之上端部之邊界線。雜質區域122連接於上述導電層113。

閘極絕緣層130具有覆蓋半導體層120之外周面之大致圓筒狀之形狀。例如，如圖5所示，閘極絕緣層130具備積層於半導體層120與導電層110之間之隧道絕緣層131、電荷儲存層132、區塊絕緣層133及複數個高介電常數絕緣層134之一部分。隧道絕緣層131及區塊絕緣層133例如為氧化矽(SiO ₂)等之絕緣膜。電荷儲存層132例如為氮化矽(Si ₃N ₄)等之能夠儲存電荷之膜。高介電常數絕緣層134例如為氧化鋁(Al ₂O ₃)或其他金屬氧化物之膜。隧道絕緣層131、電荷儲存層132、及區塊絕緣層133具有大致圓筒狀之形狀，且沿著半導體層120之外周面於Z方向上延伸。高介電常數絕緣層134對應於複數個導電層110而設置有複數個，設置於導電層110之上表面、下表面、及與半導體層120對向之面。高介電常數絕緣層134中設置於導電層110之與半導體層120對向之面之部分作為閘極絕緣層130之一部分發揮功能。

再者，圖5中示出了閘極絕緣層130具備氮化矽等之絕緣性電荷儲存層132之例。但是，閘極絕緣層130例如亦可具備包含N型或P型雜質之多晶矽等之浮動閘極。

例如，如圖2所示，接線區域R _HU具備複數個導電層110之X方向上之端部。又，接線區域R _HU具備排列於X方向及Y方向之複數個接觸電極CC。又，接線區域R _HU具備排列於Y方向之複數個(圖示之例中為10個)支持構造區域HRR。

如圖6所示，接觸電極CC於Z方向上延伸，且於下端處與導電層110連接。接觸電極CC例如亦可包含氮化鈦(TiN)等之障壁導電膜及鎢(W)等之金屬膜之積層膜等。圖2之例中，複數個接觸電極CC有3行排列於X方向。該等3行中之一行所包含之複數個接觸電極CC例如連接於從上方數起第3n＋1個(n為0以上之整數)導電層110。又，該等3行中之一行所包含之複數個接觸電極CC例如連接於從上方數起第3n＋2個導電層110。又，該等3行中之一行所包含之複數個接觸電極CC例如連接於從上方數起第3n＋3個導電層110。

複數個支持構造區域HRR各自具備排列於X方向之複數個支持構造HR。

圖2之例中，從Y方向之一側(例如，Y方向負側)數起第1個及第10個支持構造區域HRR具備以特定間距排列於X方向之複數個支持構造HRS。例如，如圖7所示，支持構造HRS具備延伸於Z方向之大致圓柱狀之形狀。支持構造HRS之上端設置於較最上層之導電層110之上表面更為上方。支持構造HRS之下端設置於較最下層之導電層110之下表面更為下方。支持構造HRS例如包含氧化矽(SiO ₂)。

再者，圖2中，分別用點線來表示與導電層110之Y方向之一側(例如，Y方向負側)及另一側(例如，Y方向正側)之端部相隔距離d1之範圍之邊界。從Y方向之一側數起第1個及第10個支持構造區域HRR設置於該等兩條點線之外側區域。從Y方向之一側數起第2個～第9個支持構造區域HRR設置於該等兩條點線之內側區域。

又，圖2之例中，從Y方向之一側數起第4個及第7個支持構造區域HRR具備以特定間距排列於X方向之複數個支持構造HRM。例如，如圖7所示，支持構造HRM具備於Z方向上延伸之大致圓柱狀之形狀。支持構造HRM之上端設置於較最上層之導電層110之上表面更靠上方。支持構造HRM之下端設置於較最下層之導電層110之下表面更靠下方。支持構造HRM例如具備於Z方向上延伸之半導體層220、及設置於複數個導電層110與半導體層220之間之絕緣層230。

半導體層220基本上與半導體層120同樣地構成。但是，半導體層220不作為記憶電晶體(記憶胞)及選擇電晶體之通道區域發揮功能。又，半導體層220不連接於位元線BL(圖3)。又，於半導體層220之中心部分設置有氧化矽等之絕緣層225。

絕緣層230與閘極絕緣層130同樣地構成。

又，圖2之例中，從Y方向之一側數起第2個、第3個、第5個、第6個、第8個及第9個支持構造區域HRR具備排列於X方向之複數個支持構造HRM。於上述支持構造區域HRR中，複數個支持構造HRM繞開接觸電極CC而配置。即，上述支持構造區域HRR中所含之複數個支持構造HRM與接觸電極CC分離。又，上述複數個支持構造HRM分別設置於X方向上相鄰之2個接觸電極CC之間。

再者，設置於接線區域R _HU之支持構造HR中之30%以上可為支持構造HRM。更佳為，設置於接線區域R _HU之支持構造HR中之50%以上為支持構造HRM。

例如，如圖4所示，塊間構造ST具備於Z方向及X方向上延伸之導電層140、及設置於導電層140之Y方向側面之氧化矽等之絕緣層141。導電層140連接於導電層113。導電層140例如亦可包含氮化鈦(TiN)等之障壁導電膜及鎢(W)等之金屬膜之積層膜等。

[製造方法]  其次，參照圖8～圖31，對第1實施方式之半導體記憶裝置之製造方法進行說明。圖8、圖12、圖14、圖18、圖20、及圖22～圖29係用以對該製造方法進行說明之模式性剖視圖，示出了與圖4相對應之剖面。圖9～圖11、圖30、及圖31係用以對該製造方法進行說明之模式性剖視圖，示出了與圖6相對應之剖面。圖13、圖15～圖17、圖19、及圖21係用以對該製造方法進行說明之模式性剖視圖，示出了與圖7相對應之剖面。

當製造本實施方式之半導體記憶裝置時，首先，於半導體基板100(圖1)形成構成未圖示之周邊電路之未圖示之配線、電晶體等。又，於上述構造之上表面形成絕緣層101。

繼而，例如，如圖8及圖9所示，於絕緣層101上形成矽等之半導體層113A、氧化矽等之犧牲層113B、矽等之犧牲層113C、氧化矽等之犧牲層113D、及矽等之半導體層113E。又，交替形成複數個絕緣層101及複數個犧牲層110A。犧牲層110A例如包含氮化矽(Si ₃N ₄)等。該步驟例如藉由CVD(Chemical Vapor Deposition，化學氣相沈積)等方法來進行。

繼而，例如，如圖10所示，於接線區域R _HU形成大致階梯狀之構造。於該步驟中，例如，在參照圖8及圖9所說明般之構造之上表面形成抗蝕劑，利用光微影法等方法對該抗蝕劑進行圖案化。又，反覆執行如下步驟：選擇性地去除犧牲層110A、選擇性地去除絕緣層101、及各向同性地去除抗蝕劑。

繼而，例如，如圖11所示，於參照圖10所說明之構造之上表面形成絕緣層101。該步驟例如藉由CVD等方法來進行。

繼而，例如，如圖12及圖13所示，於與複數個半導體層120對應之位置形成複數個記憶體孔MH。又，於與複數個支持構造HR對應之位置形成複數個導孔HRH。記憶體孔MH及導孔HRH係於Z方向上延伸，貫通絕緣層101及犧牲層110A、半導體層113E、犧牲層113D、犧牲層113C及犧牲層113B且使半導體層113A之上表面露出之貫通孔。該步驟例如藉由RIE(Reactive Ion Etching，反應性離子蝕刻)等方法來進行。

繼而，例如，如圖14及圖15所示，於參照圖12及圖13所說明之構成之上表面形成抗蝕劑151。抗蝕劑151覆蓋複數個記憶體孔MH、及與支持構造HRM對應之導孔HRH。又，抗蝕劑151不覆蓋與支持構造HRS對應之導孔HRH。

繼而，例如，如圖16所示，於與支持構造HRS相對應之導孔HRH之內部，形成氧化矽(SiO ₂)等之絕緣層152。該步驟例如藉由CVD等方法來進行。

繼而，例如，如圖17所示，去除絕緣層152之一部分，形成支持構造HRS。又，將抗蝕劑151剝離。

繼而，例如，如圖18及圖19所示，於最上層之絕緣層101之上表面、記憶體孔MH之內周面、及與支持構造HRM相對應之導孔HRH之內周面，形成絕緣層130A、半導體層120、220及絕緣層125、225。絕緣層130A例如具備上述隧道絕緣層131、電荷儲存層132及區塊絕緣層133之一部分。該步驟例如藉由CVD等方法來進行。

繼而，例如，如圖20及圖21所示，去除絕緣層125、225、半導體層120、220及絕緣層130A之一部分。又，於半導體層120、220之上端部分形成雜質區域121。該步驟例如藉由RIE及CVD等方法來進行。

繼而，例如，如圖22所示，形成溝槽STA。溝槽STA係於Z方向及X方向上延伸，於Y方向上將絕緣層101及犧牲層110A、半導體層113E、以及犧牲層113D分斷且使犧牲層113C之上表面露出之溝槽。該步驟例如藉由RIE等方法來進行。

繼而，例如，如圖23所示，於溝槽STA之Y方向之側面，形成氮化矽等之保護膜STSW。該步驟中，例如，藉由CVD等方法於溝槽STA之Y方向之側面及底面形成氮化矽等之絕緣膜。又，藉由RIE等方法，去除該絕緣膜中覆蓋溝槽STA之底面之部分。

繼而，例如，如圖24所示，去除犧牲層113B、113C、113D及絕緣層130A之一部分，使半導體層120之一部分露出。該步驟例如藉由濕式蝕刻等方法來進行。

繼而，例如，如圖25所示，形成導電層113。該步驟例如藉由外延生長等方法來進行。

繼而，例如，如圖26所示，去除保護膜STSW。該步驟例如藉由濕式蝕刻等方法來進行。

繼而，例如，如圖27所示，經過溝槽STA而去除犧牲層110A。由此，形成包含排列於Z方向之複數個絕緣層101、支持該絕緣層101之記憶體孔MH內之構造(半導體層120、絕緣層130A及絕緣層125)、及支持構造HR之中空構造。該步驟例如藉由濕式蝕刻等方法來進行。

繼而，例如，如圖28所示，形成導電層110。該步驟例如藉由CVD等方法來進行。再者，該步驟中，於形成導電層110之前，亦會形成高介電常數絕緣層134(圖5)。

繼而，例如，如圖29所示，於溝槽STA內形成塊間構造ST。該步驟例如藉由CVD及RIE等方法來進行。

繼而，例如，如圖30及圖31所示，於與複數個接觸電極CC相對應之位置形成複數個接觸孔CCH。接觸孔CCH係於Z方向上延伸，貫通絕緣層101且使導電層110之上表面露出之貫通孔。該步驟例如藉由RIE等方法來進行。

繼而，例如，如圖6所示，於接觸孔CCH之內部形成接觸電極CC。該步驟例如藉由CVD等來進行。

然後，藉由形成配線等，而形成第1實施方式之半導體記憶裝置。

[效果]  上所述，於參照圖27所說明之步驟中，形成包含排列於Z方向之複數個絕緣層101、支持該絕緣層101之記憶體孔MH內之構造、及支持構造HR之中空構造。當採用此種方法時，有時會因接線區域R _HU中覆蓋階梯狀構造之上表面之絕緣層101之膨脹應力之影響，導致階梯狀構造產生應變。為了抑制此種階梯狀構造之應變，而於接線區域R _HU設置用以支持該階梯狀構造之支持構造HR。

此處，隨著半導體記憶裝置之高積體化，記憶塊BLK之Y方向上之寬度(參照圖1、圖2)亦會不斷變小。隨之，參照圖2等所說明之支持構造HR與塊間構造ST之距離不斷接近。此處，於將所有支持構造HR作為支持構造HRM，且支持構造HRM中之電荷儲存層132露出於溝槽STA中之情形時，會出現如下情況，即，該電荷儲存層132於參照圖27所說明之步驟中被去除，從而無法恰當地支持上述中空構造。

另一方面，記憶體孔MH中之構成與支持構造HRM具備共通之膜構成，熱縮率大致相等。相對於此，支持構造HRS具備與上述構成不同之膜構成，且熱縮率與上述構成不同。因此，於將所有支持構造HR作為支持構造HRS之情形時，參照圖27所說明之步驟中所形成之中空構造於接線區域R _HU大幅度變形，從而有中空構造之上表面(最上層之絕緣層101之上表面)產生階差之虞。

因此，於第1實施方式中，在塊間構造ST附近之區域配置支持構造HRS，在其以外之區域配置支持構造HRM。根據此種構成，能夠恰當地支持上述中空構造，並且抑制上述階差之產生。

[第2實施方式]  繼而，參照圖32及圖33對第2實施方式之半導體記憶裝置進行說明。圖32係表示第2實施方式之半導體記憶裝置之部分構成之模式性俯視圖。圖33係將圖32所示之構造沿著C-C'線切斷，並沿著箭頭方向觀察所得之模式性剖視圖。

第2實施方式之半導體記憶裝置基本上與第1實施方式之半導體記憶裝置同樣地構成。

但是，第2實施方式之半導體記憶裝置具備支持構造HRM'、HRS'來代替支持構造HRM、HRS。支持構造HRM'、HRS'基本上與支持構造HRM、HRS同樣地構成。但是，如參照圖7所說明般，支持構造HRM、HRS之上端設置於較最上層之導電層110之上表面更靠上方。另一方面，如圖33所示，支持構造HRM'、HRS'之上端分別設置於所對應之導電層110之上表面之高度位置。

又，圖32之例中，從Y方向之一側數起第2個、第3個、第5個、第6個、第8個及第9個支持構造區域HRR具備以特定間距排列於X方向之複數個支持構造HR。上述複數個支持構造HR之一部分設置於從Z方向觀察時與接觸電極CC重疊之位置。於此種位置設置支持構造HRS來作為支持構造HR。如圖33所示，上述複數個支持構造HRS之上端連接於接觸電極CC之下端。又，上述複數個支持構造HR之一部分設置於從Z方向觀察時不與接觸電極CC重疊之位置。於此種位置設置支持構造HRM來作為支持構造HR。

[製造方法]  繼而，參照圖34～圖39對第2實施方式之半導體記憶裝置之製造方法進行說明。圖34～圖39係用以對該製造方法進行說明之模式性剖視圖，示出了與圖33相對應之剖面。

當製造本實施方式之半導體記憶裝置時，首先，執行至第1實施方式之半導體記憶裝置之製造步驟中參照圖8及圖9所說明之步驟為止。

繼而，如圖34所示，形成複數個記憶體孔MH及複數個導孔HRH。該步驟例如與參照圖12及圖13所說明之步驟同樣地進行。

繼而，如圖35所示，形成複數個支持構造HRS。該步驟例如與參照圖14～圖17所說明之步驟同樣地進行。

繼而，如圖36所示，形成複數個記憶體孔MH內之構成、及複數個支持構造HRM。該步驟例如與參照圖18～圖21所說明之步驟同樣地進行。

繼而，例如，如圖37所示，於接線區域R _HU形成大致階梯狀之構造。該步驟基本上與參照圖10所說明之步驟同樣地進行。但是，於與圖37相對應之步驟中，不僅去除犧牲層110A及絕緣層101，亦去除支持構造HRS、HRM之一部分。

繼而，進行參照圖11所說明之步驟、及參照圖22～圖29所說明之步驟。由此，形成如圖38所示之構成。

繼而，例如，如圖39所示，於與複數個接觸電極CC相對應之位置形成複數個接觸孔CCH'。接觸孔CCH'係於Z方向上延伸，貫通絕緣層101且使導電層110及支持構造HRS'之上表面露出之貫通孔。該步驟例如藉由RIE等方法來進行。

繼而，例如，如圖33所示，於接觸孔CCH'之內部形成接觸電極CC。該步驟例如藉由CVD等來進行。

然後，藉由形成配線等，而形成第2實施方式之半導體記憶裝置。

[效果]  根據第2實施方式之半導體記憶裝置，與第1實施方式之半導體記憶裝置同樣地，能夠恰當地支持上述中空構造，並且抑制上述階差之產生。

又，於第1實施方式之半導體記憶裝置之製造步驟中，在參照圖12及圖13所說明之步驟中，形成複數個記憶體孔MH及複數個導孔HRH。此處，複數個記憶體孔MH分別貫通相同數量之犧牲層110A。另一方面，複數個導孔HRH分別貫通不同數量之犧牲層110A。根據此種理由，有時很難均勻地形成複數個導孔HRH。

此處，於第2實施方式之半導體記憶裝置之製造步驟中，在參照圖34所說明之步驟中，複數個記憶體孔MH及複數個導孔HRH全部貫通相同數量之犧牲層110A。因此，相比第1實施方式之半導體製造裝置而言，容易均勻地形成複數個導孔HRH。

[第3實施方式]  繼而，參照圖40及圖41對第3實施方式之半導體記憶裝置進行說明。圖40係表示第3實施方式之半導體記憶裝置之部分構成之模式性俯視圖。圖41係將圖40所示之構造沿著C-C'線切斷，並沿著箭頭方向觀察所得之模式性剖視圖。

第3實施方式之半導體記憶裝置基本上與第1實施方式之半導體記憶裝置同樣地構成。

但是，於第3實施方式中，在接觸電極CC之外周面設置有氧化矽(SiO ₂)等之絕緣層SW。

又，第3實施方式之半導體記憶裝置具備導電層110'來代替導電層110。導電層110'基本上與導電層110同樣地構成。但是，導電層110'隔著複數個絕緣層SW分別包圍複數個接觸電極CC之外周面。

又，圖40之例中，從Y方向之一側數起第2個、第3個、第5個、第6個、第8個及第9個支持構造區域HRR具備以特定間距排列於X方向之複數個支持構造HR。上述複數個支持構造HR之一部分設置於從Z方向觀察時與接觸電極CC重疊之位置。於此種位置設置支持構造HRS''來作為支持構造HR。上述複數個支持構造HRS''連接於接觸電極CC之下端及絕緣層SW之外周面。又，上述複數個支持構造HR之一部分設置於從Z方向觀察時不與接觸電極CC重疊之位置。於此種位置設置支持構造HRM來作為支持構造HR。

[製造方法]  繼而，參照圖42～圖57對第3實施方式之半導體記憶裝置之製造方法進行說明。圖42～圖57係用以對該製造方法進行說明之模式性剖視圖，示出了與圖41相對應之剖面。

要製造本實施方式之半導體記憶裝置時，首先，執行至第2實施方式之半導體記憶裝置之製造步驟中參照圖36所說明之步驟為止。

繼而，如圖42所示，於圖36所示之構造之上表面形成抗蝕劑R1。抗蝕劑R1使與複數個接觸電極CC相對應之位置露出，且覆蓋其以外之區域。

繼而，如圖43所示，去除最上層之絕緣層101之一部分，使從上方數起第1層犧牲層110A之上表面露出。該步驟例如藉由RIE等進行。

繼而，如圖44所示，將抗蝕劑R1剝離，形成抗蝕劑R2。抗蝕劑R2使與複數個接觸電極CC中、連接於從上方數起第偶數個導電層110'之接觸電極CC相對應之位置露出，且覆蓋其以外之區域。

繼而，如圖45所示，將犧牲層110A及絕緣層101各去除一層，使犧牲層110A之上表面露出。該步驟例如藉由RIE等來進行。

繼而，如圖46所示，將抗蝕劑R2剝離，形成抗蝕劑R3。抗蝕劑R3使與複數個接觸電極CC中、連接於從上方數起第4n＋3個及第4n＋4個(n為0以上之整數)導電層110'之接觸電極CC相對應之位置露出，且覆蓋其以外之區域。

繼而，如圖47所示，將犧牲層110A及絕緣層101交替地各去除2層，使犧牲層110A之上表面露出。該步驟例如藉由RIE等進行。

繼而，如圖48所示，將抗蝕劑R3剝離，形成抗蝕劑R4。抗蝕劑R4使與複數個接觸電極CC中、連接於從上方數起第8n＋5個～第8n＋8個(n為0以上之整數)導電層110'之接觸電極CC相對應之位置露出，且覆蓋其以外之區域。

繼而，如圖49所示，將犧牲層110A及絕緣層101交替地各去除4層，使犧牲層110A之上表面露出。該步驟例如藉由RIE等進行。

繼而，如圖50所示，將抗蝕劑R4剝離，形成抗蝕劑R5。抗蝕劑R5使與複數個接觸電極CC中、連接於從上方數起第16n＋9個～第16n＋16個(n為0以上之整數)導電層110'之接觸電極CC相對應之位置露出，且覆蓋其以外之區域。

繼而，如圖51所示，將犧牲層110A及絕緣層101交替地各去除8層，使犧牲層110A之上表面露出。該步驟例如藉由RIE等進行。

繼而，如圖52所示，將抗蝕劑R5剝離，形成抗蝕劑R6。抗蝕劑R6使與複數個接觸電極CC中連接於從上方數起第32n＋17個～第32n＋32個(n為0以上之整數)導電層110'之接觸電極CC相對應之位置露出，且覆蓋其以外之區域。

繼而，如圖53所示，將犧牲層110A及絕緣層101交替地各去除16層，使犧牲層110A之上表面露出。該步驟例如藉由RIE等來進行。

繼而，如圖54所示，於由參照圖42～圖53所說明之步驟而形成之接觸孔CCH''之內周面及底面形成絕緣層SW。又，於接觸孔CCH''之內部形成犧牲層CCA。該步驟例如藉由CVD等來進行。

繼而，進行第1實施方式之半導體記憶裝置之製造步驟中參照圖22～圖29所說明之步驟。由此，形成如圖55所示之構成。

繼而，如圖56所示，去除犧牲層CCA。該步驟例如藉由濕式蝕刻等來進行。

繼而，如圖57所示，去除絕緣層SW中形成於接觸孔CCH''之底面之部分，使導電層110'之上表面露出。該步驟例如藉由RIE等來進行。

繼而，例如，如圖41所示，於接觸孔CCH''之內部形成接觸電極CC。該步驟例如藉由CVD等來進行。

然後，藉由形成配線等，而形成第3實施方式之半導體記憶裝置。

[效果]  根據第3實施方式之半導體記憶裝置，與第1實施方式之半導體記憶裝置同樣地，能夠恰當地支持上述中空構造，並且抑制上述階差之產生。

又，第3實施方式之半導體記憶裝置與第2實施方式之半導體記憶裝置同樣地，相比第1實施方式之半導體製造裝置而言，容易均勻地形成複數個導孔HRH。

又，於第2實施方式之半導體記憶裝置之製造步驟中，在參照圖37所說明之步驟中，在接線區域R _HU形成大致階梯狀之構造。於該步驟中，除了去除複數個犧牲層110A及絕緣層101，亦去除支持構造HRS、HRM之一部分。但是，複數個犧牲層110A、絕緣層101、及支持構造HRS、HRM包含不同之材料，有時很難同時加工。

此處，於第3實施方式之半導體記憶裝置之製造步驟中，不執行參照圖37所說明之步驟。因此，相比第2實施方式之半導體製造裝置而言，有時能容易地製造。

[第4實施方式]  繼而，參照圖58對第4實施方式之半導體記憶裝置進行說明。圖58係表示第4實施方式之半導體記憶裝置之部分構成之模式性剖視圖。

第4實施方式之半導體記憶裝置基本上與第3實施方式之半導體記憶裝置同樣地構成。

但是，於第4實施方式中，在最上層之導電層110'之上方，隔著絕緣層101設置有絕緣層105。絕緣層105例如亦可為包含鋁(Al)、鈦(Ti)、鉿(Hf)、或鋯(Zr)中之至少一種之絕緣性金屬氧化膜。又，絕緣層105亦可為其他絕緣層。絕緣層105例如亦可為相比犧牲層110A而言對磷酸之耐性更高之材料。又，絕緣層105例如亦可為在執行RIE等時能夠充分增大與絕緣層101之選擇比之材料。

又，於第4實施方式中，絕緣層SW之下端設置於較接觸電極CC之下端更靠上方。具體而言，絕緣層SW之下端設置於連接在所對應之接觸電極CC之導電層110'之上表面所設之絕緣層101之上表面。

[製造方法]  繼而，參照圖59～圖75對第4實施方式之半導體記憶裝置之製造方法進行說明。圖59～圖75係用以對該製造方法進行說明之模式性剖視圖，示出了與圖58相對應之剖面。

當製造本實施方式之半導體記憶裝置時，首先，執行至第1實施方式之半導體記憶裝置之製造步驟中參照圖8及圖9所說明之步驟為止。

繼而，如圖59所示，於圖8及圖9所示之構造之上表面形成絕緣層101、絕緣層105及絕緣層101。該步驟例如藉由CVD等來進行。

繼而，執行至第2實施方式之半導體記憶裝置之製造步驟中參照圖36所說明之步驟為止。

繼而，如圖60所示，於圖36所示之構造之上表面形成抗蝕劑R1。

繼而，如圖61所示，去除最上層之絕緣層101之一部分，使絕緣層105之上表面露出。又，去除絕緣層105之一部分，使其正下方之絕緣層101之上表面露出。

繼而，如圖62所示，將抗蝕劑R1剝離，形成抗蝕劑R2。

繼而，如圖63所示，將絕緣層101及犧牲層110A各去除一層，使絕緣層101之上表面露出。該步驟例如藉由RIE等來進行。

繼而，如圖64所示，將抗蝕劑R2剝離，形成抗蝕劑R3。

繼而，如圖65所示，將絕緣層101及犧牲層110A交替地各去除2層，使絕緣層101之上表面露出。該步驟例如藉由RIE等來進行。

繼而，如圖66所示，將抗蝕劑R3剝離，形成抗蝕劑R4。

繼而，如圖67所示，將絕緣層101及犧牲層110A交替地各去除4層，使絕緣層101之上表面露出。該步驟例如藉由RIE等來進行。

繼而，如圖68所示，將抗蝕劑R4剝離，形成抗蝕劑R5。

繼而，如圖69所示，將絕緣層101及犧牲層110A交替地各去除8層，使絕緣層101之上表面露出。該步驟例如藉由RIE等來進行。

繼而，如圖70所示，將抗蝕劑R5剝離，形成抗蝕劑R6。

繼而，如圖71所示，將絕緣層101及犧牲層110A交替地各去除16層，使絕緣層101之上表面露出。該步驟例如藉由RIE等來進行。

繼而，如圖72所示，於由參照圖60～圖71所說明之步驟而形成之接觸孔CCH''之內周面及底面形成絕緣層SW。又，於接觸孔CCH''之內部形成犧牲層CCA。該步驟例如藉由CVD等來進行。

繼而，進行第1實施方式之半導體記憶裝置之製造步驟中參照圖22～圖29所說明之步驟。由此，形成如圖73所示之構成。

繼而，如圖74所示，去除犧牲層CCA。該步驟例如藉由濕式蝕刻等來進行。

繼而，如圖75所示，去除絕緣層SW中形成在接觸孔CCH''之底面之部分。又，去除1層絕緣層101，使導電層110'之上表面露出。該步驟例如藉由RIE等來進行。

繼而，例如，如圖58所示，於接觸孔CCH''之內部形成接觸電極CC。該步驟例如藉由CVD等來進行。

然後，藉由形成配線等，而形成第4實施方式之半導體記憶裝置。

[效果]  根據第4實施方式之半導體記憶裝置，與第1實施方式之半導體記憶裝置同樣地，能夠恰當地支持上述中空構造，並且抑制上述階差之產生。

又，第4實施方式之半導體記憶裝置與第2實施方式之半導體記憶裝置同樣地，相比第1實施方式之半導體製造裝置而言，容易均勻地形成複數個導孔HRH。

又，第4實施方式之半導體記憶裝置與第3實施方式之半導體記憶裝置同樣地，相比第2實施方式之半導體製造裝置而言，有時能容易地製造。

又，於第3實施方式之半導體記憶裝置之製造步驟中，在參照圖43、圖45、圖47、圖49、圖51及圖53所說明之步驟中，使犧牲層110A之上表面露出於接觸孔CCH''之底面。於此種步驟中，將犧牲層110A用作蝕刻終止層。

此處，隨著半導體記憶裝置之高積體化，犧牲層110A之Z方向上之厚度不斷變小。此種狀態下，將犧牲層110A用作蝕刻終止層時，於參照圖43～圖53所說明之步驟中，犧牲層110A之Z方向上之厚度會變得更小。此種情形時，例如於參照圖27所說明之步驟中，有時無法恰當地去除犧牲層110A。又，於參照圖28所說明之步驟中，有時無法恰當地形成導電層110'。

此處，為了防止犧牲層110A之Z方向上之厚度變小，考慮將絕緣層101而非犧牲層110A用作蝕刻終止層。但是，於第3實施方式之半導體記憶裝置之製造步驟中，在參照圖43所說明之步驟中，最上層之犧牲層110A之上表面露出。

因此，於第4實施方式之半導體記憶裝置之製造方法中，在參照圖59所說明之步驟中，於圖8及圖9所示之構造之上表面形成絕緣層101、絕緣層105及絕緣層101。又，於參照圖61所說明之步驟中，首先，去除最上層之絕緣層101之一部分，使絕緣層105之上表面露出。又，去除絕緣層105之一部分，使其正下方之絕緣層101之上表面露出。又，於參照圖62～圖71所說明之步驟中，將絕緣層101而非犧牲層110A用作蝕刻終止層。

根據此種方法，由於不將犧牲層110A用作蝕刻終止層，因此，能夠抑制犧牲層110A之Z方向上之厚度變小。由此，於參照圖27所說明之步驟中，能夠恰當地去除犧牲層110A。又，於參照圖28所說明之步驟中，能夠恰當地形成導電層110'。因此，第4實施方式之半導體記憶裝置相比第3實施方式之半導體記憶裝置而言，有時能容易地製造。

[其他]  以上，對第1實施方式～第4實施方式之半導體記憶裝置進行了說明。但是，以上所說明之構成僅為例示，具體構成可適當調整。

例如，圖40之例中，於X方向上相鄰之2個CC之間，設置有排列於Y方向之2個支持構造HRM。又，於Y方向上相鄰之2個CC之間，設置有排列於X方向之2個支持構造HRM。

另一方面，圖76之例中，於X方向上相鄰之2個CC之間，設置有排列於X方向及Y方向之4個支持構造HRM。又，於Y方向上相鄰之2個CC之間，設置有排列於X方向及Y方向之4個支持構造HRM。

又，例如，圖77之例中，於X方向上相鄰之2個CC之間，設置有排列於Y方向之3個支持構造HR。又，於Y方向上相鄰之2個CC之間，設置有排列於X方向之3個支持構造HRM。

又，例如，圖2中例示了於Y方向上連續排列之複數個(圖2之例中為8個)支持構造HRM。又，例示了於X方向上連續排列之複數個支持構造HRM。此種構成中，設置於接線區域R _HU之支持構造HR中之約67%成為支持構造HRM。

另一方面，圖78中例示了於Y方向上交替排列之複數個支持構造HRM與複數個支持構造HRS。圖78之例中，排列於Y方向之10個支持構造區域HRR中從Y方向之一側(例如，Y方向負側)數起第3個及第5個支持構造區域HRR具備支持構造HRM來代替支持構造HRS。又，從Y方向之一側數起第7個支持構造區域HRR中所含之複數個支持構造HR中，從X方向之一側(例如，X方向負側)數起第3n＋1個(n為0以上之整數)支持構造HR為支持構造HRS，第3n＋2個及第3n＋3個支持構造HR為支持構造HRM。此種構成中，設置於接線區域R _HU之支持構造HR中之約50%成為支持構造HRM。

又，圖79中例示了於X方向上交替排列之複數個支持構造HRM與複數個支持構造HRS。圖79之例中，排列於Y方向之10個支持構造區域HRR中從Y方向之一側數起第4個及第7個支持構造區域HRR具備於X方向上交替排列之複數個支持構造HRM、HRS。此種構成中，設置於接線區域R _HU之支持構造HR中之50%成為支持構造HRM。

又，圖80之例中，排列於Y方向之10個支持構造區域HRR中從Y方向之一側數起第4個及第7個支持構造HR中，從X方向之一側數起第3n＋1個(n為0以上之整數)支持構造HR為支持構造HRM，第3n＋2個及第3n＋3個支持構造HR為支持構造HRS。又，除此以外之支持構造區域HRR包含排列於X方向之複數個支持構造HRS。此種構成中，設置於接線區域R _HU之支持構造HR中之約11%成為支持構造HRM。

又，圖81之例中，排列於Y方向之3個接觸電極CC中從Y方向之一側數起第1個及第3個接觸電極CC之XY平面上之中心位置，設置於較各導電層110之階台區域之XY平面上之中心位置更靠Y方向正側。又，從Y方向之一側數起第2個接觸電極CC之XY平面上之中心位置，設置於較各導電層110之階台區域之XY平面上之中心位置更靠Y方向負側。再者，此處所謂之階台區域係指導電層110上表面中從上方觀察時不與其他導電層110重疊之區域。

又，圖81之例中，從Y方向之一側數起第1個、第3個、第5個、第9個及第10個支持構造區域HRR包含排列於X方向之複數個支持構造HRS。又，從Y方向之一側數起第2個及第6個～第8個支持構造區域HRR包含排列於X方向之複數個支持構造HRM。又，從Y方向之一側數起第4個支持構造HR中，從X方向之一側數起第3n＋1個支持構造HR為支持構造HRM，第3n＋2個及第3n＋3個支持構造HR為支持構造HRS。此種構成中，設置於接線區域R _HU之支持構造HR中之約39%成為支持構造HRM。

[其他]  已對本發明之若干個實施方式進行了說明，但該等實施方式係作為示例提出，並不意圖限定發明之範圍。該等新穎之實施方式能夠以其他各種形態加以實施，且可於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施方式及其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及與其均等之範圍內。

[相關申請案之參照] 本申請案享有以日本專利申請案2021-153406號(申請日：2021年9月21日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。

100:半導體基板 101:絕緣層 105:絕緣層 110:導電層 110':導電層 110A:犧牲層 111:障壁導電層 112:金屬層 113:導電層 113A:半導體層 113B:犧牲層 113C:犧牲層 113D:犧牲層 113E:半導體層 120:半導體層 121:雜質區域 122:雜質區域 125:絕緣層 130:閘極絕緣層 130A:絕緣層 131:隧道絕緣層 132:電荷儲存層 133:區塊絕緣層 134:高介電常數絕緣層 140:導電層 141:絕緣層 151:抗蝕劑 152:絕緣層 220:半導體層 225:絕緣層 230:絕緣層 BL:位元線 BLK:記憶塊 CC:接觸電極 CCA:犧牲層 CCH:接觸孔 CCH':接觸孔 CCH'':接觸孔 Ch:接觸電極 HR, HRM, HRS:支持構造 HRM':支持構造 HRS':支持構造 HRS'':支持構造 HRH:導孔 HRR:支持構造區域 MD:記憶體裸片 MH:記憶體孔 R1:抗蝕劑 R2:抗蝕劑 R3:抗蝕劑 R4:抗蝕劑 R5:抗蝕劑 R6:抗蝕劑 R _MCA:記憶胞陣列區域 R _MH:記憶體孔區域 R _HU:接線區域 SHE:串單元間絕緣層 SU:串單元 ST:塊間構造 STA:溝槽 STSW:保護膜 SW:絕緣層 Vy:接觸電極

圖1係表示第1實施方式之半導體記憶裝置之部分構成之模式性俯視圖。  圖2係將圖1之一部分放大表示之模式性俯視圖。  圖3係將圖2之一部分放大表示之模式性俯視圖。  圖4係將圖2所示之構造沿著A-A'線切斷，並沿著箭頭方向觀察所得之模式性剖視圖。  圖5係圖4之B所示之部分之模式性放大圖。  圖6係將圖2所示之構造沿著C-C'線切斷，並沿著箭頭方向觀察所得之模式性剖視圖。  圖7係將圖2所示之構造沿著D-D'線切斷，並沿著箭頭方向觀察所得之模式性剖視圖。  圖8係用以對第1實施方式之半導體記憶裝置之製造方法進行說明之模式性剖視圖。  圖9係用以對該製造方法進行說明之模式性剖視圖。  圖10係用以對該製造方法進行說明之模式性剖視圖。  圖11係用以對該製造方法進行說明之模式性剖視圖。  圖12係用以對該製造方法進行說明之模式性剖視圖。  圖13係用以對該製造方法進行說明之模式性剖視圖。  圖14係用以對該製造方法進行說明之模式性剖視圖。  圖15係用以對該製造方法進行說明之模式性剖視圖。  圖16係用以對該製造方法進行說明之模式性剖視圖。  圖17係用以對該製造方法進行說明之模式性剖視圖。  圖18係用以對該製造方法進行說明之模式性剖視圖。  圖19係用以對該製造方法進行說明之模式性剖視圖。  圖20係用以對該製造方法進行說明之模式性剖視圖。  圖21係用以對該製造方法進行說明之模式性剖視圖。  圖22係用以對該製造方法進行說明之模式性剖視圖。  圖23係用以對該製造方法進行說明之模式性剖視圖。  圖24係用以對該製造方法進行說明之模式性剖視圖。  圖25係用以對該製造方法進行說明之模式性剖視圖。  圖26係用以對該製造方法進行說明之模式性剖視圖。  圖27係用以對該製造方法進行說明之模式性剖視圖。  圖28係用以對該製造方法進行說明之模式性剖視圖。  圖29係用以對該製造方法進行說明之模式性剖視圖。  圖30係用以對該製造方法進行說明之模式性剖視圖。  圖31係用以對該製造方法進行說明之模式性剖視圖。  圖32係表示第2實施方式之半導體記憶裝置之部分構成之模式性俯視圖。  圖33係將圖32所示之構造沿著C-C'線切斷，並沿著箭頭方向觀察所得之模式性剖視圖。  圖34係用以對第2實施方式之半導體記憶裝置之製造方法進行說明之模式性剖視圖。  圖35係用以對該製造方法進行說明之模式性剖視圖。  圖36係用以對該製造方法進行說明之模式性剖視圖。  圖37係用以對該製造方法進行說明之模式性剖視圖。  圖38係用以對該製造方法進行說明之模式性剖視圖。  圖39係用以對該製造方法進行說明之模式性剖視圖。  圖40係表示第3實施方式之半導體記憶裝置之部分構成之模式性俯視圖。  圖41係將圖40所示之構造沿著C-C'線切斷，並沿著箭頭方向觀察所得之模式性剖視圖。  圖42係用以對第3實施方式之半導體記憶裝置之製造方法進行說明之模式性剖視圖。  圖43係用以對該製造方法進行說明之模式性剖視圖。  圖44係用以對該製造方法進行說明之模式性剖視圖。  圖45係用以對該製造方法進行說明之模式性剖視圖。  圖46係用以對該製造方法進行說明之模式性剖視圖。  圖47係用以對該製造方法進行說明之模式性剖視圖。  圖48係用以對該製造方法進行說明之模式性剖視圖。  圖49係用以對該製造方法進行說明之模式性剖視圖。  圖50係用以對該製造方法進行說明之模式性剖視圖。  圖51係用以對該製造方法進行說明之模式性剖視圖。  圖52係用以對該製造方法進行說明之模式性剖視圖。  圖53係用以對該製造方法進行說明之模式性剖視圖。  圖54係用以對該製造方法進行說明之模式性剖視圖。  圖55係用以對該製造方法進行說明之模式性剖視圖。  圖56係用以對該製造方法進行說明之模式性剖視圖。  圖57係用以對該製造方法進行說明之模式性剖視圖。  圖58係表示第4實施方式之半導體記憶裝置之部分構成之模式性剖視圖。  圖59係用以對第4實施方式之半導體記憶裝置之製造方法進行說明之模式性剖視圖。  圖60係用以對該製造方法進行說明之模式性剖視圖。  圖61係用以對該製造方法進行說明之模式性剖視圖。  圖62係用以對該製造方法進行說明之模式性剖視圖。  圖63係用以對該製造方法進行說明之模式性剖視圖。  圖64係用以對該製造方法進行說明之模式性剖視圖。  圖65係用以對該製造方法進行說明之模式性剖視圖。  圖66係用以對該製造方法進行說明之模式性剖視圖。  圖67係用以對該製造方法進行說明之模式性剖視圖。  圖68係用以對該製造方法進行說明之模式性剖視圖。  圖69係用以對該製造方法進行說明之模式性剖視圖。  圖70係用以對該製造方法進行說明之模式性剖視圖。  圖71係用以對該製造方法進行說明之模式性剖視圖。  圖72係用以對該製造方法進行說明之模式性剖視圖。  圖73係用以對該製造方法進行說明之模式性剖視圖。  圖74係用以對該製造方法進行說明之模式性剖視圖。  圖75係用以對該製造方法進行說明之模式性剖視圖。  圖76係表示其他實施方式之半導體記憶裝置之部分構成之模式性俯視圖。  圖77係表示其他實施方式之半導體記憶裝置之部分構成之模式性俯視圖。  圖78係表示其他實施方式之半導體記憶裝置之部分構成之模式性俯視圖。  圖79係表示其他實施方式之半導體記憶裝置之部分構成之模式性俯視圖。  圖80係表示其他實施方式之半導體記憶裝置之部分構成之模式性俯視圖。  圖81係表示其他實施方式之半導體記憶裝置之部分構成之模式性俯視圖。

110:導電層

CC:接觸電極

HR,HRM,HRS:支持構造

HRR:支持構造區域

R_MH:記憶體孔區域

R_HU:接線區域

SHE:串單元間絕緣層

SU:串單元

ST:塊間構造

Claims (8)

1. 一種半導體記憶裝置，其具備：  基板，其具備排列於第1方向之第1區域及第2區域；  複數個第1導電層，其等排列於與上述基板之表面交叉之第2方向，遍及上述第1區域及上述第2區域沿上述第1方向延伸；  第1半導體層，其設置於上述第1區域，於上述第2方向上延伸，與上述複數個第1導電層對向；  電荷儲存層，其設置於上述複數個第1導電層與上述第1半導體層之間；  接觸電極，其設置於上述第2區域，於上述第2方向上延伸，連接於上述複數個第1導電層中之一者；及  複數個第1構造及複數個第2構造，其等設置於上述第2區域，於上述第2方向上延伸，外周面被上述複數個第1導電層包圍；  上述第1構造包含：  第2半導體層，其於上述第2方向上延伸，與上述複數個第1導電層相對向，且包含與上述第1半導體層共通之半導體材料；及  第1絕緣層，其設置於上述複數個第1導電層與上述第2半導體層之間，包含與上述電荷儲存層共通之絕緣材料；  上述第2構造不包含上述半導體材料及上述絕緣材料。
2. 如請求項1之半導體記憶裝置，其中  上述半導體材料為多晶矽(Si)，  上述絕緣材料為氮化矽(SiN)。
3. 如請求項1之半導體記憶裝置，其中  上述第2區域具備：  第3區域，其於與上述第1方向及上述第2方向交叉之第3方向上，與上述複數個第1導電層之一側端部相隔之距離小於第1距離；  第4區域，其於上述第3方向上，與上述複數個第1導電層之另一側端部相隔之距離小於上述第1距離；及  第5區域，其設置於上述第3區域與上述第4區域之間；且  上述複數個第1構造設置於上述第5區域，  上述複數個第2構造之至少一部分設置於上述第3區域，  上述複數個第2構造之至少一部分設置於上述第4區域。
4. 如請求項1至3中任一項之半導體記憶裝置，其中  上述複數個第2構造之至少一部分與上述接觸電極相接。
5. 如請求項1至3中任一項之半導體記憶裝置，其中  設置於上述第2區域之上述複數個第1構造及上述複數個第2構造中之30%以上為上述第1構造。
6. 一種半導體記憶裝置，其具備：  基板，其具備排列於第1方向之第1區域及第2區域；  複數個第1導電層，其等排列於與上述基板之表面交叉之第2方向，遍及上述第1區域及上述第2區域沿上述第1方向延伸；  第1半導體層，其設置於上述第1區域，於上述第2方向上延伸，與上述複數個第1導電層相對向；  電荷儲存層，其設置於上述複數個第1導電層及上述第1半導體層之間；  接觸電極，其設置於上述第2區域，於上述第2方向上延伸，連接於上述複數個第1導電層中之一者；及  金屬氧化膜，其設置於上述第2區域，包圍上述接觸電極之外周面。
7. 如請求項6之半導體記憶裝置，其中  上述接觸電極之外周面被上述複數個第1導電層之至少一部分包圍。
8. 如請求項6或7之半導體記憶裝置，其中  上述金屬氧化膜包含鋁(Al)、鈦(Ti)、鉿(Hf)及鋯(Zr)中之至少一種。

Images