JP2023170596A - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】好適に製造可能な半導体記憶装置及びその製造方法を提供する。【解決手段】半導体記憶装置は、第１方向（Ｙ）に並ぶ複数のフィンガー構造と、これらに対して積層方向（Ｚ）の一方側に設けられたビット線と、第１方向に隣り合う第１、第２フィンガー構造の間に設けられたフィンガー間絶縁層（１４２）と、を備える。第１フィンガー構造は、積層方向に並ぶ複数の導電層（１１０）と、複数の導電層と対向する半導体層（１２０）と、ビット線と複数の導電層との間に設けられ窒素（Ｎ）及びシリコン（Ｓｉ）を含む第１絶縁層（１０３）と、第１絶縁層と複数の導電層との間に設けられた第２絶縁層（１０２）と、を備える。第１絶縁層のビット線側の面に対応する位置の第１絶縁層とフィンガー間絶縁層との距離（Ｄ１０３）は、第２絶縁層のビット線と反対側の面に対応する位置の第２絶縁層とフィンガー間絶縁層との距離（Ｄ１０２）よりも大きい。【選択図】図５

Description

本実施形態は、半導体記憶装置及びその製造方法に関する。
積層方向に並ぶ複数の導電層と、これら複数の導電層に対向する半導体層と、導電層及び半導体層の間に設けられた電荷蓄積膜と、を備える半導体記憶装置が知られている。
特開２０２０－１５０２１８号公報 米国特許第９６４６９７５号明細書
好適に製造可能な半導体記憶装置及びその製造方法を提供する。
一の実施形態に係る半導体記憶装置は、第１方向に並ぶ複数のフィンガー構造と、第１方向に延伸し、複数のフィンガー構造に対して、第１方向と交差する積層方向の一方側に設けられたビット線と、複数のフィンガー構造のうち、第１方向に隣り合う第１フィンガー構造及び第２フィンガー構造の間に設けられたフィンガー間絶縁層と、を備える。第１フィンガー構造は、積層方向に並ぶ複数の導電層と、積層方向に延伸し、複数の導電層と対向し、ビット線に電気的に接続された半導体層と、複数の導電層と半導体層との間に設けられた電荷蓄積膜と、を備える。また、第１フィンガー構造は、ビット線と複数の導電層との間に設けられ、窒素（Ｎ）及びシリコン（Ｓｉ）を含む第１絶縁層と、第１絶縁層と複数の導電層との間に設けられた第２絶縁層と、を備える。フィンガー間絶縁層は、複数の導電層の、第１方向における第２フィンガー構造側の面に沿って、複数の導電層よりもビット線に近い位置から複数の導電層よりもビット線から遠い位置にかけて、積層方向に延伸する。第１絶縁層と第２絶縁層とは互いに材料が異なる。第１絶縁層の積層方向におけるビット線側の面に対応する第１位置での、第１絶縁層とフィンガー間絶縁層との第１方向の距離を第１距離とし、第２絶縁層の積層方向におけるビット線と反対側の面に対応する第２位置での、第２絶縁層とフィンガー間絶縁層との第１方向の距離を第２距離とすると、第１距離は、第２距離よりも大きい。
第１実施形態に係る半導体記憶装置の構成を示す模式的な平面図である。 同半導体記憶装置の構成を示す模式的な平面図である。 同半導体記憶装置の構成を示す模式的な断面図である。 同半導体記憶装置の構成を示す模式的な断面図である。 同半導体記憶装置の構成を示す模式的な断面図である。 同半導体記憶装置の構成を示す模式的な断面図である。 同半導体記憶装置の構成を示す模式的な断面図である。 同半導体記憶装置の製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 比較例に係る半導体記憶装置の構成を示す模式的な断面図である。 比較例に係る半導体記憶装置の製造工程について説明するための模式的な断面図である。 比較例に係る半導体記憶装置の製造工程について説明するための模式的な断面図である。 第２実施形態に係る半導体記憶装置の構成を示す模式的な断面図である。 第２実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。 第３実施形態に係る半導体記憶装置の構成を示す模式的な断面図である。 第３実施形態に係る半導体記憶装置の構成を示す模式的な断面図である。 第３実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。 第３実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書においては、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、基板の表面と交差する方向を積層方向と呼ぶ場合がある。また、積層方向と交差する所定の面に沿った方向を第１方向、この面に沿って第１方向と交差する方向を第２方向と呼ぶことがある。積層方向は、Ｚ方向と一致していても良いし、一致していなくても良い。また、第１方向及び第２方向は、Ｘ方向及びＹ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
［第１実施形態］
［構成］
図１は、第１実施形態に係る半導体記憶装置の構成を示す模式的な平面図である。図２は、同半導体記憶装置の構成を示す模式的な平面図であり、図１のＡで示す部分を拡大して示している。図３は、同半導体記憶装置の構成を示す模式的な断面図であり、図２に示す構造をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た断面を示している。図４は、同半導体記憶装置の構成を示す模式的な断面図であり、図３のＣで示す部分を拡大して示している。尚、図４は、ＹＺ断面を示しているが、半導体層１２０の中心軸に沿ったＹＺ断面以外の断面（例えば、ＸＺ断面）を観察した場合にも、図４と同様の構造が観察される。図５は、同半導体記憶装置の構成を示す模式的な断面図であり、図３の一部を拡大して示している。図６は、同半導体記憶装置の構成を示す模式的な断面図であり、図２に示す構造をＤ－Ｄ´線に沿って切断し、矢印の方向に沿って見た断面を示している。図７は、同半導体記憶装置の構成を示す模式的な断面図である。
図１に示す様に、本実施形態に係る半導体記憶装置は、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡが設けられる。また、メモリセルアレイ領域ＲＭＣＡは、Ｘ方向に並ぶ２つのメモリホール領域ＲＭＨと、これら２つのメモリホール領域ＲＭＨの間に設けられたフックアップ領域ＲＨＵと、を備える。また、半導体基板１００のＹ方向の端部には、周辺領域ＲＰが設けられている。
尚、図示の例では、フックアップ領域ＲＨＵがメモリセルアレイ領域ＲＭＣＡのＸ方向の中央部に設けられている。しかしながら、この様な構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、フックアップ領域ＲＨＵは、メモリセルアレイ領域ＲＭＣＡのＸ方向の両端部又は一端部に設けられていても良い。
メモリセルアレイ領域ＲＭＣＡは、Ｙ方向に並ぶ複数のフィンガー構造ＦＳを備える。フィンガー構造ＦＳは、例えば図２に示す様に、Ｙ方向に並ぶ複数のストリングユニットＳＵを備える。Ｙ方向において隣り合う２つのフィンガー構造ＦＳの間には、フィンガー間構造ＳＴが設けられる。また、Ｙ方向において隣り合う２つのストリングユニットＳＵの間には、酸化シリコン（ＳｉＯ２）等のストリングユニット間絶縁層（導電層間絶縁層）ＳＨＥが設けられる。
本実施形態では、１つのフィンガー構造ＦＳが、ＮＡＮＤフラッシュメモリのブロック１つとして機能する。ただし、複数のフィンガー構造ＦＳが、ブロック１つとして機能しても良い。また、フィンガー構造ＦＳは、ストリングユニットＳＵを、１つのみ備えていても良い。
［メモリホール領域ＲＭＨの構造］
フィンガー構造ＦＳは、例えば図３に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、これら複数の導電層１１０の下方に設けられた配線層１１２と、Ｚ方向に延伸する複数の半導体層１２０と、を備える。また、複数の導電層１１０及び複数の半導体層１２０の間には、それぞれ、ゲート絶縁膜１３０が設けられている。
導電層１１０は、Ｘ方向に延伸する略板状の形状を備える。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。また、最上層の導電層１１０の上面には、酸化シリコン（ＳｉＯ２）等の絶縁層１０２、窒化シリコン（ＳｉＮ）等の絶縁層１０３、及び、酸化シリコン（ＳｉＯ２）等の絶縁層１０４が、順に設けられている。また、フィンガー構造ＦＳのＹ方向の両端部において、互いに材料が異なる絶縁層１０２，１０３のＹ方向の側面には、酸化シリコン（ＳｉＯ２）等の絶縁層１０６が設けられている。絶縁層１０６の下端のＺ方向の位置は、絶縁層１０２の下面よりも上方、絶縁層１０２の上面よりも下方に設けられている。絶縁層１０６の上端のＺ方向の位置は、絶縁層１０３の上面のＺ方向の位置と略一致している。ただし、絶縁層１０６の上端のＺ方向の位置は、絶縁層１０３の上面のＺ方向の位置より低くても良い。尚、絶縁層１０３は、酸窒化シリコン（ＳｉＯＮ）等の、窒素（Ｎ）及びシリコン（Ｓｉ）を含む他の層であっても良い。
複数の導電層１１０は、ＮＡＮＤフラッシュメモリのワード線ＷＬ及びこれに接続された複数のメモリセル（メモリトランジスタ）のゲート電極として機能する。以下の説明では、この様な導電層１１０を、導電層１１０（ＷＬ）と呼ぶ場合がある。これら複数の導電層１１０（ＷＬ）は、それぞれ、フィンガー構造ＦＳ毎に電気的に独立している。Ｙ方向に隣り合う２つのフィンガー構造ＦＳに着目した場合、これら２つのフィンガー構造ＦＳ中の、Ｚ方向に並ぶ複数の導電層１１０（ＷＬ）及びこれらの上下面に設けられた複数の絶縁層１０１は、フィンガー間構造ＳＴを介してＹ方向に分断されている。
複数の導電層１１０（ＷＬ）よりも下方に位置する一又は複数の導電層１１０は、ＮＡＮＤフラッシュメモリのソース側の選択ゲート線ＳＧＳ及びこれに接続された複数の選択トランジスタのゲート電極として機能する。以下の説明では、この様な導電層１１０を、導電層１１０（ＳＧＳ）と呼ぶ場合がある。Ｙ方向に隣り合う２つのフィンガー構造ＦＳに着目した場合、これら２つのフィンガー構造ＦＳ中の、一又は複数の導電層１１０（ＳＧＳ）及びこれらの上下面に設けられた複数の絶縁層１０１は、フィンガー間構造ＳＴを介してＹ方向に分断されている。
複数の導電層１１０（ＷＬ）よりも上方に位置する一又は複数の導電層１１０は、それぞれ、ＮＡＮＤフラッシュメモリのドレイン側の選択ゲート線ＳＧＤ及びこれに接続された複数の選択トランジスタのゲート電極として機能する。以下の説明では、この様な導電層１１０を、導電層１１０（ＳＧＤ）と呼ぶ場合がある。
図２に示す様に、これら複数の導電層１１０（ＳＧＤ）のＹ方向の幅ＹＳＧＤは、導電層１１０（ＷＬ）のＹ方向の幅ＹＷＬよりも小さい。同様に、導電層１１０（ＳＧＤ）の上下面に設けられた絶縁層１０１、及び、絶縁層１０２（図３），１０３（図３）のＹ方向の幅は、導電層１１０（ＷＬ）のＹ方向の幅ＹＷＬよりも小さい。
複数の導電層１１０（ＳＧＤ）は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。各フィンガー構造ＦＳ中において、Ｙ方向に隣り合う２つのストリングユニットＳＵに着目した場合、これら２つのストリングユニットＳＵ中の、一又は複数の導電層１１０（ＳＧＤ）、これらの上下面に設けられた複数の絶縁層１０１、及び、絶縁層１０２，１０３は、ストリングユニット間絶縁層ＳＨＥを介してＹ方向に分断されている。Ｙ方向に隣り合う２つのフィンガー構造ＦＳの、一方に含まれる複数のストリングユニットＳＵのうち他方に最も近いもの、及び、他方に含まれる複数のストリングユニットＳＵのうち一方に最も近いものに着目した場合、これら２つのストリングユニットＳＵ中の、一又は複数の導電層１１０（ＳＧＤ）、これらの上下面に設けられた複数の絶縁層１０１、及び、絶縁層１０２，１０３は、フィンガー間構造ＳＴを介してＹ方向に分断されている。
図４に示す様に、導電層１１０の上面、下面及び半導体層１２０との対向面には、高誘電率絶縁層１１１が設けられている。高誘電率絶縁層１１１は、例えば、アルミナ（Ａｌ２Ｏ３）等の金属酸化物を含む。高誘電率絶縁層１１１は、例えば、酸化シリコン（ＳｉＯ２）よりも大きな誘電率を有する。また、高誘電率絶縁層１１１は、例えば、窒化シリコン（ＳｉＮ）よりも大きな誘電率を有する。高誘電率絶縁層１１１は、図５に示す様に、絶縁層１０１のＹ方向の側面に設けられている。また、高誘電率絶縁層１１１は、フィンガー構造ＦＳのＹ方向の両端部において、絶縁層１０２，１０６によって形成される段差（図２０を参照して後述する段差Ｓｔｐ１）に沿って形成されている。即ち、高誘電率絶縁層１１１は、絶縁層１０２のＹ方向の側面のうち、絶縁層１０６が設けられていない部分、並びに、絶縁層１０６の下面及びＹ方向の側面に設けられている。高誘電率絶縁層１１１の上端のＺ方向の位置は、絶縁層１０３の上面のＺ方向の位置と略一致している。ただし、高誘電率絶縁層１１１の上端のＺ方向の位置は、絶縁層１０３の上面のＺ方向の位置より低くても良い。また、高誘電率絶縁層１１１は、絶縁層１０１，１０２，１０６の側面等に沿って、必ずしも連続的な膜として形成されていなくても良い。
配線層１１２（図３）は、例えば、リン（Ｐ）等のＮ型の不純物を含む多結晶シリコン等を含んでいても良い。また、配線層１１２の下面には、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電部材又はその他の導電部材が設けられていても良い。配線層１１２は、ＮＡＮＤフラッシュメモリのソース線の一部として機能する。
半導体層１２０は、図２に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、ＮＡＮＤフラッシュメモリのメモリセル（メモリトランジスタ）及び選択トランジスタのチャネル領域として機能する。半導体層１２０は、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５（図３）が設けられている。また、半導体層１２０の外周面は、それぞれ導電層１１０によって囲まれており、導電層１１０と対向している。
半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等を含む。半導体層１２０の、導電層１１０（ＷＬ）と対向する領域はノンドープであっても良い。半導体層１２０の、導電層１１０（ＳＧＤ）に対向する領域は、ノンドープであっても良いし、ホウ素（Ｂ）等のＰ型の不純物を含んでいても良い。半導体層１２０の、導電層１１０（ＳＧＳ）に対向する領域の少なくとも一部は、ノンドープであっても良い。半導体層１２０の、導電層１１０（ＳＧＳ）に対向する領域の一部は、リン（Ｐ）等のＮ型の不純物を含んでいても良い。
半導体層１２０の上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１が設けられている。この不純物領域１２１は、ビアコンタクト電極Ｃｈ，Ｖｙを介してビット線ＢＬに接続される。尚、図２に示す様に、一つのストリングユニットＳＵに対応する複数の半導体層１２０は、全て異なるビット線ＢＬに接続されている。図２の例では、Ｘ方向に並ぶ複数の半導体層１２０を含む列が、一つのストリングユニットＳＵに対応して、Ｙ方向に４つ並んでいる。これら４つの列に含まれる複数の半導体層１２０は、全て異なるビット線ＢＬに接続されている。
図３に示す様に、半導体層１２０の下端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２２が設けられている。この不純物領域１２２は、上記配線層１１２に接続されている。尚、一つのメモリセルアレイ領域ＲＭＣＡ（図１）に対応する複数の半導体層１２０は、全て共通の配線層１１２に接続される。
ゲート絶縁膜１３０は、半導体層１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図４に示す様に、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等を含む。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜を含む。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、例えば図３に示す様に、半導体層１２０と配線層１１２との接触部を除く半導体層１２０の外周面に沿ってＺ方向に延伸する。
尚、図４には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示している。しかしながら、ゲート絶縁膜１３０に含まれる電荷蓄積膜は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートでも良い。
ストリングユニット間絶縁層ＳＨＥは、例えば図２及び図３に示す様に、Ｘ方向及びＺ方向に延伸する。ストリングユニット間絶縁層ＳＨＥは、例えば、酸化シリコン（ＳｉＯ２）等を含む。ストリングユニット間絶縁層ＳＨＥの下端は、最上層に位置する導電層１１０（ＷＬ）の下面よりも上方に位置する。また、ストリングユニット間絶縁層ＳＨＥの下端は、最下層に位置する導電層１１０（ＳＧＤ）の下面よりも下方に位置する。また、ストリングユニット間絶縁層ＳＨＥの上端のＺ方向の位置は、絶縁層１０３の上面のＺ方向の位置と略一致している。ただし、ストリングユニット間絶縁層ＳＨＥの上端のＺ方向の位置は、絶縁層１０３の上面のＺ方向の位置より低くても良い。
フィンガー間構造ＳＴは、例えば図２及び図６に示す様に、Ｘ方向及びＺ方向に延伸するフィンガー間電極１４１と、フィンガー間電極１４１のＹ方向の両側面に設けられた酸化シリコン（ＳｉＯ２）等のフィンガー間絶縁層（積層構造間絶縁層）１４２と、を備える。フィンガー間電極１４１は、フィンガー間絶縁層１４２を介して、Ｚ方向に並ぶ複数の導電層１１０及びこれらの間に設けられた複数の絶縁層１０１、並びに、絶縁層１０２，１０３からＹ方向に離間する。フィンガー間電極１４１及びフィンガー間絶縁層１４２の下端は、配線層１１２に接続されている。フィンガー間電極１４１及びフィンガー間絶縁層１４２の上端のＺ方向の位置は、絶縁層１０３の上面のＺ方向の位置と略一致している。ただし、フィンガー間電極１４１及びフィンガー間絶縁層１４２の上端のＺ方向の位置は、絶縁層１０３の上面のＺ方向の位置より低くても良い。フィンガー間電極１４１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含む導電部材であっても良い。また、フィンガー間電極１４１は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等の半導体部材であっても良い。フィンガー間電極１４１は、導電部材及び半導体部材の双方を含んでいても良い。フィンガー間電極１４１は、ＮＡＮＤフラッシュメモリのソース線の一部として機能する。
ここで、フィンガー間電極１４１及びフィンガー間絶縁層１４２は、Ｚ方向に交互に並ぶ複数の導電層１１０及び絶縁層１０１のＹ方向の側面に沿って、Ｚ方向に延伸する。フィンガー間絶縁層１４２は、図５に示す様に、Ｚ方向に交互に並ぶ複数の導電層１１０及び高誘電率絶縁層１１１のＹ方向の側面に設けられている。また、フィンガー間電極１４１及びフィンガー間絶縁層１４２は、絶縁層１０２，１０６によって形成される段差（図２０を参照して後述する段差Ｓｔｐ１）に沿って形成されている。従って、フィンガー間電極１４１及びフィンガー間絶縁層１４２のＹ方向の両側面にも、段差が形成されている。
例えば、図示の例では、フィンガー間絶縁層１４２のフィンガー間電極１４１と反対側のＹ方向の側面が、高誘電率絶縁層１１１を介して絶縁層１０２に対向する面Ｓ１と、高誘電率絶縁層１１１を介して絶縁層１０６に対向する面Ｓ２と、を備える。
面Ｓ１は、絶縁層１０２の下面に対応する高さ位置から、絶縁層１０６の下端近傍に対応する高さ位置（高誘電率絶縁層１１１の、絶縁層１０６の下面を覆う部分の、下面の高さ位置）にかけて、Ｚ方向に連続する。面Ｓ２は、面Ｓ１の上端に対応する高さ位置から、絶縁層１０６の上端に対応する高さ位置にかけて、Ｚ方向に連続する。面Ｓ２の下端のＹ方向の位置は、面Ｓ１の上端のＹ方向の位置よりも、フィンガー間電極１４１側に設けられている。
図示の例では、絶縁層１０２の下面に対応する高さ位置から、面Ｓ１の上端に対応する高さ位置にかけて、絶縁層１０２とフィンガー間絶縁層１４２とのＹ方向における距離Ｄ１０２が、高誘電率絶縁層１１１のＹ方向の長さ（層厚）と同程度である。また、面Ｓ１の上端に対応する高さ位置から、絶縁層１０６の上端に対応する高さ位置にかけて、絶縁層１０２とフィンガー間絶縁層１４２とのＹ方向における距離、及び、絶縁層１０３とフィンガー間絶縁層１４２とのＹ方向における距離Ｄ１０３が、高誘電率絶縁層１１１及び絶縁層１０６のＹ方向の合計長さ（層厚）と同程度である。従って、距離Ｄ１０３は、距離Ｄ１０２よりも大きい。距離Ｄ１０２，Ｄ１０３にバラツキがあったとしても、距離Ｄ１０３の最小値は、距離Ｄ１０２の最大値よりも大きい。
また、フィンガー間電極１４１の、絶縁層１０６に対応する高さ位置に設けられた部分のＹ方向の幅は、フィンガー間電極１４１に対してＹ方向の一方側及び他方側に設けられた絶縁層１０６のＹ方向の長さ（層厚）の分だけ、小さくなっている。例えば、図６には、フィンガー間電極１４１の、ある高さ位置よりも下方に設けられた部分１４１ａと、この高さ位置よりも上方に設けられた部分１４１ｂと、を例示している。これらの部分１４１ａ，１４１ｂは、Ｚ方向に並ぶ。部分１４１ａの上端、及び、部分１４１ｂの下端に対応するＺ方向の位置は、最上層の導電層１１０の上面のＺ方向の位置よりも上方、絶縁層１０６の下端のＺ方向の位置よりも下方に設けられている。部分１４１ｂの下端のＹ方向の幅Ｙ１４１ｂは、部分１４１ａの上端のＹ方向の幅Ｙ１４１ａよりも小さい。尚、部分１４１ａ，１４１ｂの間に形成される段差（図２０を参照して後述する段差Ｓｔｐ１）、及び絶縁層１０３，１０２とフィンガー間絶縁層１４２との距離Ｄ１０３，Ｄ１０２（図５）の差は、いずれもフィンガー間構造ＳＴのＹ方向の両側面において互いに略等しい。
ビアコンタクト電極Ｃｈは、例えば図２に示す様に、半導体層１２０に対応して、Ｘ方向及びＹ方向に所定のパターンで並ぶ。ビアコンタクト電極Ｃｈの外周面には、図３に示す様に、絶縁層１０５が設けられている。ビアコンタクト電極Ｃｈ及び絶縁層１０５は、絶縁層１０４の一部、絶縁層１０３及び絶縁層１０２の一部を貫通してＺ方向に延伸し、下端において半導体層１２０の不純物領域１２１に、上端においてビアコンタクト電極Ｖｙに接続されている。本実施形態において、ビアコンタクト電極Ｃｈ及び絶縁層１０５の上端のＺ方向の位置は、絶縁層１０３の上面のＺ方向の位置よりも上方に設けられている。
ビット線ＢＬは、図２に示す様に、Ｙ方向に延伸し、Ｘ方向に並ぶ。ビット線ＢＬのＸ方向におけるピッチは、Ｘ方向に並ぶ複数の半導体層１２０のＸ方向におけるピッチの１／４倍である。ビット線ＢＬは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。上述したビアコンタクト電極Ｖｙは、Ｚ方向から見て、ビット線ＢＬとビアコンタクト電極Ｃｈとが重なる位置に設けられている。
［フックアップ領域ＲＨＵの構造］
図７に示す様に、フックアップ領域ＲＨＵには、複数の導電層１１０のテラス部Ｔが設けられている。テラス部Ｔは、例えば、導電層１１０の上面のうち、上方から見て、他の導電層１１０と重ならない部分である。これら複数のテラス部Ｔは、絶縁層１０２によって覆われている。
また、図７に示す様に、フックアップ領域ＲＨＵには、複数の導電層１１０に対応して、複数のビアコンタクト電極ＣＣが設けられている。これら複数のビアコンタクト電極ＣＣは、絶縁層１０２を貫通してＺ方向に延伸し、下端部において導電層１１０のテラス部Ｔに接続されている。ビアコンタクト電極ＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
［製造方法］
次に、図８～図３８を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。図８及び図１１～図３８は、同製造方法について説明するための模式的な断面図であり、図３に対応する断面を示している。図９及び図１０は、同製造方法について説明するための模式的な断面図であり、図７に対応する断面を示している。
本実施形態に係る半導体記憶装置の製造に際しては、例えば図８に示す様に、シリコン等の半導体層１１２Ａ、酸化シリコン等の犠牲層１１２Ｂ、シリコン等の犠牲層１１２Ｃ、酸化シリコン等の犠牲層１１２Ｄ、及び、シリコン等の半導体層１１２Ｅを形成する。また、複数の絶縁層１０１及び複数の犠牲層１１０Ａを交互に形成する。犠牲層１１０Ａは、例えば、窒化シリコン（ＳｉＮ）等を含む。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行う。
次に、例えば図９に示す様に、フックアップ領域ＲＨＵにおいて複数の絶縁層１０１及び複数の犠牲層１１０Ａの一部を除去し、複数のテラス部ＴＡを形成する。テラス部ＴＡは、例えば、犠牲層１１０Ａの上面のうち、上方から見て、他の犠牲層１１０Ａと重ならない部分である。この工程では、例えば、図８に示す様な構造の上面にレジストを形成する。また、犠牲層１１０Ａの除去、絶縁層１０１の除去、及び、レジストの一部の除去を繰り返し行う。尚、レジストの除去は、ウェットエッチング等の等方性のエッチングによって行う。
次に、例えば図１０に示す様に、複数のテラス部ＴＡを覆う酸化シリコン（ＳｉＯ２）等の絶縁層１０２を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図１１及び図１２に示す様に、半導体層１２０に対応する位置に、複数のメモリホールＭＨを形成する。メモリホールＭＨは、Ｚ方向に延伸し、絶縁層１０１及び犠牲層１１０Ａ、半導体層１１２Ｅ、犠牲層１１２Ｄ，１１２Ｃ，１１２Ｂを貫通し、半導体層１１２Ａの上面を露出させる貫通孔である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図１３に示す様に、複数のメモリホールＭＨの内部に、半導体層１２０、ゲート絶縁膜１３０、及び、絶縁層１２５を形成する。この工程は、例えば、ＣＶＤ及びＲＩＥによって行う。
次に、例えば図１４に示す様に、図１３に示す様な構造の上面に、絶縁層１０２，１０３Ａを形成する。また、絶縁層１０３Ａの上面に、酸化シリコン（ＳｉＯ２）等の絶縁層１０４Ａ（保護層）を形成する。また、絶縁層１０４Ａの上面に、絶縁層１０７Ａ，１０７Ｂを形成する。絶縁層１０７Ａは、例えば、炭素（Ｃ）等を含む。絶縁層１０７Ｂは、例えば、酸窒化シリコン（ＳｉＯＮ）等を含む。この工程は、例えば、ＣＶＤ等の方法によって行う。また、フィンガー間構造ＳＴ（図３）に対応する位置において、絶縁層１０７Ａ，１０７Ｂを除去する。
次に、例えば図１５に示す様に、フィンガー間構造ＳＴに対応する位置に、溝ＳＴＡを形成する。溝ＳＴＡは、Ｚ方向及びＸ方向に延伸し、絶縁層１０４Ａ，１０３Ａ，１０２、絶縁層１０１及び犠牲層１１０Ａ、半導体層１１２Ｅ、並びに、犠牲層１１２ＤをＹ方向に分断し、犠牲層１１２Ｃの上面を露出させる溝である。この工程は、例えば、絶縁層１０７Ａ，１０７ＢをマスクとするＲＩＥ等の方法によって行う。また、絶縁層１０７Ａ，１０７Ｂを除去する。
次に、例えば図１６に示す様に、溝ＳＴＡの内部及び絶縁層１０４Ａの上面に、レジストＳＴＢ（保護層）を形成する。
次に、例えば図１７に示す様に、レジストＳＴＢの一部を除去する。この工程では、Ｚ方向に並ぶ複数の犠牲層１１０Ａ及び絶縁層１０１のＹ方向の側面がレジストＳＴＢによって覆われ、且つ、絶縁層１０４Ａ，１０３ＡのＹ方向の側面、及び、絶縁層１０２のＹ方向の側面の一部が溝ＳＴＡの内部に露出する構造が形成される。この工程は、レジストＳＴＢの上面のＺ方向の位置が、絶縁層１０３Ａの下面のＺ方向の位置よりも下、最上層の犠牲層１１０Ａの上面のＺ方向の位置よりも上に位置する様に、実行される。この工程は、例えば、ＲＩＥ等の異方性エッチングによって行う。
次に、例えば図１８に示す様に、絶縁層１０４Ａの上面、絶縁層１０４Ａ，１０３ＡのＹ方向の側面、絶縁層１０２のＹ方向の側面の一部、及び、レジストＳＴＢの上面に、絶縁層１０６Ａ（保護層）を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図１９に示す様に、絶縁層１０６Ａの一部を除去して、絶縁層１０４Ａ及びレジストＳＴＢの上面を露出させる。この工程は、絶縁層１０６Ａのうち、絶縁層１０４Ａ，１０３ＡのＹ方向の側面、及び、絶縁層１０２のＹ方向の側面の一部に設けられた部分が残存する様に実行される。この工程は、例えば、ＲＩＥ等の異方性エッチングによって行う。
次に、例えば図２０に示す様に、レジストＳＴＢを除去する。この工程では、Ｚ方向に並ぶ複数の犠牲層１１０Ａ及び絶縁層１０１、犠牲層１１２Ｄ及び犠牲層１１２ＣのＹ方向の側面が溝ＳＴＡの内部に露出し、且つ、絶縁層１０３ＡのＹ方向の側面が絶縁層１０６Ａによって覆われた構造が形成される。この工程は、例えば、アッシング等の方法によって行う。尚、この工程では、溝ＳＴＡのＹ方向の側面のうち、絶縁層１０６Ａが形成された部分と、絶縁層１０６Ａが形成されていない部分との間に、段差Ｓｔｐ１が形成される。
次に、例えば図２１に示す様に、配線層１１２を形成する。この工程では、例えば、ウェットエッチング等の方法によって犠牲層１１２Ｂ，１１２Ｃ，１１２Ｄが除去される。また、ウェットエッチング等の方法によってゲート絶縁膜１３０の一部が除去され、半導体層１２０の一部の外周面を露出させる。また、エピタキシャル成長等の方法によって配線層１１２を形成する。
次に、例えば図２２に示す様に、溝ＳＴＡを介して犠牲層１１０Ａを除去する。これにより、Ｚ方向に並ぶ複数の空隙１１０Ｂが形成される。換言すれば、Ｚ方向に並ぶ複数の絶縁層１０１と、この絶縁層１０１を支持するメモリホールＭＨ内の構造（半導体層１２０、ゲート絶縁膜１３０及び絶縁層１２５）と、を含む中空構造が形成される。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図２３に示す様に、Ｚ方向に並ぶ複数の空隙１１０Ｂに、複数の導電層１１０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。尚、図２３では図示を省略するものの、この工程では、空隙１１０Ｂに導電層１１０を形成する前に、図４及び図５を参照して説明した高誘電率絶縁層１１１を形成する。
次に、例えば図２４に示す様に、絶縁層１０４Ａの上面、溝ＳＴＡのＹ方向の側面及び底面に、絶縁層１４２Ａを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。尚、溝ＳＴＡのＹ方向の側面において、絶縁層１４２Ａは、段差Ｓｔｐ１に沿って形成される。これにより、溝ＳＴＡのＹ方向の側面には、段差Ｓｔｐ２が形成される。
次に、例えば図２５に示す様に、絶縁層１４２Ａの一部を除去して、絶縁層１０４Ａ及び配線層１１２の上面を露出させる。この工程は、絶縁層１４２Ａのうち、溝ＳＴＡのＹ方向の側面に設けられた部分が残存する様に実行される。この工程は、例えば、ＲＩＥ等の異方性エッチングによって行う。
次に、例えば図２６に示す様に、絶縁層１０４Ａ，１４２Ａ，１０６Ａの上面、及び、溝ＳＴＡの内部に、導電部材１４１Ａを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。尚、導電部材１４１Ａのうち、段差Ｓｔｐ２よりも下方に設けられた部分は、図６を参照して説明した部分１４１ａとなる。また、導電部材１４１Ａのうち、段差Ｓｔｐ２よりも上方、絶縁層１０３Ａの上面よりも下方に設けられた部分は、図６を参照して説明した部分１４１ｂとなる。尚、この工程では、導電部材１４１Ａのかわりに、半導体部材を形成しても良い。
次に、例えば図２７に示す様に、導電部材１４１Ａの一部、絶縁層１４２Ａ，１０６Ａの一部、及び、絶縁層１０４Ａを除去して、絶縁層１０３Ａの上面を露出させる。この工程は、例えば、絶縁層１０３ＡをストッパとするＣＭＰ（Chemical Mechanical Polishing）等の平坦化処理によって行う。この工程では、フィンガー間構造ＳＴが形成される。
次に、例えば図２８に示す様に、図２７に示す様な構造の上面に、酸化シリコン（ＳｉＯ２）等の絶縁層１０４Ｂを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図２９に示す様に、ストリングユニット間絶縁層ＳＨＥに対応する位置に、溝ＳＨＥＡを形成する。溝ＳＨＥＡは、Ｚ方向及びＸ方向に延伸し、絶縁層１０４Ｂ，１０３Ａ，１０２、並びに、複数の導電層１１０（ＳＧＤ）及びこれらの間に設けられた絶縁層１０１をＹ方向に分断する溝である。この工程は、例えば、ＲＩＥ等の方法によって行う。尚、この工程では、絶縁層１０３ＡがＹ方向に分断されて、絶縁層１０３が形成される。
次に、例えば図３０に示す様に、絶縁層１０４Ｂの上面及び溝ＳＨＥＡの内部に、絶縁層ＳＨＥＢを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図３１に示す様に、絶縁層ＳＨＥＢの一部、及び、絶縁層１０４Ｂを除去して、絶縁層１０３の上面を露出させる。この工程は、例えば、絶縁層１０３をストッパとするＣＭＰ等の方法によって行う。この工程では、ストリングユニット間絶縁層ＳＨＥが形成される。
次に、例えば図３２に示す様に、図３１に示す様な構造の上面に、絶縁層１０４を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図３３に示す様に、ビアコンタクト電極Ｃｈに対応する位置に、コンタクトホールＣｈＡを形成する。コンタクトホールＣｈＡは、Ｚ方向に延伸し、絶縁層１０４を貫通し、絶縁層１０３の上面を露出させる貫通孔である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図３４に示す様に、ビアコンタクト電極Ｃｈに対応する位置に、コンタクトホールＣｈＢを形成する。コンタクトホールＣｈＢは、Ｚ方向に延伸し、絶縁層１０４，１０３及び絶縁層１０２の一部を貫通し、半導体層１２０の不純物領域１２１の上面を露出させる貫通孔である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図３５に示す様に、絶縁層１０４の上面、コンタクトホールＣｈＢの内周面及び底面に、絶縁層１０５を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図３６に示す様に、絶縁層１０５の一部を除去して、絶縁層１０４及び半導体層１２０の不純物領域１２１の上面を露出させる。この工程は、絶縁層１０５のうち、コンタクトホールＣｈＢの内周面に設けられた部分が残存する様に実行される。この工程は、例えば、ＲＩＥ等の異方性エッチングによって行う。
次に、例えば図３７に示す様に、絶縁層１０４，１０５の上面、及び、コンタクトホールＣｈＢの内部に、導電部材ＣｈＣを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図３８に示す様に、導電部材ＣｈＣの一部を除去して、絶縁層１０４の上面を露出させる。この工程は、例えば、絶縁層１０４をストッパとするＣＭＰ等の方法によって行う。この工程では、ビアコンタクト電極Ｃｈが形成される。
その後、図３を参照して説明したビット線ＢＬ、ビアコンタクト電極Ｖｙ等を形成することにより、第１実施形態に係る半導体記憶装置が形成される。
［比較例］
図３９は、比較例に係る半導体記憶装置の構成を示す模式的な断面図である。比較例に係る半導体記憶装置は、絶縁層１０３，１０６を備えていない。
比較例に係る半導体記憶装置の製造に際しては、図１４を参照して説明した工程において、絶縁層１０３Ａが形成されない。また、図１６～図２０を参照して説明した工程が実行されない。また、図２７及び図３１を参照して説明した工程では、絶縁層１０３ではなく、酸化シリコン（ＳｉＯ２）等の絶縁層が、ＣＭＰのストッパとして利用される。
図４０及び図４１は、比較例に係る半導体記憶装置の製造工程について説明するための模式的な断面図である。
比較例に係る半導体記憶装置の製造に際しては、図１０を参照して説明した工程において、メモリホール領域ＲＭＨとフックアップ領域ＲＨＵとの間で、絶縁層１０２の上面に段差が発生してしまう場合がある。この様な場合、図２７に対応する工程（導電部材１４１Ａの一部を除去する工程）において、図４０に示す様に、導電部材１４１Ａの一部が、この様な段差部分に残存してしまうおそれがある。この結果、残存した導電部材１４１Ａに起因して、図３４に対応する工程（コンタクトホールＣｈＢを形成する工程）において、コンタクトホールＣｈＢを好適に形成し難くなる。また、ビアコンタクト電極Ｃｈ間のショートが発生してしまう懸念がある。
この様な現象の発生を抑制するためには、図２７に対応する工程において、ＣＭＰをより長い時間実行する、等の手段により、導電部材１４１Ａを多めに除去することが考えられる。しかしながら、この様な場合、絶縁層１０２も多めに除去されてしまい、図４１に示す様に、メモリホールＭＨ内の構造（半導体層１２０、ゲート絶縁膜１３０及び絶縁層１２５）が露出してしまうことがある。例えば、半導体層１２０上端部の不純物領域１２１が除去されてしまうと、ビアコンタクト電極Ｃｈと半導体層１２０との接触抵抗が増大し、この半導体層１２０に対応するメモリセルを好適に動作させることが出来なくなってしまうおそれがある。
［第１実施形態の効果］
第１実施形態に係る半導体記憶装置の製造に際しては、図１４を参照して説明した工程において、絶縁層１０２の上面に、窒化シリコン（ＳｉＮ）等の絶縁層１０３Ａを形成する。絶縁層１０３Ａは、絶縁層１０４Ａ，１０２と材料が異なる。また、図２７を参照して説明した工程において、導電部材１４１Ａを除去する際、絶縁層１０３ＡをストッパとするＣＭＰを実行する。
この様な方法によれば、ＣＭＰを比較的長い時間実行した場合にも、絶縁層１０２が除去されない。従って、図２７を参照して説明した工程において、メモリホールＭＨ内の構造（半導体層１２０、ゲート絶縁膜１３０及び絶縁層１２５）が露出してしまうことを、好適に抑制可能である。
尚、第１実施形態に係る半導体記憶装置は、この様な方法によって製造されるため、図３を参照して説明した様に、フィンガー間電極１４１及びフィンガー間絶縁層１４２の上端のＺ方向の位置が、絶縁層１０３の上面のＺ方向の位置と略一致する。
また、第１実施形態に係る半導体記憶装置の製造に際しては、図１４を参照して説明した工程において絶縁層１０３Ａが形成され、その後、図２４～図２７を参照して説明した工程においてフィンガー間電極１４１及びフィンガー間絶縁層１４２が形成されるため、フィンガー間電極１４１が、フィンガー間絶縁層１４２を介して、絶縁層１０３からＹ方向に離間する。
第１実施形態に係る半導体記憶装置において、絶縁層１０３Ａは、犠牲層１１０Ａと同様に、窒化シリコン（ＳｉＮ）等を含む。従って、例えば図２２を参照して説明した工程において、絶縁層１０３Ａが溝ＳＴＡ内に露出していると、犠牲層１１０Ａだけでなく、絶縁層１０３Ａも除去されてしまう。
そこで、第１実施形態に係る半導体記憶装置の製造に際しては、図１６～図２０を参照して説明した工程において、絶縁層１０３Ａを保護する絶縁層１０６Ａを形成する。これにより、図２２を参照して説明した工程において、絶縁層１０３Ａが除去されることを防止可能である。
尚、第１実施形態に係る半導体記憶装置は、この様な方法によって製造されるため、図３を参照して説明した様に、絶縁層１０２，１０３のＹ方向の側面に、絶縁層１０６が形成される。また、絶縁層１０６の形成に伴って段差Ｓｔｐ１（図２０）が形成されるため、図３等を参照して説明した様に、フィンガー間電極１４１及びフィンガー間絶縁層１４２のＹ方向の両側面にも、段差が形成される。
また、第１実施形態に係る半導体記憶装置の製造に際しては、絶縁層１０３Ａが除去されることがない。即ち、絶縁層１０３Ａは、図２９を参照して説明した工程において、一又は複数の導電層１１０（ＳＧＤ）と共にＹ方向に分断され、Ｙ方向に並ぶ複数の絶縁層１０３となる。従って、第１実施形態に係る半導体記憶装置の製造に際しては、除去されない絶縁層１０３Ａ又は絶縁層１０３を、他の工程におけるＣＭＰのストッパやエッチングの中間ストッパとしても利用可能である。
例えば、第１実施形態に係る半導体記憶装置の製造に際しては、図３１を参照して説明した工程（絶縁層ＳＨＥＢの一部を除去する工程）において、絶縁層１０３をストッパとするＣＭＰを実行する。この様な方法によれば、図３１を参照して説明した工程において、図３１に示す様な構造の上面の高さ位置のばらつきを好適に抑制可能である。
尚、第１実施形態に係る半導体記憶装置は、この様な方法によって製造されるため、図３を参照して説明した様に、ストリングユニット間絶縁層ＳＨＥの上端のＺ方向の位置が、絶縁層１０３の上面のＺ方向の位置と略一致する。
［第２実施形態］
第１実施形態では、図３１を参照して説明した工程において、絶縁層１０３を、ＣＭＰのストッパとして利用する例を示した。しかしながら、この様な方法はあくまでも例示に過ぎず、他の工程において、絶縁層１０３Ａ又は絶縁層１０３をＣＭＰのストッパとして利用することも可能である。
以下、図２７及び図３１を参照して説明した工程以外の工程において、絶縁層１０３Ａ又は絶縁層１０３をＣＭＰのストッパとして利用する例について説明する。
図４２は、第２実施形態に係る半導体記憶装置の構成を示す模式的な断面図である。以下の説明において、第１実施形態と同様の部分には同様の符号を付し、説明を省略する。
第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２実施形態に係る半導体記憶装置は、図３を参照して説明したビアコンタクト電極Ｃｈ及び絶縁層１０５のかわりに、ビアコンタクト電極Ｃｈ２及び絶縁層２０５を備える。
ビアコンタクト電極Ｃｈ２は、基本的には、ビアコンタクト電極Ｃｈと同様に構成されている。また、絶縁層２０５は、基本的には、絶縁層１０５と同様に構成されている。ただし、ビアコンタクト電極Ｃｈ２及び絶縁層２０５の上端のＺ方向の位置は、絶縁層１０３の上面のＺ方向の位置と略一致している。ビアコンタクト電極Ｃｈ２及び絶縁層２０５の上端のＺ方向の位置は、絶縁層１０３の上面のＺ方向の位置より低くても良い。
図４３は、第２実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。図４３は、図４２に対応する断面を示している。
第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に製造される。ただし、第１実施形態に係る半導体記憶装置の製造に際しては、図３８を参照して説明した工程において、絶縁層１０４をＣＭＰのストッパとして使用する。一方、第２実施形態に係る半導体記憶装置の製造に際しては、図４３に示す様に、絶縁層１０３をＣＭＰのストッパとして使用する。
この様な方法によれば、図４３を参照して説明した工程において、図４３に示す様な構造の上面の高さ位置のばらつきを好適に抑制可能である。
また、この様な方法によれば、ビアコンタクト電極Ｖｙに対応するコンタクトホールの製造に際して、ビアコンタクト電極Ｃｈ及び絶縁層１０３の双方を、エッチングストッパとして利用可能である。従って、この様なコンタクトホールの底面にビアコンタクト電極Ｃｈの上面を好適に露出させつつ、コンタクトホールの内部に他の配線等が露出することを好適に抑制可能である。これにより、ビアコンタクト電極Ｖｙを好適に形成することが可能である。
尚、第２実施形態に係る半導体記憶装置は、この様な方法によって製造されるため、図４２を参照して説明した様に、ビアコンタクト電極Ｃｈ２及び絶縁層２０５の上端のＺ方向の位置が、絶縁層１０３の上面のＺ方向の位置と略一致する。
［第３実施形態］
上述の様に、第１実施形態に係る半導体記憶装置の製造に際しては、図１６～図２０を参照して説明した工程において、絶縁層１０３Ａを保護する絶縁層１０６Ａを形成する。これにより、図２２を参照して説明した工程において、絶縁層１０３Ａが除去されることを防止している。しかしながら、この様な方法はあくまでも例示に過ぎず、具体的な方法は適宜調整可能である。
例えば、第１実施形態に係る製造方法では、図１８を参照して説明した工程において、ＣＶＤ等の成膜によって絶縁層１０６Ａを形成する。しかしながら、絶縁層１０３Ａを保護する層は、成膜ではなく、酸化等の方法によって形成することも可能である。また、例えば、図１７に示す様な構造の、絶縁層１０３Ａの一部をウェットエッチング等の方法によって除去して凹部を形成し、この凹部に窒化シリコン（ＳｉＮ）以外の層を埋め込むことによっても、絶縁層１０３Ａを保護する層を形成可能である。
以下、この様な例について説明する。
図４４は、第３実施形態に係る半導体記憶装置の構成を示す模式的な断面図である。図４５は、同半導体記憶装置の構成を示す模式的な断面図であり、図４４の一部を拡大して示している。以下の説明において、第１実施形態と同様の部分には同様の符号を付し、説明を省略する。
第３実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第３実施形態に係る半導体記憶装置は、図３を参照して説明した絶縁層１０３のかわりに、絶縁層３０３を備える。また、第３実施形態に係る半導体記憶装置は、図３等を参照して説明した絶縁層１０６のかわりに、絶縁層３０６を備える。また、第３実施形態に係る半導体記憶装置は、図６等を参照して説明したフィンガー間構造ＳＴのかわりに、フィンガー間構造ＳＴ３を備える。
絶縁層３０３は、基本的には、絶縁層１０３と同様に構成されている。ただし、絶縁層１０３は、絶縁層１０２の上面全体を覆う。一方、絶縁層３０３は、フィンガー間構造ＳＴ３の近傍の領域において、絶縁層１０２の上面を覆っていない。
絶縁層３０６は、図４６及び図４７を参照して後述する通り、窒化シリコン（ＳｉＮ）を含む絶縁層１０３Ａの一部を酸化することによって形成される。従って、絶縁層３０６は、例えば、酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）等の、酸素（Ｏ）及びシリコン（Ｓｉ）を含む層となる。ただし、絶縁層３０６は、上述の様に、図１７に示す様な構造の、絶縁層１０３Ａの一部をウェットエッチング等の方法によって除去して凹部を形成し、この凹部に窒化シリコン（ＳｉＮ）以外の層を埋め込むことによっても形成可能である。この様な場合、絶縁層３０６は、酸素（Ｏ）及びシリコン（Ｓｉ）の少なくとも一方を含んでいなくても良い。
絶縁層３０６は、絶縁層１０２の上面のうち、絶縁層３０３によって覆われていない部分を覆う。絶縁層３０６のＹ方向の一端は絶縁層３０３に接続され、Ｙ方向の他端は、高誘電率絶縁層１１１を介してフィンガー間絶縁層３４２のＹ方向の側面に対向している。
フィンガー間構造ＳＴ３は、フィンガー間電極３４１と、フィンガー間絶縁層３４２と、を備える。
フィンガー間電極３４１及びフィンガー間絶縁層３４２は、基本的には、フィンガー間電極１４１及びフィンガー間絶縁層１４２と同様に構成されている。ただし、図６を参照して説明した様に、フィンガー間電極１４１及びフィンガー間絶縁層１４２のＹ方向の両側面には、絶縁層１０２，１０６によって形成される段差（図２０の段差Ｓｔｐ１）に沿って、段差が形成されている。一方、フィンガー間電極３４１及びフィンガー間絶縁層３４２のＹ方向の両側面には、この様な段差が形成されていない。
例えば、図４５の例では、フィンガー間絶縁層３４２のフィンガー間電極３４１と反対側のＹ方向の側面が、高誘電率絶縁層１１１を介して絶縁層１０２，３０６に対向する面Ｓ３を備える。面Ｓ３は、絶縁層１０２の下面に対応する高さ位置から、絶縁層３０３の上面に対応する高さ位置にかけて、Ｚ方向に連続する。
また、図示の例では、絶縁層１０２の下面に対応する高さ位置から、絶縁層１０２の上面に対応する高さ位置にかけて、絶縁層１０２とフィンガー間絶縁層３４２とのＹ方向における距離Ｄ１０２が、高誘電率絶縁層１１１のＹ方向の長さ（層厚）と同程度である。また、絶縁層３０３の下面に対応する高さ位置から、絶縁層３０３の上面に対応する高さ位置にかけて、絶縁層３０３とフィンガー間絶縁層３４２とのＹ方向における距離Ｄ３０３が、高誘電率絶縁層１１１及び絶縁層３０６のＹ方向の合計長さ（層厚）と同程度である。従って、距離Ｄ３０３は、距離Ｄ１０２よりも大きい。距離Ｄ１０２，Ｄ３０３にバラツキがあったとしても、距離Ｄ３０３の最小値は、距離Ｄ１０２の最大値よりも大きい。絶縁層３０３，１０２とフィンガー間絶縁層３４２との距離Ｄ３０３，Ｄ１０２の差は、フィンガー間構造ＳＴのＹ方向の両側面において互いに略等しい。
尚、フィンガー間電極３４１、フィンガー間絶縁層３４２及び絶縁層３０６の上端のＺ方向の位置は、絶縁層３０３の上面のＺ方向の位置と略一致している。ただし、フィンガー間電極３４１、フィンガー間絶縁層３４２及び絶縁層３０６の上端のＺ方向の位置は、絶縁層３０３の上面のＺ方向の位置より低くても良い。
図４６及び図４７は、第３実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。図４６及び図４７は、図４４に対応する断面を示している。
第３実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に製造される。
ただし、第１実施形態に係る半導体記憶装置の製造に際しては、図１６を参照して説明した工程において、レジストＳＴＢが形成される。一方、第３実施形態に係る半導体記憶装置の製造に際しては、図１６に対応する工程において、シリコン（Ｓｉ）等の犠牲層ＳＴＣ（図４６）が形成される。
また、第１実施形態に係る半導体記憶装置の製造に際しては、図１８を参照して説明した工程において、絶縁層１０６Ａが成膜によって形成される。一方、第３実施形態に係る半導体記憶装置の製造に際しては、図１８に対応する工程において、図４７に示す様に酸化処理を行い、絶縁層１０３Ａの溝ＳＴＡへの露出部に絶縁層３０６Ａを形成する。図示の例では、犠牲層ＳＴＣの上面にも、絶縁層ＳＴＤが形成される。この工程は、例えば、窒化シリコン（ＳｉＮ）がシリコン（Ｓｉ）よりも酸化されやすい条件で実行しても良い。
第３実施形態に係る半導体記憶装置によっても、第１実施形態に係る半導体記憶装置と同様の効果を奏することが可能である。
尚、図４４の例では、第３実施形態に係る半導体記憶装置が、ビアコンタクト電極Ｃｈ及び絶縁層１０５を備える。しかしながら、第３実施形態に係る半導体記憶装置は、ビアコンタクト電極Ｃｈ及び絶縁層１０５のかわりに、図４２を参照して説明したビアコンタクト電極Ｃｈ２及び絶縁層２０５を備えていても良い。この様な場合には、図３８を参照して説明した工程のかわりに、図４３を参照して説明した工程を実行しても良い。
［その他の実施形態］
図５の例では、絶縁層１０２のＹ方向の側面、並びに、絶縁層１０６のＹ方向の側面及び下面に、高誘電率絶縁層１１１が設けられている。しかしながら、第１実施形態及び第２実施形態では、絶縁層１０２のＹ方向の側面、並びに、絶縁層１０６のＹ方向の側面及び下面に、高誘電率絶縁層１１１が設けられていなくても良い。この場合、フィンガー間絶縁層１４２は、絶縁層１０２のＹ方向の側面、並びに、絶縁層１０６のＹ方向の側面及び下面に接していても良い。また、距離Ｄ１０２はゼロであっても良く、距離Ｄ１０３は、絶縁層１０６のＹ方向における長さ（層厚）と一致していても良い。
同様に、図４５の例では、絶縁層１０２，３０６のＹ方向の側面に、高誘電率絶縁層１１１が設けられている。しかしながら、第３実施形態では、絶縁層１０２，３０６のＹ方向の側面に、高誘電率絶縁層１１１が設けられていなくても良い。この場合、フィンガー間絶縁層３４２は、絶縁層１０２，３０６のＹ方向の側面に接していても良い。また、距離Ｄ１０２はゼロであっても良く、距離Ｄ３０３は、絶縁層３０６のＹ方向における長さ（層厚）と一致していても良い。
また、第１実施形態～第３実施形態において、フィンガー間構造ＳＴの構成は、適宜調整可能である。例えば、フィンガー間構造ＳＴは、導電部材及び半導体部材の少なくとも一方を含んでいなくても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０１，１０２，１０３，１０４，１０５，１０６…絶縁層、１１０…導電層、１１１…高誘電率絶縁層、１１２…配線層、１２０…半導体層、１３０…ゲート絶縁膜、１３１…トンネル絶縁膜、１３２…電荷蓄積膜、１３３…ブロック絶縁膜、１４１…フィンガー間電極、１４２…フィンガー間絶縁層、Ｃｈ，Ｖｙ…ビアコンタクト電極、ＦＳ…フィンガー構造、ＳＴ…フィンガー間構造、ＳＵ…ストリングユニット、ＳＨＥ…ストリングユニット間絶縁層。

Claims (5)

  1. 第１方向に並ぶ複数のフィンガー構造と、
    前記第１方向に延伸し、前記複数のフィンガー構造に対して、前記第１方向と交差する積層方向の一方側に設けられたビット線と、
    前記複数のフィンガー構造のうち、前記第１方向に隣り合う第１フィンガー構造及び第２フィンガー構造の間に設けられたフィンガー間絶縁層と
    を備え、
    前記第１フィンガー構造は、
    前記積層方向に並ぶ複数の導電層と、
    前記積層方向に延伸し、前記複数の導電層と対向し、前記ビット線に電気的に接続された半導体層と、
    前記複数の導電層と、前記半導体層と、の間に設けられた電荷蓄積膜と、
    前記ビット線と、前記複数の導電層と、の間に設けられ、窒素（Ｎ）及びシリコン（Ｓｉ）を含む第１絶縁層と、
    前記第１絶縁層と、前記複数の導電層と、の間に設けられた第２絶縁層と
    を備え、
    前記フィンガー間絶縁層は、前記複数の導電層の、前記第１方向における前記第２フィンガー構造側の面に沿って、前記複数の導電層よりも前記ビット線に近い位置から前記複数の導電層よりも前記ビット線から遠い位置にかけて、前記積層方向に延伸し、
    前記第１絶縁層と前記第２絶縁層とは互いに材料が異なり、
    前記第１絶縁層の前記積層方向における前記ビット線側の面に対応する第１位置での、前記第１絶縁層と前記フィンガー間絶縁層との前記第１方向の距離を第１距離とし、
    前記第２絶縁層の前記積層方向における前記ビット線と反対側の面に対応する第２位置での、前記第２絶縁層と前記フィンガー間絶縁層との前記第１方向の距離を第２距離とすると、
    前記第１距離は、前記第２距離よりも大きい
    半導体記憶装置。
  2. 前記フィンガー間絶縁層と、前記第２絶縁層と、の間に設けられた高誘電率絶縁層を更に備える
    請求項１記載の半導体記憶装置。
  3. 前記フィンガー間絶縁層の前記積層方向における前記ビット線側の端部の前記積層方向の位置は、前記第１位置と略一致する
    請求項１記載の半導体記憶装置。
  4. 積層方向に並ぶ複数の第１導電層と、
    前記複数の第１導電層に対して前記積層方向の一方側に設けられ、前記積層方向と交差する第１方向に延伸するビット線と、
    前記複数の第１導電層及び前記ビット線の間の、前記積層方向から見て前記複数の第１導電層と重なる位置に設けられ、前記第１方向に並ぶ複数の第２導電層と、
    前記積層方向に延伸し、前記複数の第１導電層、及び、前記複数の第２導電層のうちの一つと対向し、前記ビット線に電気的に接続された半導体層と、
    前記複数の第１導電層と、前記半導体層と、の間に設けられた電荷蓄積膜と、
    前記積層方向における前記半導体層及び前記ビット線の間に設けられ、前記複数の第２導電層に対応して前記第１方向に並び、窒素（Ｎ）及びシリコン（Ｓｉ）を含む複数の第１絶縁層と
    を備える半導体記憶装置。
  5. 窒素（Ｎ）及びシリコン（Ｓｉ）を含み、積層方向に並ぶ複数の犠牲層を形成し、
    前記複数の犠牲層を貫通して前記積層方向に延伸するメモリホールを形成し、
    前記メモリホールの内部に、電荷蓄積膜及び半導体層を形成し、
    窒素（Ｎ）及びシリコン（Ｓｉ）を含み、前記複数の犠牲層、前記電荷蓄積膜及び前記半導体層を覆うストッパ絶縁層を形成し、
    前記ストッパ絶縁層を覆う第１保護層を形成し、
    前記積層方向に延伸し、前記第１保護層、前記ストッパ絶縁層及び前記複数の犠牲層を、前記積層方向と交差する第１方向に分断する第１の溝を形成して、前記第１保護層、前記ストッパ絶縁層及び前記複数の犠牲層の一部を、前記第１の溝の内部に露出させ、
    前記第１の溝の内部に、第２保護層を埋め込み、
    前記第２保護層の前記複数の犠牲層を覆う部分を残し、前記第２保護層の前記ストッパ絶縁層を覆う部分を除去して、前記ストッパ絶縁層の一部を前記第１の溝の内部に露出させ、
    前記ストッパ絶縁層の前記第１の溝に対する露出部に第３保護層を形成して、前記ストッパ絶縁層が前記第１の溝に露出しない構造を形成し、
    前記第２保護層の前記複数の犠牲層を覆う前記部分を除去して、前記複数の犠牲層を前記第１の溝の内部に露出させ、
    前記第１の溝を通じて前記複数の犠牲層を除去して、前記積層方向に並ぶ複数の空隙を形成し、
    前記複数の空隙に、前記積層方向に並ぶ複数の導電層を形成する
    半導体記憶装置の製造方法。
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