TW202234671A - 半導體記憶裝置 - Google Patents

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Abstract

實施方式提供一種適宜地動作之半導體記憶裝置。  實施方式之半導體記憶裝置具備：半導體基板，其於第1方向及與第1方向交叉之第2方向上延伸；複數個記憶塊，其等排列於第1方向上；及塊間構造，其設置於複數個記憶塊之間。記憶塊具備複數個導電層、複數個第1半導體層及複數個電荷儲存部。複數個導電層排列於與第1方向及第2方向交叉之第3方向上，且於第2方向上延伸。複數個第1半導體層於第3方向上延伸，且與複數個導電層對向。複數個電荷儲存部設置於複數個導電層與複數個第1半導體層之間。塊間構造具備在第2方向及第3方向上延伸之第2半導體層。複數個第1半導體層及第2半導體層為半導體基板之一部分。

Description

半導體記憶裝置
本實施方式係關於一種半導體記憶裝置。
已知有一種半導體記憶裝置，其具備：基板；複數個導電層，其等積層於與該基板表面交叉之方向上；半導體層，其與該等複數個導電層對向；以及閘極絕緣層，其設置於導電層與半導體層之間。閘極絕緣層例如具備氮化矽(Si 3N 4)等絕緣性電荷儲存層或浮動閘極等導電性電荷儲存層等可記憶資料之記憶體部。
本發明所欲解決之問題係提供一種適宜地動作之半導體記憶裝置。
一實施方式之半導體記憶裝置具備：半導體基板，其於第1方向及與第1方向交叉之第2方向上延伸；複數個記憶塊，其等排列於第1方向上；及塊間構造，其設置於複數個記憶塊之間。記憶塊具備複數個導電層、複數個第1半導體層及複數個電荷儲存部。複數個導電層排列於與第1方向及第2方向交叉之第3方向上，且於第2方向上延伸。複數個第1半導體層於第3方向上延伸，且與複數個導電層對向。複數個電荷儲存部設置於複數個導電層與複數個第1半導體層之間。塊間構造具備在第2方向及第3方向上延伸之第2半導體層。複數個第1半導體層及第2半導體層為半導體基板之一部分。
其次，參照附圖，對實施方式之半導體記憶裝置詳細地進行說明。再者，以下實施方式僅為一例，並非為了限定本發明而進行表示。又，以下附圖係模式性者，有時為了方便說明，會省略一部分構成等。又，有時對於複數個實施方式共通之部分標註相同之符號，並省略說明。
又，本說明書中提及「半導體記憶裝置」時，有時係指記憶體裸晶，有時係指記憶體晶片、記憶卡、SSD(Solid State Drive，固態硬碟)等包含控制器裸晶之記憶體系統。進而，有時係指智慧型手機、平板終端、個人電腦等包含主電腦之構成。
又，本說明書中，將相對於基板之上表面平行之特定方向稱為X方向，將相對於基板之上表面平行且與X方向垂直之方向稱為Y方向，將相對於基板之上表面垂直之方向稱為Z方向。
又，本說明書中，有時將沿著特定面之方向稱為第1方向，將沿著該特定面與第1方向交叉之方向稱為第2方向，將與該特定面交叉之方向稱為第3方向。該等第1方向、第2方向及第3方向與X方向、Y方向及Z方向之任一方向可對應，亦可不對應。
又，本說明書中，「上」或「下」等表現以基板之背面為基準。例如，將沿著上述Z方向遠離基板背面之朝向稱為上，將沿著Z方向靠近基板背面之朝向稱為下。又，對於某構成提及下表面或下端時，係指該構成之基板背面側之面或端部，提及上表面或上端時，係指該構成之基板之與背面為相反側之面或端部。又，將與X方向或Y方向交叉之面稱為側面等。
又，本說明書中，對於構成、構件等提及特定方向之「寬度」、「長度」或「厚度」等時，係指利用SEM(Scanning electron microscopy，掃描式電子顯微鏡)或TEM(Transmission electron microscopy，透射電子顯微鏡)等觀察到之剖面等中之寬度、長度或厚度等。
[第1實施方式] [構成] 圖1係第1實施方式之記憶體裸晶MD之模式性俯視圖。圖2係將圖1之A所表示之部分放大表示之模式性俯視圖。圖3係將圖2之一部分放大表示之模式性俯視圖。圖4係表示記憶體裸晶MD之一部分構成之模式性立體圖。再者，圖4包括沿著B-B'線將圖3所示之構成切斷並沿著箭頭方向觀察所得之模式性剖面。圖5係表示記憶體裸晶MD之一部分構成之模式性剖視圖。圖6係沿著C-C'線將圖3所示之構成切斷並沿著箭頭方向觀察所得之模式性剖視圖。
如圖1所示，記憶體裸晶MD具備半導體基板100。半導體基板100例如為包含含有硼(B)等P型雜質之P型單晶矽(Si)之半導體基板。例如圖4所示，半導體基板100之上表面(正面)具備面100a及面100b。面100b設置於較面100a更靠下方。
圖1之示例中，於半導體基板100設置排列於X方向上之2個記憶胞陣列區域R MCA。記憶胞陣列區域R MCA具備排列於Y方向上之複數個記憶塊BLK。又，如圖2及圖3所示，於Y方向上相鄰之2個記憶塊BLK之間設置有塊間構造SW。
記憶胞陣列區域R MCA具備記憶胞區域R MC及相對於記憶胞區域R MC排列於X方向上之接線區域R HU。記憶塊BLK之一部分設置於記憶胞區域R MC。又，記憶塊BLK之一部分設置於接線區域R HU。
[記憶塊BLK之記憶胞區域R MC中之構成] 例如圖4所示，記憶塊BLK之記憶胞區域R MC具備排列於Z方向上之複數個導電層110、於Z方向上延伸之複數個半導體層120、以及設置於複數個導電層110與複數個半導體層120之間之閘極絕緣膜130。
複數個導電層110作為記憶電晶體(記憶胞)之閘極電極及字元線、或選擇電晶體及選擇閘極線發揮功能。複數個導電層110設置於較面100a更靠下方且較面100b更靠上方。導電層110係於X方向上延伸之大致板狀導電層。導電層110可包含含有鎢(W)、鉬(Mo)、或者磷(P)或硼(B)等雜質之多晶矽等。又，導電層110可包含氮化鈦(TiN)等障壁導電膜，亦可不包含上述障壁導電膜。於排列於Z方向上之複數個導電層110之間設置有氧化矽(SiO 2)等之絕緣層101。
半導體層120作為排列於Z方向上之複數個記憶電晶體(記憶胞)及選擇電晶體之通道區域發揮功能。例如圖3所示，半導體層120以特定圖案排列於X方向及Y方向上。圖3中，將於XY平面內之任一方向上相鄰之2個半導體層120之間之距離表示為距離D 120。
例如圖4所示，半導體層120係大致圓柱狀之半導體層。半導體層120之外周面分別由導電層110包圍，且與導電層110對向。
半導體層120例如為半導體基板100之一部分。例如，半導體層120包含P型單晶矽。又，半導體層120中之結晶方位與半導體基板100其他部分中之結晶方位一致。
於半導體層120之上端部設置有含有磷(P)等N型雜質之雜質區域。雜質區域經由接觸電極Ch及接觸電極Cb連接於位元線BL。
半導體層120上端之高度位置可與面100a之高度位置為相同程度。又，半導體層120上端之高度位置亦可低於面100a之高度位置。半導體層120之下端連接於半導體基板100之面100b。
半導體層120下端部之X方向及Y方向上之寬度可與半導體層120上端部之X方向及Y方向上之寬度相同，亦可大於該等寬度。再者，於圖示之示例中，將半導體層120之與位於最上方之導電層110對向之部分之Y方向寬度設為寬度W 120U。又，將半導體層120之與位於最下方之導電層110對向之部分之Y方向寬度設為寬度W 120L。寬度W 120L大於寬度W 120U。但是，寬度W 120L亦可與寬度W 120U相同。
閘極絕緣膜130具有覆蓋半導體層120之外周面之大致圓筒狀形狀。閘極絕緣膜130中之設置於導電層110與半導體層120之間之部分分別作為記憶電晶體(記憶胞)之電荷儲存部發揮功能。閘極絕緣膜130具備積層於半導體層120與導電層110之間之隧道絕緣膜131、電荷儲存膜132及阻擋絕緣膜133。隧道絕緣膜131例如可包含氧化矽(SiO 2)、氮化矽(Si 3N 4)及氧化矽(SiO 2)之積層膜等。電荷儲存膜132例如可為氮化矽(Si 3N 4)等可儲存電荷之膜。阻擋絕緣膜133例如可包含氧化矽(SiO 2)及氧化鋁(Al 2O 3)之積層膜等。
[記憶塊BLK之接線區域R HU中之構成] 例如圖3所示，於記憶塊BLK之接線區域R HU設置有排列於Y方向上之複數個絕緣層151。圖3中，將於Y方向上相鄰之2個絕緣層151之間之距離表示為距離D 151。距離D 151可與距離D 120為相同程度。例如，於如圖3所示之剖面中，距離D 151亦可大於距離D 120之50%且小於該距離D 120之150%。
絕緣層151例如包含氧化矽(SiO 2)等。絕緣層151於Z方向及X方向上延伸。
例如圖6所示，絕緣層151上端之高度位置與排列於Z方向上之複數個導電層110之任一個導電層之上表面高度位置為相同程度。絕緣層151之下端連接於半導體基板100之面100b。
絕緣層151下端部之Y方向上之寬度可大於絕緣層151上端部之Y方向上之寬度。再者，於圖示之示例中，將絕緣層151之圖6所例示之剖面中與位於最上方之導電層110對向之部分之Y方向寬度設為寬度W 151U。又，將絕緣層151之與位於最下方之導電層110對向之部分之Y方向寬度設為寬度W 151L。寬度W 151L大於寬度W 151U。但是，寬度W 151L亦可與寬度W 151U相同。
於絕緣層151之Y方向之側面及上表面，設置有上述閘極絕緣膜130中之隧道絕緣膜131、電荷儲存膜132及阻擋絕緣膜133。
於該等複數個絕緣層151之間之區域，例如圖3及圖5所示，設置有排列於Z方向上之複數個導電層110之X方向上之端部。該等複數個端部之X方向上之位置互不相同。藉此，複數個導電層110之X方向上之端部形成大致階梯狀構造。又，於該等複數個導電層110之X方向上之端部之上表面，設置有沿著上述大致階梯狀構造形成為大致階梯狀之絕緣層152。絕緣層152例如包含氮化矽(Si 3N 4)等之絕緣層。
又，例如圖3及圖5所示，於記憶塊BLK之接線區域R HU，設置有排列於X方向上之複數個接觸電極CC。該等複數個接觸電極CC例如可包含氮化鈦(TiN)等之障壁導電膜及鎢(W)等之金屬膜之積層膜等。例如圖5所示，該等複數個接觸電極CC各自具備在Z方向上延伸之大致圓柱狀部分153、以及連接於該部分153及任一導電層110之大致圓盤狀部分154。
部分153之外周面由複數個導電層110覆蓋。又，於部分153與複數個導電層110之間，設置有氧化鎢或氧化矽(SiO 2)等之絕緣層155。
部分154沿著對應之導電層110之上表面設置。部分154之下表面連接於絕緣層155及導電層110。部分154之外周面連接於絕緣層152。
於圖示之示例中，複數個接觸電極CC中與記憶胞區域R MC最靠近之接觸電極CC連接於從上方數起第1個導電層110。又，與記憶胞區域R MC第二靠近之接觸電極CC連接於從上方數起第2個導電層110。以下同樣地，與記憶胞區域R MC第a(a為自然數)靠近之接觸電極CC連接於從上方數起第a個導電層110。
[塊間構造SW之構成] 例如圖4所示，塊間構造SW具備在Z方向及X方向上延伸之半導體層140、以及隧道絕緣膜131、電荷儲存膜132及阻擋絕緣膜133之一部分。
半導體層140例如為半導體基板100之一部分。例如，半導體層140包含P型單晶矽。又，半導體層140中之結晶方位與半導體基板100其他部分中之結晶方位一致。
半導體層140於Z方向及X方向上延伸。半導體層140之上表面係面100a之一部分。半導體層140之下端連接於半導體基板100之面100b。半導體層140之X方向上之長度與記憶塊BLK之X方向上之長度為相同程度。
半導體層140下端部之Y方向上之寬度可大於半導體層140上端部之Y方向上之寬度。再者，於圖示之示例中，將半導體層140之與位於最上方之導電層110對向之部分之Y方向寬度設為寬度W 140U。又，將半導體層140之與位於最下方之導電層110對向之部分之Y方向寬度設為寬度W 140L。寬度W 140L大於寬度W 140U。但是，寬度W 140L亦可與寬度W 140U相同。
於半導體層140之Y方向之側面及上表面，設置有上述閘極絕緣膜130中之隧道絕緣膜131、電荷儲存膜132及阻擋絕緣膜133。
[製造方法] 其次，參照圖7～圖36，對第1實施方式之半導體記憶裝置之製造方法進行說明。圖7、圖10、圖12、圖27、圖31及圖34係用以對該製造方法進行說明之模式性俯視圖，示出對應於圖3之部分。圖8、圖9、圖11、圖15、圖17、圖19、圖21、圖23及圖25係用以對該製造方法進行說明之模式性剖視圖，示出對應於圖6之部分。圖13、圖14、圖16、圖18、圖20、圖22及圖24係用以對該製造方法進行說明之模式性剖視圖，示出與圖4之一部分對應之部分。圖26、圖28～圖30、圖32、圖33、圖35及圖36係用以對該製造方法進行說明之模式性剖視圖，示出對應於圖5之部分。
於該製造方法中，例如圖7及圖8所示，於接線區域R HU中去除半導體基板100之一部分。藉此，於接線區域R HU中形成複數個半導體層140及面100b。該步驟例如利用RIE(Reactive Ion Etching，反應性離子蝕刻)等方法進行。
繼而，例如圖9所示，於接線區域R HU形成絕緣層151A。於該步驟中，例如利用CVD(Chemical Vapor Deposition，化學氣相沈積)等方法，於半導體基板100之面100a及面100b形成氧化矽等之絕緣層。又，將半導體基板100之面100a作為擋止層執行CMP(Chemical Mechanical Polishing，化學機械研磨)等平坦化製程，去除絕緣層之一部分，使半導體基板100之面100a露出。
繼而，例如圖10及圖11所示，於Y方向上將絕緣層151A分斷，形成複數個絕緣層151。該步驟例如利用RIE等方法進行。
繼而，例如圖12及圖13所示，於記憶胞區域R MC中去除半導體基板100之一部分。藉此，於記憶胞區域R MC中形成複數個半導體層120、複數個半導體層140及面100b。該步驟例如藉由RIE等方法進行。
繼而，例如圖14及圖15所示，於記憶胞區域R MC及接線區域R HU中，於複數個半導體層120之外周面及上表面、複數個半導體層140之Y方向之側面及上表面、複數個絕緣層151之Y方向之側面及上表面、以及面100b形成隧道絕緣膜131、電荷儲存膜132及阻擋絕緣膜133。藉由該步驟，於半導體層120之外周面形成閘極絕緣膜130。又，形成塊間構造SW。該方法例如利用CVD等方法進行。
繼而，例如圖16及圖17所示，於記憶胞區域R MC及接線區域R HU中，於對應於複數個半導體層120之外周面及上表面、複數個半導體層140之Y方向之側面及上表面、複數個絕緣層151之Y方向之側面及上表面、以及面100b之位置形成絕緣層101A。該方法例如利用CVD等方法進行。
繼而，例如圖18及圖19所示，去除絕緣層101A之一部分，形成絕緣層101。該步驟例如利用RIE等方法進行。又，於該步驟中，將絕緣層101之Z方向上之厚度控制於固定以下之大小。又，該步驟係於不會去除阻擋絕緣膜133之條件下執行。
繼而，例如圖20及圖21所示，於記憶胞區域R MC及接線區域R HU中，於對應於複數個半導體層120之外周面及上表面、複數個半導體層140之Y方向之側面及上表面、以及複數個絕緣層151之Y方向之側面及上表面之位置形成導電層110A。該方法例如利用CVD等方法進行。
繼而，例如圖22及圖23所示，去除導電層110A之一部分，形成導電層110。該步驟例如利用RIE等方法進行。又，於該步驟中，將導電層110之Z方向上之厚度控制於固定以下之大小。又，該步驟係於不會去除阻擋絕緣膜133之條件下執行。
繼而，例如圖24～圖26所示，形成複數個導電層110及複數個絕緣層101。於該步驟中，例如，反覆執行如參照圖16～圖23所說明之步驟。
繼而，例如圖27及圖28所示，於接線區域R HU中，去除複數個導電層110及複數個絕緣層101之一部分，形成階梯狀構造。於該步驟中，例如於參照圖24～圖26所說明之構成之上表面形成抗蝕劑。繼而，去除抗蝕劑之一部分，使導電層110露出一部分。繼而，選擇性地去除導電層110從抗蝕劑露出之部分，使絕緣層101露出一部分。繼而，選擇性地去除絕緣層101從抗蝕劑露出之部分，使導電層110露出一部分。以下同樣地，反覆執行去除抗蝕劑之一部分之步驟、去除導電層110之一部分之步驟、及去除絕緣層101之一部分之步驟。藉此，使排列於Z方向上之所有導電層110均露出一部分。
繼而，例如圖29所示，於接線區域R HU中，形成覆蓋上述階梯狀構造之絕緣層152。該步驟例如利用CVD等方法進行。
繼而，例如圖30所示，於參照圖29所說明之構成之上表面形成氧化矽(SiO 2)等之絕緣層102。該步驟例如利用CVD等方法進行。
繼而，例如圖31及圖32所示，於對應於接觸電極CC之位置形成接觸孔CCA。接觸孔CCA係貫通絕緣層102及絕緣層152且於Z方向上延伸之貫通孔。再者，於圖示之示例中，接觸孔CCA貫通排列於Z方向上之複數個導電層110及複數個絕緣層101全部，從而於接觸孔CCA之底面露出半導體基板100之一部分。
繼而，例如圖33所示，形成絕緣層155。該步驟例如可藉由氧化處理執行。又，該步驟可藉由如下方法執行，即，利用濕式蝕刻等方法選擇性地去除導電層110之一部分，並製膜成絕緣層155。
繼而，例如圖34及圖35所示，選擇性地去除絕緣層152之一部分，形成空隙CCB。空隙CCB使導電層110之上表面露出，並與接觸孔CCA連通。該步驟例如利用濕式蝕刻等方法進行。
繼而，例如圖36所示，形成接觸電極CC。該步驟例如利用CVD等方法進行。再者，於該步驟中，於接觸孔CCA形成大致圓柱狀部分153，於空隙CCB形成大致圓盤狀部分154。
[效果] 已知有一種半導體記憶裝置，其具備：複數個導電層，其等排列於Z方向上；複數個半導體層，其等在Z方向上延伸且與該等複數個導電層對向；以及複數個電荷儲存部，其等設置於該等複數個導電層與複數個半導體層之間。於製造此種半導體記憶裝置時，例如存在如下情形，即，形成複數個導電層，並形成貫通該等複數個導電層之記憶體孔，於該記憶體孔之內部形成電荷儲存層及多晶矽等之半導體層。
於此種構成中，記憶電晶體(記憶胞)之通道區域由多晶矽形成，故而有難以提高通道區域中之電子遷移率之情形。又，與例如記憶電晶體(記憶胞)之通道區域為單晶矽之情形相比，存在無法獲得寫入動作及讀出動作中之良好特性之情形。
又，於此種構成中進行高積體化之情形時，有時會使排列於Z方向上之導電層之數量增大。然而，於此情形時，記憶體孔之縱橫比呈增大趨勢，從而記憶體孔之形成逐漸變得困難。
此處，於第1實施方式之半導體記憶裝置中，例如參照圖4等所說明般，與複數個導電層110對向之複數個半導體層120由半導體基板100之一部分形成。即，半導體層120之通道區域由單晶矽形成。因此，可提高通道區域中之電子遷移率。又，例如與記憶電晶體(記憶胞)之通道區域為多晶矽之情形相比，存在可獲得寫入動作及讀出動作中之良好特性之情形。
又，於本實施方式之製造方法中，並非於複數個導電層等形成記憶體孔，而是例如參照圖12及圖13所說明般，藉由去除半導體基板100之一部分而形成半導體層120。此處，存在如下情形，即，形成縱橫比相對較大之半導體層120較形成縱橫比相對較高之記憶體孔更容易。因此，根據此種方法，謀求半導體層120之X方向及Y方向上之高積體化，藉此，有可能相對較容易實現半導體記憶裝置之高積體化。
又，於本實施方式中，例如參照圖9～圖11所說明般，於接線區域R HU中形成複數個絕緣層151。又，可如參照圖3等所說明般，2個絕緣層151之間之距離D 151與2個半導體層120之間之距離D 120為相同程度。
於此種方法中，例如於參照圖16及圖17所說明之步驟中，可使絕緣層101A上表面之高度位置於記憶胞區域R MC與接線區域R HU之間一致為相同程度之高度。因此，於參照圖18及圖19所說明之步驟中，可使絕緣層101之Z方向上之厚度於記憶胞區域R MC與接線區域R HU之間一致為相同程度之厚度。導電層110之Z方向上之厚度亦相同。根據此種方法，與例如每當製膜成絕緣層101A或導電層110A等時均進行平坦化處理之情形相比，可大幅削減製造步驟。
[第2實施方式] [構成] 其次，參照圖37～圖39，對第2實施方式之半導體記憶裝置之構成進行說明。圖37係表示第2實施方式之半導體記憶裝置之一部分構成之模式性俯視圖。圖38係表示該半導體記憶裝置之構成之模式性剖視圖。圖39係沿著C-C'線將圖37所示之構成切斷並沿著箭頭方向觀察所得之模式性剖視圖。
第2實施方式之半導體記憶裝置基本上與第1實施方式之半導體記憶裝置同樣地構成。
但是，例如圖37所示，於第2實施方式之半導體記憶裝置之接線區域R HU中未設置絕緣層151。又，複數個導電層110未被分斷成複數個部分。
又，例如圖38所示，於第2實施方式之半導體記憶裝置之接線區域R HU中未設置絕緣層155及接觸電極CC。取而代之，於第2實施方式之半導體記憶裝置之接線區域R HU中設置有複數個接觸電極CC'。該等複數個接觸電極CC'例如可包含氮化鈦(TiN)等之障壁導電膜及鎢(W)等之金屬膜之積層膜等。例如圖38及圖39所示，該等複數個接觸電極CC分別具備在Z方向上延伸之大致圓柱狀形狀，且於下端連接於任一導電層110之上表面。
[製造方法] 其次，參照圖40～圖50，對第2實施方式之半導體記憶裝置之製造方法進行說明。圖40係用以對該製造方法進行說明之模式性俯視圖，示出對應於圖37之部分。圖41、圖43、圖45及圖47係用以對該製造方法進行說明之模式性剖視圖，示出與圖4之一部分對應之部分。圖42、圖44、圖46、圖48及圖49係用以對該製造方法進行說明之模式性剖視圖，示出對應於圖39之部分。圖50係用以對該製造方法進行說明之模式性剖視圖，示出對應於圖38之部分。
於該製造方法中，例如圖40所示，於記憶胞區域R MC及接線區域R HU中去除半導體基板100之一部分，並於記憶胞區域R MC及接線區域R HU中，形成複數個半導體層120、複數個半導體層140及面100b。該步驟例如利用RIE等方法進行。
繼而，例如執行參照圖14及圖15所說明之步驟。藉此，於記憶胞區域R MC及接線區域R HU中，於複數個半導體層120之外周面及上表面、複數個半導體層140之Y方向之側面及上表面、以及面100b形成隧道絕緣膜131、電荷儲存膜132及阻擋絕緣膜133。
繼而，例如圖41及圖42所示，於記憶胞區域R MC及接線區域R HU中，於對應於複數個半導體層120之外周面及上表面、複數個半導體層140之Y方向之側面及上表面、以及面100b之位置形成絕緣層101A。該方法例如利用CVD等方法進行。
繼而，例如於圖43及圖44中，去除絕緣層101A之一部分，使塊間構造SW之上表面露出。於該步驟中，例如將阻擋絕緣膜133等作為擋止層執行CMP等平坦化製程。
繼而，例如執行參照圖18及圖19所說明之步驟。藉此，形成絕緣層101。
繼而，例如圖45及圖46所示，於記憶胞區域R MC及接線區域R HU中，於對應於複數個半導體層120之外周面及上表面、複數個半導體層140之Y方向之側面及上表面、以及面100b之位置形成導電層110A。該方法例如利用CVD等方法進行。
繼而，例如於圖47及圖48中，去除導電層110A之一部分，使塊間構造SW之上表面露出。於該步驟中，例如將阻擋絕緣膜133等作為擋止層執行CMP等平坦化製程。
繼而，例如執行參照圖22及圖23所說明之步驟。藉此，形成導電層110。
繼而，例如圖24、圖26及圖49所示，形成複數個導電層110及複數個絕緣層101。於該步驟中，例如反覆執行參照圖41～圖44、圖18及圖19所說明之步驟、以及參照圖45～圖48、圖22及圖23所說明之步驟。
繼而，例如圖30所示，於參照圖24、圖26及圖49所說明之構成之上表面形成絕緣層102。該步驟例如利用CVD等方法進行。
繼而，例如圖50所示，於對應於接觸電極CC'之位置形成接觸孔CCA'。接觸孔CCA'係貫通絕緣層102及絕緣層152且於Z方向上延伸從而使導電層110之上表面露出之貫通孔。
其後，例如圖37～圖39所示，形成接觸電極CC'。該步驟例如利用CVD等方法進行。
[第3實施方式] [構成] 其次，參照圖51及圖52，對第3實施方式之半導體記憶裝置之構成進行說明。圖51係表示第3實施方式之半導體記憶裝置之一部分構成之模式性俯視圖。圖52係沿著B-B'線將圖51所示之構成切斷並沿著箭頭方向觀察所得之模式性剖視圖。
第3實施方式之半導體記憶裝置基本上與第2實施方式之半導體記憶裝置同樣地構成。
但是，例如圖51所示，第3實施方式之半導體記憶裝置具備塊間構造SW'而代替塊間構造SW。
塊間構造SW'具備排列於X方向上之複數個半導體層341、及設置於該等複數個半導體層341之間之複數個絕緣層342。
半導體層341基本上與半導體層140同樣地構成。但是，半導體層341之X方向上之長度短於記憶塊BLK之X方向上之長度。
絕緣層342例如包含氧化矽(SiO 2)等。例如圖52所示，絕緣層342於Z方向上延伸，且於下端連接於半導體基板100之面100b。又，絕緣層342之上端設置於較面100a更為上方。進而，於如圖51所例示之XY平面中，絕緣層342之Y方向之寬度大於半導體層341之Y方向之寬度。
[製造方法] 其次，參照圖53～圖57，對第3實施方式之半導體記憶裝置之製造方法進行說明。圖53～圖57係用以對該製造方法進行說明之模式性剖視圖，示出對應於圖52之部分。
於該製造方法中，例如執行與參照圖40～圖49所說明之步驟同樣之步驟。但是，於該製造方法中，例如圖53所示，形成犧牲層101B而代替絕緣層101。
繼而，例如圖54所示，於與絕緣層342對應之位置形成貫通孔342A。貫通孔342A係於Z方向上延伸且使半導體基板100之面100b露出之貫通孔。又，貫通孔342A於X方向上將塊間構造SW分斷。藉此，形成排列於X方向上之複數個半導體層341。又，貫通孔342A使排列於Z方向上之複數個導電層110及複數個犧牲層101B之Y方向上之側面露出。
繼而，例如圖55所示，經由貫通孔342A去除複數個犧牲層101B。該步驟例如藉由濕式蝕刻等方法進行。
繼而，例如圖56所示，形成複數個絕緣層101。該步驟例如利用CVD等方法進行。
繼而，例如圖57所示，形成複數個絕緣層342。該步驟例如利用CVD等方法進行。
[其他實施方式] 以上，對第1實施方式～第3實施方式之半導體記憶裝置進行了說明。然而，該等實施方式之半導體記憶裝置僅為例示，可適當調整具體構成、動作等。
例如，於圖4之示例中，排列於Z方向上之複數個導電層110分別具備彼此相同程度之膜厚(Z方向上之厚度)。然而，於第1實施方式～第3實施方式之半導體記憶裝置中，亦可例如圖58所例示般，具備越靠下方之導電層110膜厚(Z方向上之厚度)越大之構造。例如，於圖58之示例中，位於最下層之導電層110之膜厚T 110L大於位於最上層之導電層110之膜厚T 110U。
同樣地，於圖4之示例中，排列於Z方向上之複數個絕緣層101分別具備彼此相同程度之膜厚(Z方向上之厚度)。然而，於第1實施方式～第3實施方式之半導體記憶裝置中，亦可例如圖58所例示般，具備越靠下方之絕緣層101膜厚(Z方向上之厚度)越大之構造。
又，例如參照圖4等所說明般，於第1實施方式～第3實施方式之半導體記憶裝置中，半導體層120具備大致圓柱狀形狀。然而，此種構成僅為例示，可適當調整半導體層120之形狀。例如，於第1實施方式～第3實施方式之半導體記憶裝置中，半導體層120亦可具備大致橢圓柱狀、大致三角柱狀、大致四角柱狀、或大致圓角多邊形狀(例如於XY平面中具備軌道形狀之大致柱狀)等形狀。
又，於第1實施方式～第3實施方式之半導體記憶裝置中，半導體層120隔開大致固定間隔沿著相對於X方向成0°、60°及120°地延伸之直線設置。以下，將此種配置稱為錯位配置。然而，此種配置僅為例示，可適當調整具體配置。例如，半導體層120亦可隔開大致固定間隔沿著相對於X方向成0°及90°地延伸之直線設置。以下，將此種配置稱為矩陣配置。又，半導體層120亦可設置為除此以外之配置。
又，例如於圖3及圖6之示例中，於接線區域R HU中設置有排列於Y方向上之複數個絕緣層151。又，該等複數個絕緣層151於X方向上延伸。然而，此種構成僅為例示，可適當調整絕緣層151之形狀及配置。例如，於第1實施方式中，亦可於接線區域R HU中設置排列於X方向上之複數個絕緣層151。又，於此情形時，複數個絕緣層151亦可於Y方向上延伸。又，接線區域R HU中之絕緣層151之圖案亦可為點狀圖案而並非線與間隙。
例如，於圖59及圖60之示例中，於接線區域R HU中設置有複數個絕緣層451。例如圖59所示，絕緣層451以特定圖案排列於X方向及Y方向上。圖59中，將於XY平面內之任一方向上相鄰之2個絕緣層451之間之距離表示為距離D 451。距離D 451可與距離D 120為相同程度。
例如圖60所示，絕緣層451具備大致圓柱狀形狀。又，絕緣層451之外周面分別由導電層110包圍，且與導電層110對向。
絕緣層451例如包含氧化矽(SiO 2)等。
絕緣層451上端之高度位置例如與排列於Z方向上之複數個導電層110之任一個導電層之上表面之高度位置為相同程度。絕緣層451之下端連接於半導體基板100之面100b。
絕緣層451下端部之X方向及Y方向上之寬度可大於絕緣層451上端部之X方向及Y方向上之寬度。再者，於圖示之示例中，將絕緣層451之與位於最上方之導電層110對向之部分之Y方向寬度設為寬度W 451U。又，將絕緣層451之與位於最下方之導電層110對向之部分之Y方向寬度設為寬度W 451L。寬度W 451L大於寬度W 451U。
又，於圖59及圖60之示例中，絕緣層451具備大致圓柱狀形狀。然而，此種構成僅為例示，可適當調整絕緣層451之形狀。例如，絕緣層451亦可具備大致橢圓柱狀、大致三角柱狀、大致四角柱狀、或大致圓角多邊形狀(例如於XY平面中具備軌道形狀之大致柱狀)等形狀。
又，於圖59及圖60之示例中，絕緣層451設置為上述錯位配置。然而，此種配置僅為例示，可適當調整具體配置。例如，絕緣層451可設置為上述矩陣配置，亦可設置為除此以外之配置。
[其他] 對本發明之若干實施方式進行了說明，但該等實施方式係作為示例而提出者，並非意欲限定發明範圍。該等新穎之實施方式能夠以其他各種方式實施，可於不脫離發明主旨之範圍內，進行各種省略、置換、變更。該等實施方式或其變化包含於發明範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請] 本申請享有以日本專利申請2021-025717號(申請日：2021年2月19日)為基礎申請之優先權。本申請藉由參照該基礎申請而包括基礎申請之全部內容。
100:半導體基板 100a:面 100b:面 101:絕緣層 101A:絕緣層 101B:犧牲層 102:絕緣層 110:導電層 110A:導電層 120:半導體層 130:閘極絕緣膜 131:隧道絕緣膜 132:電荷儲存膜 133:阻擋絕緣膜 140:半導體層 151:絕緣層 151A:絕緣層 152:絕緣層 153:部分 154:部分 155:絕緣層 341:半導體層 342:絕緣層 342A:貫通孔 451:絕緣層 A:部分 BL:位元線 BLK:記憶塊 Cb:接觸電極 CC:接觸電極 CC':接觸電極 CCA:接觸孔 CCA':接觸孔 CCB:空隙 Ch:接觸電極 MD:記憶體裸晶 R MC:記憶胞區域 R MCA:記憶胞陣列區域 R HU:接線區域 SW:塊間構造
圖1係第1實施方式之半導體記憶裝置之模式性俯視圖。 圖2係該半導體記憶裝置之模式性俯視圖。 圖3係該半導體記憶裝置之模式性俯視圖。 圖4係該半導體記憶裝置之模式性立體圖。 圖5係該半導體記憶裝置之模式性剖視圖。 圖6係該半導體記憶裝置之模式性剖視圖。 圖7係用以對該半導體記憶裝置之製造方法進行說明之模式性俯視圖。 圖8係用以對該製造方法進行說明之模式性剖視圖。 圖9係用以對該製造方法進行說明之模式性剖視圖。 圖10係用以對該製造方法進行說明之模式性俯視圖。 圖11係用以對該製造方法進行說明之模式性剖視圖。 圖12係用以對該製造方法進行說明之模式性俯視圖。 圖13係用以對該製造方法進行說明之模式性剖視圖。 圖14係用以對該製造方法進行說明之模式性剖視圖。 圖15係用以對該製造方法進行說明之模式性剖視圖。 圖16係用以對該製造方法進行說明之模式性剖視圖。 圖17係用以對該製造方法進行說明之模式性剖視圖。 圖18係用以對該製造方法進行說明之模式性剖視圖。 圖19係用以對該製造方法進行說明之模式性剖視圖。 圖20係用以對該製造方法進行說明之模式性剖視圖。 圖21係用以對該製造方法進行說明之模式性剖視圖。 圖22係用以對該製造方法進行說明之模式性剖視圖。 圖23係用以對該製造方法進行說明之模式性剖視圖。 圖24係用以對該製造方法進行說明之模式性剖視圖。 圖25係用以對該製造方法進行說明之模式性剖視圖。 圖26係用以對該製造方法進行說明之模式性剖視圖。 圖27係用以對該製造方法進行說明之模式性俯視圖。 圖28係用以對該製造方法進行說明之模式性剖視圖。 圖29係用以對該製造方法進行說明之模式性剖視圖。 圖30係用以對該製造方法進行說明之模式性剖視圖。 圖31係用以對該製造方法進行說明之模式性俯視圖。 圖32係用以對該製造方法進行說明之模式性剖視圖。 圖33係用以對該製造方法進行說明之模式性剖視圖。 圖34係用以對該製造方法進行說明之模式性俯視圖。 圖35係用以對該製造方法進行說明之模式性剖視圖。 圖36係用以對該製造方法進行說明之模式性剖視圖。 圖37係第2實施方式之半導體記憶裝置之模式性俯視圖。 圖38係該半導體記憶裝置之模式性剖視圖。 圖39係該半導體記憶裝置之模式性剖視圖。 圖40係用以對該半導體記憶裝置之製造方法進行說明之模式性俯視圖。 圖41係用以對該製造方法進行說明之模式性剖視圖。 圖42係用以對該製造方法進行說明之模式性剖視圖。 圖43係用以對該製造方法進行說明之模式性剖視圖。 圖44係用以對該製造方法進行說明之模式性剖視圖。 圖45係用以對該製造方法進行說明之模式性剖視圖。 圖46係用以對該製造方法進行說明之模式性剖視圖。 圖47係用以對該製造方法進行說明之模式性剖視圖。 圖48係用以對該製造方法進行說明之模式性剖視圖。 圖49係用以對該製造方法進行說明之模式性剖視圖。 圖50係用以對該製造方法進行說明之模式性剖視圖。 圖51係第3實施方式之半導體記憶裝置之模式性俯視圖。 圖52係該半導體記憶裝置之模式性剖視圖。 圖53係用以對該製造方法進行說明之模式性剖視圖。 圖54係用以對該製造方法進行說明之模式性剖視圖。 圖55係用以對該製造方法進行說明之模式性剖視圖。 圖56係用以對該製造方法進行說明之模式性剖視圖。 圖57係用以對該製造方法進行說明之模式性剖視圖。 圖58係另一實施方式之半導體記憶裝置之模式性剖視圖。 圖59係另一實施方式之半導體記憶裝置之模式性俯視圖。 圖60係另一實施方式之半導體記憶裝置之模式性剖視圖。
100:半導體基板
100a:面
100b:面
101:絕緣層
110:導電層
120:半導體層
130:閘極絕緣膜
131:隧道絕緣膜
132:電荷儲存膜
133:阻擋絕緣膜
140:半導體層
BL:位元線
Cb:接觸電極
Ch:接觸電極
SW:塊間構造

Claims (17)

  1. 一種半導體記憶裝置，其具備： 半導體基板，其於第1方向及與上述第1方向交叉之第2方向上延伸； 複數個記憶塊，其等排列於上述第1方向上；及 塊間構造，其設置於上述複數個記憶塊之間； 上述記憶塊具備： 複數個導電層，其等排列於與上述第1方向及上述第2方向交叉之第3方向上，且於上述第2方向上延伸； 複數個第1半導體層，其等在上述第3方向上延伸，且與上述複數個導電層對向；及 複數個電荷儲存部，其等設置於上述複數個導電層與上述複數個第1半導體層之間； 上述塊間構造具備在上述第2方向及上述第3方向上延伸之第2半導體層，且 上述複數個第1半導體層及上述第2半導體層為上述半導體基板之一部分。
  2. 如請求項1之半導體記憶裝置，其中 上述半導體基板具備正面及背面， 上述正面具備第1面、及於上述第3方向上設置於上述第1面與上述背面之間的第2面，且 上述第2半導體層之上述第3方向上之一側之面為上述第1面之一部分。
  3. 如請求項2之半導體記憶裝置，其中 上述複數個導電層之上述第3方向上之位置，設置於上述第2半導體層之上述第3方向上之一端、與上述第2半導體層之上述第3方向上之另一端之間。
  4. 如請求項1之半導體記憶裝置，其中 上述第1半導體層 於上述第3方向上之第1位置，具有上述第1方向或上述第2方向上之第1寬度， 於上述第3方向上之第2位置，具有上述第1方向或上述第2方向上之第2寬度， 上述第2位置較上述第1位置更靠近上述半導體基板之背面，且 上述第2寬度之大小為上述第1寬度以上。
  5. 如請求項4之半導體記憶裝置，其中 上述第2寬度大於上述第1寬度。
  6. 如請求項1之半導體記憶裝置，其中 上述第2半導體層 於上述第3方向上之第3位置，具有上述第1方向上之第3寬度， 於上述第3方向上之第4位置，具有上述第1方向上之第4寬度， 上述第4位置較上述第3位置更靠近上述半導體基板之背面，且 上述第4寬度之大小為上述第3寬度以上。
  7. 如請求項6之半導體記憶裝置，其中 上述第4寬度大於上述第3寬度。
  8. 如請求項1之半導體記憶裝置，其中 上述複數個導電層包含第1導電層及第2導電層， 上述第2導電層較上述第1導電層更靠近上述半導體基板之背面，且 上述第2導電層之上述第3方向上之寬度之大小為上述第1導電層之上述第3方向上之寬度以上。
  9. 如請求項8之半導體記憶裝置，其中 上述第2導電層之上述第3方向上之寬度大於上述第1導電層之上述第3方向上之寬度。
  10. 如請求項1之半導體記憶裝置，其具備排列於上述第2方向上之第1區域及第2區域， 上述第1區域具備： 上述複數個導電層之一部分、 上述複數個第1半導體層、及 上述複數個電荷儲存部，且 上述第2區域具備： 上述複數個導電層之一部分、及 於上述第3方向上延伸且連接於上述複數個導電層之複數個接觸電極。
  11. 如請求項10之半導體記憶裝置，其中 上述第2區域具備複數個第1絕緣層； 上述複數個第1絕緣層 排列於上述第1方向及上述第2方向之至少一方向上， 於上述第3方向上延伸，且 於上述第2方向及上述第1方向之至少一方向上，連接於上述複數個導電層。
  12. 如請求項11之半導體記憶裝置，其中 上述第1絕緣層 於上述第3方向上之第5位置，具有上述第1方向上之第5寬度， 於上述第3方向上之第6位置，具有上述第1方向上之第6寬度， 上述第6位置較上述第5位置更靠近上述半導體基板之背面，且 上述第6寬度之大小為上述第5寬度以上。
  13. 如請求項12之半導體記憶裝置，其中 上述第6寬度大於上述第5寬度。
  14. 如請求項11之半導體記憶裝置，其中 上述複數個接觸電極包含第1接觸電極， 上述第1接觸電極具備連接於上述複數個導電層中之一者之連接面，且 上述連接面設置於上述第1接觸電極之上述第3方向上之一端與另一端之間。
  15. 如請求項14之半導體記憶裝置，其中 於上述複數個導電層中較上述連接面更靠近上述半導體基板之導電層、與上述第1接觸電極之間，設置有第2絕緣層。
  16. 如請求項14之半導體記憶裝置，其中 上述連接面連接於上述複數個第1絕緣層之至少一部分。
  17. 如請求項11之半導體記憶裝置，其中 上述複數個第1半導體層具備在上述第2方向上相鄰之第3半導體層及第4半導體層， 上述複數個第1絕緣層具備在上述第2方向或上述第3方向上相鄰之第3絕緣層及第4絕緣層，且 於在上述第1方向及上述第2方向上延伸、且包含上述第3半導體層、上述第4半導體層、上述第3絕緣層及上述第4絕緣層之剖面中， 上述第3絕緣層與上述第4絕緣層之間的距離大於上述第3半導體層與上述第4半導體層之間的距離之50%，且小於上述第3半導體層與上述第4半導體層之間的距離之150%。
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