JP2022134165A - 半導体記憶装置 - Google Patents

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直 井口
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Abstract

【課題】高集積化の容易な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、基板と、第１方向に並び第２方向に延伸する複数の導電層と、第１方向に延伸し複数の導電層と対向する半導体層と、第３方向に並ぶｎ個のコンタクト電極領域と、を備える。ｎは２のべき乗である。コンタクト電極領域は、第２方向に並ぶ複数のコンタクト電極を備える。複数の導電層は、第１導電層と、第１導電層から数えてｎ番目の導電層である第２導電層と、を含む。複数のコンタクト電極は、第１導電層に接続された第１コンタクト電極と、第２導電層に接続された第２コンタクト電極と、第１コンタクト電極及び第２コンタクト電極の間に設けられた第３コンタクト電極と、を含む。第１コンタクト電極、第２コンタクト電極及び第３コンタクト電極は、第２方向又は第３方向において並ぶ。【選択図】図６

Description

本実施形態は、半導体記憶装置に関する。
基板と、この基板の表面と交差する方向に積層された複数の導電層と、これら複数の導電層に対向する半導体層と、導電層及び半導体層の間に設けられたゲート絶縁層と、を備える半導体記憶装置が知られている。ゲート絶縁層は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁性の電荷蓄積層やフローティングゲート等の導電性の電荷蓄積層等の、データを記憶可能なメモリ部を備える。
特開２０１８－０２６５１８号公報
高集積化の容易な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に並び第１方向と交差する第２方向に延伸する複数の導電層と、第１方向に延伸し複数の導電層と対向する半導体層と、第１方向及び第２方向と交差する第３方向に並ぶｎ（ｎは２以上の整数）個のコンタクト電極領域と、を備える。ｎは２のべき乗である。コンタクト電極領域は、第２方向に並ぶ複数のコンタクト電極を備える。複数の導電層は、第１導電層と、第１導電層から数えてｎ番目の導電層である第２導電層と、を含む。ｎ個のコンタクト電極領域に含まれる複数のコンタクト電極は、第１導電層に接続された第１コンタクト電極と、第２導電層に接続された第２コンタクト電極と、第１コンタクト電極及び第２コンタクト電極の間に設けられた第３コンタクト電極と、を含む。第１コンタクト電極、第２コンタクト電極及び第３コンタクト電極は、第２方向又は第３方向において並ぶ。
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に並び第１方向と交差する第２方向に延伸する複数の導電層と、第１方向に延伸し複数の導電層と対向する半導体層と、第１方向及び第２方向と交差する第３方向に並ぶｎ（ｎは２以上の整数）個のコンタクト電極領域と、を備える。ｎは２のべき乗ではない。コンタクト電極領域は、第２方向に並ぶ複数のコンタクト電極を備える。例えば、ｎよりも大きい最小の２のべき乗をｍとする。複数の導電層は、第１導電層と、第１導電層から数えてｍ番目の導電層である第２導電層と、を含む。ｎ個のコンタクト電極領域に含まれる複数のコンタクト電極は、第１導電層に接続された第１コンタクト電極と、第２導電層に接続された第２コンタクト電極と、第１コンタクト電極及び第２コンタクト電極の間に設けられた第３コンタクト電極と、を含む。第１コンタクト電極、第２コンタクト電極及び第３コンタクト電極は、第２方向又は第３方向において並ぶ。
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向において基板から離間する第１導電層と、第１導電層と基板との間に設けられた第２導電層と、第２導電層よりも基板に近く、又は、第１導電層よりも基板から遠い第３導電層と、第１方向に延伸し、第１導電層、第２導電層及び第３導電層と対向する半導体層と、第１方向に延伸し第１導電層に接続された第１コンタクト電極と、第１方向に延伸し第２導電層に接続された第２コンタクト電極と、第１方向に延伸し第３導電層に接続された第３コンタクト電極と、を備える。第１導電層、第２導電層及び第３導電層は、第１方向と交差する第２方向に延伸する。第３コンタクト電極は、第２方向において、第１コンタクト電極と、第２コンタクト電極と、の間に設けられている。
第１実施形態に係るメモリダイＭＤの模式的な平面図である。 図１のＡで示した部分及びＢで示した部分の模式的な拡大図である。 図２のＣで示した部分の模式的な拡大図である。 図３に示す構造をＤ－Ｄ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 図４のＥで示した部分の模式的な拡大図である。 図２に示す構造をＦ－Ｆ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 図２に示す構造をＧ－Ｇ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 第１実施形態に係る半導体記憶装置の製造方法について説明するため模式的な断面図である。 同製造方法について説明するため模式的な断面図である。 同製造方法について説明するため模式的な平面図である。 同製造方法について説明するため模式的な断面図である。 同製造方法について説明するため模式的な平面図である。 同製造方法について説明するため模式的な断面図である。 同製造方法について説明するため模式的な断面図である。 同製造方法について説明するため模式的な断面図である。 同製造方法について説明するため模式的な平面図である。 同製造方法について説明するため模式的な断面図である。 同製造方法について説明するため模式的な断面図である。 同製造方法について説明するため模式的な断面図である。 同製造方法について説明するため模式的な断面図である。 同製造方法について説明するため模式的な平面図である。 同製造方法について説明するため模式的な断面図である。 同製造方法について説明するため模式的な断面図である。 同製造方法について説明するため模式的な断面図である。 同製造方法について説明するため模式的な断面図である。 同製造方法について説明するため模式的な平面図である。 同製造方法について説明するため模式的な断面図である。 同製造方法について説明するため模式的な断面図である。 同製造方法について説明するため模式的な断面図である。 同製造方法について説明するため模式的な断面図である。 同製造方法について説明するため模式的な断面図である。 同製造方法について説明するため模式的な断面図である。 同製造方法について説明するため模式的な断面図である。 同製造方法について説明するため模式的な断面図である。 同製造方法について説明するため模式的な断面図である。 比較例に係る半導体記憶装置の模式的な平面図である。 図３６に示す構造をＨ－Ｈ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 図３６に示す構造をＩ－Ｉ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 比較例に係る半導体記憶装置の製造方法について説明するため模式的な平面図である。 同製造方法について説明するため模式的な断面図である。 同製造方法について説明するため模式的な断面図である。 同製造方法について説明するため模式的な断面図である。 同製造方法について説明するため模式的な断面図である。 同製造方法について説明するため模式的な平面図である。 同製造方法について説明するため模式的な断面図である。 同製造方法について説明するため模式的な断面図である。 同製造方法について説明するため模式的な断面図である。 同製造方法について説明するため模式的な断面図である。 同製造方法について説明するため模式的な平面図である。 同製造方法について説明するため模式的な断面図である。 同製造方法について説明するため模式的な断面図である。 同製造方法について説明するため模式的な断面図である。 同製造方法について説明するため模式的な断面図である。 第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 同半導体記憶装置の製造方法について説明するため模式的な平面図である。 同製造方法について説明するため模式的な平面図である。 同製造方法について説明するため模式的な平面図である。 同製造方法について説明するため模式的な平面図である。 同製造方法について説明するため模式的な平面図である。 第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 同半導体記憶装置の製造方法について説明するため模式的な平面図である。 同製造方法について説明するため模式的な平面図である。 同製造方法について説明するため模式的な平面図である。 同製造方法について説明するため模式的な平面図である。 第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 同半導体記憶装置の製造方法について説明するため模式的な平面図である。 同製造方法について説明するため模式的な平面図である。 同製造方法について説明するため模式的な平面図である。 同製造方法について説明するため模式的な平面図である。 同製造方法について説明するため模式的な平面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electronmicroscopy）やＴＥＭ（Transmission electronmicroscopy）等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
［第１実施形態］
［構成］
図１は、メモリダイＭＤの模式的な平面図である。図２は、図１のＡで示した部分及びＢで示した部分の模式的な拡大図である。図３は、図２のＣで示した部分の模式的な拡大図である。図４は、図３に示す構造をＤ－Ｄ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図５は、図４のＥで示した部分の模式的な拡大図である。図６は、図２に示す構造をＦ－Ｆ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図７は、図２に示す構造をＧ－Ｇ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
例えば図１に示す様に、メモリダイＭＤは、半導体基板１００を備える。半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。半導体基板１００の表面には、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域と、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域と、Ｎ型ウェル領域及びＰ型ウェル領域が設けられていない半導体基板領域と、絶縁領域と、が設けられている。
また、メモリダイＭＤは、Ｘ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡを備える。メモリセルアレイ領域ＲＭＣＡは、Ｘ方向に並ぶ２つのメモリホール領域ＲＭＨと、これらメモリホール領域ＲＭＨの間に設けられたフックアップ領域ＲＨＵと、を備える。
メモリセルアレイ領域ＲＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。メモリブロックＢＬＫは、例えば図２に示す様に、Ｙ方向に並ぶ複数のストリングユニットＳＵを備える。Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ２）等のブロック間絶縁層ＳＴが設けられる。例えば図３に示す様に、Ｙ方向において隣り合う２つのストリングユニットＳＵの間には、酸化シリコン（ＳｉＯ２）等のストリングユニット間絶縁層ＳＨＥが設けられる。
メモリブロックＢＬＫのメモリホール領域ＲＭＨは、例えば図４に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。尚、導電層１１０は、メモリセルのゲート電極及びワード線、又は、選択トランジスタのゲート電極及び選択ゲート線として機能する。
導電層１１０の下方には、半導体層１１２が設けられている。半導体層１１２は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、半導体層１１２及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。尚、半導体層１１２は、ソース線の一部として機能する。
半導体層１２０は、例えば図３に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、複数のメモリセル及び選択トランジスタのチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、例えば図４に示す様に、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。また、半導体層１２０の外周面は、それぞれ導電層１１０によって囲まれており、導電層１１０と対向している。
半導体層１２０の上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１が設けられている。図４の例では、半導体層１２０の上端部と不純物領域１２１の下端部との境界線を、破線によって示している。不純物領域１２１は、コンタクトＣｈ及びコンタクトＶｙ（図３）を介してビット線ＢＬに接続される。
半導体層１２０の下端部は、半導体層１１２に接続されている。
ゲート絶縁膜１３０は、半導体層１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図５に示す様に、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０と半導体層１１２との接触部を除く半導体層１２０の外周面に沿ってＺ方向に延伸する。
尚、図５には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
メモリブロックＢＬＫのフックアップ領域ＲＨＵは、例えば図２に示す様に、導電層１１０の一部と、Ｙ方向に並ぶ２つのコンタクト電極列ＣＣＧ（コンタクト電極領域）と、を備える。図２においては、これら２つのコンタクト電極列ＣＣＧを、ＣＣＧ（０），ＣＣＧ（１）として示している。
コンタクト電極列ＣＣＧは、図６及び図７に示す様に、Ｘ方向に並ぶ複数のコンタクト電極ＣＣを備える。これら複数のコンタクト電極ＣＣは、Ｚ方向に延伸し、下端において導電層１１０と接続されている。コンタクト電極ＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、コンタクト電極ＣＣの外周面には、酸化シリコン（ＳｉＯ２）等の絶縁層１０３が設けられている。
尚、以下の説明では、上方から数えてｎ（ｎは１以上の整数）番目の導電層１１０を、導電層１１０（ｎ－１）と呼ぶ場合がある。また、複数のコンタクト電極ＣＣのうち、導電層１１０（ｎ）に接続されたものを、コンタクト電極ＣＣ（ｎ）と呼ぶ場合がある。
図６に示す様に、コンタクト電極列ＣＣＧ（０）は、メモリホール領域ＲＭＨに近いものから順に、コンタクト電極ＣＣ（０），ＣＣ（２），ＣＣ（６），ＣＣ（４），ＣＣ（１２），ＣＣ（１４），ＣＣ（１０），ＣＣ（８）を備えている。
図７に示す様に、コンタクト電極列ＣＣＧ（１）は、メモリホール領域ＲＭＨに近いものから順に、コンタクト電極ＣＣ（１），ＣＣ（３），ＣＣ（７），ＣＣ（５），ＣＣ（１３），ＣＣ（１５），ＣＣ（１１），ＣＣ（９）を備えている。
尚、図２に示す様に、コンタクト電極列ＣＣＧ（０）中の複数のコンタクト電極ＣＣ（０），ＣＣ（２），ＣＣ（６），ＣＣ（４），ＣＣ（１２），ＣＣ（１４），ＣＣ（１０），ＣＣ（８）は、それぞれ、コンタクト電極列ＣＣＧ（１）中の複数のコンタクト電極ＣＣ（１），ＣＣ（３），ＣＣ（７），ＣＣ（５），ＣＣ（１３），ＣＣ（１５），ＣＣ（１１），ＣＣ（９）と、Ｙ方向において並んでいる。
［製造方法］
次に、図８～図３５を参照して、メモリダイＭＤの製造方法について説明する。図１０、図１２、図１６、図２１、図２６は、同製造方法について説明するための模式的な断面図であり、図２に対応する平面を示している。図８、図９、図１１、図１３、図１７、図１９、図２２、図２４、図２７、図２９、図３１、図３４は、同製造方法について説明するための模式的な断面図であり、図６に対応する断面を示している。図１４、図１５、図１８、図２０、図２３、図２５、図２８、図３０、図３２、図３３、図３５は、同製造方法について説明するための模式的な断面図であり、図７に対応する断面を示している。
本実施形態に係るメモリダイＭＤの製造に際しては、例えば図８に示す様に、半導体層１１２を形成する。また、半導体層１１２の上方に、複数の絶縁層１０１及び複数の犠牲層１１１を交互に形成する。この工程は、例えば、ＣＶＤ（Chemical VaporDeposition）等の方法によって行われる。
次に、例えば図９に示す様に、複数の半導体層１２０を形成する。この工程では、例えば、図８を参照して説明した構造の上面に、ＣＶＤ等の方法によって、酸化シリコン（ＳｉＯ２）等の絶縁層１０４を形成する。次に、ＲＩＥ（Reactive Ion Etching）等の方法によって、絶縁層１０４、複数の絶縁層１０１及び複数の犠牲層１１１を貫通する貫通孔を形成する。また、ＣＶＤ等の方法によって、この貫通孔の内周面にゲート絶縁膜１３０（図５）及び半導体層１２０を形成する。
次に、例えば図１０及び図１１に示す様に、コンタクト電極ＣＣに対応する位置に、複数のコンタクトホールＣＨ（０）を形成する。例えば、図９を参照して説明した構造の上面に、ハードマスク１０５を形成する。次に、ＲＩＥ等の方法によって、ハードマスク１０５及び絶縁層１０４を貫通し、犠牲層１１１の上面を露出させる貫通孔を形成する。
尚、以下の説明では、上方から数えてｎ（ｎは１以上の整数）番目の犠牲層１１１を、犠牲層１１１（ｎ－１）と呼ぶ場合がある。また、複数のコンタクトホールＣＨのうち、犠牲層１１１（ｎ）の上面を露出させ、それよりも上方に設けられた全ての犠牲層１１１を貫通するものを、コンタクトホールＣＨ（ｎ）と呼ぶ場合がある。
次に、例えば図１２～図１４に示す様に、レジスト１５１を形成する。レジスト１５１は、コンタクト電極列ＣＣＧ（０）に対応するコンタクトホールＣＨを覆い、コンタクト電極列ＣＣＧ（１）に対応するコンタクトホールＣＨを露出させる。
次に、例えば図１５に示す様に、コンタクトホールＣＨのうち、レジスト１５１によって覆われていない部分において、犠牲層１１１及び絶縁層１０１を１層ずつ除去する。これにより、コンタクト電極列ＣＣＧ（１）中のコンタクト電極ＣＣに対応する位置に、コンタクトホールＣＨ（１）が形成される。この工程は、例えば、ＲＩＥ等によって行われる。
次に、例えば図１６～図１８に示す様に、レジスト１５１を除去し、レジスト１５２を形成する。レジスト１５２は、Ｘ方向に並ぶ複数のコンタクトホールＣＨのうち、メモリホール領域ＲＭＨに近い方から数えて４ａ＋１番目、及び、４ａ＋４番目（ａは０以上の整数）のコンタクトホールＣＨを覆い、それ以外のコンタクトホールＣＨを露出させる。尚、レジスト１５２の膜厚（Ｚ方向における厚み）は、レジスト１５１の膜厚よりも大きい。
次に、例えば図１９及び図２０に示す様に、コンタクトホールＣＨのうち、レジスト１５２によって覆われていない部分において、犠牲層１１１及び絶縁層１０１を２層ずつ除去する。これにより、コンタクト電極列ＣＣＧ（０）に対応する複数のコンタクトホールＣＨのうち、メモリホール領域ＲＭＨに近い方から数えて４ａ＋２番目、及び、４ａ＋３番目に対応する部分に、コンタクトホールＣＨ（２）が形成される。また、コンタクト電極列ＣＣＧ（１）に対応する複数のコンタクトホールＣＨのうち、メモリホール領域ＲＭＨに近い方から数えて４ａ＋２番目、及び、４ａ＋３番目に対応する部分に、コンタクトホールＣＨ（３）が形成される。
次に、例えば図２１～図２３に示す様に、レジスト１５２を除去し、レジスト１５３を形成する。レジスト１５３は、Ｘ方向に並ぶ複数のコンタクトホールＣＨのうち、メモリホール領域ＲＭＨに近い方から数えて８ａ＋１番目、８ａ＋２番目、８ａ＋７番目、及び、８ａ＋８番目（ａは０以上の整数）のコンタクトホールＣＨを覆い、それ以外のコンタクトホールＣＨを露出させる。尚、レジスト１５３の膜厚（Ｚ方向における厚み）は、レジスト１５２の膜厚よりも大きい。
次に、例えば図２４及び図２５に示す様に、コンタクトホールＣＨのうち、レジスト１５３によって覆われていない部分において、犠牲層１１１及び絶縁層１０１を４層ずつ除去する。これにより、コンタクト電極列ＣＣＧ（０）に対応する複数のコンタクトホールＣＨのうち、メモリホール領域ＲＭＨに近い方から数えて８ａ＋３番目～８ａ＋６番目に対応する部分に、コンタクトホールＣＨ（４），ＣＨ（６）が形成される。また、コンタクト電極列ＣＣＧ（１）に対応する複数のコンタクトホールＣＨのうち、メモリホール領域ＲＭＨに近い方から数えて８ａ＋３番目～８ａ＋６番目に対応する部分に、コンタクトホールＣＨ（５），ＣＨ（７）が形成される。この工程は、例えば、ＲＩＥ等によって行われる。
次に、例えば図２６～図２８に示す様に、レジスト１５３を除去し、レジスト１５４を形成する。レジスト１５４は、Ｘ方向に並ぶ複数のコンタクトホールＣＨのうち、メモリホール領域ＲＭＨに近い方の半分を覆い、それ以外のコンタクトホールＣＨを露出させる。尚、レジスト１５４の膜厚（Ｚ方向における厚み）は、レジスト１５３の膜厚よりも大きい。
次に、例えば図２９及び図３０に示す様に、コンタクトホールＣＨのうち、レジスト１５４によって覆われていない部分において、犠牲層１１１及び絶縁層１０１を８層ずつ除去する。これにより、コンタクト電極列ＣＣＧ（０）に対応する複数のコンタクトホールＣＨのうち、メモリホール領域ＲＭＨから遠い方の半分に対応する部分に、コンタクトホールＣＨ（８），ＣＨ（１０），ＣＨ（１２），ＣＨ（１４）が形成される。また、コンタクト電極列ＣＣＧ（１）に対応する複数のコンタクトホールＣＨのうち、メモリホール領域ＲＭＨから遠い方の半分に対応する部分に、コンタクトホールＣＨ（９），ＣＨ（１１），ＣＨ（１３），ＣＨ（１５）が形成される。この工程は、例えば、ＲＩＥ等によって行われる。
次に、例えば図３１及び図３２に示す様に、レジスト１５４及びハードマスク１０５を除去し、コンタクトホールＣＨ（０）～コンタクトホールＣＨ（１５）の内部に、絶縁層１０３及び犠牲層１０６を形成する。この工程は、例えば、ＣＶＤ等によって行われる。
次に、例えば図３３に示す様に、導電層１１０を形成する。この工程では、例えば、ＲＩＥ等の方法によって、ブロック間絶縁層ＳＴ（図２）に対応する位置に、複数の絶縁層１０１及び複数の犠牲層１１１を貫通する溝を形成する。次に、この溝を介したウェットエッチング等の方法によって、複数の犠牲層１１１を除去する。次に、ＣＶＤ等の方法によって、複数の導電層１１０を形成する。
次に、例えば図３４及び図３５に示す様に、コンタクト電極ＣＣ（０）～コンタクト電極ＣＣ（１５）を形成する。この工程では、例えば、犠牲層１０６を除去する。次に、ＲＩＥ等の方法によって絶縁層１０３の一部を除去して、導電層１１０（０）～導電層１１０（１５）の上面を露出させる。次に、ＣＶＤ等の方法によってコンタクト電極ＣＣ（０）～コンタクト電極ＣＣ（１５）を形成する。
その後、ビット線ＢＬ等を形成することにより、図１～図７を参照して説明した半導体記憶装置が形成される。
［比較例］
［構成］
次に、図３６～図３８を参照して、比較例に係る半導体記憶装置の構成について説明する。図３６は、比較例に係る半導体記憶装置の模式的な平面図である。図３７は、図３６に示す構造をＨ－Ｈ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図３８は、図３６に示す構造をＩ－Ｉ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
比較例に係る半導体記憶装置は、コンタクト電極列ＣＣＧのかわりに、コンタクト電極列ＣＣＧ´を備える。図３６においては、これら２つのコンタクト電極列ＣＣＧ´を、ＣＣＧ´（０），ＣＣＧ´（１）として示している。
コンタクト電極列ＣＣＧ´（０）は、メモリホール領域ＲＭＨに近いものから順に、コンタクト電極ＣＣ（０），ＣＣ（２），ＣＣ（４），ＣＣ（６），ＣＣ（８），ＣＣ（１０），ＣＣ（１２），ＣＣ（１４）を備えている。
コンタクト電極列ＣＣＧ´（１）は、メモリホール領域ＲＭＨに近いものから順に、コンタクト電極ＣＣ（１），ＣＣ（３），ＣＣ（５），ＣＣ（７），ＣＣ（９），ＣＣ（１１），ＣＣ（１３），ＣＣ（１５）を備えている。
［製造方法］
次に、図３９～図５３を参照して、比較例に係る半導体記憶装置の製造方法について説明する。図３９、図４４、図４９は、同製造方法について説明するための模式的な平面図であり、図３６に対応する平面を示している。図４０、図４２、図４５、図４７、図５０、図５２は、同製造方法について説明するための模式的な断面図であり、図３７に対応する断面を示している。図４１、図４３、図４６、図４８、図５１、図５３は、同製造方法について説明するための模式的な断面図であり、図３８に対応する断面を示している。
比較例に係る半導体記憶装置の製造に際しては、図８を参照して説明した工程から、図１４及び図１５を参照して説明した工程までを実行する。
次に、例えば図３９～図４１に示す様に、レジスト１５１を除去し、レジスト１５２´を形成する。レジスト１５２´は、Ｘ方向に並ぶ複数のコンタクトホールＣＨのうち、メモリホール領域ＲＭＨに近い方から数えて２ｂ＋１番目（ｂは０以上の整数）のコンタクトホールＣＨを覆い、それ以外のコンタクトホールＣＨを露出させる。尚、レジスト１５２´の膜厚（Ｚ方向における厚み）は、レジスト１５１の膜厚よりも大きい。
次に、例えば図４２及び図４３に示す様に、コンタクトホールＣＨのうち、レジスト１５２´によって覆われていない部分において、犠牲層１１１及び絶縁層１０１を２層ずつ除去する。これにより、コンタクト電極列ＣＣＧ´（０）に対応する複数のコンタクトホールＣＨのうち、メモリホール領域ＲＭＨに近い方から数えて２ｂ＋２番目に対応する部分に、コンタクトホールＣＨ（２）が形成される。また、コンタクト電極列ＣＣＧ´（１）に対応する複数のコンタクトホールＣＨのうち、メモリホール領域ＲＭＨに近い方から数えて２ｂ＋２番目に対応する部分に、コンタクトホールＣＨ（３）が形成される。
次に、例えば図４４～図４６に示す様に、レジスト１５２´を除去し、レジスト１５３´を形成する。レジスト１５３´は、Ｘ方向に並ぶ複数のコンタクトホールＣＨのうち、メモリホール領域ＲＭＨに近い方から数えて４ｂ＋１番目、及び、４ｂ＋２番目（ｂは０以上の整数）のコンタクトホールＣＨを覆い、それ以外のコンタクトホールＣＨを露出させる。尚、レジスト１５３´の膜厚（Ｚ方向における厚み）は、レジスト１５２´の膜厚よりも大きい。
次に、例えば図４７及び図４８に示す様に、コンタクトホールＣＨのうち、レジスト１５３´によって覆われていない部分において、犠牲層１１１及び絶縁層１０１を４層ずつ除去する。これにより、コンタクト電極列ＣＣＧ´（０）に対応する複数のコンタクトホールＣＨのうち、メモリホール領域ＲＭＨに近い方から数えて４ｂ＋３番目、及び、４ｂ＋４番目に対応する部分に、コンタクトホールＣＨ（４），ＣＨ（６）が形成される。また、コンタクト電極列ＣＣＧ´（１）に対応する複数のコンタクトホールＣＨのうち、メモリホール領域ＲＭＨに近い方から数えて４ｂ＋３番目、及び、４ｂ＋４番目に対応する部分に、コンタクトホールＣＨ（５），ＣＨ（７）が形成される。この工程は、例えば、ＲＩＥ等によって行われる。
次に、例えば図４９～図５１に示す様に、レジスト１５３´を除去し、レジスト１５４´を形成する。レジスト１５４´は、Ｘ方向に並ぶ複数のコンタクトホールＣＨのうち、メモリホール領域ＲＭＨに近い方の半分を覆い、それ以外のコンタクトホールＣＨを露出させる。尚、レジスト１５４´の膜厚（Ｚ方向における厚み）は、レジスト１５３´の膜厚よりも大きい。
次に、例えば図５２及び図５３に示す様に、コンタクトホールＣＨのうち、レジスト１５４´によって覆われていない部分において、犠牲層１１１及び絶縁層１０１を８層ずつ除去する。これにより、コンタクト電極列ＣＣＧ´（０）に対応する複数のコンタクトホールＣＨのうち、メモリホール領域ＲＭＨから遠い方の半分に対応する部分に、コンタクトホールＣＨ（８），ＣＨ（１０），ＣＨ（１２），ＣＨ（１４）が形成される。また、コンタクト電極列ＣＣＧ´（１）に対応する複数のコンタクトホールＣＨのうち、メモリホール領域ＲＭＨから遠い方の半分に対応する部分に、コンタクトホールＣＨ（９），ＣＨ（１１），ＣＨ（１３），ＣＨ（１５）が形成される。この工程は、例えば、ＲＩＥ等によって行われる。
その後、図３１及び図３２を参照して説明した工程以降の工程を実行することにより、図３６～図３８を参照して説明した半導体記憶装置が形成される。
［効果］
比較例に係る製造方法では、図３９～図４１を参照して説明した工程、及び、図４４～図４６を参照して説明した工程において、それぞれ、レジスト１５２´，１５３´を形成する。ここで、フックアップ領域ＲＨＵの面積を削減するためには、レジスト１５２´，１５３´のパターンを小さく形成することが望ましい。しかしながら、図４２及び図４３を参照して説明した工程、及び、図４７及び図４８を参照して説明した工程では、レジスト１５２´，１５３´によってハードマスク１０５を好適に保護することが望ましい。そのためには、レジスト１５２´，１５３´の膜厚（Ｚ方向における厚み）を、ある程度大きくすることが望ましい。ここで、レジスト１５２´，１５３´の膜厚が大きいと、レジスト１５２´，１５３´のパターンを小さく形成することが難しい場合がある。
そこで、第１実施形態に係る製造方法では、図１６～図１８を参照して説明した工程、及び、図２１～図２３を参照して説明した工程において、それぞれ、レジスト１５２，１５３を形成する。
ここで、図３９等を参照して説明した様に、レジスト１５２´は、Ｘ方向の一方側（例えば、Ｘ方向負側）から数えて２ｂ＋１番目のコンタクトホールＣＨを覆っており、２ｂ＋２番目のコンタクトホールＣＨを露出させていた。即ち、レジスト１５２´においては、ラインアンドスペースのパターンが、コンタクトホールＣＨのピッチの２倍のピッチで設けられていた。
一方、図１６等を参照して説明した様に、レジスト１５２は、Ｘ方向の一方側（例えば、Ｘ方向負側）から数えて４ａ＋１番目及び４ａ＋４番目のコンタクトホールＣＨを覆っており、４ａ＋２番目及び４ａ＋３番目のコンタクトホールＣＨを露出させている。即ち、レジスト１５２においては、ラインアンドスペースのパターンが、コンタクトホールＣＨのピッチの４倍のピッチで設けられている。
また、図４４等を参照して説明した様に、レジスト１５３´は、Ｘ方向の一方側（例えば、Ｘ方向負側）から数えて４ｂ＋１番目及び４ｂ＋２番目のコンタクトホールＣＨを覆っており、４ｂ＋３番目及び４ｂ＋４番目のコンタクトホールＣＨを露出させていた。即ち、レジスト１５３´においては、ラインアンドスペースのパターンが、コンタクトホールＣＨのピッチの４倍のピッチで設けられていた。
一方、図２１等を参照して説明した様に、レジスト１５３は、Ｘ方向の一方側（例えば、Ｘ方向負側）から数えて８ａ＋１番目、８ａ＋２番目、８ａ＋７番目、及び、８ａ＋８番目のコンタクトホールＣＨを覆っており、８ａ＋３番目～８ａ＋６番目のコンタクトホールＣＨを露出させている。即ち、レジスト１５３においては、ラインアンドスペースのパターンが、コンタクトホールＣＨのピッチの８倍のピッチで設けられている。
即ち、第１実施形態においては、レジストに形成される２つの開口を１つの開口に集約することにより、レジストパターンのピッチを倍の大きさに緩和している。この様な方法によれば、レジスト１５２，１５３の膜厚が比較的大きい場合であっても、フックアップ領域ＲＨＵの面積を削減することが可能である。
尚、図３７及び図３８に示す様に、比較例に係る半導体記憶装置においては、メモリホール領域ＲＭＨに近いコンタクト電極ＣＣほど、上層に設けられた導電層１１０に接続される。一方、第１実施形態に係る半導体記憶装置においては、コンタクト電極ＣＣのＸ方向における配置と、導電層１１０との関係が、比較例と異なる。
例えば図２及び図６に示す様に、第１実施形態に係る半導体記憶装置においては、コンタクト電極ＣＣ（２）とコンタクト電極ＣＣ（４）との間にコンタクト電極ＣＣ（６）が配置されている。また、コンタクト電極ＣＣ（６）とコンタクト電極ＣＣ（８）との間にコンタクト電極ＣＣ（４），ＣＣ（１２），ＣＣ（１４），ＣＣ（１０）が配置されている。また、コンタクト電極ＣＣ（１０）とコンタクト電極ＣＣ（１２）との間にコンタクト電極ＣＣ（１４）が配置されている。
例えば図２及び図７に示す様に、第１実施形態に係る半導体記憶装置においては、コンタクト電極ＣＣ（３）とコンタクト電極ＣＣ（５）との間にコンタクト電極ＣＣ（７）が配置されている。また、コンタクト電極ＣＣ（７）とコンタクト電極ＣＣ（９）との間にコンタクト電極ＣＣ（５），ＣＣ（１３），ＣＣ（１５），ＣＣ（１１）が配置されている。また、コンタクト電極ＣＣ（１１）とコンタクト電極ＣＣ（１３）との間にコンタクト電極ＣＣ（１３）が配置されている。
また、例えば図２、図６及び図７に示す様に、第１実施形態に係る半導体記憶装置においては、コンタクト電極ＣＣ（０）～コンタクト電極ＣＣ（３）とコンタクト電極ＣＣ（４），ＣＣ（５）との間にコンタクト電極ＣＣ（６），ＣＣ（７）が配置されている。また、コンタクト電極ＣＣ（０）～コンタクト電極ＣＣ（７）と、コンタクト電極ＣＣ（８）～コンタクト電極ＣＣ（１１）と、の間に、コンタクト電極ＣＣ（１２）～コンタクト電極ＣＣ（１５）が配置されている。
［第２実施形態］
［構成］
次に、図５４を参照して、第２実施形態に係る半導体記憶装置について説明する。図５４は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、図２を参照して説明した様に、第１実施形態に係る半導体記憶装置においては、フックアップ領域ＲＨＵに、Ｙ方向に並ぶ２つのコンタクト電極列ＣＣＧが設けられていた。これに対し、第２実施形態に係る半導体記憶装置においては、フックアップ領域ＲＨＵに、Ｙ方向に並ぶ３つのコンタクト電極列ＣＣＧ２が設けられている。これら３つのコンタクト電極列ＣＣＧ２は、それぞれ、Ｘ方向に並ぶ複数のコンタクト電極ＣＣを備える。
図５４の例では、Ｙ方向負側から順に、コンタクト電極列ＣＣＧ２（２），ＣＣＧ２（０），ＣＣＧ２（１）が設けられている。
コンタクト電極列ＣＣＧ２（０）は、Ｘ方向の一方側（例えば、Ｘ方向負側）から順に、コンタクト電極ＣＣ（８），ＣＣ（４），ＣＣ（０），ＣＣ（１２）を備えている。
コンタクト電極列ＣＣＧ２（１）は、Ｘ方向の一方側から順に、コンタクト電極ＣＣ（９），ＣＣ（５），ＣＣ（１），ＣＣ（１３）を備えている。
コンタクト電極列ＣＣＧ２（２）は、Ｘ方向の一方側から順に、コンタクト電極ＣＣ（１０），ＣＣ（６），ＣＣ（７），ＣＣ（３），ＣＣ（２），ＣＣ（１４），ＣＣ（１５），ＣＣ（１１）を備えている。
尚、コンタクト電極列ＣＣＧ２（０）中の複数のコンタクト電極ＣＣ（８），ＣＣ（４），ＣＣ（０），ＣＣ（１２）は、それぞれ、コンタクト電極列ＣＣＧ２（１）中の複数のコンタクト電極ＣＣ（９），ＣＣ（５），ＣＣ（１），ＣＣ（１３）、及び、コンタクト電極列ＣＣＧ２（２）中の複数のコンタクト電極ＣＣ（１０），ＣＣ（６），ＣＣ（２），ＣＣ（１４）と、Ｙ方向において並んでいる。
［製造方法］
次に、図５５～図５９を参照して、第２実施形態に係る半導体記憶装置の製造方法について説明する。図５５～図５９は、同製造方法について説明するための模式的な平面図であり、図５４に対応する平面を示している。
第２実施形態に係る半導体記憶装置の製造に際しては、図８を参照して説明した工程及び図９を参照して説明した工程を実行する。
次に、例えば図５５に示す様に、コンタクト電極ＣＣに対応する位置に、複数のコンタクトホールＣＨ（０）を形成する。
次に、例えば図５６に示す様に、レジスト２５１を形成する。レジスト２５１は、コンタクト電極列ＣＣＧ２（０）に対応するコンタクトホールＣＨを覆う。また、レジスト２５１は、コンタクト電極列ＣＣＧ２（２）に対応する８つのコンタクトホールＣＨのうち、Ｘ方向負側から数えて１，２，５，６番目のコンタクトホールＣＨを覆う。また、レジスト２５１は、それ以外のコンタクトホールＣＨを露出させる。
また、例えば図５６に示す様に、コンタクトホールＣＨのうち、レジスト２５１によって覆われていない部分において、犠牲層１１１及び絶縁層１０１を１層ずつ除去する。この工程は、例えば、ＲＩＥ等によって行われる。
次に、例えば図５７に示す様に、レジスト２５２を形成する。レジスト２５２は、コンタクト電極列ＣＣＧ２（０）に対応するコンタクトホールＣＨを覆う。また、レジスト２５２は、コンタクト電極列ＣＣＧ（１）に対応するコンタクトホールＣＨを覆う。また、レジスト２５２は、それ以外のコンタクトホールＣＨを露出させる。
また、例えば図５７に示す様に、コンタクトホールＣＨのうち、レジスト２５２によって覆われていない部分において、犠牲層１１１及び絶縁層１０１を２層ずつ除去する。この工程は、例えば、ＲＩＥ等によって行われる。
次に、例えば図５８に示す様に、レジスト２５３を形成する。レジスト２５３は、コンタクト電極列ＣＣＧ２（０）に対応する４つのコンタクトホールＣＨのうち、Ｘ方向負側から数えて１，３番目のコンタクトホールＣＨを覆う。また、レジスト２５３は、コンタクト電極列ＣＣＧ２（１）に対応する４つのコンタクトホールＣＨのうち、Ｘ方向負側から数えて１，３番目のコンタクトホールＣＨを覆う。また、レジスト２５３は、コンタクト電極列ＣＣＧ２（２）に対応する８つのコンタクトホールＣＨのうち、Ｘ方向負側から数えて１，４，５，８番目のコンタクトホールＣＨを覆う。また、レジスト２５３は、それ以外のコンタクトホールＣＨを露出させる。
また、例えば図５８に示す様に、コンタクトホールＣＨのうち、レジスト２５３によって覆われていない部分において、犠牲層１１１及び絶縁層１０１を４層ずつ除去する。この工程は、例えば、ＲＩＥ等によって行われる。
次に、例えば図５９に示す様に、レジスト２５４を形成する。レジスト２５４は、コンタクト電極列ＣＣＧ２（０）に対応する４つのコンタクトホールＣＨのうち、Ｘ方向負側から数えて２，３番目のコンタクトホールＣＨを覆う。また、レジスト２５４は、コンタクト電極列ＣＣＧ２（１）に対応する４つのコンタクトホールＣＨのうち、Ｘ方向負側から数えて２，３番目のコンタクトホールＣＨを覆う。また、レジスト２５４は、コンタクト電極列ＣＣＧ２（２）に対応する８つのコンタクトホールＣＨのうち、Ｘ方向負側から数えて２番目～５番目のコンタクトホールＣＨを覆う。また、レジスト２５４は、それ以外のコンタクトホールＣＨを露出させる。
また、例えば図５９に示す様に、コンタクトホールＣＨのうち、レジスト２５４によって覆われていない部分において、犠牲層１１１及び絶縁層１０１を８層ずつ除去する。この工程は、例えば、ＲＩＥ等によって行われる。
［第３実施形態］
［構成］
次に、図６０を参照して、第３実施形態に係る半導体記憶装置について説明する。図６０は、第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
第３実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、図２を参照して説明した様に、第１実施形態に係る半導体記憶装置においては、フックアップ領域ＲＨＵに、Ｙ方向に並ぶ２つのコンタクト電極列ＣＣＧが設けられていた。これに対し、第３実施形態に係る半導体記憶装置においては、フックアップ領域ＲＨＵに、Ｙ方向に並ぶ３つのコンタクト電極列ＣＣＧ３が設けられている。これら３つのコンタクト電極列ＣＣＧ３は、それぞれ、Ｘ方向に並ぶ複数のコンタクト電極ＣＣを備える。
図６０の例では、Ｙ方向負側から順に、コンタクト電極列ＣＣＧ３（２），ＣＣＧ３（０），ＣＣＧ３（１）が設けられている。
コンタクト電極列ＣＣＧ３（０）は、Ｘ方向の一方側（例えば、Ｘ方向負側）から順に、コンタクト電極ＣＣ（３），ＣＣ（１２），ＣＣ（８），ＣＣ（０），ＣＣ（４）を備えている。
コンタクト電極列ＣＣＧ３（１）は、Ｘ方向の一方側から順に、コンタクト電極ＣＣ（１５），ＣＣ（１１），ＣＣ（１３），ＣＣ（９），ＣＣ（１），ＣＣ（５）を備えている。
コンタクト電極列ＣＣＧ３（２）は、Ｘ方向の一方側から順に、コンタクト電極ＣＣ（７），ＣＣ（１４），ＣＣ（１０），ＣＣ（２），ＣＣ（６）を備えている。
尚、コンタクト電極列ＣＣＧ３（０）中の複数のコンタクト電極ＣＣ（３），ＣＣ（１２），ＣＣ（８），ＣＣ（０），ＣＣ（４）は、それぞれ、コンタクト電極列ＣＣＧ３（１）中の複数のコンタクト電極ＣＣ（１１），ＣＣ（１３），ＣＣ（９），ＣＣ（１），ＣＣ（５）、及び、コンタクト電極列ＣＣＧ３（２）中の複数のコンタクト電極ＣＣ（７），ＣＣ（１４），ＣＣ（１０），ＣＣ（２），ＣＣ（６）と、Ｙ方向において並んでいる。
［製造方法］
次に、図６１～図６４を参照して、第３実施形態に係る半導体記憶装置の製造方法について説明する。図６１～図６４は、同製造方法について説明するための模式的な平面図であり、図６０に対応する平面を示している。
第３実施形態に係る半導体記憶装置の製造に際しては、図８を参照して説明した工程、図９を参照して説明した工程、及び、図５５を参照して説明した工程を実行する。ただし、図５５を参照して説明した工程では、本実施形態に係るコンタクト電極ＣＣに対応する位置に、複数のコンタクトホールＣＨ（０）を形成する。
次に、例えば図６１に示す様に、レジスト３５１を形成する。レジスト３５１は、コンタクト電極列ＣＣＧ３（０）に対応する５つのコンタクトホールＣＨのうち、Ｘ方向負側から数えて２番目～５番目のコンタクトホールＣＨを覆う。また、レジスト３５１は、コンタクト電極列ＣＣＧ３（２）に対応する５つのコンタクトホールＣＨのうち、Ｘ方向負側から数えて２番目～５番目のコンタクトホールＣＨを覆う。また、レジスト３５１は、それ以外のコンタクトホールＣＨを露出させる。
また、例えば図６１に示す様に、コンタクトホールＣＨのうち、レジスト３５１によって覆われていない部分において、犠牲層１１１及び絶縁層１０１を１層ずつ除去する。この工程は、例えば、ＲＩＥ等によって行われる。
次に、例えば図６２に示す様に、レジスト３５２を形成する。レジスト３５２は、コンタクト電極列ＣＣＧ３（０）に対応する５つのコンタクトホールＣＨのうち、Ｘ方向負側から数えて２番目～５番目のコンタクトホールＣＨを覆う。また、レジスト３５２は、コンタクト電極列ＣＣＧ３（１）に対応する６つのコンタクトホールＣＨのうち、Ｘ方向負側から数えて３番目～６番目のコンタクトホールＣＨを覆う。また、レジスト３５２は、それ以外のコンタクトホールＣＨを露出させる。
また、例えば図６２に示す様に、コンタクトホールＣＨのうち、レジスト３５２によって覆われていない部分において、犠牲層１１１及び絶縁層１０１を２層ずつ除去する。この工程は、例えば、ＲＩＥ等によって行われる。
次に、例えば図６３に示す様に、レジスト３５３を形成する。レジスト３５３は、コンタクト電極列ＣＣＧ３（０）に対応する５つのコンタクトホールＣＨのうち、Ｘ方向負側から数えて１，３，４番目のコンタクトホールＣＨを覆う。また、レジスト３５３は、コンタクト電極列ＣＣＧ３（１）に対応する６つのコンタクトホールＣＨのうち、Ｘ方向負側から数えて２，４，５番目のコンタクトホールＣＨを覆う。また、レジスト３５３は、コンタクト電極列ＣＣＧ３（２）に対応する５つのコンタクトホールＣＨのうち、Ｘ方向負側から数えて３，４番目のコンタクトホールＣＨを覆う。また、レジスト３５３は、それ以外のコンタクトホールＣＨを露出させる。
また、例えば図６３に示す様に、コンタクトホールＣＨのうち、レジスト３５３によって覆われていない部分において、犠牲層１１１及び絶縁層１０１を４層ずつ除去する。この工程は、例えば、ＲＩＥ等によって行われる。
次に、例えば図６４に示す様に、レジスト３５４を形成する。レジスト３５４は、コンタクト電極列ＣＣＧ３（０）に対応する５つのコンタクトホールＣＨのうち、Ｘ方向負側から数えて１，４，５番目のコンタクトホールＣＨを覆う。また、レジスト３５４は、コンタクト電極列ＣＣＧ３（１）に対応する６つのコンタクトホールＣＨのうち、Ｘ方向負側から数えて５，６番目のコンタクトホールＣＨを覆う。また、レジスト３５４は、コンタクト電極列ＣＣＧ３（２）に対応する５つのコンタクトホールＣＨのうち、Ｘ方向負側から数えて１，４，５番目のコンタクトホールＣＨを覆う。また、レジスト３５４は、それ以外のコンタクトホールＣＨを露出させる。
また、例えば図６４に示す様に、コンタクトホールＣＨのうち、レジスト３５４によって覆われていない部分において、犠牲層１１１及び絶縁層１０１を８層ずつ除去する。この工程は、例えば、ＲＩＥ等によって行われる。
［第４実施形態］
［構成］
次に、図６５を参照して、第４実施形態に係る半導体記憶装置について説明する。図６５は、第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
第４実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、図２を参照して説明した様に、第１実施形態に係る半導体記憶装置においては、フックアップ領域ＲＨＵに、Ｙ方向に並ぶ２つのコンタクト電極列ＣＣＧが設けられていた。これに対し、第４実施形態に係る半導体記憶装置においては、フックアップ領域ＲＨＵに、Ｙ方向に並ぶ４つのコンタクト電極列ＣＣＧ４が設けられている。これら４つのコンタクト電極列ＣＣＧ４は、それぞれ、Ｘ方向に並ぶ複数のコンタクト電極ＣＣを備える。
図６５の例では、Ｙ方向負側から順に、コンタクト電極列ＣＣＧ４（１），ＣＣＧ４（０），ＣＣＧ４（２），ＣＣＧ４（３）が設けられている。
コンタクト電極列ＣＣＧ４（０）は、Ｘ方向の一方側（例えば、Ｘ方向負側）から順に、コンタクト電極ＣＣ（１２），ＣＣ（８），ＣＣ（０），ＣＣ（４），ＣＣ（２０），ＣＣ（１６）を備えている。
コンタクト電極列ＣＣＧ４（１）は、Ｘ方向の一方側から順に、コンタクト電極ＣＣ（１３），ＣＣ（９），ＣＣ（１），ＣＣ（５），ＣＣ（２１），ＣＣ（１７）を備えている。
コンタクト電極列ＣＣＧ４（２）は、Ｘ方向の一方側から順に、コンタクト電極ＣＣ（１４），ＣＣ（１０），ＣＣ（２），ＣＣ（６），ＣＣ（２２），ＣＣ（１８）を備えている。
コンタクト電極列ＣＣＧ４（３）は、Ｘ方向の一方側から順に、コンタクト電極ＣＣ（１５），ＣＣ（１１），ＣＣ（３），ＣＣ（７），ＣＣ（２３），ＣＣ（１９）を備えている。
尚、コンタクト電極列ＣＣＧ４（０）中の複数のコンタクト電極ＣＣ（１２），ＣＣ（８），ＣＣ（０），ＣＣ（４），ＣＣ（２０），ＣＣ（１６）は、それぞれ、コンタクト電極列ＣＣＧ４（１）中の複数のコンタクト電極ＣＣ（１３），ＣＣ（９），ＣＣ（１），ＣＣ（５），ＣＣ（２１），ＣＣ（１７）、コンタクト電極列ＣＣＧ４（２）中の複数のコンタクト電極ＣＣ（１４），ＣＣ（１０），ＣＣ（２），ＣＣ（６），ＣＣ（２２），ＣＣ（１８）、及び、コンタクト電極列ＣＣＧ４（３）中の複数のコンタクト電極ＣＣ（１５），ＣＣ（１１），ＣＣ（３），ＣＣ（７），ＣＣ（２３），ＣＣ（１９）と、Ｙ方向において並んでいる。
［製造方法］
次に、図６６～図７０を参照して、第４実施形態に係る半導体記憶装置の製造方法について説明する。図６６～図７０は、同製造方法について説明するための模式的な平面図であり、図６５に対応する平面を示している。
第４実施形態に係る半導体記憶装置の製造に際しては、図８を参照して説明した工程、図９を参照して説明した工程、及び、図５５を参照して説明した工程を実行する。ただし、図５５を参照して説明した工程では、本実施形態に係るコンタクト電極ＣＣに対応する位置に、複数のコンタクトホールＣＨ（０）を形成する。
次に、例えば図６６に示す様に、レジスト４５１を形成する。レジスト４５１は、コンタクト電極列ＣＣＧ４（０）に対応するコンタクトホールＣＨ、及び、コンタクト電極列ＣＣＧ４（２）に対応するコンタクトホールＣＨを覆う。また、レジスト４５１は、それ以外のコンタクトホールＣＨを露出させる。
また、例えば図６６に示す様に、コンタクトホールＣＨのうち、レジスト４５１によって覆われていない部分において、犠牲層１１１及び絶縁層１０１を１層ずつ除去する。この工程は、例えば、ＲＩＥ等によって行われる。
次に、例えば図６７に示す様に、レジスト４５２を形成する。レジスト４５２は、コンタクト電極列ＣＣＧ４（０）に対応するコンタクトホールＣＨ、及び、コンタクト電極列ＣＣＧ４（１）に対応するコンタクトホールＣＨを覆う。また、レジスト４５２は、それ以外のコンタクトホールＣＨを露出させる。
また、例えば図６７に示す様に、コンタクトホールＣＨのうち、レジスト４５２によって覆われていない部分において、犠牲層１１１及び絶縁層１０１を２層ずつ除去する。この工程は、例えば、ＲＩＥ等によって行われる。
次に、例えば図６８に示す様に、レジスト４５３を形成する。レジスト４５３は、コンタクト電極列ＣＣＧ４（０）～コンタクト電極列ＣＣＧ４（３）に対応する６つのコンタクトホールＣＨのうち、Ｘ方向負側から数えて２，３，６番目のコンタクトホールＣＨを覆う。また、レジスト４５３は、それ以外のコンタクトホールＣＨを露出させる。
また、例えば図６８に示す様に、コンタクトホールＣＨのうち、レジスト４５３によって覆われていない部分において、犠牲層１１１及び絶縁層１０１を４層ずつ除去する。この工程は、例えば、ＲＩＥ等によって行われる。
次に、例えば図６９に示す様に、レジスト４５４を形成する。レジスト４５４は、コンタクト電極列ＣＣＧ４（０）～コンタクト電極列ＣＣＧ４（３）に対応する６つのコンタクトホールＣＨのうち、Ｘ方向負側から数えて３番目～６番目のコンタクトホールＣＨを覆う。また、レジスト４５４は、それ以外のコンタクトホールＣＨを露出させる。
また、例えば図６９に示す様に、コンタクトホールＣＨのうち、レジスト４５４によって覆われていない部分において、犠牲層１１１及び絶縁層１０１を８層ずつ除去する。この工程は、例えば、ＲＩＥ等によって行われる。
次に、例えば図７０に示す様に、レジスト４５５を形成する。レジスト４５５は、コンタクト電極列ＣＣＧ４（０）～コンタクト電極列ＣＣＧ４（３）に対応する６つのコンタクトホールＣＨのうち、Ｘ方向負側から数えて１番目～４番目のコンタクトホールＣＨを覆う。また、レジスト４５４は、それ以外のコンタクトホールＣＨを露出させる。
また、例えば図７０に示す様に、コンタクトホールＣＨのうち、レジスト４５４によって覆われていない部分において、犠牲層１１１及び絶縁層１０１を１６層ずつ除去する。この工程は、例えば、ＲＩＥ等によって行われる。
［その他の実施形態］
以上、第１実施形態～第４実施形態に係る半導体記憶装置について説明した。しかしながら、第１実施形態～第４実施形態に係る半導体記憶装置の構成及び製造方法はあくまでも例示に過ぎず、具体的な構成及び製造方法は適宜調整可能である。
例えば、フックアップ領域ＲＨＵにおいてＹ方向に並ぶコンタクト電極列の数をｃ（ｃは１以上の整数）とする。
第１実施形態においては、ｃ＝２である。また、第４実施形態においては、ｃ＝４である。この様に、第１実施形態及び第４実施形態においては、ｃが２のべき乗である。
ここで、第１実施形態に係る製造方法は、図１２～図１５を参照して説明した様に、Ｘ方向に延伸するラインアンドスペースのパターンをレジストに形成してＲＩＥ等を行い、Ｙ方向に並ぶ複数のコンタクトホールＣＨの深さを異ならせる工程を含む。以下、この工程を、「Ｙ方向の段差形成プロセス」と呼ぶ。また、第１実施形態に係る製造方法は、図１６～図３０を参照して説明した様に、Ｙ方向に延伸するラインアンドスペースのパターンをレジストに形成してＲＩＥ等を行い、Ｘ方向に並ぶ複数のコンタクトホールＣＨの深さを異ならせる工程を含む。以下、この工程を、「Ｘ方向の段差形成プロセス」と呼ぶ。
ｃが２のべき乗である場合には、第１実施形態及び第４実施形態において例示した様に、Ｙ方向の段差形成プロセス及びＸ方向の段差形成プロセスの組み合わせによって、コンタクトホールＣＨを形成することが可能である。
この様な場合、Ｙ方向の段差形成プロセスを全て終了してからＸ方向の段差形成プロセスを開始すると、フックアップ領域ＲＨＵのいずれかのコンタクト電極列は、複数のコンタクト電極ＣＣ（ｎｃ）を含むこととなる。例えば、図６５を参照して説明したコンタクト電極列ＣＣＧ４（０）は、コンタクト電極ＣＣ（０），ＣＣ（４），ＣＣ（８），ＣＣ（１２），ＣＣ（１６），ＣＣ（２０）を含む。また、いずれかのコンタクト電極列は、複数のコンタクト電極ＣＣ（ｎｃ＋１）を含むこととなる。例えば、図６５を参照して説明したコンタクト電極列ＣＣＧ４（１）は、コンタクト電極ＣＣ（１），ＣＣ（５），ＣＣ（９），ＣＣ（１３），ＣＣ（１７），ＣＣ（２１）を含む。同様に、その他のコンタクト電極列は、それぞれ、複数のコンタクト電極ＣＣ（ｎｃ＋２）～複数のコンタクト電極ＣＣ（ｎｃ＋ｃ－１）のいずれかを含むこととなる。
また、この様な場合、Ｙ方向の段差形成プロセスが全て終了する前にＸ方向の段差形成プロセスを行うと、フックアップ領域ＲＨＵのｃ個のコンタクト列が、それぞれ、複数のコンタクト電極ＣＣ（ｎｃ）～複数のコンタクト電極ＣＣ（ｎｃ＋ｃ－１）のいずれかを含む様な構成とはならない。ただし、この場合であっても、次の様な条件が成立する場合がある。例えば、フックアップ領域ＲＨＵに設けられたいずれかのコンタクト電極ＣＣをコンタクト電極ＣＣＩとする。また、このコンタクト電極ＣＣＩに接続された導電層１１０を導電層１１０Ｉとする。また、この導電層１１０Ｉよりｃ個上の導電層１１０、又は、ｃ個下の導電層１１０を導電層１１０ＩＩとする。また、導電層１１０ＩＩに接続されたコンタクト電極ＣＣをコンタクト電極ＣＣＩＩとする。この場合、コンタクト電極ＣＣＩ，ＣＣＩＩは、Ｘ方向又はＹ方向において並ぶ。尚、コンタクト電極ＣＣＩ，ＣＣＩＩの間には、他のコンタクト電極ＣＣが配置される場合がある。
また、第２実施形態においては、ｃ＝３である。また、第３実施形態においては、ｃ＝３である。この様に、第２実施形態及び第３実施形態においては、ｃが２のべき乗ではない。
ここで、例えば、第２実施形態に係る製造方法では、図５６～図５９を参照して説明した様に、単純なラインアンドスペースとは異なるレジストパターンが用いられる。これらのレジストパターンは、例えば、次の様に規定することが可能である。例えば、ｃ（第２実施形態では３）よりも大きい最小の２のべき乗ｄ（第２実施形態では４）を規定する。また、Ｙ方向に並ぶコンタクト電極列ＣＣＧの数がｄである場合のレジストパターンを仮定する。また、ｃ個のコンタクト電極列に対応するレジストパターンを固定して、残りのｄ－ｃ（第２実施形態では１）個のコンタクト電極列ＣＣＧに対応するパターンを、Ｘ方向において他のコンタクト電極列ＣＣＧと並ぶ位置に移動させる。例えば、図５４のコンタクト電極列ＣＣＧ２（２）のＸ方向負側から数えて３，４，７，８番目のコンタクト電極ＣＣは、上記残りのｄ－ｃ個のコンタクト電極列ＣＣＧ中のコンタクト電極ＣＣに対応する。
以下、図５６、図５７、図６１又は図６２を参照して説明した様な工程を、「Ｙ方向に対応する段差形成プロセス」と呼ぶ。また、図５８、図５９、図６３又は図６４を参照して説明した様な工程を、「Ｘ方向に対応する段差形成プロセス」と呼ぶ。
ｃが２のべき乗でない場合には、第２実施形態及び第３実施形態において例示した様に、Ｙ方向に対応する段差形成プロセス及びＸ方向に対応する段差形成プロセスの組み合わせによって、コンタクトホールＣＨを形成することが可能である。
この様な場合、Ｙ方向に対応する段差形成プロセスを全て終了してからＸ方向に対応する段差形成プロセスを開始すると、フックアップ領域ＲＨＵのｃ個のコンタクト電極列は、それぞれ、複数のコンタクト電極ＣＣ（ｎｄ）～複数のコンタクト電極ＣＣ（ｎｄ＋ｄ－１）のいずれかを含むこととなる。
また、この様な場合、Ｙ方向に対応する段差形成プロセスが全て終了する前にＸ方向に対応する段差形成プロセスを行うと、フックアップ領域ＲＨＵのｃ個のコンタクト列が、それぞれ、複数のコンタクト電極ＣＣ（ｎｄ）～複数のコンタクト電極ＣＣ（ｎｄ＋ｄ－１）のいずれかを含む様な構成とはならない。ただし、この場合であっても、次の様な条件が成立する場合がある。例えば、フックアップ領域ＲＨＵに設けられたいずれかのコンタクト電極ＣＣをコンタクト電極ＣＣＩＩＩとする。また、このコンタクト電極ＣＣＩＩＩに接続された導電層１１０を導電層１１０ＩＩＩとする。また、この導電層１１０ＩＩＩよりｄ個上の導電層１１０、又は、ｄ個下の導電層１１０を導電層１１０ＶＩとする。また、導電層１１０ＶＩに接続されたコンタクト電極ＣＣをコンタクト電極ＣＣＶＩとする。この場合、コンタクト電極ＣＣＩＩＩ，ＣＣＶＩは、Ｘ方向又はＹ方向において並ぶ場合がある。尚、コンタクト電極ＣＣＩＩＩ，ＣＣＶＩの間には、他のコンタクト電極ＣＣが配置される場合がある。
また、例えば、第１実施形態～第４実施形態においては、半導体層１２０のＺ方向における一端が、半導体層１１２に接続されていた。しかしながら、半導体層１２０のＺ方向における一端は、半導体基板１００に接続されていても良い。また、例えば、第１実施形態～第４実施形態においては、コンタクト電極ＣＣが、導電層１１０の上面に接続されていた。しかしながら、コンタクト電極ＣＣは、導電層１１０の下面に接続されていても良い。
また、例えば、図１０及び図１１を参照して説明した様に、第１実施形態～第４実施形態に係る製造方法においては、ハードマスク１０５が使用されていた。しかしながら、この様な方法はあくまでも例示に過ぎず、具体的な方法は適宜調整可能である。例えば、いずれかの実施形態に係る半導体記憶装置を、ハードマスク１０５を使用せずに製造することも可能である。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００…半導体基板、１１０…導電層、１２０…半導体層、１３０…ゲート絶縁膜、ＣＣＧ…コンタクト電極列、ＣＣ…コンタクト電極。

Claims (4)

  1. 基板と、
    前記基板の表面と交差する第１方向に並び、前記第１方向と交差する第２方向に延伸する複数の導電層と、
    前記第１方向に延伸し、前記複数の導電層と対向する半導体層と、
    前記第１方向及び前記第２方向と交差する第３方向に並ぶｎ（ｎは２以上の整数）個のコンタクト電極領域と
    を備え、
    前記ｎは２のべき乗であり、
    前記コンタクト電極領域は、前記第２方向に並ぶ複数のコンタクト電極を備え、
    前記複数の導電層は、第１導電層と、前記第１導電層から数えてｎ番目の導電層である第２導電層と、を含み、
    前記ｎ個のコンタクト電極領域に含まれる複数のコンタクト電極は、
    前記第１導電層に接続された第１コンタクト電極と、
    前記第２導電層に接続された第２コンタクト電極と、
    前記第１コンタクト電極及び前記第２コンタクト電極の間に設けられた第３コンタクト電極と
    を含み、
    前記第１コンタクト電極、前記第２コンタクト電極及び前記第３コンタクト電極は、前記第２方向又は前記第３方向において並ぶ
    半導体記憶装置。
  2. 基板と、
    前記基板の表面と交差する第１方向に並び、前記第１方向と交差する第２方向に延伸する複数の導電層と、
    前記第１方向に延伸し、前記複数の導電層と対向する半導体層と、
    前記第１方向及び前記第２方向と交差する第３方向に並ぶｎ（ｎは２以上の整数）個のコンタクト電極領域と
    を備え、
    前記ｎは２のべき乗ではなく、
    前記コンタクト電極領域は、前記第２方向に並ぶ複数のコンタクト電極を備え、
    前記ｎよりも大きい最小の２のべき乗をｍとすると、
    前記複数の導電層は、第１導電層と、前記第１導電層から数えてｍ番目の導電層である第２導電層と、を含み、
    前記ｎ個のコンタクト電極領域に含まれる複数のコンタクト電極は、
    前記第１導電層に接続された第１コンタクト電極と、
    前記第２導電層に接続された第２コンタクト電極と、
    前記第１コンタクト電極及び前記第２コンタクト電極の間に設けられた第３コンタクト電極と
    を含み、
    前記第１コンタクト電極、前記第２コンタクト電極及び前記第３コンタクト電極は、前記第２方向又は前記第３方向において並ぶ
    半導体記憶装置。
  3. 前記複数の導電層は、前記第１導電層及び前記第２導電層よりも前記基板に近く、又は、前記第１導電層及び前記第２導電層よりも前記基板から遠い第３導電層を含み、
    前記第３コンタクト電極は、前記第３導電層に接続されている
    請求項１又は２記載の半導体記憶装置。
  4. 基板と、
    前記基板の表面と交差する第１方向において前記基板から離間する第１導電層と、
    前記第１導電層と前記基板との間に設けられた第２導電層と、
    前記第２導電層よりも前記基板に近く、又は、前記第１導電層よりも前記基板から遠い第３導電層と、
    前記第１方向に延伸し、前記第１導電層、前記第２導電層及び前記第３導電層と対向する半導体層と、
    前記第１方向に延伸し、前記第１導電層に接続された第１コンタクト電極と、
    前記第１方向に延伸し、前記第２導電層に接続された第２コンタクト電極と、
    前記第１方向に延伸し、前記第３導電層に接続された第３コンタクト電極と
    を備え、
    前記第１導電層、前記第２導電層及び前記第３導電層は、前記第１方向と交差する第２方向に延伸し、
    前記第３コンタクト電極は、前記第２方向において、前記第１コンタクト電極と、前記第２コンタクト電極と、の間に設けられている
    半導体記憶装置。

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