JP2020043211A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】チップサイズを縮小することが可能な半導体装置を提供する。【解決手段】一の実施形態によれば、半導体装置は、第１方向に互いに離間し、第１方向と交差する第２および第３方向に延びる複数の電極層を含む第１膜と、第１膜内に設けられ、電荷蓄積層および第１半導体層を含み、第１方向に延びる柱状の形状を有する複数の第１柱状部とを備える。前記装置はさらに、第１膜上に設けられ、第１方向に互いに離間し、第２および第３方向に延びる複数の電極層を含む第２膜と、第２膜内で第１柱状部上に設けられ、第２半導体層を含み、第１方向に延びる柱状の形状を有する複数の第２柱状部とを備える。前記装置はさらに、第２膜内に第２柱状部と第３方向に離間し、第１および第２方向に延びる複数の第１絶縁膜を備え、第１柱状部は、第１絶縁膜間の領域の下方で三角形の格子状に配置され、第１絶縁膜の下方で正方形または長方形の格子状に配置されている。【選択図】図１９

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。

３次元メモリを製造する際、メモリホール同士の距離が短くなるようにメモリホールを配置することで、チップサイズを縮小することができる。しかしながら、メモリホールを適切に配置しないと、メモリホール内の柱状部の周りに電極層を埋め込む際に、電極層内に大きなボイドが発生するなどの問題が生じる可能性がある。そのため、チップサイズをより適切に縮小することが可能な手法が求められている。

特開２０１０−２１９４０９号公報 米国特許第８１９８６７０号公報 米国特許第９５０８７３１号公報

チップサイズを縮小することが可能な半導体装置およびその製造方法を提供する。

一の実施形態によれば、半導体装置は、第１方向に互いに離間して積層され、前記第１方向と交差する第２方向および第３方向に延びる複数の電極層を含む第１膜と、前記第１膜内に設けられ、電荷蓄積層および第１半導体層を含み、前記第１方向に延びる柱状の形状を有する複数の第１柱状部とを備える。前記装置はさらに、前記第１膜上に設けられ、前記第１方向に互いに離間して積層され、前記第２方向および前記第３方向に延びる複数の電極層を含む第２膜と、前記第２膜内で前記第１柱状部上に設けられ、第２半導体層を含み、前記第１方向に延びる柱状の形状を有する複数の第２柱状部とを備える。前記装置はさらに、前記第２膜内に前記第２柱状部と前記第３方向に離間して設けられ、前記第１方向および前記第２方向に延びる複数の第１絶縁膜を備え、前記第１柱状部は、前記第１絶縁膜間の領域の下方で三角形の格子状に配置され、前記第１絶縁膜の下方で正方形または長方形の格子状に配置されている。

第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の半導体装置の構造を示す拡大断面図である。 第１実施形態の半導体装置の製造方法を示す断面図(1/14)である。 第１実施形態の半導体装置の製造方法を示す断面図(2/14)である。 第１実施形態の半導体装置の製造方法を示す断面図(3/14)である。 第１実施形態の半導体装置の製造方法を示す断面図(4/14)である。 第１実施形態の半導体装置の製造方法を示す断面図(5/14)である。 第１実施形態の半導体装置の製造方法を示す断面図(6/14)である。 第１実施形態の半導体装置の製造方法を示す断面図(7/14)である。 第１実施形態の半導体装置の製造方法を示す断面図(8/14)である。 第１実施形態の半導体装置の製造方法を示す断面図(9/14)である。 第１実施形態の半導体装置の製造方法を示す断面図(10/14)である。 第１実施形態の半導体装置の製造方法を示す断面図(11/14)である。 第１実施形態の半導体装置の製造方法を示す断面図(12/14)である。 第１実施形態の半導体装置の製造方法を示す断面図(13/14)である。 第１実施形態の半導体装置の製造方法を示す断面図(14/14)である。 第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の第１比較例の半導体装置の構造を示す断面図である。 第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の第２比較例の半導体装置の構造を示す断面図である。

以下、本発明の実施形態を、図面を参照して説明する。図１から図２０において、同一または類似の構成には同一の符号を付し、重複する説明は省略する。

（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１の半導体装置は、例えば３次元メモリである。

図１の半導体装置は、基板１と、第１層間絶縁膜２と、ソース層３と、第２層間絶縁膜４と、ゲート層５と、複数の絶縁層６と、複数の電極層７と、第３層間絶縁膜８と、メモリ絶縁膜１１と、チャネル半導体層１２と、複数の素子分離絶縁膜１３とを備えている。

基板１は例えば、シリコン基板などの半導体基板である。図１は、基板１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。−Ｚ方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。Ｚ方向は第１方向の例であり、Ｙ方向は第２方向の例であり、Ｘ方向は第３方向の例である。Ｘ方向、Ｙ方向、およびＺ方向は、互いに交差している。

第１層間絶縁膜２、ソース層３、第２層間絶縁膜４、およびゲート層５は、基板１上に順に形成されている。第１層間絶縁膜２は例えば、シリコン酸化膜またはシリコン窒化膜である。ソース層３は、第１層間絶縁膜２上に順に形成された金属層３ａ、下部半導体層３ｂ、中間半導体層３ｃ、および上部半導体層３ｄを含んでいる。金属層３ａは例えば、タングステン層またはタングステンシリサイド層である。下部半導体層３ｂ、中間半導体層３ｃ、および上部半導体層３ｄは例えば、ポリシリコン層である。第２層間絶縁膜４は例えば、シリコン酸化膜またはシリコン窒化膜である。ゲート層５は例えば、ポリシリコン層である。

複数の絶縁層６と複数の電極層７は、ゲート層５上に交互に形成された積層膜となっている。この積層膜は、第１膜の例である。第３層間絶縁膜８は、この積層膜上に形成されている。絶縁層６は例えば、シリコン酸化膜である。電極層７は例えば、タングステン層である。第３層間絶縁膜８は例えば、シリコン酸化膜である。電極層７間に絶縁層６が形成されているため、電極層７同士は互いにＺ方向に離間して積層されている。

図１は、第３層間絶縁膜８、複数の電極層７、複数の絶縁層６、ゲート層５、第２層間絶縁膜４、上部半導体層３ｄ、および中間半導体層３ｃを貫通するよう形成された複数の第１柱状部ＣＬ１を示している。第１柱状部ＣＬ１は、Ｚ方向に延びる柱状の形状を有している。各第１柱状部ＣＬ１は、第３層間絶縁膜８、複数の電極層７、複数の絶縁層６、ゲート層５、第２層間絶縁膜４、上部半導体層３ｄ、中間半導体層３ｃ、および下部半導体層３ｂの表面に順に形成されたメモリ絶縁膜１１とチャネル半導体層１２とを含んでいる。チャネル半導体層１２は、中間半導体層３ｃに接しており、中間半導体層３ｃに電気的に接続されている。

メモリ絶縁膜１１は、図２に示すように、これらの表面に順に形成されたブロック絶縁膜１１ａ、電荷蓄積層１１ｂ、およびトンネル絶縁膜１１ｃを含んでいる。図２は、第１実施形態の半導体装置の構造を示す拡大断面図であり、具体的には、図１に示す領域Ａを示している。ブロック絶縁膜１１ａは例えば、シリコン酸化膜である。電荷蓄積層１１ｂは例えば、シリコン窒化膜である。トンネル絶縁膜１１ｃは例えば、シリコン酸化膜である。チャネル半導体層１２は例えば、ポリシリコン層である。チャネル半導体層１２は、第１半導体層の例である。各電極層７は、第１柱状部ＣＬ１と共にメモリセルＭＣを構成しており、ワード線として機能する。

図１はさらに、第３層間絶縁膜８、複数の電極層７、複数の絶縁層６、ゲート層５、第２層間絶縁膜４、および上部半導体層３ｄを貫通するよう形成された複数の素子分離絶縁膜１３を示している。素子分離絶縁膜１３は、Ｙ方向に延びる板状の形状を有している。素子分離絶縁膜１３は例えば、シリコン酸化膜である。

なお、図１は、一例として、素子分離絶縁膜１３間に４本の第１柱状部ＣＬ１が配置されたＸＺ断面を示しているが、ＸＺ断面において素子分離絶縁膜１３間に配置される第１柱状部ＣＬ１の本数は４本以外でもよい。第１柱状部ＣＬ１の配置の詳細については後述する。

図３から図１６は、第１実施形態の半導体装置の製造方法を示す断面図である。

まず、基板１上に、第１層間絶縁膜２、金属層３ａ、下部半導体層３ｂ、第１保護膜２１、犠牲層２２、第２保護膜２３、上部半導体層３ｄ、第２層間絶縁膜４、およびゲート層５を順に形成する（図３）。第１保護膜２１は例えば、シリコン酸化膜である。犠牲層２２は例えば、ポリシリコン層である。第２保護膜２３は例えば、シリコン酸化膜である。

次に、ゲート層５上に、複数の絶縁層６と複数の犠牲層２４とを順に形成し、これらの絶縁層６および犠牲層２４上に、第３層間絶縁膜８を形成する（図４）。犠牲層２４は例えば、シリコン窒化膜である。絶縁層６は第１絶縁層の例であり、犠牲層２４は第２絶縁層の例である。犠牲層２４は、後述する工程により電極層７に置き換えられる。なお、この後述する工程を省略する手順を採用する場合には、図４の工程にて犠牲層２４の代わりに電極層７を形成する。

次に、リソグラフィおよびＲＩＥ（Reactive Ion Etching）により、第３層間絶縁膜８、複数の犠牲層２４、複数の絶縁層６、ゲート層５、第２層間絶縁膜４、上部半導体層３ｄ、第２保護膜２３、犠牲層２２、および第１保護膜２１を貫通する複数のメモリホールＭＨを形成する（図５）。

次に、これらのメモリホールＭＨ内に、メモリ絶縁膜１１とチャネル半導体層１２とを順に形成する（図６）。その結果、これらのメモリホールＭＨ内に、複数の第１柱状部ＣＬ１が形成される。なお、メモリ絶縁膜１１は、メモリホールＭＨ内に、上述のブロック絶縁膜１１ａ、電荷蓄積層１１ｂ、およびトンネル絶縁膜１１ｃを順に形成することで形成される。

次に、リソグラフィおよびＲＩＥにより、第３層間絶縁膜８、複数の犠牲層２４、複数の絶縁層６、およびゲート層５を貫通する複数の素子分離溝ＳＴを形成する（図７および図８）。本実施形態のＲＩＥは、図７に示す段階以前は第１のエッチングガスを用いて行われ、図７に示す段階以後は第１のエッチングガスと異なる第２のエッチングガスを用いて行われる。

次に、素子分離溝ＳＴの底面から第２保護膜２３をエッチングにより除去し（図９）、素子分離溝ＳＴの表面にライナー層２５を形成し（図１０）、素子分離溝ＳＴの底面からライナー層２５をエッチングにより除去する（図１１）。その結果、素子分離溝ＳＴの側面がライナー層２５により保護される一方で、素子分離溝ＳＴの底面に犠牲層２２が露出する。ライナー層２５は例えば、シリコン窒化膜である。

次に、素子分離溝ＳＴを用いたウェットエッチングにより、犠牲層２２を除去する（図１２）。その結果、第１保護膜２１と第２保護膜２３との間に空洞（エアギャップ）Ｃ１が形成され、空洞Ｃ１の側面にメモリ絶縁膜１１が露出する。

次に、素子分離溝ＳＴを用いたＣＤＥ（Chemical Dry Etching）により、第１保護膜２１と、第２保護膜２３と、空洞Ｃ１の側面に露出したメモリ絶縁膜１１とを除去する（図１３）。その結果、空洞Ｃ１の上面に上部半導体層３ｄが露出し、空洞Ｃ１の下面に下部半導体層３ｂが露出し、空洞Ｃ１の側面にチャネル半導体層１２が露出する。

次に、空洞Ｃ１内に露出した上部半導体層３ｄ、下部半導体層３ｂ、およびチャネル半導体層１２を用いたエピタキシャル成長により、空洞Ｃ１内に中間半導体層３ｃを形成する（図１４）。その結果、上部半導体層３ｄ、下部半導体層３ｂ、およびチャネル半導体層１２に接する中間半導体層３ｃが形成される。

次に、素子分離溝ＳＴを用いたウェットエッチングまたはドライエッチングにより、素子分離溝ＳＴ内のライナー層２５と、絶縁層６間の犠牲層２４とを除去する（図１５）。その結果、これらの絶縁層６間に複数の空洞（エアギャップ）Ｃ２が形成される。

次に、ＣＶＤ（Chemical Vapor Deposition）により、これらの空洞Ｃ２内に複数の電極層７を形成する（図１６）。その結果、ゲート層５と第３層間絶縁膜８との間に、複数の絶縁層６と複数の電極層７とを交互に含む積層膜が形成される。

その後、素子分離溝ＳＴ内に素子分離絶縁膜１３が形成される。さらには、基板１上に種々のプラグ、配線、層間絶縁膜などが形成される。このようにして、図１に示す半導体装置が製造される。

図１７は、第１実施形態の半導体装置の構造を示す断面図である。

図１７は、図１に示す構成要素に加えて、複数の絶縁層３１と、複数の電極層３２と、第４層間絶縁膜３３と、ゲート絶縁膜３４と、チャネル半導体層３５と、ＳＨ絶縁膜３６とを備えている。

複数の絶縁層６と複数の電極層７は、上述のように、ゲート層５上に交互に形成された積層膜Ｓ１となっている。積層膜Ｓ１は、第１膜の例である。第３層間絶縁膜８は、積層膜Ｓ１上に形成されている。絶縁層６は例えば、シリコン酸化膜である。電極層７は例えば、タングステン層である。第３層間絶縁膜８は例えば、シリコン酸化膜である。

図１７は、積層膜Ｓ１を貫通するよう形成された複数のメモリホールＭＨと、これらのメモリホールＭＨ内に形成された複数の第１柱状部ＣＬ１を示している。第１柱状部ＣＬ１は、Ｚ方向に延びる柱状の形状を有している。各第１柱状部ＣＬ１は、積層膜Ｓ１の表面に順に形成されたメモリ絶縁膜１１とチャネル半導体層１２とを含んでいる。チャネル半導体層１２は、第１半導体層の例である。各電極層７は例えば、第１柱状部ＣＬ１と共にメモリセルＭＣ（図２）を構成しており、ワード線として機能する。

複数の絶縁層３１と複数の電極層３２は、第３層間絶縁膜８上に交互に形成された積層膜Ｓ２となっている。積層膜Ｓ２は、第２膜の例である。第４層間絶縁膜３３は、積層膜Ｓ２上に形成されている。絶縁層３１は例えば、シリコン酸化膜である。電極層３２は例えば、タングステン層である。第４層間絶縁膜３３は例えば、シリコン酸化膜である。絶縁層３１、電極層３２、および第４層間絶縁膜３３は例えば、図３から図１６を参照して説明した絶縁層６、電極層７、および第３層間絶縁膜８の形成方法と同様の方法により形成可能である。電極層３２間に絶縁層３１が形成されているため、電極層３２同士は互いにＺ方向に離間して積層されている。

図１７は、積層膜Ｓ２を貫通するよう形成された更なる複数のホールＳＨと、これらのホールＳＨ内に形成された複数の第２柱状部ＣＬ２を示している。第２柱状部ＣＬ２は、Ｚ方向に延びる柱状の形状を有している。各第２柱状部ＣＬ２は、対応する第１柱状部ＣＬ１上に形成されており、積層膜Ｓ２の表面に順に形成されたゲート絶縁膜３４とチャネル半導体層３５とを含んでいる。ゲート絶縁膜３４は例えば、シリコン酸化膜である。チャネル半導体層３５は例えば、ポリシリコン層である。チャネル半導体層３５は、第２半導体層の例である。各電極層３２は例えば、第２柱状部ＣＬ２と共に選択トランジスタなどのトランジスタを構成しており、選択ゲートなどのゲート電極として機能する。第２柱状部ＣＬ２は例えば、図３から図１６を参照して説明した第１柱状部ＣＬ１の形成方法と同様の方法により形成可能である。

なお、ゲート絶縁膜３４は、メモリ絶縁膜１１と同様の構成の絶縁膜に置き換えてもよい。具体的には、メモリ絶縁膜１１は、ブロック絶縁膜１１ａ、電荷蓄積層１１ｂ、およびトンネル絶縁膜１１ｃという３つ層を含んでいるが（図２）、ゲート絶縁膜３４もこのような３つ層に置き換えてもよい。

ＳＨ絶縁膜３６は、積層膜Ｓ２および第４層間絶縁膜３３内にホールＳＨ（第２柱状部ＣＬ２）と離間して形成され、Ｙ方向に延びる板状の形状を有している。すなわち、ＳＨ絶縁膜３６は、ホールＳＨと接触しない位置に形成されている。ＳＨ絶縁膜３６のＸ方向の最小幅は、耐圧を考慮して、例えば２０ｎｍ以上に設定される。本実施形態のＳＨ絶縁膜３６のＸ方向の最小幅は、ＳＨ絶縁膜３６の下面のＸ方向の幅である。ＳＨ絶縁膜３６は例えば、シリコン酸化膜である。ＳＨ絶縁膜３６は、第１絶縁膜の例である。ＳＨ絶縁膜３６は例えば、図３から図１６を参照して説明した素子分離絶縁膜１３の形成方法と同様の方法により形成可能である。

なお、本実施形態の半導体装置は、後述するように、Ｙ方向に延びＸ方向に互いに隣接する複数のＳＨ絶縁膜３６を備えており、ホールＳＨ（第２柱状部ＣＬ２）は、これらのＳＨ絶縁膜３６間に配置されている。これらのＳＨ絶縁膜３６は、Ｙ方向およびＺ方向に延びる板状の形状を有している。図１７は、これらのＳＨ絶縁膜３６のうちの１つを示している。

本実施形態の第１柱状部ＣＬ１と第２柱状部ＣＬ２は、いずれも円形のＸＹ断面を有している。第２柱状部ＣＬ２の最大直径は、第１柱状部ＣＬ１の最大直径よりも小さく設定されている。第１柱状部ＣＬ１の最大直径は、図１７では第１柱状部ＣＬ１の上面の直径であるが、ボーイングにより第１柱状部ＣＬ１の上面と下面との間の断面の直径となっていてもよい。これは、第２柱状部ＣＬ２についても同様である。

本実施形態では、各第２柱状部ＣＬ２の下面が、対応する第１柱状部ＣＬ１の上面からはみ出ないように、各第２柱状部ＣＬ２が、対応する第１柱状部ＣＬ１上に配置されている。すなわち、各第２柱状部ＣＬ２の下面は、対応する第１柱状部ＣＬ１の上面内に位置している。なお、各第２柱状部ＣＬ２の下面は、対応する第１柱状部ＣＬ１の上面の中心に位置していてもよいし、対応する第１柱状部ＣＬ１の上面の中心からずれた位置に位置していてもよい。また、ある第２柱状部ＣＬ２の下面が、対応する第１柱状部ＣＬ１の上面からはみ出ていても、その第２柱状部ＣＬ２のチャネル半導体層３５が、対応する第１柱状部ＣＬ１のチャネル半導体層１２に接触しており、かつ、いずれの電極層７にも接触していなければ、そのようなはみ出しも許容される。

なお、ＳＨ絶縁膜３６と第２柱状部ＣＬ２とが接触しない限り、ＳＨ絶縁膜３６は、Ｚ方向に第１柱状部ＣＬ１と重なる位置に配置されていてもよいし、Ｚ方向に第１柱状部ＣＬ１と重ならない位置に配置されていてもよい。図１７では、ＳＨ絶縁膜３６が、Ｚ方向に２本の第１柱状部ＣＬ１とわずかに重なる位置に配置されている。本実施形態のＳＨ絶縁膜３６は、チップサイズを縮小するために、Ｚ方向に第１柱状部ＣＬ１と重なる位置に配置される。このような配置の詳細については後述する。

また、本実施形態では、メモリホールＭＨの形成後にホールＳＨを形成するが、メモリホールＭＨとホールＳＨとを同時に形成してもよい。この場合、メモリホールＭＨとホールＳＨは、例えば次の手順で形成される。まず、ゲート層５上に第１膜Ｓ１を形成し、第１膜Ｓ１上に第３層間絶縁膜８を形成し、第３層間絶縁膜８上に第２膜Ｓ２を形成し、第２膜Ｓ２上に第４層間絶縁膜３３の一部を形成する。次に、第１膜Ｓ１や第２膜Ｓ２などを貫通する複数の貫通穴を形成する。その結果、これらの貫通穴の一部として、メモリホールＭＨとホールＳＨとが形成される。メモリ絶縁膜１１、チャネル半導体層１２、ゲート絶縁膜３４、およびチャネル半導体層３５は、これらの貫通穴内に形成される。その結果、メモリホールＭＨ内に第１柱状部ＣＬ１が形成され、ホールＳＨ内に第２柱状部ＣＬ２が形成される。なお、各貫通穴内にはメモリホールＭＨからホールＳＨにわたる１個の柱状の半導体層を形成してもよい。この場合、この半導体層のメモリホールＭＨ内の部分がチャネル半導体層１２となり、この半導体層のホールＳＨ内の部分がチャネル半導体層３５となる。これらのチャネル半導体層１２、３５もそれぞれ、第１および第２半導体層の例である。

次に、第１実施形態の半導体装置の構造を、その第１および第２比較例と比較しながら説明する。説明を分かりやすくするため、第１および第２比較例の半導体装置の構成要素も、第１実施形態の半導体装置の構成要素と同じ符号を用いて表す。

図１８は、第１実施形態の第１比較例の半導体装置の構造を示す断面図である。

図１８(ａ)は、第１柱状部ＣＬ１の上面や第２柱状部ＣＬ２の下面の高さにおけるＸＹ断面を示している。ただし、説明を分かりやすくするために、ＳＨ絶縁膜３６もこのＸＹ断面内に示している。図１８(ｂ)は、図１８(ａ)に示す領域Ａ１の拡大図であり、第１柱状部ＣＬ１同士の位置関係をより正確に示している。

図１８(ａ)に示すように、素子分離絶縁膜１３やＳＨ絶縁膜３６は、Ｙ方向に延びる形状を有している。図１８(ａ)は、一例として、２本の素子分離絶縁膜１３と、これらの素子分離絶縁膜１３間に位置する４本のＳＨ絶縁膜３６とを示している。第１柱状部ＣＬ１は、これらの素子分離絶縁膜１３間において、Ｙ方向に延びる複数の列を形成するよう配置されている。これらの第１柱状部ＣＬ１は、ＳＨ絶縁膜３６間の領域の下方で三角形の格子状に配置されている。第２柱状部ＣＬ２は、これらの第１柱状部ＣＬ１上に配置されている。

図１８(ｂ)は、図中左で三角形の格子を構成する４列の第１柱状部ＣＬ１（以下「第１群の第１柱状部ＣＬ１」と呼ぶ）と、図中右で三角形の格子を構成する４列の第１柱状部ＣＬ１（以下「第２群の第１柱状部ＣＬ１」と呼ぶ）とを示している。これらの三角形はいずれも、一辺の長さが２Ｒの正三角形である。Ｒの値は、例えば５０ｎｍ〜１００ｎｍである。

図１８(ｂ)はさらに、各第１柱状部ＣＬ１の周りに環状に形成された電極層７を示している。第１群内にて、異なる第１柱状部ＣＬ１の周りの電極層７同士は、互いに接触しており、互いに電気的に接続されている。同様に、第２群内にて、異なる第１柱状部ＣＬ１の周りの電極層７同士は、互いに接触しており、互いに電気的に接続されている。

図１８(ｂ)はさらに、第１群の第１柱状部ＣＬ１と第２群の第１柱状部ＣＬ１との間の領域Ｋを示している。例えば、領域Ｋにもう１列の第１柱状部（ダミー柱状部）ＣＬ１を配置し、これらのダミー柱状部ＣＬ１上にＳＨ絶縁膜３６を配置する構成を採用する場合がある。これらのダミー柱状部ＣＬ１上には第２柱状部ＣＬ２は配置できない。このような構成を採用すると、チップサイズが大きくなってしまう。

そこで、第１比較例では、領域Ｋにダミー柱状部ＣＬ１を配置しない構成を採用している。この場合、領域Ｋにダミー柱状部ＣＬ１を配置する場合に比べて、領域Ｋを狭くすることができ、チップサイズが縮小することができる。しかしながら、ＳＨ絶縁膜３６と第２柱状部ＣＬ２とを接触させないという制約があるため、領域Ｋを狭くすることには限界がある。その結果、第１柱状部ＣＬ１の周りに電極層７を形成する際に、電極層７内に大きなボイドが発生してしまい、例えば領域Ｋ全体がボイドとなってしまう。大きなボイドが発生すると、電極層（タングステン層）７を形成するための六フッ化タングステンガスから生じたフッ素ガスがこのボイド内に大量に溜まり、シリコン酸化膜などを劣化させるおそれがある。

図１８(ｂ)は、第１群の第１柱状部ＣＬ１と第２群の第１柱状部ＣＬ１により構成される三角形の格子に関し、この三角形の高さ「２Ｒ＋ΔＲ」を示している。２Ｒ＋ΔＲの値は、例えば１１０ｎｍ〜２１０ｎｍである。具体的には、２Ｒの値が例えば１００ｎｍ〜２００ｎｍであり、ΔＲの値が例えば１０ｎｍ程度である。２Ｒ＋ΔＲは、第１群の第１柱状部ＣＬ１と第２群の第１柱状部ＣＬ１との間のＸ方向のピッチ（以下「群間ピッチ」と呼ぶ）に相当する。後述する図１９では、この群間ピッチを２Ｒにまで縮小する。

図１８(ｂ)はさらに、第１群の第１柱状部ＣＬ１の周りの電極層７と、第２群の第１柱状部ＣＬ１の周りの電極層７との間の距離Ｗ１を示している。本比較例の距離Ｗ１は例えば２０ｎｍ〜３０ｎｍであり、領域Ｋ全体が大きなボイドとなる。

図１９は、第１実施形態の半導体装置の構造を示す断面図である。

図１９(ａ)および図１９(ｂ)はそれぞれ、図１８(ａ)および図１８(ｂ)に対応する断面図である。図１９(ｂ)は、図１９(ａ)に示す領域Ａ２の拡大図であり、第１柱状部ＣＬ１同士の位置関係をより正確に示している。

図１９(ａ)に示すように、素子分離絶縁膜１３やＳＨ絶縁膜３６は、Ｙ方向に延びる形状を有している。第１柱状部ＣＬ１は、これらの素子分離絶縁膜１３間において、Ｙ方向に延びる複数の列を形成するよう配置されている。これらの第１柱状部ＣＬ１は、ＳＨ絶縁膜３６間の領域の下方で三角形の格子状に配置されている。第２柱状部ＣＬ２は、これらの第１柱状部ＣＬ１上に配置されている。

図１９(ｂ)は、第１群内の４列（Ｌ１列〜Ｌ４列）の第１柱状部ＣＬ１と、第２群内の４列（Ｌ５列〜Ｌ８列）の第１柱状部ＣＬ１とを示している。符号Ｐ１は、第１群内の第１柱状部ＣＬ１同士、または第２群内の第１柱状部ＣＬ１同士により構成される三角形の格子を示している。この三角形は、正三角形でも非正三角形でもよいが、本実施形態では一辺の長さが２Ｒの正三角形である。Ｒの値は、例えば５０ｎｍ〜１００ｎｍである。この三角形は、Ｙ方向に平行な一辺と、残りの二辺により構成されている。

Ｌ１列とＬ２列に関し、Ｌ２列の第１柱状部ＣＬ１は、Ｌ１列の第１柱状部ＣＬ１に対し、Ｙ方向にＲだけずらして配置されている。この関係は、Ｌ２列とＬ３列との間、Ｌ３列とＬ４列との間、Ｌ５列とＬ６列との間、Ｌ６列とＬ７列との間、Ｌ７列とＬ８列との間でも成り立っている。その結果、第１群の第１柱状部ＣＬ１同士は三角形の格子状に配置され、第２群の第１柱状部ＣＬ２同士も三角形の格子状に配置されている。

一方、Ｌ４列とＬ５列に関し、Ｌ５列の第１柱状部ＣＬ１は、Ｌ４列の第１柱状部ＣＬ１に対し、Ｙ方向にずらさずに配置されている。すなわち、Ｌ４列の第１柱状部ＣＬ１とＬ５列の第１柱状部ＣＬ１は、ＹＺ平面に対して、鏡面対称に配置されている。よって、Ｌ４列およびＬ５列の第１柱状部ＣＬ１同士は、正方形または長方形の格子状に配置されている。別言すると、Ｌ５列の第１柱状部ＣＬ１の位置は、Ｌ４列の第１柱状部ＣＬ１の位置を基準として、三角形の格子からＹ方向に半周期分ずれている。

なお、Ｌ４列の第１柱状部ＣＬ１は、Ｌ５列の第１柱状部ＣＬ１と正方形または長方形の格子を構成すると共に、Ｌ１〜Ｌ３列の第１柱状部ＣＬ１と三角形の格子を構成している。同様に、Ｌ５列の第１柱状部ＣＬ１は、Ｌ４列の第１柱状部ＣＬ１と正方形または長方形の格子を構成すると共に、Ｌ６〜Ｌ８列の第１柱状部ＣＬ１と三角形の格子を構成している。

符号Ｐ２は、Ｌ４列およびＬ５列の第１柱状部ＣＬ１同士により構成される四角形の格子を示している。この四角形は、正方形でも長方形でもよいが、本実施形態では一辺の長さが２Ｒの正方形である。この正方形は、Ｙ方向に平行な二辺と、Ｘ方向に平行な二辺により構成されている。なお、長方形の格子を採用する場合には、Ｙ方向に平行な二辺の長さを２Ｒとし、Ｘ方向に平行な二辺の長さを２Ｒより短くすることが望ましい。

ここで、第１群の第１柱状部ＣＬ１と第２群の第１柱状部ＣＬ１との間のＸ方向のピッチ（群間ピッチ）について説明する。上述のように、第１比較例における群間ピッチは２Ｒ＋ΔＲ（１１０ｎｍ〜２１０ｎｍ）である。一方、本実施形態における群間ピッチは２Ｒ（１００ｎｍ〜２００ｎｍ）となる。本実施形態における群間ピッチは、上述の正方形のＸ方向に平行な辺の長さに相当する。

本実施形態では例えば、群間ピッチを三角形の最小ピッチ２Ｒ以下とし、この２Ｒの値は、第２柱状部ＣＬ２とＳＨ絶縁膜３６との接触を回避できる最小寸法以上である必要がある。本実施形態では、群間ピッチを最小ピッチにまで縮小することで、Ｌ４列およびＬ５列の第１柱状部ＣＬ１は、１本のＳＨ絶縁膜３６とＺ方向に重なる位置に配置されることとなる。よって、本実施形態の第１柱状部ＣＬ１は、ＳＨ絶縁膜３６間の領域の下方で三角形の格子状に配置され、これらのＳＨ絶縁膜３６の下方で正方形（または長方形）の格子状に配置されることとなる。

本実施形態では、正方形の格子を構成する第１柱状部ＣＬ１同士の中心間距離２Ｒは、三角形の格子を構成する第１柱状部ＣＬ１同士の中心間距離２Ｒと同じである。よって、本実施形態によれば、第１柱状部ＣＬ１の周りに電極層７を形成する際に、電極層７内に大きなボイドが発生することを抑制することが可能となる。図１９(ｂ)において、Ｌ４列の第１柱状部ＣＬ１の周りの電極層７と、Ｌ５列の第１柱状部ＣＬ１の周りの電極層７とが、互いに接触していることに留意されたい。別言すると、第１比較例の領域Ｋが、本実施形態では閉塞されている。

本実施形態では、Ｌ４列の第１柱状部ＣＬ１とＬ５列の第１柱状部ＣＬ１との間の中心間距離（以下「Ｌ４−Ｌ５距離」と呼ぶ）は２Ｒであり、これは三角形の格子を構成する第１柱状部ＣＬ１同士の中心間距離と同じである。Ｌ４−Ｌ５距離をさらに短縮することが可能な場合には、Ｌ４−Ｌ５距離を２Ｒより短くしてもよい。また、この三角形が非正三角形の場合には、Ｌ４−Ｌ５距離は、この三角形の格子を構成する第１柱状部ＣＬ１同士の中心間距離の最小値（すなわち三角形の最短の辺の長さ）にしてもよいし、さらにはこの最小値より短くしてもよい。また、三角形の格子を構成する第１柱状部ＣＬ１同士の中心間距離が、基板１上に位置に応じて変動する場合には、Ｌ４−Ｌ５距離は、変動する当該中心間距離の最小値にしてもよいし、さらにはこの最小値より短くしてもよい。

本実施形態のメモリホールＭＨを形成する際には、上述の三角形の格子や四角形の格子を構成するようにメモリホールＭＨを形成する（図５）。その後、メモリホールＭＨ内に第１柱状部ＣＬを形成することで、三角形の格子状や四角形の格子状に配置された第１柱状部ＣＬを形成することができる（図６）。第１柱状部ＣＬが三角形の格子状に配置される領域は、第１領域の例であり、第１柱状部ＣＬが四角形の格子状に配置される領域は、第２領域の例である。その後、各ＳＨ絶縁膜３６は、この第２領域上に形成される。

図２０は、第１実施形態の第２比較例の半導体装置の構造を示す断面図である。図２０は、図１８(ｂ)や図１９(ｂ)に対応する断面図である。

図２０は、第１群（Ｌ４列）の第１柱状部ＣＬ１と第２群（Ｌ５列）の第１柱状部ＣＬ１により構成される三角形の格子に関し、この三角形の高さ「２Ｒ」を示している。図１８(ｂ)では、この三角形の高さが「２Ｒ＋ΔＲ」であったことに留意されたい。この三角形の高さが「２Ｒ＋ΔＲ」から「２Ｒ」に減少したため、第１群の第１柱状部ＣＬ１の周りの電極層７と、第２群の第１柱状部ＣＬ１の周りの電極層７との間の距離が、Ｗ１からＷ２に減少している。本比較例の距離Ｗ２は例えば１０ｎｍ〜２０ｎｍである。

ここで、第１群の第１柱状部ＣＬ１と第２群の第１柱状部ＣＬ１との間のＸ方向のピッチ（群間ピッチ）について説明する。本比較例における群間ピッチは、第１実施形態における群間ピッチと同様に２Ｒ（１００ｎｍ〜２００ｎｍ）である。しかしながら、本比較例では、上述の領域Ｋが閉塞されていない。理由は、Ｌ５列の第１柱状部ＣＬ１の位置を、Ｌ４列の第１柱状部ＣＬ１の位置を基準として、三角形の格子からＹ方向にずらしてないからである。よって、本比較例では、第１比較例と同様に第１群と第２群との間に大きなボイドが発生してしまう。

一方、本実施形態では、Ｌ５列の第１柱状部ＣＬ１の位置が、Ｌ４列の第１柱状部ＣＬ１の位置を基準として、三角形の格子からＹ方向に半周期分ずれている（図１９(ｂ)）。その結果、上述の領域Ｋが閉塞されている。よって、本実施形態によれば、第１群と第２群との間に大きなボイドが発生することを抑制することが可能となる。

以上のように、本実施形態の第１柱状部ＣＬ１は、ＳＨ絶縁膜３６間の領域の下方で三角形の格子状に配置され、これらのＳＨ絶縁膜３６の下方で正方形または長方形の格子状に配置されている。よって、本実施形態によれば、半導体装置のチップサイズを適切に縮小することが可能となる。例えば、本実施形態によれば、電極層７内に大きなボイドが発生するなどの問題を抑制しつつ、チップサイズを縮小することが可能となる。

なお、大きなボイドが発生するなどの問題を抑制可能であれば、ＳＨ絶縁膜３６の下方のＬ４列およびＬ５列の第１柱状部ＣＬ１は、上記三角形の格子と異なるその他の格子状に配置してもよい。例えば、ＳＨ絶縁膜３６の下方の第１柱状部ＣＬ１は、正方形または長方形に近いひし形または平行四辺形の格子状に配置してもよい。この場合、Ｌ４列の第１柱状部ＣＬ１とＬ５列の第１柱状部ＣＬ１との間の中心間距離（Ｌ４−Ｌ５距離）は、上記三角形の格子を構成する第１柱状部ＣＬ１同士の中心間距離の最小値以下にすることが望ましい。これは、正方形や長方形の格子を採用する場合と同様である。

以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。

１：基板、２：第１層間絶縁膜、３：ソース層、３ａ：金属層、
３ｂ：下部半導体層、３ｃ：中間半導体層、３ｄ：上部半導体層、
４：第２層間絶縁膜、５：ゲート層、６：絶縁層、７：電極層、
８：第３層間絶縁膜、１１：メモリ絶縁膜、１１ａ：ブロック絶縁膜、
１１ｂ：電荷蓄積層、１１ｃ：トンネル絶縁膜、１２：チャネル半導体層、
１３：素子分離絶縁膜、２１：第１保護膜、２２：犠牲層、
２３：第２保護膜、２４：犠牲層、２５：ライナー層、
３１：絶縁層、３２：電極層、３３：第４層間絶縁膜、
３４：ゲート絶縁膜、３５：チャネル半導体層、３６：ＳＨ絶縁膜

Claims (12)

1. 第１方向に互いに離間して積層され、前記第１方向と交差する第２方向および第３方向に延びる複数の電極層を含む第１膜と、
   前記第１膜内に設けられ、電荷蓄積層および第１半導体層を含み、前記第１方向に延びる柱状の形状を有する複数の第１柱状部と、
   前記第１膜上に設けられ、前記第１方向に互いに離間して積層され、前記第２方向および前記第３方向に延びる複数の電極層を含む第２膜と、
   前記第２膜内で前記第１柱状部上に設けられ、第２半導体層を含み、前記第１方向に延びる柱状の形状を有する複数の第２柱状部と、
   前記第２膜内に前記第２柱状部と前記第３方向に離間して設けられ、前記第１方向および前記第２方向に延びる複数の第１絶縁膜とを備え、
   前記第１柱状部は、前記第１絶縁膜間の領域の下方で三角形の格子状に配置され、前記第１絶縁膜の下方で正方形または長方形の格子状に配置されている、半導体装置。
2. 前記三角形は、前記第２方向に平行な辺を有し、
   前記正方形または長方形は、前記第２方向に平行な第１の辺と、前記第２方向に垂直な第２の辺とを有する、請求項１に記載の半導体装置。
3. 前記第１の辺の長さは、前記三角形の前記第２方向に平行な辺の長さと等しい、請求項２に記載の半導体装置。
4. 前記第２の辺の長さは、前記三角形の前記第２方向に平行な辺の長さ以下である、請求項２または３に記載の半導体装置。
5. 前記正方形または長方形の格子は、各第１絶縁膜の下方において、前記第２方向に延びる２列分の前記第１柱状部により構成されている、請求項１から４のいずれか１項に記載の半導体装置。
6. 前記２列分の前記第１柱状部は、前記三角形の格子と前記正方形または長方形の格子の両方を構成している、請求項５に記載の半導体装置。
7. 前記２列のうちの第１列の前記第１柱状部と、前記２列のうちの第２列の前記第１柱状部との間の中心間距離は、前記三角形の格子を構成する前記第１柱状部同士の中心間距離の最小値以下である、請求項５また６に記載の半導体装置。
8. 前記第２柱状部の直径は、前記第１柱状部の直径よりも小さい、請求項１から７のいずれか１項に記載の半導体装置。
9. 前記第１柱状部は、前記第１膜内の前記複数の電極層の表面に順に設けられた第２絶縁膜、前記電荷蓄積層、第３絶縁膜、および前記第１半導体層を含む、請求項１から８のいずれか１項に記載の半導体装置。
10. 前記第２柱状部は、前記第２膜内の前記複数の電極層の表面に順に設けられた第４絶縁膜および前記第２半導体層を含む、請求項１から９のいずれか１項に記載の半導体装置。
11. 第１方向に互いに離間して積層され、前記第１方向と交差する第２方向および第３方向に延びる複数の電極層を含む第１膜と、
    前記第１膜内に設けられ、電荷蓄積層および第１半導体層を含み、前記第１方向に延びる柱状の形状を有する複数の第１柱状部と、
    前記第１膜上に設けられ、前記第１方向に互いに離間して積層され、前記第２方向および前記第３方向に延びる複数の電極層を含む第２膜と、
    前記第２膜内で前記第１柱状部上に設けられ、第２半導体層を含み、前記第１方向に延びる柱状の形状を有する複数の第２柱状部と、
    前記第２膜内に前記第２柱状部と前記第３方向に離間して設けられ、前記第１方向および前記第２方向に延びる複数の第１絶縁膜とを備え、
    前記第１柱状部は、前記第１絶縁膜間の領域の下方で三角形の格子状に配置され、前記第１絶縁膜の下方で前記三角形の格子と異なる格子状に配置されており、
    前記三角形の格子と異なる格子は、各第１絶縁膜の下方において、前記第２方向に延びる２列分の前記第１柱状部により構成されており、
    前記２列のうちの第１列の前記第１柱状部と、前記２列のうちの第２列の前記第１柱状部との間の中心間距離は、前記三角形の格子を構成する前記第１柱状部同士の中心間距離の最小値以下である、
    半導体装置。
12. 第１方向に互いに離間して積層され、前記第１方向と交差する第２方向および第３方向に延びる複数の電極層を含む第１膜を形成し、
    前記第１膜内に、電荷蓄積層および第１半導体層を含み、前記第１方向に延びる柱状の形状を有する複数の第１柱状部を形成し、
    前記第１膜上に設けられ、前記第１方向に互いに離間して積層され、前記第２方向および前記第３方向に延びる複数の電極層を含む第２膜を形成し、
    前記第２膜内の前記第１柱状部上に、第２半導体層を含み、前記第１方向に延びる柱状の形状を有する複数の第２柱状部を形成し、
    前記第２膜内に、前記第１方向および前記第２方向に延びる複数の第１絶縁膜を、前記第２柱状部と前記第３方向に離間して形成する、
    ことを含み、
    前記第１柱状部は、前記第１膜の第１領域内で三角形の格子状に配置され、前記第１膜の第２領域内で正方形または長方形の格子状に配置されるよう形成され、
    前記第１絶縁膜は、前記第２膜内において前記第２領域上に形成される、半導体装置の製造方法。