CN113903743A - 半导体存储装置 - Google Patents

半导体存储装置 Download PDF

Info

Publication number
CN113903743A
CN113903743A CN202110208577.1A CN202110208577A CN113903743A CN 113903743 A CN113903743 A CN 113903743A CN 202110208577 A CN202110208577 A CN 202110208577A CN 113903743 A CN113903743 A CN 113903743A
Authority
CN
China
Prior art keywords
substrate
extension
memory device
conductive layer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110208577.1A
Other languages
English (en)
Inventor
板井秀树
野口光弘
吉森宏雅
田端英之
中嶋靖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Publication of CN113903743A publication Critical patent/CN113903743A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

实施方式提供一种可适宜地制造的半导体存储装置。实施方式的半导体存储装置具备：2个存储块，在第1方向上排列，且在与第1方向交叉的第2方向上延伸；多个第1延伸体，分别设置于在第1方向上相邻的2个存储块之间，且在第2方向上延伸；及第2延伸体，在第2方向上与2个存储块相离，且在第1方向上延伸。2个存储块具备在与衬底的表面交叉的第3方向上排列的多个第1导电层。第1延伸体在第3方向具有一端及另一端，一端比另一端更靠近衬底，一端比多个第1导电层中的最靠近衬底的第1导电层更靠近衬底。第2延伸体在第3方向具有一端及另一端，一端比另一端更靠近衬底，一端比多个第1导电层中的至少一部分第1导电层更靠近衬底。第1延伸体的另一端及第2延伸体的另一端比多个第1导电层中的最远离衬底的第1导电层更远离衬底，且比多条位线更靠近衬底。第2延伸体在第2方向上与第1延伸体相离。

Description

半导体存储装置
[相关申请案]
本申请案享有以日本专利申请案2020-116116号(申请日：2020年7月6日)为基础申请案的优先权。本申请案是通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
本实施方式涉及一种半导体存储装置。
背景技术
已知一种半导体存储装置，其具备在第1方向上排列、且在与第1方向交叉的第2方向上延伸的多个存储块，这些多个存储块具备在与衬底的表面交叉的第3方向上排列的多个导电层。
发明内容
实施方式提供一种可适宜地制造的半导体存储装置。
一实施方式的半导体存储装置具备：多个存储块，在第1方向上排列，且在与第1方向交叉的第2方向上延伸；多个第1延伸体，分别设置于在第1方向上相邻的2个存储块之间，且在第2方向上延伸；第2延伸体，在第2方向上与多个存储块相离，且在第1方向上延伸；及多条位线，在第2方向上排列，且在第1方向上延伸，并连接于多个存储块。多个存储块具备在与衬底的表面交叉的第3方向上排列的多个第1导电层。第1延伸体在第3方向具有一端及另一端，一端比另一端更靠近衬底，一端比多个第1导电层中的最靠近衬底的第1导电层更靠近衬底。第2延伸体在第3方向具有一端及另一端，一端比另一端更靠近衬底，一端比多个第1导电层中的至少一部分第1导电层更靠近衬底。第1延伸体的另一端及第2延伸体的另一端比多个第1导电层中的最远离衬底的第1导电层更远离衬底，且比多条位线更靠近衬底。第2延伸体在第2方向上与第1延伸体相离。
附图说明
图1是第1实施方式的半导体存储装置的示意性俯视图。
图2是存储单元阵列区域RMCA的示意性立体图。
图3是沿着A-A'切断图1所示的构成，并沿着Y方向观察时的示意性剖视图。
图4是图1的一部分的示意性放大图。
图5是沿着C-C'线切断图4所示的构造，并沿着X方向观察时的示意性剖视图。
图6是图5的D所表示的部分的示意性放大图。
图7是表示设置在行解码器区域RRD的晶体管Tr的构成的示意性剖视图。
图8是图3的E所表示的部分的示意性放大图。
图9是包含图8的F所表示的部分的示意性放大图。
图10是表示接线区域RHU的一部分构成的示意性剖视图。
图11～16是用来对第1实施方式的半导体存储装置的制造方法进行说明的示意性剖视图。
图17是用来对第1实施方式的半导体存储装置的制造方法进行说明的示意性立体图。
图18～21是用来对第1实施方式的半导体存储装置的制造方法进行说明的示意性剖视图。
图22是比较例的半导体存储装置的示意性立体图。
图23是表示比较例的半导体存储装置的制造方法的示意性立体图。
图24是用来对该制造方法进行说明的示意性剖视图。
图25是用来对第1实施方式的半导体存储装置的制造方法进行说明的示意性剖视图。
图26是第2实施方式的半导体存储装置的示意性立体图。
图27是表示第2实施方式的半导体存储装置的一部分构成的示意性剖视图。
图28是第3实施方式的半导体存储装置的示意性立体图。
图29是表示第3实施方式的半导体存储装置的一部分构成的示意性剖视图。
图30是表示第4实施方式的半导体存储装置的一部分构成的示意性剖视图。
图31是表示第5实施方式的半导体存储装置的一部分构成的示意性俯视图。
图32是表示第5实施方式的半导体存储装置的一部分构成的示意性剖视图。
图33是表示第5实施方式的半导体存储装置的另一构成例的一部分构成的示意性剖视图。
图34是表示第6实施方式的半导体存储装置的一部分构成的示意性俯视图。
图35是表示第6实施方式的半导体存储装置的一部分构成的示意性剖视图。
图36是表示其它实施方式的半导体存储装置的构成的示意性俯视图。
图37是表示其它实施方式的半导体存储装置的一部分构成的示意性俯视图。
具体实施方式
其次，参照附图，对实施方式的半导体存储装置详细地进行说明。另外，以下实施方式仅为一例，并未意图限定本发明。另外，以下附图是示意图，为方便说明，有时会省略一部分构成等。另外，针对多个实施方式，有时会向共通的部分添加相同的符号，并省略说明。
另外，本说明书中，在称作“半导体存储装置”的情况下，有时指存储器裸片，有时也指存储芯片、存储卡、SSD(Solid State Drive，固态硬盘)等包含控制器裸片的存储系统。进而，有时也指智能手机、平板终端、个人计算机等包含主计算机的构成。
另外，本说明书中，在称作第1构成“电连接”于第2构成的情况下，可为第1构成直接连接于第2构成，也可为第1构成经由配线、半导体部件或晶体管等连接于第2构成。例如，在将3个晶体管串联连接的情况下，即便第2个晶体管处于断开(OFF)状态，第1个晶体管也“电连接”于第3个晶体管。
另外，本说明书中，将平行于衬底的上表面的特定方向称为X方向，将平行于衬底的上表面且与X方向垂直的方向称为Y方向，将垂直于衬底的上表面的方向称为Z方向。
另外，本说明书中，有时会将沿着特定面的方向称为第1方向，将沿着该特定面且与第1方向交叉的方向称为第2方向，将与该特定面交叉的方向称为第3方向。这些第1方向、第2方向及第3方向可与X方向、Y方向及Z方向的任一个相对应，也可不与这些方向相对应。
另外，本说明书中，“上”及“下”等的表达是以衬底为基准。例如，将沿着所述Z方向相离衬底的方向称为上，将沿着Z方向接近衬底的方向称为下。另外，在针对某构成称作下表面或下端的情况下，意指该构成的衬底侧的面或端部，在称作上表面或上端的情况下，意指该构成的与衬底相反一侧的面或端部。另外，将与X方向或Y方向交叉的面称为侧面等。
另外，本说明书中，在针对构成、部件等称作特定方向的“宽度”、“长度”或“厚度”等的情况下，有时指通过SEM(Scanning electron microscopy，扫描电子显微术)或TEM(Transmission electron microscopy，透射电子显微术)等进行观察所得的剖面等中的宽度、长度或厚度等。另外，有时会将特定方向的长度表达成宽度或厚度。
[第1实施方式]
[构造]
图1是本实施方式的半导体存储装置的示意性俯视图。如图1所示，本实施方式的半导体存储装置具备半导体衬底100。图示的例中，在半导体衬底100中，设置在X方向上排列的2个存储单元阵列区域RMCA。另外，在存储单元阵列区域RMCA中设置着存储器孔区域RMH、及设置于与存储器孔区域RMH在X方向上排列的位置的接线区域RHU。接线区域RHU沿着存储器孔区域RMH的X方向的两端部在Y方向上延伸。另外，于与存储单元阵列区域RMCA在X方向上排列的位置设置着行解码器区域RRD。行解码器区域RRD沿着存储单元阵列区域RMCA的X方向的两端部在Y方向上延伸。另外，于半导体衬底100的Y方向的端部设置着在X方向上延伸的外围电路区域RPC。
图2是存储单元阵列区域RMCA的示意性立体图。如图2所示，存储单元阵列区域RMCA中设置着：多个存储块BLK，在Y方向上排列；块间构造STX1，是分别设置于在Y方向上相邻的2个存储块BLK之间且在X方向上延伸的延伸体；及多条位线BL，配置在存储块BLK的上方，且在Y方向上延伸。另外，在存储单元阵列区域RMCA与行解码器区域RRD之间的区域中设置着作为在Y方向上延伸的延伸体的块侧构造STY1。
其次，参照图3～图10，对本实施方式的半导体存储装置所含的各构成进行说明。图3是沿着A-A'切断图1所示的构成，并沿着Y方向观察时的示意性剖视图。图4是图1的一部分的示意性放大图。图5是沿着C-C'线切断图4所示的构造，并沿着X方向观察时的示意性剖视图。图6是图5的D所表示的部分的示意性放大图。图7是表示设置在行解码器区域RRD的晶体管Tr的构成的示意性剖视图。图8是图的E所表示的部分的示意性放大图。图9是包含图8的F所表示的部分的示意性放大图。图10是表示接线区域RHU的一部分构成的示意性剖视图。
[半导体衬底100的构造]
半导体衬底100(图3)例如为由包含硼(B)等P型杂质的P型的硅(Si)所构成的半导体衬底。例如，如图3所示，在半导体衬底100的表面，例如设置着包含磷(P)等N型杂质的N型阱区域100N、包含硼(B)等P型杂质的P型阱区域100P、未设置N型阱区域100N及P型阱区域100P的半导体衬底区域100S、以及绝缘区域100I。另外，图示的例中，在存储单元阵列区域RMCA设置着P型阱区域100P(以下，称为“P型阱区域100P1”)，在该P型阱区域100P1与半导体衬底区域100S之间设置着N型阱区域100N。另外，在行解码器区域RRD设置着半导体衬底区域100S。
[存储块BLK的存储器孔区域RMH中的构造]
在存储块BLK的存储器孔区域RMH中，设置着在Z方向上排列的多个导电层110、在Z方向上延伸的多个半导体层120、以及分别设置在多个导电层110及多个半导体层120之间的多个栅极绝缘膜130(图5)。
导电层110是在X方向上延伸的大致板状的导电层。导电层110可包含氮化钛(TiN)等的障壁导电膜及钨(W)等的金属膜的积层膜等。另外，导电层110例如也可包含含有磷(P)或硼(B)等杂质的多晶硅等。于在Z方向上排列的多个导电层110之间，设置着氧化硅(SiO2)等的绝缘层101。多个导电层110中的一部分作为字线及连接于字线的多个存储单元的栅极电极发挥作用。另外，多个导电层110中的一部分作为选择栅极线及连接于选择栅极线的选择栅极晶体管的栅极电极发挥作用。
在导电层110的下方设置着导电层111。导电层111例如可包含氮化钛(TiN)等的障壁导电膜及钨(W)等的金属膜的积层膜等。另外，在导电层111及导电层110之间设置着氧化硅(SiO2)等的绝缘层101。导电层111作为选择栅极线及连接于选择栅极线的选择栅极晶体管的栅极电极发挥作用。
例如，如图4所示，半导体层120在X方向及Y方向上以特定图案进行排列。半导体层120作为在Z方向上排列的多个存储单元及选择栅极晶体管的通道区域发挥作用。半导体层120例如为多晶硅(Si)等的半导体层。例如，如图5所示，半导体层120具有大致有底圆筒状的形状，且在中心部分设置着氧化硅等的绝缘层125。另外，半导体层120的外周面分别被导电层110包围，且与导电层110相对向。
在半导体层120的上端部设置着包含磷(P)等N型杂质的杂质区域121。杂质区域121经由接点Ch及接点Cb，分别连接于在X方向上排列的多条位线BL(参照图4)。
半导体层120的下端部经由包含单晶硅(Si)等的半导体层122，连接于半导体衬底100的P型阱区域100P1。半导体层122作为选择栅极晶体管的通道区域发挥作用。半导体层122的外周面被导电层111包围，且与导电层111相对向。在半导体层122与导电层111之间设置着氧化硅等的绝缘层123。
栅极绝缘膜130具有覆盖半导体层120的外周面的大致圆筒状的形状。
例如，如图6所示，栅极绝缘膜130具备积层在半导体层120及导电层110之间的隧道绝缘膜131、电荷累积膜132及阻挡绝缘膜133。隧道绝缘膜131及阻挡绝缘膜133例如为氧化硅(SiO2)等的绝缘膜。电荷累积膜132例如为氮化硅(Si3N4)等的可使电荷累积的膜。隧道绝缘膜131、电荷累积膜132、及阻挡绝缘膜133具有大致圆筒状的形状，且沿着半导体层120的外周面在Z方向上延伸。
另外，在图6中示出了栅极绝缘膜130具备氮化硅等的电荷累积膜132的示例。但是，栅极绝缘膜130例如也可具备包含N型或P型杂质的多晶硅等的浮动栅极。
[存储块BLK的接线区域RHU中的构造]
例如，如图3所示，在存储块BLK的接线区域RHU设置着多个导电层110的X方向上的端部。关于这些多个端部，X方向上的位置或Y方向上的位置各不相同。由此，在存储块BLK的X方向上的端部形成着大致阶梯状的构造。
另外，例如，如图4所示，于接线区域RHU设置着在X方向及Y方向上呈矩阵状排列的多个接点CC。如图3所示，这些多个接点CC在Z方向上延伸，且在下端与导电层110连接。另外，这些多个接点CC在上端连接于设置在上方的多条配线m0、m1(图3)。接点CC例如可包含氮化钛(TiN)等的障壁导电膜及钨(W)等的金属膜的积层膜等。
另外，如图4所示，在接线区域RHU设置着在接点CC附近设置的支撑构造HR。支撑构造HR的外周面分别被导电层110包围，且与导电层110连接。例如，如图10所示，支撑构造HR可包含半导体层120、绝缘层125及栅极绝缘膜130。另外，支撑构造HR也可包含构成为大致圆柱状的氧化硅(SiO2)等的绝缘层来代替这些构造。另外，本实施方式的支撑构造HR也可向行解码器区域RRD侧倾斜。也就是说，支撑构造HR的上端的X方向上的位置可位于比支撑构造HR的下端的X方向上的位置更靠近行解码器区域RRD侧的位置。另外，这种倾斜的大小(上端位置与下端位置于X方向上的差)可大于存储器孔区域RMH中设置的半导体层120(图3)及接点CC(图3)。
[块间构造STX1的构造]
例如，如图4及图5所示，块间构造STX1具备在Z方向及X方向上延伸的导电层LIX1、及设置在导电层LIX1的Y方向的两侧面的氧化硅(SiO2)等的绝缘层SWX1。导电层LIX1的下端位于比多个导电层110及导电层111更靠下方的位置，且连接于半导体衬底100的P型阱区域100P1中设置的N型的杂质区域100nX1。杂质区域100nX1沿着块间构造STX1在X方向上延伸，且包含磷(P)等N型杂质。导电层LIX1的上端位于比多个导电层110更靠上方、且比多条位线BL更靠下方的位置，并且连接于在Y方向上延伸的配线m0。导电层LIX1例如可包含氮化钛(TiN)等的障壁导电膜及钨(W)等的金属膜的积层膜等，也可包含这种积层膜及多晶硅等的半导体层，也可包含多晶硅等的半导体层及硅化物等。导电层LIX1例如作为源极线的一部分发挥作用。也就是说，当向导电层111供给电压时，P型阱区域100P1中形成电子的通道(反转层)，由此，半导体层120与导电层LIX1导通。另外，块间构造STX1的X方向上的长度可大于存储块BLK的X方向上的长度。
[行解码器区域RRD及外围电路区域RPC中的构造]
在行解码器区域RRD(图1)设置着向导电层110及导电层111传送电压的行解码器。在外围电路区域RPC(图1)设置着向存储块BLK等供给电压的其它电路。
例如，如图7所示，在半导体衬底100的行解码器区域RRD及外围电路区域RPC设置着栅极绝缘膜210、栅极电极220、以及连接于半导体衬底100及栅极电极220的接点CS。
在行解码器区域RRD中，半导体衬底100的半导体衬底区域100S作为构成外围电路PC的多个晶体管Tr的通道区域等发挥作用。另外，在外围电路区域RPC中，半导体衬底100的N型阱区域100N、P型阱区域100P及半导体衬底区域100S分别作为构成外围电路PC的多个晶体管Tr的通道区域等发挥作用。
栅极绝缘膜210设置在半导体衬底100的N型阱区域100N、P型阱区域100P及半导体衬底区域100S。栅极绝缘膜210例如包含氧化硅(SiO2)等。
栅极电极220例如具备包含磷(P)或硼(B)等杂质的多晶硅等的半导体层221、222、及钨(W)等的导电层223。另外，在栅极电极220的上表面，例如设置着氮化硅(SiN)等的绝缘层225。
接点CS在Z方向上延伸，且在下端连接于半导体衬底100或栅极电极220的上表面。另外，如图3所示，接点CS在上端连接于设置在上方的多条配线m0、m1。接点CS例如可包含氮化钛(TiN)等的障壁导电膜及钨(W)等的金属膜的积层膜等。
[存储单元阵列区域RMCA与行解码器区域RRD之间的区域中的构造]
如图8所示，在存储单元阵列区域RMCA与行解码器区域RRD之间的区域，从存储单元阵列区域RMCA侧起依次设置着保护环区域RGR1、绝缘区域100I1、保护环区域RGR2、绝缘区域100I2、保护环区域RGR3、及绝缘区域100I3。
保护环区域RGR1设置在与存储单元阵列区域RMCA共通的P型阱区域100P1，且以在半导体衬底100的表面包围存储单元阵列区域RMCA的方式形成。绝缘区域100I1设置在保护环区域RGR1与保护环区域RGR2之间，且以在半导体衬底100的表面包围保护环区域RGR1的方式形成。
保护环区域RGR2设置在P型阱区域100P1与半导体衬底区域100S之间的N型阱区域100N，且以在半导体衬底100的表面包围绝缘区域100I1的方式形成。另外，保护环区域RGR2中，在半导体衬底100的表面设置着包含磷(P)等N型杂质的杂质区域100n2。另外，在保护环区域RGR2设置着沿着该杂质区域100n2设置的多个接点CS。这些多个接点CS向N型阱区域100N供给阱电压。绝缘区域100I2设置在保护环区域RGR2与保护环区域RGR3之间，且以在半导体衬底100的表面包围保护环区域RGR2的方式形成。
保护环区域RGR3设置在与P型阱区域100P1分开设置的P型阱区域100P2，且以在半导体衬底100的表面包围绝缘区域100I2的方式形成。另外，保护环区域RGR3中，在半导体衬底100的表面设置着包含硼(B)等P型杂质的杂质区域100p2。另外，在保护环区域RGR3设置着沿着该杂质区域100p2设置的多个接点CS。这些多个接点CS向P型阱区域100P2供给阱电压。
另外，在保护环区域RGR1与存储单元阵列区域RMCA之间，设置着虚设晶体管构造DTr及块侧构造STY1。虚设晶体管构造DTr具备晶体管Tr所含的栅极绝缘膜210、栅极电极220及绝缘层225。但是，这些构成并不作为晶体管Tr发挥作用。块侧构造STY1设置得比虚设晶体管构造DTr更靠近存储单元阵列区域RMCA侧。
[块侧构造STY1的构造]
例如，如图4及图9所示，块侧构造STY1具备在Z方向及Y方向上延伸的导电层LIY1、及设置在导电层LIY1的X方向的两侧面的氧化硅(SiO2)等的绝缘层SWY1。导电层LIY1的下端位于比多个导电层110及导电层111更靠下方的位置，且连接于半导体衬底100的P型阱区域100P1中设置的P型的杂质区域100pY1。杂质区域100pY1沿着块侧构造STY1在Y方向上延伸，且包含硼(B)等P型杂质。导电层LIY1的上端位于比多个导电层110更靠上方、且比多条位线BL更靠下方的位置，且连接于配线m0。导电层LIY1例如可包含氮化钛(TiN)等的障壁导电膜及钨(W)等的金属膜的积层膜等，也可包含这种积层膜及多晶硅等的半导体层，也可包含多晶硅等的半导体层及硅化物等。导电层LIY1例如可作为向P型阱区域100P1供给接地电压的配线发挥作用。也就是说，导电层LIY1可与半导体存储装置的被供给接地电压的未图示的外部端子电连接。另外，块侧构造STY1设置于在X方向上与存储块BLK及块间构造STX1相离的位置。另外，图1的例中，块侧构造STY1的Y方向上的长度与存储单元阵列区域RMCA的Y方向上的宽度一致。但是，块侧构造STY1的Y方向上的长度也可大于或小于存储单元阵列区域RMCA的Y方向上的宽度。另外，图4的例中，块侧构造STY1的X方向上的宽度与块间构造STX1的Y方向上的宽度一致。但是，块侧构造STY1的X方向上的宽度也可大于或小于块间构造STX1的Y方向上的宽度。
[制造方法]
其次，参照图11～图21，对第1实施方式的半导体存储装置的制造方法进行说明。图11、图13～图15、图18～图20是用来对该制造方法进行说明的示意性剖视图，且示出与图5相对应的构成。图12是用来对该制造方法进行说明的示意性剖视图，且示出与图8相对应的剖面。图16及图21是用来对该制造方法进行说明的示意性剖视图，且示出与图9相对应的剖面。图17是用来对该制造方法进行说明的示意性立体图，且示出与图2相对应的构成。
当制造本实施方式的半导体存储装置时，首先，将构成外围电路PC的多个晶体管Tr(图3)形成在半导体衬底100的行解码器区域RRD及外围电路区域RPC。
其次，例如，如图11所示的那样，在半导体衬底100上形成多个牺牲层110A及绝缘层101。牺牲层110A例如包含氮化硅(SiN)等。该步骤例如通过CVD(Chemical VaporDeposition，化学气相沉积)等方法来进行。另外，多个牺牲层110A及绝缘层101形成在参照图1所说明过的存储单元阵列区域RMCA。
其次，例如，如图12所示的那样，在接线区域RHU中去除多个牺牲层110A及绝缘层101的一部分，形成大致阶梯状的构造。该步骤例如通过重复如下步骤来进行：在参照图11所说明过的构造的上表面形成抗蚀剂，通过RIE(Reactive Ion Etching，反应离子蚀刻)等去除绝缘层101，并通过RIE等去除牺牲层110A、以及各向同性地去除抗蚀剂。
其次，形成覆盖该阶梯状构造的绝缘层102(参照图9)。该步骤例如通过CVD等方法来进行。
其次，例如，如图13所示的那样，在与半导体层120相对应的位置、及与支撑构造HR相对应的位置形成多个存储器孔MH。存储器孔MH是在Z方向上延伸，贯通绝缘层101及牺牲层110A，并使半导体衬底100的上表面露出的贯通孔。该步骤例如通过RIE等方法来进行。
其次，例如，如图14所示的那样，在存储器孔MH的内部形成半导体层122、栅极绝缘膜130、半导体层120、及绝缘层125。该步骤例如通过外延生长、CVD、RIE等方法来进行。
其次，例如，如图15～图17所示的那样，在与块间构造STX1相对应的位置形成槽STAX1，并在与块侧构造STY1相对应的位置形成槽STAY1。槽STAX1在Z方向及X方向上延伸，在Y方向上截断绝缘层101及牺牲层110A，并使半导体衬底100的上表面露出。槽STAY1在Z方向及Y方向上延伸，并使半导体衬底100的上表面露出。该步骤例如通过如下方式来进行：在参照图14所说明过的构造的上表面形成SiO2等的绝缘层103，并以该绝缘层103为遮罩来执行RIE等。
其次，例如，如图18所示的那样，经由槽STAX1去除牺牲层110A。由此，形成包含在Z方向上配设的多个绝缘层101、支撑该绝缘层101的存储器孔MH内的构造(半导体层120、栅极绝缘膜130及绝缘层125)、以及支撑构造HR的中空构造。该步骤例如通过湿式蚀刻等方法来进行。
其次，例如，如图19所示的那样，形成绝缘层123。该步骤例如通过氧化处理等方法来进行。另外，形成导电层110及导电层111。该步骤例如通过CVD等方法来进行。
其次，例如，如图20所示的那样，在槽STAX1中形成块间构造STX1，如图21所示的那样，在槽STAY1中形成块侧构造STY1。该步骤中，例如通过CVD等方法，在槽STAX1、槽STAY1的侧壁以不将槽STAX1、槽STAY1填埋的程度较薄地形成氧化硅(SiO2)等的绝缘层，由此形成绝缘层SWX1、SWY1。另外，例如通过RIE等方法将绝缘层SWX1、SWY1的覆盖半导体衬底100上表面的部分去除，使半导体衬底100的上表面露出。另外，例如，将离子注入到半导体衬底100的上表面，形成杂质区域100nX1、100pY1。另外，例如通过CVD等方法，在槽STAX1、槽STAY1的内部形成导电层LIX1、LIY1。
然后，通过形成接点CC、CS、配线m0、m1等，从而形成第1实施方式的半导体存储装置。
[比较例]
其次，参照图22，对比较例的半导体存储装置进行说明。比较例的半导体存储装置基本上以与第1实施方式的半导体存储装置相同的方式构成。但是，比较例的半导体存储装置不具有块侧构造STY1。
其次，参照图23，对比较例的半导体存储装置的制造方法进行说明。比较例的半导体存储装置基本上以与第1实施方式的半导体存储装置相同的方式制造。但是，在比较例的制造方法中，如图23所示，在参照图15～图17所说明过的步骤中，仅形成槽STAX1，而不形成槽STAY1。
[第1实施方式的效果]
当制造比较例的半导体存储装置时，在参照图18所说明过的步骤中，例如，如图24所示，存在包含多个绝缘层101的中空构造产生形变的情况。认为其原因在于，绝缘层101因设置在接线区域RHU的绝缘层102的X方向的压缩应力而被朝着X方向中心侧挤压。
此处，当制造第1实施方式的半导体存储装置时，在参照图17等说明过的步骤中，不仅形成槽STAX1，也形成槽STAY1。因此，如图25所示，能够使绝缘层102的X方向的压缩应力向行解码器区域RRD侧逸散，从而适宜地抑制如上所述的中空构造的形变。
另外，例如，在槽STAX1与槽STAY1相交的情况下，在参照图17等说明过的步骤中，存在RIE的气体集中于这些槽STAX1、槽STAY1相交的部分，导致该部分的半导体衬底100被破坏的情况。因此，在第1实施方式的制造方法中，使槽STAY1相离槽STAX1。由此，可适宜地制造半导体存储装置。
另外，例如，在槽STAX1与槽STAY1相交的情况下，在参照图17等所说明过的步骤中，设置在半导体衬底100上的构造在Y方向上被完全截断。在这种情况下，存在因所述压缩应力等而在各构造中产生形变，导致这些构造间的Y方向上的距离(槽STAX1的Y方向上的宽度)产生不均的情况。因此，在第1实施方式的制造方法中，使槽STAY1相离槽STAX1。根据这种方法，被槽STAX1截断的各构造成为经由绝缘层102、103相互连接的状态。因此，能够经由绝缘层102、103固定各构造间的位置关系，从而能够抑制如上所述的不均的产生。由此，可适宜地制造半导体存储装置。
另外，在如上所述的那样，想要通过槽STAY1来使绝缘层102的X方向的压缩应力向行解码器区域RRD侧逸散的情况下，理想的是槽STAY1设置在存储单元阵列区域RMCA的附近。其原因在于，槽STAY1与存储单元阵列区域RMCA的距离越近，绝缘层102的X方向上的宽度越小，绝缘层102越容易在X方向上产生变形。因此，如参照图8所说明的那样，在第1实施方式中，使槽STAY1配置得比保护环区域RGR1更靠内侧。由此，能够适宜地抑制如上所述的中空构造的形变。
另外，如参照图9等所说明的那样，本实施方式的导电层LIY1沿着在Y方向上排列的多个存储块BLK在Y方向上延伸，且被供给接地电压。在这种构成中，导电层LIY1作为屏蔽电极发挥作用，因此能够保护存储块BLK免受外部的电磁波的干扰。
[第2实施方式]
其次，参照图26及图27，对第2实施方式的半导体存储装置进行说明。第2实施方式的半导体存储装置基本上以与第1实施方式的半导体存储装置相同的方式构成。但是，如图2等所示，第1实施方式的半导体存储装置中，在存储单元阵列区域RMCA的X方向的两侧各设置着1条块侧构造STY1。另一方面，如图26所示，第2实施方式中，在存储单元阵列区域RMCA的X方向的两侧各设置着2条块侧构造STY1。另外，如图27所示，这些2条块侧构造STY1均设置在比虚设晶体管构造DTr更靠近存储单元阵列区域RMCA侧。
在这种构成中，设置在存储单元阵列区域RMCA附近的2个导电层LIY1均作为屏蔽电极发挥作用，因此能够更好地保护存储块BLK免受外部的电磁波的干扰。
[第3实施方式]
其次，参照图28及图29，对第3实施方式的半导体存储装置进行说明。第3实施方式的半导体存储装置基本上以与第2实施方式的半导体存储装置相同的方式构成。但是，如图26所示，第2实施方式的半导体存储装置中，在存储单元阵列区域RMCA的X方向的两侧各设置着2条块侧构造STY1。另一方面，如图28所示，第3实施方式中，在存储单元阵列区域RMCA的X方向的两侧，除了2条块侧构造STY1以外，也还各设置着1条作为在Y方向上延伸的延伸体的块侧构造STY3。另外，如图29所示，块侧构造STY3设置在保护环区域RGR2。
块侧构造STY3基本上以与块侧构造STY1相同的方式构成。但是，块侧构造STY1所含的导电层LIY1经由P型的杂质区域100pY1连接于P型阱区域100P1。另一方面，块侧构造STY3所含的导电层LIY3经由杂质区域100n2连接于N型阱区域100N。
在这种构成中，设置在存储单元阵列区域RMCA附近的2个导电层LIY1及导电层LIY3皆作为屏蔽电极发挥作用，因此能够更好地保护存储块BLK免受外部的电磁波的干扰。
[第4实施方式]
其次，参照图30，对第4实施方式的半导体存储装置进行说明。第4实施方式的半导体存储装置基本上以与第1实施方式的半导体存储装置相同的方式构成。在存储单元阵列区域RMCA的X方向的两侧各设置着1条块侧构造STY1。进而，在块侧构造STY1的两侧，还各设置着1条作为在Y方向上延伸的延伸体的块侧构造STY4。块侧构造STY4设置在虚设晶体管构造DTr与块侧构造STY1之间。
块侧构造STY4基本上以与块侧构造STY1相同的方式构成。但是，在块侧构造STY4的下方设置着虚设晶体管构造DTr'。虚设晶体管构造DTr'以与虚设晶体管构造DTr相同的方式构成。另外，块侧构造STY4所含的导电层LIY4的下端连接于该虚设晶体管构造DTr'所含的导电层223的上表面。
在这种构成中，设置在存储单元阵列区域RMCA附近的导电层LIY1及导电层LIY4也皆作为屏蔽电极发挥作用，因此能够更好地保护存储块BLK免受外部的电磁波的干扰。
[第5实施方式]
其次，参照图31及图32，对第5实施方式的半导体存储装置进行说明。第5实施方式的半导体存储装置基本上以与第1实施方式的半导体存储装置相同的方式构成。但是，第5实施方式的半导体存储装置具备作为在Y方向上延伸的延伸体的块侧构造STY5来代替块侧构造STY1。
块侧构造STY5基本上以与块侧构造STY1相同的方式构成。但是，如参照图4、图10等所说明的那样，第1实施方式的块侧构造STY1具备导电层LIY1。另一方面，如图31及图32所示，第5实施方式的块侧构造STY5不具备导电层LIY1，而是通过氧化硅(SiO2)等的绝缘层构成。另外，如图31所示，块侧构造STY4的X方向上的宽度WSTY5具有块间构造STX1所含的绝缘层SWX1的Y方向上的宽度WSWX1的两倍宽度即2WSWX1以下的大小。
第5实施方式的半导体存储装置基本上以与第1实施方式的半导体存储装置相同的方式制造。但是，第5实施方式的制造方法中，在参照图15～图17所说明过的步骤中，使槽STAY1的X方向上的宽度小于槽STAX1的Y方向上的宽度。另外，在参照图20所说明过的步骤中，形成绝缘层SWX1时，未利用该绝缘层SWX1填埋槽STAX1，且以填埋槽STAY1的程度的膜厚形成氧化硅(SiO2)等的绝缘层。
根据这种构成，能够通过更小的面积，抑制如上所述的中空构造的形变。
另外，在图32的例中，示出了块侧构造STY5的下端到达半导体衬底100的上表面的例。然而，例如，如图33所示，块侧构造STY5的下端也可位于比半导体衬底100的上表面、导电层111及一部分导电层110更靠上方的位置。
[第6实施方式]
其次，参照图34及图35，对第6实施方式的半导体存储装置进行说明。第6实施方式的半导体存储装置基本上以与第1实施方式的半导体存储装置相同的方式构成。
但是，第6实施方式的半导体存储装置具备作为在X方向上延伸的延伸体的块间构造STX6来代替块间构造STX1。块间构造STX6基本上以与块间构造STX1相同的方式构成。但是，如参照图5等所说明的那样，第1实施方式的块间构造STX1具备导电层LIX1。另一方面，如图34及图35所示，第6实施方式的块间构造STX6不具备导电层LIX1，而是通过氧化硅(SiO2)等构成。另外，如图34所示，块间构造STX6的Y方向上的宽度WSTX6具有块侧构造STY1所含的绝缘层SWY1的X方向上的宽度WSWY1的两倍宽度即2WSWY1以下的大小。
另外，如图35所示，第6实施方式的半导体存储装置具备与半导体衬底100相离地设置在半导体衬底100上方的半导体层140及导电层141。半导体层140是包含磷(P)等N型杂质的多晶硅等的半导体层。导电层141连接于半导体层140的下表面。导电层141例如可为钨(W)等金属，也可为钨硅化物等，也可为其它导电层。另外，本实施方式的半导体层120'基本上以与半导体层120相同的方式构成，但其并非连接于半导体衬底100的P型阱区域100P，而是连接于N型阱区域100N。
另外，在第6实施方式的半导体存储装置中，块侧构造STY1设置在从Z方向观察时与导电层141重叠的位置。另外，块侧构造STY1的下端连接于半导体层140。
[其它实施方式]
以上，对第1实施方式～第6实施方式的半导体存储装置进行了例示。但是，以上构成及制造方法仅为例示，具体的构成等可酌情进行调整。
例如，第1实施方式～第5实施方式的半导体层120的下端连接于半导体衬底100的P型阱区域100P1。但是，这种构成仅为例示，具体的构成可酌情进行调整。例如，半导体层120的下端也可连接于N型阱区域100N。例如，也可如第6实施方式中所例示的那样，在半导体衬底100的上方设置包含磷(P)等N型杂质或硼(B)等P型杂质的多晶硅等的半导体层，并将半导体层120的下端连接于该半导体层。在这种情况下，块侧构造STY1、STY3、STY4、STY5可设置在从Z方向观察时与半导体层重叠的位置，而并非从Z方向观察时与P型阱区域100P1重叠的位置。另外，在这种情况下，块间构造STX1、STX6的下端、及块侧构造STY1、STY3、STY4、STY5的下端可连接于该半导体层，而并非半导体衬底100的表面。
另外，各实施方式的半导体存储装置只要具备块侧构造STY1、STY3、STY4、STY5的至少一个即可。例如，第1实施方式的半导体存储装置可具备块侧构造STY3或块侧构造STY4来代替块侧构造STY1。另外，例如，第6实施方式的半导体存储装置可除了具备块侧构造STY1以外，还具备块侧构造STY5，或可具备块侧构造STY5来代替块侧构造STY1。另外，在这种情况下，块侧构造STY5的X方向上的宽度可与块间构造STX6的Y方向上的宽度WSTX6程度相同，也可小于宽度WSTX6。
另外，在图1的例中，块侧构造STY1的Y方向上的长度与存储单元阵列区域RMCA的Y方向上的长度一致。但是，这种构成仅为例示，具体的构成可酌情进行调整。例如，如图36所示，也可使块侧构造STY1的Y方向上的长度小于存储单元阵列区域RMCA的Y方向上的长度，从而在Y方向上设置多个块侧构造STY1。在这种情况下，例如，块侧构造STY1的Y方向上的长度可与一个或多个存储块BLK的Y方向上的宽度一致，也可大于这种宽度。其它实施方式的块侧构造STY3、STY4、STY5也同样如此。
另外，在所述例中，块侧构造STY1、STY3、STY4、STY5具备在Z方向及Y方向上延伸的大致板状的形状。但是，例如，这些块侧构造也可如图37所示的那样，形成为大致圆柱状。在这种情况下，在存储单元阵列区域RMCA与行解码器区域RRD之间的区域中，设置在Y方向上排列的多个块侧构造STY1'。另外，图37所示的块侧构造STY1'具备导电层LIY1'及绝缘层SWY1'。导电层LIY1'基本上以与导电层LIY1相同的方式构成，但构成为在Z方向上延伸的大致圆柱状。绝缘层SWY1'基本上以与绝缘层SWY1相同的方式构成，但构成为覆盖导电层LIY1'的外周面的大致圆柱状。另外，在图37中，示出了使块侧构造STY1构成为大致圆柱状的例。但是，例如，也可使其它实施方式的块侧构造STY3、STY4、STY5构成为大致圆柱状。
[其它]
对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并未意图限定发明的范围。这些新颖的实施方式可通过其它各种形态加以实施，可在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式及其变化包含在发明的范围及主旨中，并且包含在权利要求书中记载的发明及其均等的范围内。
[符号的说明]
100 半导体衬底
110 导电层
120 半导体层
130 栅极绝缘膜
BLK 存储块
STX1 存储块间构造
STY1 存储块侧构造
BL 位线。

Claims (14)

1.一种半导体存储装置，其特征在于具备：
衬底；
2个存储块，在第1方向上排列，且在与所述第1方向交叉的第2方向上延伸；
第1延伸体，设置于在所述第1方向上相邻的2个存储块之间，且在所述第2方向上延伸；
第2延伸体，在所述第2方向上与所述2个存储块相离，且在所述第1方向上延伸；以及
多条位线，在所述第2方向上排列，且在所述第1方向上延伸，并连接于所述2个存储块；且
所述2个存储块具备在与所述衬底的表面交叉的第3方向上交替地排列的多个第1导电层及多个第1绝缘层，
所述第1延伸体在所述第3方向具有一端及另一端，所述一端比所述另一端更靠近所述衬底，所述一端比所述多个第1导电层中的最靠近所述衬底的第1导电层更靠近所述衬底，
所述第2延伸体在所述第3方向具有一端及另一端，所述一端比所述另一端更靠近所述衬底，所述一端比所述多个第1导电层中的至少一部分第1导电层更靠近所述衬底，
所述第1延伸体的所述另一端及所述第2延伸体的所述另一端比所述多个第1导电层中的最远离所述衬底的第1导电层更远离所述衬底，且比所述多条位线更靠近所述衬底，
所述第2延伸体在所述第2方向上与所述第1延伸体相离。
2.根据权利要求1所述的半导体存储装置，其特征在于所述第2延伸体的所述第1方向上的长度大于所述2个存储块中的至少一个存储块的所述第1方向上的长度。
3.根据权利要求1所述的半导体存储装置，其特征在于所述第2延伸体的所述第2方向上的长度小于所述第1延伸体的所述第1方向上的长度。
4.根据权利要求3所述的半导体存储装置，其特征在于所述第2延伸体的所述一端比所述多个第1导电层中的最靠近所述衬底的所述第1导电层更远离所述衬底。
5.根据权利要求1或2所述的半导体存储装置，其特征在于所述第2延伸体的所述第2方向上的长度大于所述第1延伸体的所述第1方向上的长度。
6.根据权利要求1、2或4所述的半导体存储装置，其特征在于所述第2延伸体具备第2导电层，所述第2导电层在所述第3方向具有一端及另一端，所述一端比所述多个第1导电层中的至少一部分第1导电层更靠近所述衬底，所述另一端比所述多个第1导电层中的最远离所述衬底的第1导电层更远离所述衬底。
7.根据权利要求6所述的半导体存储装置，其特征在于所述第2导电层与可供给接地电压的外部端子电连接。
8.根据权利要求1或2所述的半导体存储装置，其特征在于所述衬底具备第1阱区域，
所述2个存储块设置在所述第1阱区域上，
所述第2延伸体从所述第3方向观察，设置在与所述第1阱区域重叠的位置。
9.根据权利要求8所述的半导体存储装置，其特征在于所述第2延伸体具备第2导电层，所述第2导电层在所述第3方向具有一端及另一端，所述一端比所述多个第1导电层中的至少一部分第1导电层更靠近所述衬底，所述另一端比所述多个第1导电层中的最远离所述衬底的第1导电层更远离所述衬底，
所述第2导电层连接于所述第1阱区域。
10.根据权利要求1所述的半导体存储装置，其特征在于所述第2延伸体具备第2导电层，所述第2导电层在所述第3方向具有一端及另一端，所述一端比所述多个第1导电层中的至少一部分第1导电层更靠近所述衬底，所述另一端比所述多个第1导电层中的最远离所述衬底的第1导电层更远离所述衬底，
所述半导体存储装置还具备：
第2绝缘层，设置在所述衬底的表面；
第1半导体层，设置在所述第1绝缘层的表面；以及
第3导电层，设置在所述第1半导体层的表面；且
所述第2导电层连接于所述第3导电层。
11.根据权利要求1所述的半导体存储装置，其特征在于还具备第3延伸体，所述第3延伸体在所述第2方向上与所述2个存储块相离，且在所述第1方向上延伸，
所述第3延伸体具备第4导电层，所述第4导电层在所述第3方向具有一端及另一端，所述一端比所述多个第1导电层中的至少一部分第1导电层更靠近所述衬底，所述另一端比所述多个第1导电层中的最远离所述衬底的第1导电层更远离所述衬底，
所述衬底具备第1阱区域及第2阱区域，
所述第1阱区域设置在所述第2阱区域，
所述第4导电层连接于所述第2阱区域。
12.根据权利要求1或2所述的半导体存储装置，其特征在于还具备设置在所述衬底与所述2个存储块之间的第2半导体层，且
所述第2延伸体从所述第3方向观察，设置在与所述第2半导体层重叠的位置。
13.根据权利要求12所述的半导体存储装置，其特征在于所述第2延伸体具备第2导电层，所述第2导电层在所述第3方向具有一端及另一端，所述一端比所述多个第1导电层中的至少一部分第1导电层更靠近所述衬底，所述另一端比所述多个第1导电层中的最远离所述衬底的第1导电层更远离所述衬底，
所述第2导电层连接于所述第2半导体层。
14.根据权利要求1所述的半导体存储装置，其特征在于还具备第3绝缘层，所述第3绝缘层至少覆盖一部分所述第2延伸体的所述第2方向的侧面。
CN202110208577.1A 2020-07-06 2021-02-24 半导体存储装置 Pending CN113903743A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020-116116 2020-07-06
JP2020116116A JP2022014007A (ja) 2020-07-06 2020-07-06 半導体記憶装置

Publications (1)

Publication Number Publication Date
CN113903743A true CN113903743A (zh) 2022-01-07

Family

ID=79167202

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110208577.1A Pending CN113903743A (zh) 2020-07-06 2021-02-24 半导体存储装置

Country Status (4)

Country Link
US (1) US11756898B2 (zh)
JP (1) JP2022014007A (zh)
CN (1) CN113903743A (zh)
TW (1) TWI750039B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210142914A (ko) * 2020-05-19 2021-11-26 에스케이하이닉스 주식회사 3차원 반도체 메모리 장치
JP2022050148A (ja) * 2020-09-17 2022-03-30 キオクシア株式会社 半導体記憶装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140020628A (ko) * 2012-08-10 2014-02-19 에스케이하이닉스 주식회사 반도체 메모리 장치
JP6581019B2 (ja) 2016-03-02 2019-09-25 東芝メモリ株式会社 半導体記憶装置
JP2017195275A (ja) 2016-04-20 2017-10-26 東芝メモリ株式会社 半導体記憶装置およびその製造方法
JP2018157096A (ja) 2017-03-17 2018-10-04 東芝メモリ株式会社 半導体装置
KR102534838B1 (ko) * 2017-12-20 2023-05-22 삼성전자주식회사 3차원 구조를 갖는 메모리 장치
JP2019169600A (ja) 2018-03-23 2019-10-03 東芝メモリ株式会社 半導体装置及びその製造方法
KR102612021B1 (ko) * 2018-04-03 2023-12-11 삼성전자주식회사 3차원 반도체 메모리 장치
KR20200089970A (ko) * 2019-01-18 2020-07-28 삼성전자주식회사 집적회로 칩과 이를 포함하는 집적회로 패키지 및 디스플레이 장치
JP2020126938A (ja) 2019-02-05 2020-08-20 キオクシア株式会社 半導体記憶装置
JP2021136353A (ja) 2020-02-27 2021-09-13 キオクシア株式会社 半導体記憶装置

Also Published As

Publication number Publication date
US11756898B2 (en) 2023-09-12
US20220005767A1 (en) 2022-01-06
TWI750039B (zh) 2021-12-11
JP2022014007A (ja) 2022-01-19
TW202203382A (zh) 2022-01-16

Similar Documents

Publication Publication Date Title
CN110875323B (zh) 半导体存储装置
CN113903743A (zh) 半导体存储装置
US9735167B2 (en) Semiconductor memory device and method for manufacturing the same
CN214898446U (zh) 半导体存储装置
CN114975455A (zh) 半导体存储装置
CN113690243B (zh) 半导体存储装置及其制造方法
CN113410244B (zh) 半导体存储装置
US20230072833A1 (en) Semiconductor memory device
US12004339B2 (en) Semiconductor device and method of manufacturing the same
US20230051013A1 (en) Semiconductor device and method of manufacturing the same
US20220399275A1 (en) Semiconductor memory device
US11917829B2 (en) Semiconductor memory device
US20220285389A1 (en) Semiconductor memory device
US20220093633A1 (en) Semiconductor memory device
JP2022139937A (ja) 半導体記憶装置
JP2022041365A (ja) 半導体記憶装置
JP2024000758A (ja) 半導体記憶装置
CN115117074A (zh) 半导体存储装置及其制造方法
WO2014038058A1 (ja) 半導体装置、および、半導体装置の製造方法
JP2024037092A (ja) 半導体記憶装置
TW202315073A (zh) 半導體記憶裝置
JP2022051007A (ja) 半導体記憶装置
CN117750760A (zh) 半导体存储装置及半导体存储装置的制造方法
TW202211444A (zh) 半導體記憶裝置
CN115206983A (zh) 具有沟道插塞的半导体存储器装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination