KR102534838B1 - 3차원 구조를 갖는 메모리 장치 - Google Patents

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Abstract

본 발명의 실시 예에 따른 불휘발성 메모리 장치는 기판, 기판의 상부에서, 기판과 수직한 방향으로 적층된 복수의 제1 워드라인들을 포함하는 제1 메모리 구조체, 제1 메모리 구조체의 상부에 제공되고, 복수의 제1 워드라인들과 각각 연결된 복수의 중간 연결 패드들을 포함하는 중간 메탈층, 중간 메탈층의 상부에서, 기판과 수직한 방향으로 적층된 복수의 제2 워드라인들을 포함하는 제2 메모리 구조체, 및 제2 메모리 구조체의 상부에 제공되고, 복수의 제2 워드라인들과 각각 연결된 복수의 상부 패드들을 포함하는 상부 메탈층을 포함한다.

Description

3차원 구조를 갖는 메모리 장치{MEMORY DEVICE WITH THREE DIMENTIONAL STRUCTURE}
본 발명은 반도체 메모리에 관한 것으로, 좀 더 상세하게는 3차원 구조를 갖는 메모리 장치에 관한 것이다.
반도체 메모리는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치 및 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 불휘발성 메모리 장치로 구분된다.
불휘발성 메모리 장치의 일종인 플래시 메모리는 대용량 저장 매체로서 널리 사용된다. 최근에는 플래시 메모리의 집적도가 향상됨에 따라, 3차원 구조의 플래시 메모리가 개발되고 있으며, 이러한 3차원 구조로 인하여 제조 공정의 복잡성, 내부 배선의 복잡성 등과 같은 다양한 문제점들이 발생되고 있다.
본 발명은 상술된 기술적 과제를 해결하기 위한 것으로써, 본 발명은 다중-적층된 메모리 구조체들(multi-stacked memory structures)을 포함하는 불휘발성 메모리 장치에서, 각 메모리 구조체의 라인들이 서로 다른 계층(layer)을 통해 주변 회로와 연결됨으로써, 감소된 크기를 갖는 메모리 장치를 제공할 수 있다.
본 발명의 실시 예에 따른 메모리 장치는 기판, 상기 기판의 상부에서, 상기 기판과 수직한 방향으로 적층된 복수의 제1 워드라인들을 포함하는 제1 메모리 구조체, 상기 제1 메모리 구조체의 상부에 제공되고, 상기 복수의 제1 워드라인들과 각각 연결된 복수의 중간 패드들을 포함하는 중간 메탈층, 상기 중간 메탈층의 상부에서, 상기 기판과 수직한 방향으로 적층된 복수의 제2 워드라인들을 포함하는 제2 메모리 구조체, 및 상기 제2 메모리 구조체의 상부에 제공되고, 상기 복수의 제2 워드라인들과 각각 연결된 복수의 상부 패드들을 포함하는 상부 메탈층을 포함한다.
본 발명의 실시 예에 따른 메모리 장치는 기판, 상기 기판의 상부에 제공되는 주변 회로, 상기 기판의 상부에서, 상기 기판과 수직한 방향으로 적층된 복수의 제1 워드라인들을 포함하는 제1 메모리 구조체, 상기 제1 메모리 구조체 상부에 제공되고, 상기 복수의 제1 워드라인들과 상기 주변 회로를 전기적으로 연결하는 복수의 중간 도전 라인들을 포함하는 중간 메탈층, 상기 중간 메탈층의 상부에서, 상기 기판과 수직한 방향으로 적층된 복수의 제2 워드라인들을 포함하는 제2 메모리 구조체, 상기 제2 메모리 구조체의 상부에 제공되고, 상기 복수의 제2 워드라인들과 상기 주변 회로를 연결하도록 구성된 복수의 상부 도전 라인들을 포함하는 상부 메탈층을 포함한다.
본 발명의 실시 예에 따른 메모리 장치는 기판, 상기 기판 상부에서, 상기 기판과 수직한 방향으로 적층된 복수의 제1 워드라인들 및 상기 복수의 제1 워드라인들을 관통하는 복수의 제1 필라들을 포함하는 제1 메모리 구조체, 상기 제1 메모리 구조체 상부에 제공되고, 상기 복수의 제1 워드라인들과 각각 연결된 복수의 중간 패드들 및 상기 복수의 제1 필라들과 각각 연결된 복수의 중간 연결 패드들을 포함하는 중간 메탈층, 상기 중간 메탈층 상부에서, 상기 기판과 수직한 방향으로 적층된 복수의 제2 워드라인들 및 상기 복수의 제2 워드라인들을 관통하고, 상기 복수의 중간 연결 패드들과 각각 연결되는 복수의 제2 필라들을 포함하는 제2 메모리 구조체, 및 상기 제2 메모리 구조체 상부에 제공되고, 상기 복수의 제2 워드라인들과 각각 연결된 복수의 상부 패드들을 포함하는 상부 메탈층을 포함한다.
본 발명의 실시 예에 따른 메모리 장치는 기판, 상기 기판의 상부에서, 상기 기판과 수직한 방향으로 적층된 복수의 제1 워드라인들을 포함하는 제1 메모리 구조체, 상기 제1 메모리 구조체의 상부에 제공되고, 상기 복수의 제1 워드라인들과 각각 연결된 복수의 중간 도전 라인들을 포함하는 중간 메탈층,
상기 중간 메탈층의 상부에서, 상기 기판과 수직한 방향으로 적층된 복수의 제2 워드라인들을 포함하는 제2 메모리 구조체, 및 상기 제2 메모리 구조체의 상부에 제공되고, 상기 복수의 제2 워드라인들과 각각 연결된 복수의 상부 도전 라인들을 포함하는 상부 메탈층을 포함한다.
본 발명의 실시 예에 따른 메모리 장치는 기판, 상기 기판의 상부에 제공되고, 3차원 구조를 갖는 제1 메모리 구조체, 상기 제1 메모리 구조체의 상부에 위치하는 중간 메탈층, 3차원 구조를 갖고, 상기 중간 메탈층의 상부에 위치하고, 상기 중간 메탈층을 통해 상기 제1 메모리 구조체와 전기적으로 연결되는 제2 메모리 구조체, 상기 제2 메모리 구조체의 상부에 위치하고, 상기 제1 및 제2 메모리 구조체들과 전기적으로 연결된 복수의 비트라인들을 포함하는 상부 메탈층, 및 상기 중간 메탈층을 통해 상기 제1 메모리 구조체와 전기적으로 연결되고, 상기 상부 메탈층을 통해 상기 제2 메모리 구조체와 전기적으로 연결되는 주변 회로를 포함한다.
본 발명에 따른 불휘발성 메모리 장치는 다중-적층된 메모리 구조체들을 포함한다. 메모리 구조체들 각각은 서로 다른 계층을 통해 주변 회로와 연결될 수 있다. 따라서, 메모리 구조체와 연결된 배선에 대한 레이아웃 복잡도가 감소되기 때문에, 감소된 면적을 갖는 메모리 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 복수의 메모리 블록들 중 제1 메모리 블록을 예시적으로 보여주는 회로도이다.
도 3은 도 1의 불휘발성 메모리 장치의 3차원 구조를 설명하기 위한 도면이다.
도 4는 도 3의 불휘발성 메모리 장치의 X-X'에 대한 단면도이다.
도 5a 내지 도 5d는 도 4의 제1 메모리 블록의 구조를 명확하게 설명하기 위한 도면들이다.
도 6은 본 발명에 따른 제2 메모리 블록의 구조를 보여주는 단면도이다.
도 7은 본 발명에 따른 제3 메모리 블록의 구조를 보여주는 단면도이다.
도 8은 본 발명의 실시 예에 따른 제4 메모리 블록을 예시적으로 보여주는 단면도이다.
도 9는 본 발명의 실시 예에 따른 제5 메모리 블록을 예시적으로 보여주는 단면도이다.
도 10은 본 발명의 실시 예에 따른 제6 메모리 블록을 예시적으로 보여주는 단면도이다.
도 11은 본 발명의 실시 예에 따른 제7 메모리 블록을 예시적으로 보여주는 단면도이다.
도 12는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 예시적으로 보여주는 단면도이다.
도 13은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 설명하기 위한 도면이다.
도 14는 도 13의 불휘발성 메모리 장치에 대한 X-X' 단면도이다.
도 15 내지 도 17은 본 발명의 실시 예에 따른 메모리 블록들의 예시적인 사시도들이다.
도 18은 본 발명에 따른 불휘발성 메모리 장치가 적용된 SSD 시스템을 보여주는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110) 및 주변 회로(120)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 복수의 메모리 블록들(BLK) 각각은 복수의 셀 스트링들을 포함할 수 있고, 복수의 셀 스트링들 각각은 비트라인들(BL)과 연결될 수 있고, 직렬 연결된 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들 각각은 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)과 연결될 수 있다.
주변 회로(120)는 비트라인들(BL), 스트링 선택 라인들(SSL), 워드라인들(WL), 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 주변 회로(120)는 외부 장치(예를 들어, 메모리 컨트롤러)의 제어에 따라 비트라인들(BL), 스트링 선택 라인들(SSL), 워드라인들(WL), 접지 선택 라인들(GSL)의 전압들 각각을 제어하도록 구성될 수 있다. 예시적으로, 주변 회로(120)는 비트라인들(BL), 스트링 선택 라인들(SSL), 워드라인들(WL), 접지 선택 라인들(GSL)의 전압들 각각을 제어하기 위한, 어드레스 디코더, 페이지 버퍼, 제어 로직 회로, 전압 발생기, 입출력 회로 등과 같은 다양한 구성 요소들을 포함할 수 있다.
예시적인 실시 예에서, 복수의 메모리 블록들(BLK) 각각은 3차원 메모리 구조체를 포함할 수 있다. 3차원 메모리 구조체는 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 모놀리식으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로(즉, 주변 회로)는 기판 내에 또는 기판 위에 위치할 수 있다. 모놀리식(monolithical)이란 용어는, 3차원 어레이의 각 레벨의 층들이 3차원 어레이의 하위 레벨의 층들 위에 직접 증착됨을 의미한다.
본 발명에 따른 예시적인 실시 예로서, 3차원 메모리 구조체는 적어도 하나의 메모리 셀이 다른 메모리 셀의 상부에 배치되도록 수직의 방향성을 갖는 수직 낸드 스트링들을 포함한다. 적어도 하나의 메모리 셀들은 전하 트랩 층을 포함할 수 있다. 각 수직 낸드 스트링은 메모리 셀들 상부에 배치되는 적어도 하나의 선택 트랜지스터를 포함할 수 있고, 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고 메모리 셀들과 함께 모놀리식으로 형성될 수 있다.
3차원 메모리 구조체가 복수의 레벨들로 구성되고, 레벨들 사이에 공유된 워드 라인들 또는 비트 라인들을 가질 수 있다. 3차원 메모리 구조체에 적합한 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 게시되어 있으며, 본 발명의 레퍼런스로 포함된다.
예시적인 실시 예에서, 복수의 메모리 블록들(BLK) 각각에 포함된 3차원 메모리 구조체는 기판과 수직한 방향으로 적층될 수 있다. 즉, 복수의 메모리 블록들(BLK) 각각은 다중 적층형 메모리 구조체(multi-stacked memory structure)를 포함할 수 있다. 복수의 메모리 블록들(BLK) 각각에 대한 구조는 이하의 도면들을 참조하여 더욱 상세하게 설명된다.
도 2는 도 1의 복수의 메모리 블록들 중 제1 메모리 블록(BLK1)을 예시적으로 보여주는 회로도이다. 도면의 간결성 및 설명의 편의를 위하여, 제1 메모리 블록(BLK1)을 기준으로 이하의 도면들에 따른 실시 예들이 설명된다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
도 2를 참조하면, 제1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함할 수 있다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배치되어 행들 및 열들을 형성할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함한다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 스트링 선택 트랜지스터들(SSTa, SSTb), 복수의 메모리 셀들(MC1~MC8), 접지 선택 트랜지스터들(GSTa, GSTb), 및 더미 메모리 셀들(DMC1, DMC2)을 포함할 수 있다. 예시적으로, 복수의 셀 스트링들(CS11, CS12, CS21, CS22)에 포함된 복수의 셀 트랜지스터들 각각은 전하 트랩형 플래시(CTF; charge trap flash) 메모리 셀일 수 있다.
복수의 메모리 셀들(MC1~MC8)은 직렬 연결되며, 행 방향 및 열 방향에 의해 형성된 평면(즉, 기판)과 수직한 방향인 높이 방향(height direction)으로 적층된다. 스트링 선택 트랜지스터들(SSTa, SSTb)은 직렬 연결되고, 직렬 연결된 스트링 선택 트랜지스터들(SSTa, SSTb)은 복수의 메모리 셀들(MC1~MC8) 및 비트라인들(BL1, BL2) 사이에 제공된다. 접지 선택 트랜지스터들(GSTa, GSTb)은 직렬 연결되고, 직렬 연결된 접지 선택 트랜지스터들(GSTa, GSTb)은 복수의 메모리 셀들(MC1~MC8) 및 공통 소스 라인(CSL) 사이에 제공된다.
예시적으로, 복수의 메모리 셀들(MC1~MC8) 및 접지 선택 트랜지스터들(GSTa, GSTb) 사이에 제1 더미 메모리 셀(DMC1)이 제공될 수 있다. 예시적으로, 복수의 메모리 셀들(MC1~MC8) 및 스트링 선택 트랜지스터들(SSTa, SSTb) 사이에 제2 더미 메모리 셀(DMC2)이 제공될 수 있다.
셀 스트링들(CS11, CS12, CS21, CS22)의 접지 선택 트랜지스터들(GSTa, GSTb)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다. 예시적으로, 동일한 행의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 행의 접지 선택 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 제1 접지 선택 트랜지스터들(GSTa)은 제1 접지 선택 라인에 연결될 수 있고, 제2 행의 셀 스트링들(CS21, CS22)의 제1 접지 선택 트랜지스터들(GSTa)은 제2 접지 선택 라인에 연결될 수 있다.
예시적으로, 도면에 도시되지는 않았으나, 기판(미도시)으로부터 동일한 높이에 제공되는 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 높이에 제공되는 접지 선택 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다.
기판 또는 접지 선택 트랜지스터(GSTa, GSTb)으로부터 동일한 높이의 메모리 셀들은 동일한 워드 라인에 공통으로 연결되고, 서로 다른 높이의 메모리 셀들은 서로 다른 워드 라인에 연결된다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22)의 복수의 메모리 셀들(MC1~MC8)은 복수의 워드라인들(WL1~WL8)에 각각 공통으로 연결된다.
동일한 높이의 제1 스트링 선택 트랜지스터들(SSTa) 중 동일한 행의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결된다.
마찬가지로, 동일한 높이의 제2 스트링 선택 트랜지스터들(SSTb) 중 동일한 행의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)과 공통으로 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)과 공통으로 연결된다.
예시적으로, 동일한 높이의 더미 메모리 셀들은 동일한 더미 워드라인과 연결되고, 다른 높이의 더미 메모리 셀들은 다른 더미 워드라인과 연결된다. 예를 들어, 제1 더미 메모리 셀들(DMC1)은 제1 더미 워드라인(DWL1)과 연결되고, 제2 더미 메모리 셀들(DMC2)은 제2 더미 워드라인(DWL2)과 연결된다.
예시적으로, 도 2에 도시된 제1 메모리 블록(BLK1)은 예시적인 것이며, 셀 스트링들의 개수는 증가 또는 감소할 수 있으며, 셀 스트링들의 개수에 따라 셀 스트링들이 구성하는 행들 및 열들의 개수는 증가 또는 감소할 수 있다. 또한, 제1 메모리 블록(BLK1)의 셀 트랜지스터들(GST, MC, DMC, SST 등)의 개수들은 각각 증가 또는 감소될 수 있으며, 셀 트랜지스터들의 개수들에 따라 제1 메모리 블록(BLK1)의 높이가 증가 또는 감소할 수 있다. 또한, 셀 트랜지스터들의 개수들에 따라 셀 트랜지스터들과 연결된 라인들(GSL, WL, DWL, SSL 등)의 개수들이 증가 또는 감소될 수 있다.
예시적으로, 제1 메모리 블록(BLK1)은 제1 및 제2 메모리 구조체들(STR1, STR2)을 포함할 수 있다. 제1 메모리 구조체(STR1)는 접지 선택 라인(GSL), 제1 더미 워드라인(DWL1), 및 제1 내지 제4 워드라인들(WL1~WL4)과 연결된 셀 트랜지스터들을 포함할 수 있다. 제2 메모리 구조체(STR2)는 제5 내지 제8 워드라인들(WL5~WL8), 제2 더미 워드라인(DWL2), 및 복수의 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)과 연결된 셀 트랜지스터들을 포함할 수 있다.
제1 메모리 구조체(STR1)는 기판(미도시) 상부에 제공될 수 있고, 제2 메모리 구조체(STR2)는 제1 메모리 구조체(STR1)의 상부에 제공될 수 있다. 이 때, 제1 및 제2 메모리 구조체들(STR1, STR2)은 중간 메탈층(IML; inter-metal layer)를 통해 서로 전기적으로 연결될 수 있다.
중간 메탈층(IML)은 제1 메모리 구조체(STR1)의 셀 스트링들 및 제2 메모리 구조체(STR2)의 셀 스트링들을 각각 전기적으로 연결하도록 구성된 중간 연결 패드들을 제공하기 위한 계층일 수 있다. 예를 들어, 중간 메탈층(IML)은 제1 메모리 구조체(STR1) 및 제2 메모리 구조체(STR2)의 셀 스트링들(CS11, CS12, CS21, CS22)을 연결하기 위한 중간 패드들을 포함할 수 있다. 제1 메모리 구조체(STR1) 및 제2 메모리 구조체들(STR2)의 셀 스트링들은 각각 중간 메탈층(IML)의 중간 패드를 통해 서로 연결될 수 있다.
즉, 제1 메모리 블록(BLK1)은 멀티-스택형 구조(multi-stacked structure)를 가질 수 있다. 멀티-스택형 구조는 복수의 메모리 구조체가 기판과 수직한 방향으로 적층되고, 복수의 메모리 구조체들 각각이 중간 메탈층(IML)을 통해 연결되는 구조를 가리킬 수 있다.
예시적인 실시 예에서, 제1 메모리 구조체(SRT1)와 연결된 워드라인들(즉, DWL1, WL1~WL4) 또는 접지 선택 라인(GSL)은 중간 메탈층(IML)을 통해 주변 회로(120)와 연결될 수 있다. 예를 들어, 중간 메탈층(IML)은 제1 메모리 구조체(SRT1)의 라인들 각각에 대응하는 중간 패드들을 포함할 수 있다. 중간 패드들 각각과 주변 회로(120)를 연결하기 위한 도전 라인들이 중간 메탈층(IML)에 제공될 수 있다.
제2 메모리 구조체(SRT2)와 연결된 워드라인들(즉, DWL2, WL5~WL8)은 비트라인들(BL1, BL2)과 동일한 상부 메탈층(미도시)를 통해 주변 회로(120)와 연결될 수 있다. 예를 들어, 상부 메탈층은 제2 메모리 구조체(SRT2)의 라인들 각각에 대응하는 상부 패드들을 포함할 수 있다. 상부 패드들 각각과 주변 회로(120)를 연결하기 위한 도전 라인들이 상부 메탈층에 제공될 수 있다.
상술된 바와 같이, 제1 메모리 구조체(STR1)와 연결된 워드라인들 및 제2 메모리 구조체(STR2)와 연결된 워드라인들은 서로 다른 계층을 통해 주변 회로(120)와 연결됨으로써, 각 라인에 대한 레이아웃의 복잡도가 감소될 수 있다.
예시적인 실시 예에서, 제1 메모리 블록(BLK1)의 제1 및 제2 메모리 구조체들(STR1, STR2)은 각각 서로 다른 메모리 블록으로서 관리될 수 있다. 예를 들어, 외부 장치(예를 들어, 메모리 컨트롤러)는 제1 및 제2 메모리 구조체들(STR1, STR2)을 서로 다른 블록 어드레스로서 관리할 수 있다. 즉, 외부 장치는 제1 블록 어드레스를 기반으로 제1 메모리 구조체(STR1)를 액세스할 수 있고, 제2 블록 어드레스를 기반으로 제2 메모리 구조체(STR2)를 액세스할 수 있다. 또는, 제1 메모리 블록(BLK1)의 제1 및 제2 메모리 구조체들(STR1, STR2)은 각각 서로 다른 서브-메모리 블록으로서 관리될 수 있다.
비록 도면에 도시되지는 않았으나, 제1 및 제2 메모리 구조체들(STR1, STR2) 각각은 접지 선택 라인, 복수의 워드라인들, 스트링 선택 라인을 포함할 수 있고, 상술된 바와 같이, 서로 다른 메모리 블록으로서 관리될 수 있다.
도 3은 도 1의 불휘발성 메모리 장치의 3차원 구조를 설명하기 위한 개념도이다. 도 3에서, 불휘발성 메모리 장치(100)의 3차원 구조가 개념적으로 도시된다. 본 발명의 기술적 사상을 용이하게 설명하기 위하여, 제1 메모리 블록(BLK1)을 기준으로 본 발명의 실시 예가 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니다.
도 1 내지 도 3을 참조하면, 불휘발성 메모리 장치(100)는 제1 메모리 블록(BLK1) 및 주변 회로(120)를 포함할 수 있다. 제1 메모리 블록(BLK1)은 행 방향(Row Direction) 및 열 방향(Column Direction)을 따라 형성된 기판(미도시) 상에 수직한 방향(즉, 높이 방향)으로 적층된 3차원 구조를 가질 수 있다.
제1 메모리 블록(BLK1)은 제1 및 제2 메모리 구조체들(STR1, STR2)를 포함할 수 있다. 제1 및 제2 메모리 구조체들(STR1, STR2)은 각각 3차원 구조를 가질 수 있다. 제1 메모리 구조체(STR1)는 기판과 수직한 방향으로 적층된 라인들(예를 들어, 접지 선택 라인(GSL), 복수의 워드라인들(WL) 등)을 포함할 수 있다. 즉, 제1 메모리 구조체(STR1)는 기판 상에 제공될 수 있고, 3차원 구조를 가질 수 있다.
제2 메모리 구조체(STR2)는 제1 메모리 구조체(STR1)의 상부에 형성될 수 있다. 예를 들어, 제1 메모리 구조체(STR1)의 상부에 중간 메탈층(IML)이 형성되고, 중간 메탈층(IML) 상부에 제2 메모리 구조체(STR2)가 형성될 수 있다. 제1 및 제2 메모리 구조체들(STR1, STR2)은 중간 메탈층(IML)을 통해 서로 전기적으로 연결될 수 있다. 좀 더 상세하게는, 제1 및 제2 메모리 구조체들(STR1, STR2)은 중간 메탈층(IML)의 중간 연결 패드들을 통해 서로 전기적으로 연결될 수 있다.
제1 및 제2 구조체들(STR1, STR2) 각각은 셀 코어 영역(CCR) 및 콘택 영역(CTR)을 포함할 수 있다. 셀 코어 영역(CCR)은 복수의 셀 트랜지스터들(또는 복수의 필라)을 포함하는 영역을 가리키고, 콘택 영역(CTR)은 셀 코어 영역(CCR)과 연결된 접지 선택 라인, 워드라인들, 또는 스트링 선택 라인들과 연결된 콘택 플러그들을 포함하는 영역을 가리킬 수 있다.
예를 들어, 제1 메모리 구조체(STR1)의 셀 코어 영역(CCR)에 포함된 제1 메모리 셀(MC1, 도 2 참조)은 제1 워드라인(WL1)과 연결될 수 있다. 제1 워드라인(WL1)은 행 방향을 따라 콘택 영역(CTR)으로 신장될 수 있다. 콘택 영역(CTR)에서, 제1 워드라인(WL1)과 전기적으로 연결된 콘택 플러그가 제공될 수 있다. 제2 메모리 구조체(STR2)의 셀 코어 영역(CCR)에 포함된 제5 메모리 셀(MC5, 도 2 참조)은 제5 워드라인(WL5)을 통해 연결될 수 있다. 제5 워드라인(WL5)은 행 방향을 따라 콘택 영역(CTR)으로 신장될 수 있다. 콘택 영역(CTR)에서, 제5 워드라인(WL5)과 전기적으로 연결된 콘택 플러그가 제공될 수 있다
제1 및 제2 구조체들(STR1, STR2)은 스트링 선택 라인들(SSL), 워드라인들(WL), 접지 선택 라인들(GSL)을 통해 주변 회로(120)와 연결될 수 있다. 이 때, 제1 메모리 구조체(STR1)는 중간 메탈층(IML)을 통해 주변 회로(120)와 연결될 수 있고, 제2 메모리 구조체(STR2)는 상부 메탈층(UML)을 통해 주변 회로(120)와 연결될 수 있다.
예를 들어, 제1 메모리 구조체(STR1)의 셀 코어 영역(CCR)은 제1 메모리 구조체(STR1)의 콘택 영역(CTR) 및 중간 메탈층(IML)을 통해 주변 회로 영역(PRR)에 위치한 주변 회로(120)와 전기적으로 연결될 수 있고, 제2 메모리 구조체(STR2)의 셀 코어 영역(CCR)은 제2 메모리 구조체(STR2)의 콘택 영역(CTR) 및 상부 메탈층(UML)을 통해 주변 회로(120)와 연결될 수 있다.
예시적인 실시 예에서, 제1 메모리 구조체(STR1)의 제1 워드라인(WL1)과 전기적으로 연결된 제1 콘택 플러그는 중간 메탈층(IML)의 중간 패드와 연결될 수 있고, 중간 패드는 제1 도전 라인(CL1)을 통해 주변 회로 영역(PRR)에 배치된 주변 회로(120)와 연결될 수 있다. 반면에, 제2 메모리 구조체(STR2)의 제5 워드라인(WL5)과 연결된 제5 콘택 플러그는 상부 메탈층(UML)의 상부 패드와 연결될 수 있고, 상부 패드는 상부 도전 라인(UCL)을 통해 주변 회로(120)와 연결될 수 있다.
예시적으로, 상부 메탈층(UML)은 제2 메모리 구조체(STR2)의 상부에 형성될 수 있다. 상부 메탈층(UML)은 제1 메모리 블록(BLK1)과 연결된 비트라인들(BL)을 제공하기 위한 계층일 수 있다.
상술된 바와 같이, 제1 메모리 블록(BLK1)은 다중-적층된 제1 및 제2 메모리 구조체들(STR1, STR2)을 포함하고, 제1 메모리 구조체(STR1)의 각 라인은 중간 메탈층(IML)을 통해 주변 회로(120)와 연결되고, 제1 메모리 구조체(STR1)의 상부에 형성된 제2 메모리 구조체(STR2)의 각 라인은 상부 메탈층(UML)을 통해 주변 회로(120)와 연결될 수 있다.
도 4는 도 3의 불휘발성 메모리 장치(100)의 X-X'에 대한 단면도이다. 도면의 간결성을 위하여, 제1 메모리 블록(BLK1)의 일부 구성 및 주변 회로(120)의 일부 구성만 도 4에 도시된다. 또한 도면의 간결성을 위하여, 제1 메모리 블록(BLK1)은 접지 선택 라인(GSL), 제1 내지 제8 워드라인들(WL1~WL8), 및 스트링 선택 라인(SSL)을 포함하는 것으로 가정한다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 도 2를 참조하여 설명된 바와 같이, 제1 메모리 블록의 추가 워드라인, 더미 워드라인, 추가 접지 선택 라인, 또는 추가 스트링 선택 라인 등을 더 포함할 수 있다. 또한, 설명의 편의를 위하여, 도 4에서 유사한 구성 요소들에 대한 중복 설명은 생략된다.
도 4를 참조하면, 제1 메모리 구조체(STR1)는 기판(SUB)과 수직한 방향(즉, 높이 방향)으로 적층된 접지 선택 라인(GSL), 제1 내지 제4 워드라인들(WL1~WL4), 및 제1 필라(PL1)를 포함할 수 있다. 제1 필라(PL1)는 제1 메모리 구조체(STR1)의 셀 코어 영역(CCR)에서 제공될 수 있으며, 기판(SUB)과 수직한 방향(즉, 높이 방향)으로 적층된 접지 선택 라인(GSL), 제1 내지 제4 워드라인들(WL1~WL4)을 관통하도록 제공될 수 있다. 제1 필라(PL1)는 중간 메탈층(IML)의 제1 중간 연결 패드(ICPD1)와 전기적으로 연결될 수 있다.
예시적으로, 제1 메모리 구조체(STR1)는 제1 필라(PL1)와 유사한 복수의 필라들을 더 포함할 수 있고, 복수의 필라들 각각은 중간 메탈층(IML)에서 대응하는 중간 연결 패드들과 전기적으로 연결될 수 있다. 예시적으로, 중간 메탈층(IML)의 중간 연결 패드들은 제1 메모리 구조체(STR1)의 복수의 필라들 및 제2 메모리 구조체(STR2)의 복수의 필라들을 각각 전기적으로 연결하도록 구성될 수 있다.
제1 메모리 구조체(STR1)의 콘택 영역(CTR)은 접지 선택 라인(GSL), 및 제1 내지 제4 워드라인들(WL1~WL4) 각각에 대한 콘택 플러그들을 제공하기 위한 영역일 수 있다. 예를 들어, 셀 코어 영역(CCR)으로부터 행 방향으로 신장된 제1 워드라인(WL1)과 연결된 제1 콘택 플러그(CP1)가 콘택 영역(CTR)에 제공될 수 있다. 제1 콘택 플러그(CP1)는 제1 워드라인(WL1) 및 중간 메탈층(IML)의 제1 중간 패드(IPD1) 사이를 전기적으로 연결하도록 구성될 수 있다.
중간 메탈층(IML)의 제1 중간 패드(IPD1)는 제1 도전 라인(CL1)을 통해 제2 중간 패드(PD2)와 연결될 수 있다. 제2 중간 패드(IPD2)는 제1 소스 콘택 플러그(SCP1)를 통해 주변 회로 영역(PRR)에 제공된 제1 트랜지스터(TR1)의 제1 소스 영역(SR1)와 연결될 수 있다. 제1 트랜지스터(TR1)는 주변 회로(120)에 포함된 다양한 구성 요소들 중 어느 하나에 포함된 트랜지스터일 수 있다.
즉, 제1 중간 패드(IPD1), 중간 도전 라인(ICL), 및 제2 중간 패드(IPD2)는 중간 메탈층(IML)에 포함될 수 있으며, 제1 메모리 구조체(STR1)의 제1 워드라인(WL1)은 중간 메탈층(IML)을 통해 주변 회로(120)와 연결될 수 있다.
제2 메모리 구조체(STR2)는 제1 메모리 구조체(STR1)의 상부에 적층된 제5 내지 제8 워드라인들(WL5~WL8), 스트링 선택 라인(SSL), 및 제2 필라(PL2)를 포함할 수 있다. 예를 들어, 제1 메모리 구조체(STR1)의 상부에 중간 메탈층(IML)이 형성되고, 중간 메탈층(IML) 상부에 제5 내지 제8 워드라인들(WL5~WL8) 및 스트링 선택 라인(SSL)이 적층될 수 있다. 제2 필라(PL2)는 제2 메모리 구조체(STR2)의 셀 코어 영역(CCR)에서 제공될 수 있으며, 중간 메탈층(IML)의 상부에 수직한 방향으로 적층된 제5 내지 제8 워드라인들(WL5~WL8) 및 스트링 선택 라인(SSL)을 관통하도록 제공될 수 있다. 앞서 설명된 바와 같이, 제2 필라(PL2)는 중간 메탈층(IML)의 중간 연결 패드(ICPD)를 통해 제1 필라(PL1)와 전기적으로 연결될 수 있다.
제2 필라(PL2)는 드레인(131) 및 비트라인 콘택 플러그(BCP)를 통해 비트라인(BL)과 연결될 수 있다. 비트라인(BL)은 상부 메탈층(UML)에 제공될 수 있다. 예시적인 실시 예에서, 제1 및 제2 필라들(PL1, PL2)이 제1 중간-연결 패드(ICPD1)를 통해 서로 전기적으로 연결된다. 따라서, 제1 및 제2 필라들(PL1, PL2)은 비트라인(BL)과 전기적으로 연결될 수 있다. 즉, 제1 및 제2 필라들(PL1, PL2) 및 중간-연결 패드(ICPD)를 통해 하나의 셀 스트링이 형성될 수 있다.
예시적으로, 제2 메모리 구조체(STR1)는 제2 필라(PL2)와 유사한 복수의 필라들을 더 포함할 수 있다. 복수의 필라들 각각은 중간 메탈층(IML)에서 대응하는 중간 연결 패드들과 전기적으로 연결될 수 있고, 드레인 및 비트라인 콘택 플러그를 통해 대응하는 비트라인과 연결될 수 있다.
제2 메모리 구조체(STR2)의 콘택 영역(CTR)은 제5 내지 제8 워드라인들(WL5~WL8) 및 스트링 선택 라인(SSL) 각각에 대한 콘택 플러그들을 제공하기 위한 영역일 수 있다. 예를 들어, 셀 코어 영역(CCR)으로부터 행 방향으로 신장된 제5 워드라인(WL5)과 연결된 제5 콘택 플러그들(CP5, CP5')이 콘택 영역(CTR)에 제공될 수 있다. 제5 콘택 플러그들(CP5, CP5')은 제5 워드라인(WL5) 및 제1 상부 패드(UPD1) 사이를 전기적으로 연결하도록 구성될 수 있다.
예시적으로, 제1 상부 패드(UPD1)는 상부 메탈층(UML)에 포함될 수 있다. 다시 말해서, 제2 메모리 구조체(STR2)의 제5 워드라인(WL5)과 연결된 제1 상부 패드(UPD1)는 제1 메모리 구조체(STR1)의 제1 워드라인(WL1)과 연결된 제1 중간 패드(IPD1)와 다른 계층에서 제공될 수 있다.
상부 메탈층(UML)의 제1 상부 패드(UPD1)는 상부 도전 라인(UCL)을 통해 제2 상부 패드(UPD2)와 연결될 수 있다. 상부 도전 라인(UCL)은 상부 메탈층(UML)에 포함된 전도성 물질일 수 있다. 제2 상부 패드(UPD2)는 제2 소스 콘택 플러그(SCP2)를 통해 주변 회로 영역(PRR)에 제공된 제2 트랜지스터(TR2)의 제2 소스 영역(SR2)과 연결될 수 있다. 즉, 제1 상부 패드(UPD1), 상부 도전 라인(UCL), 및 제2 상부 패드(UPD2)는 제1 메탈-레이어(ML1)에 포함될 수 있다. 따라서, 제2 메모리 구조체(STR2)의 제5 워드라인(WL5)은 상부 메탈층(UML)을 통해 주변 회로(120)와 연결될 수 있다.
예시적으로, 도 4의 주변 회로 영역(PRR)에 도시된 바와 같이, 제1 및 제2 트랜지스터들(TR1, TR2) 각각은 중간 메탈층(IML)의 중간 패드 또는 상부 메탈층(UML)의 상부 패드와 연결될 수 있다. 예를 들어, 제1 트랜지스터(TR1)의 제1 소스 영역(SR1), 제1 게이트(GT1), 및 제1 드레인 영역(DR1) 각각은 대응하는 콘택 플러그를 통해 중간 메탈층(IML)에 포함된 중간 주변 패드와 연결될 수 있다. 또는 제2 트랜지스터(TR2)의 제2 소스 영역(SR2), 제2 게이트(GT2), 및 제2 드레인 영역(DR2) 각각은 대응하는 콘택 플러그를 통해 상부 메탈층(UML)에 포함된 상부 주변 패드와 연결될 수 있다. 즉, 주변 회로 영역(PRR) 상에 형성된 주변 회로(120)는 중간 메탈층(IML) 또는 상부 메탈층(UML)을 통해 제1 메모리 블록(BLK1)과 연결될 수 있다.
예시적인 실시 예에서, 제1 워드라인(WL1)과 유사하게, 접지 선택 라인(GSL) 및 제2 내지 제4 워드라인들(WL2~WL4) 각각은, 콘택 영역(CTR)에서 제공되는 콘택 플러그와 연결되고, 각각의 콘택 플러그들은 중간 메탈층(IML)의 중간 패드(IPD)와 연결될 수 있다. 비록 도면에 도시되지는 않았으나, 각각의 중간 패드(IPD)는 중간 메탈층(IML)에 포함된 도전 라인들을 통해 주변 회로(120)의 대응하는 구성과 연결될 수 있다.
예시적인 실시 예에서, 제5 워드라인(WL5)과 유사하게, 제6 내지 제8 워드라인들(WL6~WL8) 및 스트링 선택 라인(SSL)은 콘택 영역(CTR)에서 제공되는 콘택 플러그와 연결되고, 각각의 콘택 플러그들은 상부 메탈층(UML)의 상부 패드들과 연결될 수 있다. 비록 도면에 도시되지는 않았으나, 각각의 상부 패드들은 상부 메탈층(UML)에서 제공되는 도전 라인들을 통해 대응하는 상부 주변 패드와 연결될 수 있다.
상술된 바와 같이, 본 발명의 실시 예에 따른 메모리 블록(BLK1)은 기판과 수직한 방향으로 적층된 제1 및 제2 메모리 구조체들(STR1, STR2)을 포함할 수 있다. 제1 및 제2 메모리 구조체들(STR1, STR2)은 중간 메탈층(IML)을 통해 서로 전기적으로 연결될 수 있다. 제1 메모리 구조체(STR1)에 포함된 라인들(예를 들어, 접지 선택 라인, 워드라인 등)은 중간 메탈층(IML)을 통해 주변 회로(120)와 연결되고, 제2 메모리 구조체(STR2)에 포함된 라인들(예를 들어, 워드라인, 스트링 선택 라인 등)은 상부 메탈층(UML)을 통해 주변 회로(120)와 연결될 수 있다. 따라서, 메모리 블록(BLK1)과 주변 회로(120)를 연결하기 위한 도전 라인들이 서로 다른 레이어로 분산될 수 있기 때문에, 불휘발성 메모리 장치(100)의 레이아웃 복잡도가 감소된다.
도 5a 내지 도 5d는 도 4의 제1 메모리 블록(BLK1)의 구조를 명확하게 설명하기 위한 도면들이다. 도면의 간결성 및 설명의 편의를 위하여, 제1 메모리 블록(BLK1)의 구조를 설명하는데 불필요한 구성 요소들 또는 그것들에 대한 상세한 설명은 생략된다. 또한, 본 발명의 기술적 사상을 모호하게 하지 않기 위하여, 구체적인 공정에 대한 설명은 생략된다.
먼저, 도 4 및 도 5a를 참조하면, 제1 메모리 블록(BLK1a)에서, 기판(SUB) 상부에 접지 선택 라인(GSL) 및 제1 내지 제4 워드라인들(WL1~WL4)이 기판(SUB)과 수직한 방향으로 적층될 수 있다. 예시적으로, 접지 선택 라인(GSL) 및 제1 내지 제4 워드라인들(WL1~WL4)은 제1 메모리 구조체(STR1)에 포함될 수 있다.
다음으로, 도 4 및 도 5b를 참조하면, 제1 메모리 블록(BLK1b)의 제1 메모리 구조체(STR1)의 콘택 영역(CTR)에서, 접지 선택 라인(GSL) 및 제1 내지 제4 워드라인들(WL1~WL4)과 각각 연결된 콘택 플러그들(CP)이 형성될 수 있고, 제1 메모리 블록(BLK1b)의 제1 메모리 구조체(STR1)의 셀 코어 영역(CCR)에서, 접지 선택 라인(GSL) 및 제1 내지 제4 워드라인들(WL1~WL4)을 관통하는 제1 필라들(PL1)이 형성될 수 있다. 콘택 플러그들(CP)의 일단과 연결된 중간 패드들(IPD)이 형성될 수 있고, 제1 필라들(PL1)의 일단과 연결된 중간 연결 패드들(ICPD)이 생성될 수 있다.
다음으로, 도 4 및 도 5c를 참조하면, 제1 메모리 블록(BLK1c)에서, 중간 패드들(IPD) 및 중간 연결 패드들(ICPD)은 앞서 설명된 중간 메탈층(IML)에 포함될 수 있다. 예시적으로, 중간 메탈층(IML)에서, 중간 패드들(IPD) 및 중간 연결 패드들(ICPD)을 제외한 나머지 영역은 절연 물질로 채워질 수 있다.
중간 메탈층(IML)의 상부에서, 제5 내지 제8 워드라인들(WL5~WL8) 및 스트링 선택 라인(SSL)이 기판(SUB)과 수직한 방향으로 형성될 수 있다. 제5 내지 제8 워드라인들(WL5~WL8) 및 스트링 선택 라인(SSL)은 제2 메모리 구조체(STR2)에 포함될 수 있다.
다음으로, 도 4 및 도 5d를 참조하면, 제1 메모리 블록(BLK1d)의 제2 메모리 구조체(STR2)의 콘택 영역(CTR)에서, 제5 내지 제8 워드라인들(WL5~WL8) 및 스트링 선택 라인(SSL)과 각각 연결된 콘택 플러그들(CP, CP')이 형성될 수 있고, 제1 메모리 블록(BLK1d)의 제2 메모리 구조체(STR2)의 셀 코어 영역(CTR)에서, 제5 내지 제8 워드라인들(WL5~WL8) 및 스트링 선택 라인(SSL)을 관통하는 제2 필라들(PL2)이 형성될 수 있다.
콘택 플러그들(CP')의 일단과 연결된 상부 패드들(UPD)이 형성될 수 있다. 즉, 제5 내지 제8 워드라인들(WL5~WL8) 및 스트링 선택 라인(SSL) 각각은 콘택 플러그들(CP, CP')을 통해 대응하는 상부 패드(UPD)와 전기적으로 연결될 수 있다. 제2 필라들(PL2)은 드레인 및 콘택 플러그를 통해 상부 메탈층(UML)에서 제공되는 비트라인(BL)과 각각 연결될 수 있다. 예시적으로, 상부 패드들(UPD) 및 비트라인들(BL)은 동일한 레이어(즉, 제1 메탈 레이어)에서 제공될 수 있다.
상술된 바와 같이, 제1 메모리 블록(BLK1)은 다중-적층 구조(multi-stacked structure)를 가질 수 있다. 다중-적층 구조는 복수의 메모리 구조체들이 복수의 중간 메탈층들을 통해 서로 전기적으로 연결되는 구조를 가리킬 수 있다. 즉, 제1 메모리 블록(BLK1)은 복수의 메모리 구조체들를 포함하고, 복수의 메모리 구조체들 각각은 중간-연결 레이어를 통해 서로 연결될 수 있다. 이 때, 제1 메모리 블록(BLK1)의 복수의 메모리 구조체들 각각은 서로 다른 중간-연결 레이어 또는 최상부에 위치한 제1 메탈 레이어(ML1)를 통해 주변 회로(120)와 연결될 수 있다.
이하에서, 본 발명의 기술적 사상에 따른 다양한 메모리 블록들의 구조가 설명된다. 그러나, 이하에서 설명되는 메모리 블록들의 구조는 본 발명의 기술적 사상을 용이하게 설명하기 위한 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 또한, "제1", "제2" 등과 같은 용어들은 단순히, 본 발명의 실시 예들을 명확하게 구분하기 위한 것이나, 이러한 용어들에 의해 메모리 블록의 구조가 반드시 구분되는 것은 아니다. 예를 들어, 제1 메모리 블록 및 제2 메모리 블록의 구조들이 서로 조합됨으로써, 새로운 메모리 블록의 구조가 제시될 수 있다. 도면의 간결성 및 설명의 편의를 위하여, 유사한 구성 요소들 또는 중복되는 구성 요소들에 대한 상세한 설명은 생략된다.
도 6은 본 발명에 따른 제2 메모리 블록(BLK2)의 구조를 보여주는 단면도이다. 도 6을 참조하면, 제2 메모리 블록(BLK2)은 기판(SUB) 상에 형성된 제1 메모리 구조체(STR1) 및 제1 메모리 구조체(STR1)의 상부에 형성된 제2 메모리 구조체(STR2)를 포함할 수 있다.
예를 들어, 제1 메모리 구조체(STR1)는 기판(SUB)가 수직한 방향으로 적층된 접지 선택 라인(GSL) 및 제1 내지 제4 워드라인들(WL1~WL4)을 포함할 수 있다. 제2 메모리 구조체(STR2)는 중간 메탈층(IML) 상에서, 기판(SUB)과 수직한 방향으로 적층된 제5 내지 제8 워드라인들(WL5~WL8) 및 스트링 선택 라인(SSL)을 포함할 수 있다. 제1 및 제2 메모리 구조체들(STR1, STR2)은 중간 메탈층(IML)을 통해 서로 전기적으로 연결될 수 있다. 제1 및 제2 메모리 구조체들(STR1, STR2) 각각은 도 1 내지 도 5를 참조하여 설명되었으므로 이에 대한 상세한 설명은 설명은 생략된다.
도 4의 제1 메모리 블록(BLK1)과 달리, 도 6의 제2 메모리 블록(BLK2)의 제1 및 제2 메모리 구조체들(STR1, STR2)의 콘택 영역들(CTR)은 기판(SUB) 상에서 서로 중첩되도록 배치될 수 있다. 예를 들어, 도 4의 제1 메모리 블록(BLK1)의 제1 및 제2 메모리 구조체들(STR1, STR2)의 콘택 영역들(CTR)은 기판(SUB) 상에서 서로 중첩되지 않도록 배치된다. 반면에, 도 6의 제2 메모리 블록(BLK2)의 제1 및 제2 메모리 구조체들(STR1, STR2)의 콘택 영역들(CTR)은 기판(SUB) 상에서 서로 중첩되도록 배치된다.
제1 메모리 구조체(STR1)의 라인들은 중간 메탈층(IML)을 통해 주변 회로(120)와 연결되고, 제2 메모리 구조체(STR2)의 라인들은 상부 메탈층(UML)을 통해 주변 회로(120)와 연결되기 때문에, 제2 메모리 블록(BLK2)의 제1 및 제2 메모리 구조체들(STR1, STR2)의 콘택 영역들(CTR)은 기판(SUB) 상에서 서로 중첩되더라도, 제1 및 제2 메모리 구조체들(STR1, STR2)의 모든 라인들이 주변 회로(120)와 연결될 수 있다. 또한, 제2 메모리 블록(BLK2)의 제1 및 제2 메모리 구조체들(STR1, STR2)의 콘택 영역들(CTR)은 기판(SUB) 상에서 서로 중첩됨으로써, 전체적인 블록 크기가 감소될 수 있다.
도 7은 본 발명에 따른 제3 메모리 블록(BLK3)의 구조를 보여주는 단면도이다. 도 7을 참조하면, 제3 메모리 블록(BLK3)은 기판(SUB) 상에 형성된 제1 메모리 구조체(STR1) 및 제1 메모리 구조체(STR1)의 상부에 형성된 제2 메모리 구조체(STR2)를 포함할 수 있다. 제1 및 제2 메모리 구조체들(STR1, STR2)은 중간 메탈층(IML)을 통해 서로 전기적으로 연결될 수 있다. 제1 및 제2 메모리 구조체들(STR1, STR2) 각각은 도 1 내지 도 5를 참조하여 설명되었으므로 이에 대한 상세한 설명은 설명은 생략된다.
도 7의 제3 메모리 블록(BLK3)의 제1 및 제2 메모리 구조체들(STR1, STR2)의 콘택 영역들(CTR)은 기판(SUB) 상에서 서로 중첩되도록 배치될 수 있다. 다만, 도 6의 제2 메모리 블록(BLK2)과 달리, 도 7의 제3 메모리 블록(BLK3)의 제1 메모리 구조체(STR)의 일부 라인(예를 들어, 접지 선택 라인(GSL))은 콘택 플러그(CP')를 통해 상부 메탈층(UML)의 상부 패드(UPD')와 연결될 수 있다. 다시 말해서, 제1 메모리 구조체(STR)의 일부 라인들은 상부 메탈층(UML)을 통해 주변 회로(120)와 연결되고, 나머지 라인들은 중간 메탈층(IML)을 통해 주변 회로(120)와 연결될 수 있다.
예시적인 실시 예에서, 본 발명에 따른 메모리 블록의 구조는 도 7에 도시된 제3 메모리 블록(BLK3)에 한정되지 않는다. 예를 들어, 제1 메모리 구조체(STR1)의 접지 선택 라인들, 더미 워드라인들, 또는 워드라인들 중 일부가 상부 메탈층(UML)을 통해 주변 회로(120)와 연결될 수 있다. 상부 메탈층(UML)과 연결되는 라인들의 종류 또는 개수에 따라, 제1 및 제2 메모리 구조체들(STR1, STR2)의 콘택 영역들(CTR)은 기판(SUB) 상에서 서로 중첩되는 영역 또는 면적이 바뀔 수 있다.
도 8은 본 발명의 실시 예에 따른 제4 메모리 블록(BLK4)을 예시적으로 보여주는 단면도이다. 도 8을 참조하면, 제4 메모리 블록(BLK4)은 기판(SUB) 상에 형성된 제1 메모리 구조체(STR1) 및 제1 메모리 구조체(STR1)의 상부에 형성된 제2 메모리 구조체(STR2)를 포함할 수 있다. 제1 및 제2 메모리 구조체들(STR1, STR2)은 중간 메탈층(IML)을 통해 서로 전기적으로 연결될 수 있다.
제4 메모리 블록(BLK1)의 제1 메모리 구조체(STR1)의 제1 콘택 영역(CTR1)에서 제1 메모리 구조체(STR1)의 각 라인들에 대한 콘택 플러그가 형성되고, 제2 메모리 구조체(STR2)의 제2 콘택 영역(CTR2)에서, 제2 메모리 구조체(STR2)의 각 라인들에 대한 콘택 플러그가 형성될 수 있다. 제1 콘택 영역(CRT1)은 셀 코어 영역(CCR)에서 행 방향에 따른 제1 면에 배치된 영역을 가리키고, 제2 콘택 영역(CRT2)은 셀 코어 영역(CCR)에서 행 방향의 반대 방향에 따른 제2 면(즉, 제1 면과 반대되는 면)에 배치된 영역을 가리킬 수 있다. 즉, 제4 메모리 블록(BLK4)은 셀 코어(CCR)를 중심으로, 양쪽으로 구분된 제1 및 제2 콘택 영역들(CTR1, CTR2)을 포함할 수 있다.
상술된 바와 같이, 제1 메모리 구조체(STR1)는 중간 메탈층(IML)을 통해 주변 회로(120)와 연결되고, 제2 메모리 구조체(STR2)는 상부 메탈층(UML)을 통해 주변 회로(120)와 연결될 수 있다. 이 때, 제4 메모리 블록(BLK4)의 제1 메모리 구조체(STR1)는 제1 콘택 영역(CTR1)의 콘택 플러그들을 통해 중간 메탈층(IML)(또는 중간 패드(IPD))와 연결되고, 제4 메모리 블록(BLK4)의 제2 메모리 구조체(STR2)는 제2 콘택 영역(CTR2)의 콘택 플러그들을 통해 상부 메탈층(UML)(또는 상부 패드(UPD))와 연결될 수 있다.
도 9는 본 발명의 실시 예에 따른 제5 메모리 블록(BLK5)을 예시적으로 보여주는 단면도이다. 도 9를 참조하면, 제5 메모리 블록(BLK5)은 기판(SUB) 상에 형성된 제1 메모리 구조체(STR1) 및 제1 메모리 구조체(STR1)의 상부에 형성된 제2 메모리 구조체(STR2)를 포함할 수 있다. 제1 및 제2 메모리 구조체들(STR1, STR2)은 중간 메탈층(IML)을 통해 서로 전기적으로 연결될 수 있다.
제5 메모리 블록(BLK5)은 도 8의 제4 메모리 블록(BLK4)과 유사하므로, 이에 대한 차이점이 중점적으로 설명된다. 제5 메모리 블록(BLK5)은 도 8의 제4 메모리 블록(BLK4)과 달리, 제1 메모리 구조체(STR1)의 일부 라인이 상부 메탈층(UML)을 통해 주변 회로(120)와 연결될 수 있다. 예를 들어, 제1 메모리 구조체(STR1)의 접지 선택 라인(GSL)은 상부 메탈층(UML)을 통해 주변 회로(120)와 연결될 수 있다. 이 때, 접지 선택 라인(GSL)은 제1 콘택 플러그(CP1), 제1 중간 패드(IPD1), 제2 콘택 플러그들(CP2, CP2')을 통해 제1 상부 패드(UPD1)와 연결될 수 있다.
즉, 제5 메모리 블록(BLK5)의 제1 메모리 구조체(STR1)의 일부 라인들은 상부 메탈층(UML)을 통해 주변 회로(120)와 연결될 수 있고, 나머지 라인들은 중간 메탈층(IML)을 통해 주변 회로(120)와 연결될 수 있다. 이 때, 상부 메탈층(UML)의 상부 패드와 일부 라인들을 연결하기 위하여, 도 9에 도시된 바와 같이 복수의 콘택 플러그들 및 중간 패드들이 제공될 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 상부 메탈층(UML)의 상부 패드와 일부 라인들을 연결하기 위하여, 도 7의 제3 메모리 블록(BLK3)과 같은 콘택 플러그들(CP, CP')이 제공될 수 있다.
도 10은 본 발명의 실시 예에 따른 제6 메모리 블록(BLK6)을 예시적으로 보여주는 단면도이다. 도 10을 참조하면, 제6 메모리 블록(BLK6)은 기판(SUB) 상에 형성된 제1 메모리 구조체(STR1) 및 제1 메모리 구조체(STR1)의 상부에 형성된 제2 메모리 구조체(STR2)를 포함할 수 있다. 제1 및 제2 메모리 구조체들(STR1, STR2)은 중간 메탈층(IML)을 통해 서로 전기적으로 연결될 수 있다.
제6 메모리 블록(BLK1)의 제1 메모리 구조체(STR1)는 중간 메탈층(IML)을 통해 주변 회로(120)와 연결될 수 있다. 이 때, 제1 메모리 구조체(STR1)의 일부 라인들은 제1 콘택 영역(CTR1)에 형성된 콘택 플러그들을 통해 중간 메탈층(IML)의 중간 패드들과 연결되고, 나머지 라인들은 제2 콘택 영역(CTR2)에 형성된 콘택 플러그들을 통해 중간 메탈층(IML)의 중간 패드들과 연결된다.
제2 메모리 구조체(STR2)는 상부 메탈층(UML)을 통해 주변 회로(120)와 연결될 수 있다. 이 때, 제2 메모리 구조체(STR2)의 일부 라인들은 제1 콘택 영역(CTR1)에 형성된 콘택 플러그들을 통해 상부 메탈층(UML)의 상부 패드들과 연결되고, 나머지 라인들은 제2 콘택 영역(CTR2)에 형성된 콘택 플러그들을 통해 상부 메탈층(UML)의 상부 패드들과 연결된다.
예시적인 실시 예에서, 도 10에 도시된 바와 같이, 제6 메모리 블록(BLK6)의 제1 메모리 구조체(STR1)의 제(2n-1) 번째 층에 대응되는 라인들은 제1 콘택 영역(CTR1)의 콘택 플러그들을 통해 중간 메탈층(IML)과 연결되고, 제2n 번째 층에 대응되는 라인들은 제2 콘택 영역(CTR2)의 콘택 플러그들을 통해 중간 메탈층(IML)과 연결될 수 있다. 제6 메모리 블록(BLK6)의 제2 메모리 구조체(STR2)의 제(2n-1) 번째 층에 대응되는 라인들은 제2 콘택 영역(CTR2)의 콘택 플러그들을 통해 중간 메탈층(IML)과 연결되고, 제2n 번째 층에 대응되는 라인들은 제1 콘택 영역(CTR1)의 콘택 플러그들을 통해 중간 메탈층(IML)과 연결될 수 있다.
이 때, 제1 및 제2 콘택 영역들(CTR1, CTR2)에서, 콘택 플러그와 연결되지 않는 층은 그 층의 상부 층과 중첩되도록 형성함으로써, 제1 및 제2 콘택 영역들(CTR1, CTR2)의 크기를 감소시킬 수 있다. 예를 들어, 제1 메모리 구조체(STR1)의 제1 콘택 영역(CTR1)에서, 제1 및 제3 층들의 라인들은 콘택 플러그들과 연결될 수 있고, 제2 층의 라인은 콘택 플러그와 연결되지 않을 수 있다. 이 때, 제1 메모리 구조체(STR1)의 제1 콘택 영역(CTR1)에서 제2 층의 라인은 제3 층의 라인과 동일한 길이를 갖도록 형성됨으로써, 제1 콘택 영역(CTR1)의 전체적인 길이가 감소될 수 있다. 마찬가지로, 제1 메모리 구조체(STR1)의 제2 콘택 영역(CTR2) 또는 제2 메모리 구조체(STR2)의 제1 및 제2 콘택 영역들(CTR1, CTR2)에서 상술된 바와 같이 각 층의 라인들의 길이를 감소시킴으로써, 제6 메모리 블록(BLK6)의 전체적인 크기가 감소될 수 있다.
도 11은 본 발명의 실시 예에 따른 제7 메모리 블록(BLK7)을 예시적으로 보여주는 단면도이다. 도 11을 참조하면, 제7 메모리 블록(BLK7)은 복수의 메모리 구조체들(STR1~STRn)을 포함할 수 있다. 복수의 메모리 구조체들(STR1~STRn) 각각은 복수의 중간 메탈층들(IML1~IMLn-1)을 통해 서로 연결될 수 있다. 복수의 메모리 구조체들(STR1~STRn) 각각은 복수의 중간 메탈층들(IML1~IMLn-1) 및 상부 메탈층(UML)을 통해 주변 회로(120)와 연결될 수 있다. 예를 들어, 제1 메모리 구조체(STR1)는 제1 중간 메탈층(IML1)을 통해 주변 회로(120)와 연결될 수 있고, 제2 메모리 구조체(STR2)는 제2 중간 메탈층(IML2)을 통해 주변 회로(120)와 연결될 수 있고, 제3 메모리 구조체(STR3)는 제3 중간 메탈층(IML3)을 통해 주변 회로(120)와 연결될 수 있다. 최상부에 위치한 제n 메모리 구조체(STRn)는 상부 메탈층(UML)을 통해 주변 회로(120)와 연결될 수 있다.
도 11에 도시된 다중-적층 구조(multi-stacked structure)는 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 복수의 메모리 구조체들(STR1~STRn) 중 둘 이상의 메모리 구조체들은 복수의 중간 메탈층들(IML1~IMLn-1) 중 동일한 중간 메탈층을 통해 주변 회로(120)와 연결될 수 있다. 예를 들어, 비록 도면에 도시되지는 않았으나, 제1 및 제2 구조체들(STR1, STR2)은 제2 중간 메탈층(IML2)을 통해 주변 회로와 연결될 수 있다.
도 12는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 예시적으로 보여주는 단면도이다. 도 12를 참조하면, 불휘발성 메모리 장치(100')는 제1 메모리 블록(BLK1) 및 제1 트랜지스터(TR1)를 포함할 수 있다. 제1 메모리 블록(BLK1)은 제1 및 제2 메모리 구조체들(STR1, STR2)을 포함할 수 있다. 제1 및 제2 메모리 구조체들(STR1, STR2)은 중간 메탈층(IML)을 통해 서로 전기적으로 연결될 수 있다. 제1 메모리 블록(BLK1)은 도 4의 제1 메모리 블록(BLK1)과 유사하므로 이에 대한 상세한 설명은 생략된다. 예시적으로, 도 12에 도시된 제1 메모리 블록(BLK1)은 앞서 설명된 제2 내지 제6 메모리 블록들(BLK2~BLK6)로 대체될 수 있다.
제2 메모리 구조체(STR2)의 라인들은 상부 메탈층(UML)을 통해 주변 회로(120)와 연결될 수 있다. 이 때, 상부 메탈층(UML)에서 제공되는 상부 도전 라인(UCL)은 중간 콘택 플러그(ICP)를 통해 중간 메탈층(IML)과 연결될 수 있다. 중간 콘택 플러(ICP)는 중간 메탈층(IML)의 중간 도전 라인(ICL)을 통해 주변 회로(120)와 연결될 수 있다. 다시 말해서, 제2 메모리 구조체(STR2)의 라인들 일부 또는 전부는 상부 메탈층(UML) 및 중간 메탈층(IML)을 통해 주변 회로(120)와 연결될 수 있다. 즉, 상부 메탈층(UML)의 상부 도전 라인(UCL)이 중간 메탈층(IML)의 중간 도전 라인(ICL)과 연결됨으로써, 상부 메탈층(UML)의 레이아웃 복잡도가 감소될 수 있다.
도 13은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 설명하기 위한 도면이다. 도면의 간결성 및 간결한 설명을 위하여, 도 13에서, 불휘발성 메모리 장치(200)의 3차원 구조가 개념적으로 도시된다. 또한 설명의 편의를 위하여, 앞서 설명된 구성 요소들과 중복되는 설명은 생략된다.
도 13을 참조하면, 불휘발성 메모리 장치(200)는 제1 메모리 블록(BLK1) 및 주변 회로(220)를 포함할 수 있다. 제1 메모리 블록(BLK1)은 셀 코어 영역(CCR) 및 콘택 영역(CTR)으로 구분될 수 있고, 제1 및 제2 메모리 구조체들(STR1, STR2)을 포함할 수 있다. 제1 및 제2 메모리 구조체들(STR1, STR2)은 중간 메탈층(IML)을 통해 서로 전기적으로 연결될 수 있고, 각각 중간 메탈층(IML) 및 상부 메탈층(UML)을 통해 주변 회로(220)와 연결될 수 있다. 제1 메모리 블록(BLK1)은 도 3 및 도 4를 참조하여 설명된 제1 메모리 블록(BLK1)과 유사하므로, 이에 대한 상세한 설명은 생략된다. 예시적으로, 제1 메모리 블록(BLK1)은 앞서 설명된 제2 내지 제6 메모리 블록들(BLK2~BLK6)로 대체될 수 있다.
예시적인 실시 예에서, 주변 회로(220)는 제1 및 제2 주변 회로 영역들(PRR1, PRR2)로 구분될 수 있다. 이 때, 제1 및 제2 주변 회로 영역들(PRR1, PRR2) 각각에 포함된 구성 요소들은 서로 전기적으로 연결되어 제1 메모리 블록(BLK1)을 제어할 수 있다. 이 때, 제1 및 제2 주변 회로 영역들(PRR1, PRR2) 각각에 포함된 구성 요소들은 중간 메탈층(IML)을 통해 서로 연결될 수 있다. 예를 들어, 제1 주변 회로 영역(PRR1)에 포함된 제1 트랜지스터는 제2 주변 회로 영역(PRR2)에 포함된 제2 트랜지스터와 중간 메탈층(IML)의 중간 도전 라인(ICL)을 통해 서로 연결될 수 있다. 즉, 주변 회로(220)의 구성 요소들이 중간 메탈층(IML)을 통해 서로 연결되기 때문에, 주변 회로(220)에 대한 레이아웃 복잡도가 감소된다. 또한 상부 메탈층(UML)과 연결된 콘택 플러그 없이 주변 회로(220)의 구성 요소들이 서로 연결될 수 있기 때문에, 주변 회로(220)의 설계가 용이해질 수 있다.
도 14는 도 13의 불휘발성 메모리 장치(200)에 대한 X-X' 단면도이다. 간결한 설명을 위하여, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다. 도 14를 참조하면, 제1 메모리 블록(BLK1) 및 주변 회로(220)를 포함할 수 있다. 제1 메모리 블록(BLK1)은 셀 코어 영역(CCR) 및 콘택 영역(CTR)으로 구분될 수 있고, 제1 및 제2 메모리 구조체들(STR1, STR2)을 포함할 수 있다. 제1 및 제2 메모리 구조체들(STR1, STR2)은 중간 메탈층(IML)을 통해 서로 전기적으로 연결될 수 있고, 각각 중간 메탈층(IML) 및 상부 메탈층(UML)을 통해 주변 회로(220)와 연결될 수 있다.
앞서 설명된 바와 같이, 주변 회로(220)는 제1 및 제2 주변 회로 영역들(PRR1, PRR2) 상에 형성된 제1 및 제2 트랜지스터들(TR1, TR2)을 포함할 수 있다. 제1 트랜지스터(TR1)의 제1 드레인(DR1)은 콘택 플러그를 통해 제1 중간 패드(IPD1)와 연결될 수 있다. 제1 중간 패드(IPD1)는 중간 도전 라인(ICL)을 통해 제2 중간 패드(IPD2)와 연결될 수 있다. 제2 중간 패드(IPD2)는 콘택 플러그를 통해 제2 트랜지스터(TR2)의 제2 소스(SR2)와 연결될 수 있다. 즉, 제1 및 제2 트랜지스터들(TR1, TR2)은 중간 메탈층(IML)의 중간 도전 라인(ICL)을 통해 서로 연결될 수 있다.
예시적으로, 제1 트랜지스터(TR1)의 제1 게이트(GT1) 및 제1 소스(SR1)는 콘택 플러그를 통해 중간 메탈층(IML)의 중간 패드들과 연결되고, 제2 트랜지스터(TR2)의 제2 게이트(GR2) 및 제2 드레인(DR2)은 콘택 플러그들을 통해 상부 메탈층(UML)의 상부 패드(UPD)와 연결될 수 있다. 즉, 주변 회로(220)에 포함된 구성 요소들(예를 들어, TR1, TR2)은 중간 메탈층(IML) 또는 상부 메탈층(UML)을 통해 서로 연결되거나 또는 다른 대응하는 구성 요소들과 연결될 수 있다. 따라서, 주변 회로(220)의 배선이 다양한 계층들을 통해 형성됨으로써, 레이아웃의 복잡도가 감소된다.
도 15 내지 도 17은 본 발명의 실시 예에 따른 메모리 블록들의 예시적인 사시도들이다. 도 15 내지 도 17을 참조하여 본 발명의 실시 예에 따른 일부 메모리 블록들의 구조가 예시적으로 설명되나 본 발명의 범위가 이에 한정되는 것은 아니다.
도 15를 참조하면, 제2 메모리 블록(BLK2)은 제1 메모리 구조체(STR1), 제2 메모리 구조체(STR2), 중간 메탈층(IML), 및 상부 메탈층(UML)을 포함할 수 있다. 제1 및 제2 메모리 구조체들(STR1, STR2) 각각은 기판(SUB)과 수직한 방향으로 적층된 복수의 라인들을 포함할 수 있다. 제1 및 제2 메모리 구조체들(STR1, STR2) 각각은 중간 메탈층(IML)을 통해 서로 전기적으로 연결될 수 있다. 예를 들어, 제1 구조체(STR1)의 복수의 제1 필라들 및 제2 구조체(STR2)의 복수의 제2 필라들은 각각 중간 메탈층(IML)의 중간 연결 패드를 통해 서로 전기적으로 연결될 수 있다.
앞서 설명된 바와 같이, 제1 메모리 구조체(STR1)의 복수의 라인들은 중간 메탈층(IML)에 포함된 복수의 중간 도전 라인들(ICL)을 통해 주변 회로(미도시)와 연결될 수 있고, 제2 메모리 구조체(STR2)의 복수의 라인들은 상부 메탈층(UML)에 포함된 복수의 상부 도전 라인들(UCL)을 통해 주변 회로와 연결될 수 있다. 예시적으로, 상부 메탈층(UML)은 비트라인(BL) 및 스트링 선택 라인(SSL)을 연결하기 위한 도전 라인들을 포함하는 계층힐 수 있다.
도 16을 참조하면, 제4 메모리 블록(BLK4)은 제1 메모리 구조체(STR1), 제2 메모리 구조체(STR2), 중간 메탈층(IML), 및 상부 메탈층(UML)을 포함할 수 있다. 제1 및 제2 메모리 구조체들(STR1, STR2) 각각은 기판(SUB)과 수직한 방향으로 적층된 복수의 라인들을 포함할 수 있다. 제1 및 제2 메모리 구조체들(STR1, STR2) 각각은 중간 메탈층(IML)을 통해 서로 전기적으로 연결될 수 있다.
앞서 설명된 바와 같이, 제1 메모리 구조체(STR1)의 복수의 라인들은 중간 메탈층(IML)에 포함된 복수의 중간 도전 라인들(ICL)을 통해 주변 회로(미도시)와 연결될 수 있고, 제2 메모리 구조체(STR2)의 복수의 라인들은 상부 메탈층(UML)에 포함된 복수의 상부 도전 라인들(UCL)을 통해 주변 회로와 연결될 수 있다. 이 때, 제1 메모리 구조체(STR1)의 복수의 라인들과 복수의 중간 도전 라인들(ICL)을 연결하기 위한 복수의 콘택 플러그들은 제1 메모리 구조체(STR1)의 제1 콘택 영역(CTR1)에서 제공될 수 있고, 제2 메모리 구조체(STR2)의 복수의 라인들과 복수의 상부 도전 라인들(UCL)을 연결하기 위한 복수의 콘택 플러그들은 제2 메모리 구조체(STR2)의 제2 콘택 영역(CTR1)에서 제공될 수 있다.
도 17을 참조하면, 제7 메모리 블록(BLK7)은 제1 내지 제4 메모리 구조체들(STR1~STR4), 및 제1 내지 제3 중간 메탈층(ICL1~ICL3), 및 상부 메탈층(UML)을 포함할 수 있다. 제1 내지 제4 메모리 구조체들(STR1~STR4) 각각은 기판과 수직한 방향으로 적층된 복수의 라인들을 포함할 수 있다. 제1 내지 제4 메모리 구조체들(STR1~STR4) 각각은 제1 내지 제3 중간 메탈층(ICL1~ICL3)을 통해 서로 전기적으로 연결될 수 있다.
앞서 설명된 바와 같이, 제1 메모리 구조체(STR1)의 복수의 라인들은 제1 중간 메탈층(ICL1)에 포함된 복수의 제1 중간 도전 라인들(ICL1)을 통해 주변 회로(미도시)와 연결될 수 있고, 제2 메모리 구조체(STR2)의 복수의 라인들은 제2 중간 메탈층(ICL2)에 포함된 복수의 제2 중간 도전 라인들(ICL2)을 통해 주변 회로(미도시)와 연결될 수 있고, 제3 메모리 구조체(STR3)의 복수의 라인들은 제3 중간 메탈층(ICL3)에 포함된 복수의 제3 중간 도전 라인들(ICL3)을 통해 주변 회로(미도시)와 연결될 수 있고, 제4 메모리 구조체(STR4)의 복수의 라인들은 상부 메탈층(UML)에 포함된 복수의 상부 도전 라인들(UCL)을 통해 주변 회로(미도시)와 연결될 수 있다.
도 15 내지 도 17에 도시된 메모리 블록들은 본 발명의 기술적 사상을 용이하게 설명하기 위한 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다.
상술된 바와 같이, 본 발명에 따른 불휘발성 메모리 장치는 3차원 구조를 갖는 메모리 블록을 포함할 수 있고, 메모리 블록은 다중-적층된 메모리 구조체들을 포함할 수 있다. 메모리 구조체들 각각은 서로 다른 계층을 통해 주변 회로와 연결될 수 있다. 이에 따라, 각 메모리 구조체의 배선에 대한 레이아웃 복잡도가 감소될 수 있으며, 메모리 블록의 크기가 감소될 수 있다. 따라서 감소된 면적을 갖는 불휘발성 메모리 장치가 제공된다.
도 18은 본 발명에 따른 불휘발성 메모리 장치가 적용된 SSD 시스템(1000)을 보여주는 블록도이다. 도 18을 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함한다.
SSD(1200)는 신호 커넥터(1201)를 통해 호스트(1100)와 신호(SIG)를 주고 받고, 전원 커넥터(1202)를 통해 전원(PWR)을 입력 받는다. SSD(1200)는 SSD 컨트롤러(1210), 복수의 플래시 메모리들(1221~122n), 보조 전원 장치(1230), 및 버퍼 메모리(1240)를 포함한다. 예시적으로, 복수의 플래시 메모리들(1221~122n) 각각은 별도의 칩, 또는 별도의 패키지로 구현될 수 있으며, 호스트(1100)에 의해 물리 공간(SP)으로서 인식될 수 있다.
SSD 컨트롤러(1210)는 호스트(1100)로부터 수신된 신호(1IG)에 응답하여 복수의 플래시 메모리들(1221~122n)을 제어할 수 있다. 복수의 플래시 메모리들(1221~122n)은 SSD 컨트롤러(1210)의 제어에 따라 동작할 수 있다. 보조 전원 장치(1230)는 전원 커넥터(1002)를 통해 호스트(1100)와 연결된다. 예시적으로, 복수의 플래시 메모리들(1221~122n) 각각은 도 1 내지 도 17을 참조하여 설명된 메모리 블록들 또는 메모리 구조체들을 포함할 수 있다. 보조 전원 장치(1230)는 호스트(1100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(1230)는 호스트(1100)로부터의 전원 공급이 원활하지 않을 경우, SSD(1200)의 전원을 제공할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

Claims (20)

  1. 기판;
    상기 기판 상에 직접 연결된 제1 메모리 구조체;
    상기 제1 메모리 구조체 상에 직접 연결된 중간 메탈층;
    상기 중간 메탈층 상에 직접 연결된 제2 메모리 구조체; 및
    상기 제2 메모리 구조체 상부에 직접 연결된 상부 메탈층을 포함하고,
    상기 제1 메모리 구조체는 상기 기판과 수직한 방향으로 상기 기판 상에 적층된 복수의 제1 워드라인들을 포함하고,
    상기 중간 메탈층은 상기 복수의 제1 워드라인들과 각각 연결된 복수의 중간 패드들을 포함하고,
    상기 제2 메모리 구조체는 상기 기판과 수직한 방향으로 상기 중간 메탈층 상에 적층된 복수의 제2 워드라인들을 포함하고,
    상기 상부 메탈층은 상기 복수의 제2 워드라인들과 각각 연결된 복수의 상부 패드들을 포함하고,
    상기 제1 메모리 구조체는 상기 복수의 제1 워드라인들을 관통하는 제1 필라를 포함하고,
    상기 제2 메모리 구조체는 상기 복수의 제2 워드라인들을 관통하는 제2 필라를 포함하고,
    상기 중간 메탈층은 상기 제1 필라 및 상기 제2 필라를 서로 전기적으로 연결하도록 구성된 중간 연결 패드를 포함하고,
    상기 상부 메탈층은 상기 제2 필라와 전기적으로 연결된 비트라인을 포함하고,
    상기 중간 메탈층은 상기 복수의 중간 패드들과 각각 연결된 복수의 중간 도전 라인들을 더 포함하고,
    상기 상부 메탈층은 상기 복수의 상부 패드들과 각각 연결된 복수의 상부 도전 라인들을 더 포함하는 메모리 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 복수의 중간 도전 라인들 및 상기 복수의 상부 도전 라인들과 연결된 주변 회로를 더 포함하는 메모리 장치.
  4. 제 1 항에 있어서,
    상기 중간 메탈층은 상기 복수의 상부 도전 라인들과 연결된 추가 도전 라인들을 더 포함하는 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제1 메모리 구조체는 상기 복수의 중간 패드들 및 상기 복수의 제1 워드라인들 각각을 전기적으로 연결하도록 구성된 복수의 제1 콘택 플러그들을 더 포함하고,
    상기 제2 메모리 구조체는 상기 복수의 상부 패드들 및 상기 복수의 제2 워드라인들 각각을 전기적으로 연결하도록 구성된 복수의 제2 콘택 플러그들을 더 포함하는 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제1 및 제2 메모리 구조체들 각각은:
    코어 영역;
    상기 코어 영역의 제1 면에 위치한 제1 콘택 영역; 및
    상기 코어 영역의 상기 제1 면과 마주보는 제2 면에 위치한 제2 콘택 영역을 포함하고,
    상기 복수의 제1 콘택 플러그들은 상기 제1 메모리 구조체의 상기 제1 콘택 영역에 형성되고,
    상기 복수의 제2 콘택 플러그들은 상기 제2 메모리 구조체의 상기 제2 콘택 영역에 형성되는 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제1 메모리 구조체는 접지 선택 라인을 더 포함하고,
    상기 상부 메탈층은 상기 접지 선택 라인과 연결된 추가 상부 패드를 더 포함하는 메모리 장치.
  8. 기판;
    상기 기판 상에서, 상기 기판과 직접 연결된 제1 메모리 구조체;
    상기 제1 메모리 구조체 상에서, 상기 제1 메모리 구조체와 직접 연결된 중간 메탈층;
    상기 중간 메탈층 상에서, 상기 중간 메탈층과 직접 연결된 제2 메모리 구조체; 및
    상기 제2 메모리 구조체 상에서, 상기 제2 메모리 구조체와 직접 연결된 상부 메탈층을 포함하고,
    상기 제1 메모리 구조체는:
    상기 기판과 수직한 방향으로 상기 기판 상에 적층된 복수의 제1 워드라인들; 및
    상기 기판 상에서, 상기 복수의 제1 워드라인들을 관통하는 복수의 제1 필라들을 포함하고,
    상기 중간 메탈층은:
    상기 복수의 제1 워드라인들과 각각 연결된 복수의 중간 패드들; 및
    상기 복수의 제1 필라들과 각각 연결된 복수의 중간 연결 패드들을 포함하고,
    상기 제2 메모리 구조체는:
    상기 기판과 수직한 방향으로, 상기 중간 메탈층 상부에 적층된 복수의 제2 워드라인들; 및
    상기 중간 메탈층 상에서, 상기 복수의 제2 워드라인들 관통하고, 상기 복수의 중간 연결 패드들과 각각 연결된 복수의 제2 필라들을 포함하고,
    상기 상부 메탈층은:
    상기 복수의 제2 워드라인들과 각각 연결된 복수의 상부 패드들; 및
    상기 복수의 제2 필라들과 연결된 복수의 비트라인들을 포함하는 메모리 장치.
  9. 제 8 항에 있어서,
    상기 중간 메탈층은 상기 복수의 중간 패드들과 각각 연결된 복수의 중간 도전 라인들을 더 포함하고,
    상기 상부 메탈층은 상기 복수의 상부 패드들과 각각 연결된 복수의 상부 도전 라인들을 더 포함하는 메모리 장치.
  10. 제 9 항에 있어서,
    상기 복수의 중간 도전 라인들 및 상기 복수의 상부 도전 라인들과 연결된 주변 회로를 더 포함하는 메모리 장치.

  11. 삭제
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  13. 삭제
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