CN110010612A - 具有三维结构的存储器件 - Google Patents

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Abstract

一种存储器件包括：基板；第一存储结构，包括在垂直于基板的顶表面的方向上堆叠在基板上的多条第一字线；金属间层，在第一存储结构上并包括多个中间焊盘，该多个中间焊盘与所述多条第一字线中的分开的相应第一字线连接；第二存储结构，包括在垂直于基板的顶表面的方向上堆叠在金属间层上的多条第二字线；以及上金属层，在第二存储结构上并包括多个上焊盘，所述多个上焊盘与所述多条第二字线中的分开的相应第二字线连接。

Description

具有三维结构的存储器件
技术领域
这里公开的发明构思的示例实施方式涉及半导体存储器，更具体地，涉及具有三维结构的存储器件。
背景技术
半导体存储器被分类为易失性存储器件(其中存储的数据在电源中断时消失)和非易失性存储器件(其中存储的数据即使在电源中断时也保持)。
作为一种非易失性存储器件的闪存被广泛地用作大容量存储介质。随着闪存的集成度提高，正在发展闪存的三维结构。存储器件的三维结构会导致用于制造存储器件和/或存储器件的内部线(或互连)的制造工艺相对复杂。
发明内容
本发明构思的示例实施方式基于通过不同层将非易失性存储器件的多重堆叠存储结构的线与外围电路连接而提供具有减小尺寸的存储器件。
根据一些示例实施方式，一种存储器件可以包括基板、第一存储结构、金属间层、第二存储结构和上金属层。第一存储结构可以包括在垂直于基板的顶表面的方向上堆叠在基板上的多条第一字线。金属间层可以在第一存储结构上并可以包括多个中间焊盘，多个中间焊盘与多条第一字线中的分开的相应的第一字线连接。第二存储结构可以包括在垂直于基板的顶表面的方向上堆叠在金属间层上的多条第二字线。上金属层可以在第二存储结构上并可以包括多个上焊盘，所述多个上焊盘分别与所述多条第二字线连接。
根据一些示例实施方式，一种存储器件可以包括基板、在基板上的外围电路、第一存储结构、在第一存储结构上的金属间层、第二存储结构以及在第二存储结构上的上金属层。第一存储结构可以包括在垂直于基板的顶表面的方向上堆叠在基板上的多条第一字线。金属间层可以包括将多条第一字线电联接到外围电路的多条中间导电线。第二存储结构可以包括在垂直于基板的顶表面的方向上堆叠在金属间层上的多条第二字线。上金属层可以包括将多条第二字线电连接到外围电路的多条上导电线。
根据一些示例实施方式，一种存储器件可以包括基板、第一存储结构、在第一存储结构上的金属间层、第二存储结构以及在第二存储结构上的上金属层。第一存储结构可以包括在垂直于基板的顶表面的方向上堆叠在基板上的多条第一字线以及在基板上延伸穿过多条第一字线的多个第一柱。金属间层可以包括多个中间焊盘和多个中间连接焊盘，多个中间焊盘分别与多条第一字线连接，多个中间连接焊盘分别与多个第一柱连接。第二存储结构可以包括在垂直于基板的顶表面的方向上堆叠在金属间层上的多条第二字线以及在金属间层上延伸穿过多条第二字线的多个第二柱，多个第二柱分别与多个中间连接焊盘连接。上金属层可以包括多个上焊盘，多个上焊盘分别与多条第二字线连接。
根据一些示例实施方式，一种存储器件可以包括基板、第一存储结构、在第一存储结构上的金属间层、第二存储结构以及在第二存储结构上的上金属层。第一存储结构可以包括在垂直于基板的顶表面的方向上堆叠在基板上的多条第一字线。金属间层可以包括多条中间导电线，多条中间导电线分别与多条第一字线连接。第二存储结构可以包括在垂直于基板的方向上堆叠在金属间层上的多条第二字线。上金属层可以包括多条上导电线，多条上导电线分别与多条第二字线连接。
根据一些示例实施方式，一种存储器件可以包括基板、在基板上的第一存储结构、在第一存储结构上的金属间层、在金属间层上的第二存储结构、在第二存储结构上的上金属层、以及通过金属间层与第一存储结构电联接的外围电路。第一存储结构可以具有第一三维结构。第二存储结构可以具有第二三维结构，第二存储结构通过金属间层与第一存储结构电联接。上金属层可以包括与第一存储结构和第二存储结构电联接的多条位线。外围电路可以通过上金属层而与第二存储结构电联接。
附图说明
通过参照附图详细描述本发明构思的示范性实施方式，本发明构思的以上和其它的目的和特征将变得明显。
图1是示出根据本发明构思的一些示例实施方式的非易失性存储器件的方框图。
图2是示出图1的多个存储块中的第一存储块的电路图。
图3是用于描述图1的非易失性存储器件的三维结构的概念图。
图4是图3的非易失性存储器件沿着剖视图线IV-IV'截取的剖视图。
图5A、图5B、图5C和图5D是用于清楚地描述图4的第一存储块的结构的视图。
图6是示出根据本发明构思的一些示例实施方式的第二存储块的结构的剖视图。
图7是示出根据本发明构思的一些示例实施方式的第三存储块的结构的剖视图。
图8是示出根据本发明构思的一些示例实施方式的第四存储块的剖视图。
图9是示出根据本发明构思的一些示例实施方式的第五存储块的剖视图。
图10是示出根据本发明构思的一些示例实施方式的第六存储块的剖视图。
图11是示出根据本发明构思的一些示例实施方式的第七存储块的剖视图。
图12是示出根据本发明构思的一些示例实施方式的非易失性存储器件的剖视图。
图13是用于描述根据本发明构思的一些示例实施方式的非易失性存储器件的视图。
图14是图13的非易失性存储器件的沿着线XIV-XIV'截取的剖视图。
图15、图16和图17是根据本发明构思的一些示例实施方式的存储块的剖视图。
图18是示出应用根据本发明构思的一些示例实施方式的非易失性存储器件的固态驱动系统的方框图。
具体实施方式
下面，本发明构思的示例实施方式可以被详细且清楚地描述至这样的程度，使得本领域普通技术人员容易实现本发明构思。
图1是示出根据本发明构思的一些示例实施方式的非易失性存储器件100的方框图。参照图1，非易失性存储器件100可以包括存储单元阵列110和外围电路120。
存储单元阵列110可以包括多个存储块BLK。每个存储块BLK可以包括多个单元串，多个单元串与位线BL连接并且每个单元串包括串联连接的多个单元晶体管。多个单元晶体管可以与串选择线SSL、字线WL和接地选择线GSL连接。
外围电路120可以通过位线BL、串选择线SSL、字线WL和接地选择线GSL而与存储单元阵列110连接。外围电路120可以配置为在外部装置(例如存储控制器)的控制下控制位线BL、串选择线SSL、字线WL和接地选择线GSL的电压。在一些示例实施方式中，外围电路120可以包括用于控制位线BL、串选择线SSL、字线WL和接地选择线GSL的电压的各种部件，诸如地址解码器、页缓冲器、控制逻辑电路、电压发生器、输入/输出电路等。
在一些示例实施方式中，多个存储块BLK中的每个可以包括三维存储结构。三维存储结构可以单片地形成在存储单元阵列的一个或更多个物理层级中，该存储单元阵列具有布置在与硅基板和存储单元的操作相关的电路上的有源区。与存储单元的操作有关的电路(即外围电路)可以位于基板中或在基板上。术语“单片”表示三维阵列的每个层级的层直接沉积在三维阵列的每个下面的层级的层上。
作为本发明构思的一些示例实施方式，三维存储结构包括垂直地取向使得至少一个存储单元位于另一个存储单元上的垂直NAND串。所述至少一个存储单元可以包括电荷陷阱层。每个垂直NAND串可以包括位于存储单元之上的至少一个选择晶体管，所述至少一个选择晶体管具有与存储单元相同的结构并与存储单元一起单片地形成。
三维存储结构由多个层级形成并具有在层级之间共用的字线或位线。通过引用结合于此的以下专利文件描述了用于三维存储结构的合适配置：美国专利第7679133号；第8553466号；第8654587号；第8559235号；以及美国专利公开第2011/0233648号。
在一些示例实施方式中，包括在所述多个存储块BLK中的三维存储结构可以堆叠在垂直于基板的方向上。也就是，所述多个存储块BLK中的每个可以包括多重堆叠存储结构。将参照附图更全面地描述所述多个存储块BLK中的每个的结构。
图2是示出图1的多个存储块中的第一存储块BLK1的电路图。为了图示的简洁和描述的方便，将关于第一存储块BLK1描述根据以下附图的实施方式。然而，本发明构思不限于此。
参照图2，第一存储块BLK1可以包括多个单元串CS11、CS12、CS21和CS22。所述多个单元串CS11、CS12、CS21和CS22可以沿着行方向和列方向布置以形成行和列。
所述多个单元串CS11、CS12、CS21和CS22中的每个可以包括多个单元晶体管。例如，所述多个单元串CS11、CS12、CS21和CS22中的每个可以包括串选择晶体管SSTa和SSTb、多个存储单元MC1至MC8(例如MC1，MC2、MC3、MC4、MC5、MC6、MC7和MC8)、接地选择晶体管GSTa和GSTb以及虚设存储单元DMC1和DMC2。在一些示例实施方式中，包括在单元串CS11、CS12、CS21和CS22中的所述多个单元晶体管中的每个可以是电荷陷阱快闪(CTF)存储单元。
在每个单元串中，存储单元MC1至MC8可以串联连接并可以在高度方向上堆叠，该高度方向是与由行方向和列方向限定的平面(即基板)垂直的方向。在每个单元串中，串选择晶体管SSTa和SSTb可以串联连接并可以布置在存储单元MC1至MC8与位线BL1和BL2中的对应一个之间。在每个单元串中，接地选择晶体管GSTa和GSTb可以串联连接并可以插设在存储单元MC1至MC8与公共源极线CSL之间。
在一些示例实施方式中，第一虚设存储单元DMC1可以插设在存储单元MC1至MC8与接地选择晶体管GSTa和GSTb之间。在一些示例实施方式中，第二虚设存储单元DMC2可以插设在存储单元MC1至MC8与串选择晶体管SSTa和SSTb之间。
单元串CS11、CS12、CS21和CS22的接地选择晶体管GSTa和GSTb可以共同地连接到接地选择线GSL。在一些示例实施方式中，同一行中的接地选择晶体管可以连接到相同的接地选择线，并且不同行中的接地选择晶体管可以连接到不同的接地选择线。例如，第一行中的单元串CS11和CS12的第一接地选择晶体管GSTa可以连接到第一接地选择线，第二行中的单元串CS21和CS22的第一接地选择晶体管GSTa可以连接到第二接地选择线。
在一些示例实施方式中，尽管没有在图2中示出，但是提供在从基板(未示出)起的相同高度处的接地选择晶体管可以连接到相同的接地选择线，并且提供在不同高度处的接地选择晶体管可以连接到不同的接地选择线。
从基板或接地选择晶体管GSTa和GSTb起的相同高度的存储单元共同地连接到相同的字线，并且从基板或接地选择晶体管GSTa和GSTb起的不同高度的存储单元连接到不同的字线。例如，单元串CS11、CS12、CS21和CS22的存储单元MC1至MC8连接到多条字线WL1至WL8(WL1、WL2、WL3、WL4、WL5、WL6、WL7和WL8)。
处于相同高度的第一串选择晶体管SSTa当中的属于同一行的第一串选择晶体管连接到相同的串选择线，并且属于不同行的第一串选择晶体管连接到不同的串选择线。例如，第一行中的单元串CS11和CS12的第一串选择晶体管SSTa共同地连接到串选择线SSL1a，并且第二行中的单元串CS21和CS22的第一串选择晶体管SSTa共同地连接到串选择线SSL2a。
类似地，处于相同高度的第二串选择晶体管SSTb当中的属于同一行的第二串选择晶体管连接到相同的串选择线，并且不同行中的第二串选择晶体管连接到不同的串选择线。例如，第一行中的单元串CS11和CS12的第二串选择晶体管SSTb共同地连接到串选择线SSL1b，并且第二行中的单元串CS21和CS22的第二串选择晶体管SSTb共同地连接到串选择线SSL2b。
在一些示例实施方式中，相同高度的虚设存储单元与相同的虚设字线连接，并且不同高度的虚设存储单元与不同的虚设字线连接。例如，第一虚设存储单元DMC1连接到第一虚设字线DWL1，第二虚设存储单元DMC2连接到第二虚设字线DWL2。
在一些示例实施方式中，图2所示的第一存储块BLK1是示例。例如，单元串的数量可以增加或减少，并且单元串的行数和单元串的列数可以根据单元串的数量而增加或减少。此外，在第一存储块BLK1中，单元串(GST、MC、DMC、SST等)的数量可以增加或减少，并且第一存储块BLK1的高度可以根据单元晶体管的数量而增加或减少。此外，与单元晶体管连接的线(GSL、WL、DWL、SSL等)的数量可以根据单元晶体管的数量而增加或减少。
在一些示例实施方式中，第一存储块BLK1可以包括第一存储结构STR1和第二存储结构STR2。第一存储结构STR1可以包括与接地选择线GSL、第一虚设字线DWL1以及第一字线WL1至第四字线WL4连接的单元晶体管。第二存储结构STR2可以包括与第五字线WL5至第八字线WL8、第二虚设字线DWL2和多条串选择线SSL1a、SSL1b、SSL2a和SSL2b连接的单元晶体管。
第一存储结构STR1可以提供在基板(未示出)之上(“上”)，第二存储结构STR2可以提供在第一存储结构STR1之上。在一些示例实施方式中，第一存储结构STR1和第二存储结构STR2可以通过金属间层IML彼此电连接。如这里所述的，在另一元件“上”的元件可以在该另一元件上面、在该另一元件下面，“直接在”该另一元件“上”(例如与其接触)、“间接地在”该另一元件上、其某些组合等。
第一存储结构STR1上的金属间层IML可以是用于提供中间连接焊盘的层，该中间连接焊盘配置为电连接(“电联接”)第一存储结构STR1的单元串和第二存储结构STR2的单元串。例如，金属间层IML可以包括多个中间焊盘，用于连接(“联接”)第一存储结构STR1和第二存储结构STR2的单元串CS11、CS12、CS21和CS22。第一存储结构STR1和第二存储结构STR2的单元串可以通过金属间层IML的中间焊盘彼此连接。
也就是，第一存储块BLK1可以具有多重堆叠结构。多重堆叠结构可以表示其中多个存储结构在垂直于基板的方向上堆叠的结构，并且所述多个存储结构中的相邻的存储结构通过金属间层IML连接。
在一些示例实施方式中，与第一存储结构STR1连接的字线(即DWL1和WL1至WL4)或者接地选择线GSL可以通过金属间层IML而与外围电路120连接。例如，金属间层IML可以包括分别对应于第一存储结构STR1的线的多个中间焊盘。用于连接中间焊盘和外围电路120的导电线可以提供在金属间层IML中。重申地，金属间层IML的多个中间焊盘(例如，如至少图4中示出的IPD1)可以与第一存储结构STR1中的多条第一字线(例如DWL1和WL1至WL4)当中的分开的相应第一字线连接。
与第二存储结构STR2连接的字线(即DWL2和WL5至WL8)或者位线BL1和BL2可以通过相同的上金属层(未示出，在图4中示出)而与外围电路120连接。例如，上金属层可以包括分别对应于第二存储结构STR2的线的上焊盘。用于连接上焊盘和外围电路120的导电线可以提供在上金属层中。
如上所述，由于与第一存储结构STR1连接的字线和与第二存储结构STR2连接的字线通过不同的层而与外围电路120连接，所以可以减少与每条线相关的层的复杂性。
在一些示例实施方式中，第一存储块BLK1的第一存储结构STR1和第二存储结构STR2可以被管理为不同的存储块。例如，外部装置(例如存储控制器)可以通过使用不同的块地址来管理第一存储结构STR1和第二存储结构STR2。也就是，外部装置可以基于第一块地址访问第一存储结构STR1，并可以基于第二块地址访问第二存储结构STR2。或者，第一存储块BLK1的第一存储结构STR1和第二存储结构STR2可以被管理为不同的子存储块。
尽管没有在图2中示出，但是第一存储结构STR1和第二存储结构STR2中的每个可以包括接地选择线、多条字线和串选择线，并且如上所述，可以被管理为不同的存储块。
图3是用于描述图1的非易失性存储器件的三维结构的概念图。在图3中概念性地示出非易失性存储器件100的三维结构。为了容易地描述本发明构思的技术构思，将关于第一存储块BLK1描述本发明构思的一些示例实施方式，但是本发明构思不限于此。
参照图1至图3，非易失性存储器件100可以包括第一存储块BLK1和外围电路120。第一存储块BLK1可以具有沿着行方向和列方向在垂直于基板(未示出)的方向(即高度方向)上堆叠的三维结构。
第一存储块BLK1可以包括第一存储结构STR1和第二存储结构STR2。如至少图4和图15所示，第一存储结构STR1和第二存储结构STR2可以每个具有三维结构。第一存储结构STR1的三维结构(这里也称为第一三维结构)可以与第二存储结构STR2的三维结构(这里也称为第二三维结构)不同。第一存储结构STR1可以包括在垂直于基板的方向上堆叠的线(例如接地选择线GSL、多条字线WL等)。也就是，第一存储结构STR1可以提供在基板上并可以具有三维结构。
第二存储结构STR2可以形成在第一存储结构STR1之上。例如，金属间层IML可以形成在第一存储结构STR1之上(“上”)，第二存储结构STR2可以形成在金属间层IML之上。第一存储结构STR1和第二存储结构STR2可以通过金属间层IML彼此电连接。具体地，第一存储结构STR1和第二存储结构STR2可以通过金属间层IML的中间连接焊盘而彼此电连接。
第一存储结构STR1和第二存储结构STR2中的每个可以包括单元核心区域CCR和接触区域CTR。单元核心区域CCR可以表示包括多个单元晶体管(或多个柱)的区域，接触区域CTR可以表示包括与接地选择线、字线或串选择线连接的接触插塞的区域，接地选择线、字线或串选择线与单元核心区域CCR连接。
例如，包括在第一存储结构STR1的单元核心区域CCR中的第一存储单元MC1(参照图2)可以与第一字线WL1连接。第一字线WL1可以沿着行方向延伸到接触区域CTR中。与第一字线WL1电连接的接触插塞可以提供在接触区域CTR中。包括在第二存储结构STR2的单元核心区域CCR中的第五存储单元MC5(参照图2)可以与第五字线WL5连接。第五字线WL5可以沿行方向延伸到接触区域CTR中。与第五字线WL5电连接的接触插塞可以提供在接触区域CTR中。
第一存储结构STR1和第二存储结构STR2可以通过串选择线SSL、字线WL和接地选择线GSL而与外围电路120连接。在一些示例实施方式中，第一存储结构STR1可以通过金属间层IML而与外围电路120连接，第二存储结构STR2可以通过上金属层UML而与外围电路120连接。
例如，第一存储结构STR1的单元核心区域CCR可以通过金属间层IML和第一存储结构STR1的接触区域CTR而与位于外围电路区域PRR中的外围电路120电连接，第二存储结构STR2的单元核心区域CCR可以通过上金属层UML和第二存储结构STR2的接触区域CTR而与外围电路120电连接。
在一些示例实施方式中，与第一存储结构STR1的第一字线WL1电连接的第一接触插塞可以与金属间层IML的中间焊盘连接，并且该中间焊盘可以通过中间导电线ICL而与设置在外围电路区域PRR中的外围电路120连接。相反，与第二存储结构STR2的第五字线WL5电连接的第五接触插塞可以与上金属层UML的上焊盘连接，并且上焊盘可以通过上导电线UCL而与外围电路120连接。
在一些示例实施方式中，并且如至少图4所示，上金属层UML可以形成在第二存储结构STR2之上(“上”)。上金属层UML可以是用于提供与第一存储块BLK1连接的位线BL的层。
如上所述，第一存储块BLK1可以包括多个堆叠的第一存储结构STR1和第二存储结构STR2，第一存储结构STR1的每条线可以通过金属间层IML而与外围电路120连接，形成在第一存储结构STR1之上的第二存储结构STR2的每条线可以通过上金属层UML而与外围电路120连接。
图4是图3的非易失性存储器件100沿着线IV-IV'截取的剖视图。为了图示的简洁，图4中示出第一存储块BLK1的一部分和外围电路120的一部分。此外，为了图示的简洁，假设第一存储块BLK1包括接地选择线GSL、第一字线WL1至第八字线WL8以及串选择线SSL。然而，本发明构思可以不限于此。例如，如图2所示，第一存储块BLK1还可以包括附加字线、附加虚设字线、附加接地选择线或附加串选择线等。为了简要的描述，没有描述与上述部件相同的部件。
参照图4，基板SUB上的第一存储结构STR1可以包括在垂直于基板SUB的顶表面SUBt的方向(即高度方向)上堆叠在基板SUB上的接地选择线GSL和第一字线WL1至第四字线WL4以及形成在基板SUB上的第一柱PL1。如这里所指代的，至少第一字线WL1至第四字线WL4可以在这里被统称为多条第一字线。如图4所示，第一柱PL1延伸穿过所述多条第一字线(例如WL1至WL4)。第一柱PL1可以提供在第一存储结构STR1的单元核心区域CCR中，并可以被提供为穿过在垂直于基板SUB的方向(即高度方向)上堆叠的第一字线WL1至第四字线WL4。第一柱PL1可以与金属间层IML的中间连接焊盘ICPD电连接。
如图4所示，金属间层IML在第一存储结构STR1上。如图4中进一步示出的，金属间层IML的多个中间焊盘(例如IPD1)可以与第一存储结构STR1的分开的相应第一字线(例如WL1至WL4)连接。
在一些示例实施方式中，第一存储结构STR1还可以包括与第一柱PL1类似的多个柱，并且所述多个柱可以与金属间层IML中的对应的中间连接焊盘电连接。在一些示例实施方式中，金属间层IML的中间连接焊盘可以配置为电连接第一存储结构STR1的多个柱和第二存储结构STR2的多个柱。
第一存储结构STR1的接触区域CTR可以是用于为接地选择线GSL和第一字线WL1至第四字线WL4提供接触插塞的区域。例如，第一接触插塞CP1可以提供在接触区域CTR中，第一接触插塞CP1与从单元核心区域CCR在行方向上延伸的第一字线WL1连接。第一接触插塞CP1可以配置为电连接第一字线WL1和金属间层IML的第一中间焊盘IPD1。如图4和图15所示，第一存储结构STR1可以包括多个第一接触插塞(例如CP1)，其中第一接触插塞(例如CP1)配置为将第一存储结构STR1的分开的相应的第一字线(例如WL1至WL4)电联接到金属间层IML的中间焊盘中的分开的相应中间焊盘(例如IPD1)。如图4和图15所示，多个第一接触插塞(例如CP1)可以与金属间层IML的多条中间导电线ICL中的分开的相应中间导电线ICL连接。
金属间层IML的第一中间焊盘IPD1可以通过中间导电线ICL而与第二中间焊盘IPD2连接。第二中间焊盘IPD2可以通过第一源极接触插塞SCP1而与提供在外围电路区域PRR中的第一晶体管TR1的第一源极区SR1连接。第一晶体管TR1可以是包括在外围电路120中的部件的任一个中包括的晶体管。重申地，外围电路120可以包括第一晶体管TR1。
也就是，第一中间焊盘IPD1、中间导电线ICL和第二中间焊盘IPD2可以被包括在金属间层IML中，并且第一存储结构STR1的第一字线WL1可以通过金属间层IML而与外围电路120连接。
如图4所示，并且如图15中进一步示出的，金属间层IML包括多条中间导电线ICL，其中中间导电线ICL与金属间层IML的多个中间焊盘中的分开的相应中间焊盘(例如IPD1)连接。如至少图4和图15所示，中间导电线ICL可以与第一存储结构STR1的分开的相应第一字线(例如WL1至WL4)连接。
如图4所示，外围电路120可以在基板SUB上。此外，如图4所示，金属间层IML包括将第一存储结构STR1的多条第一字线(例如WL1至WL4)电连接到外围电路120的多条中间导电线ICL。
第二存储结构STR2可以包括在垂直于基板SUB的顶表面SUBt的方向上堆叠在第一存储结构STR1之上(“上”)的第五字线WL5至第八字线WL8和串选择线SSL、以及第二柱PL2。例如，金属间层IML可以形成在第一存储结构STR1之上(“上”)，第五字线WL5至第八字线WL8和串选择线SSL可以堆叠在金属间层IML之上(“上”)。例如，第二柱PL2可以提供在第二存储结构STR2的单元核心区域CCR中，并可以被提供为穿过在垂直方向上堆叠在金属间层IML上的第五字线WL5至第八字线WL8和串选择线SSL。如上所述，第二柱PL2可以通过金属间层IML的中间连接焊盘ICPD而与第一柱PL1电连接。如这里所指代的，至少第五字线WL5至第八字线WL8可以在这里统称为多条第二字线。如图4所示，第二柱PL2延伸穿过多条第二字线(例如WL5至WL8)。
第二柱PL2可以通过漏极131和位线接触插塞BCP而与位线BL连接。位线BL可以被提供(“包括”)在上金属层UML中，并且位线BL可以电联接到第二柱PL2。在一些示例实施方式中，第一柱PL1和第二柱PL2可以通过中间连接焊盘ICPD而彼此电连接(“电联接”)。重申地，中间连接焊盘ICPD可以配置为将第一柱PL1和第二柱PL2彼此电联接。因此，第一柱PL1和第二柱PL2可以与位线BL电连接。也就是，一个单元串可以通过第一柱PL1和第二柱PL2以及中间连接焊盘ICPD形成。因此，在上金属层UML例如如至少图4所示包括多条位线BL的情况下，位线BL可以与第一存储结构STR1和第二存储结构STR2两者电联接。
如至少图4所示，第一存储结构STR1可以包括延伸穿过基板SUB上的第一存储结构STR1的第一字线(例如WL1至WL4)的多个第一柱PL1，金属间层IML可以包括与分开的相应第一柱PL1连接的多个中间连接焊盘ICPD，第二存储结构STR2可以包括延伸穿过基板SUB上的第二存储结构STR2的第二字线(例如WL5至WL8)的多个第二柱PL2。第二柱PL2可以与金属间层IML的分开的相应中间连接焊盘ICPD连接。
在一些示例实施方式中，第二存储结构STR2还可以包括与第二柱PL2类似的多个柱。多个柱可以与金属间层IML中的对应中间连接焊盘电连接，并可以通过漏极和接触插塞而与对应的位线连接。
第二存储结构STR2的接触区域CTR可以是用于为第五字线WL5至第八字线WL8和串选择线SSL提供接触插塞的区域。例如，接触插塞CP5和CP5'可以提供在接触区域CTR中，接触插塞CP5和CP5'与从单元核心区域CCR在行方向上延伸的第五字线WL5连接。第五接触插塞CP5和CP5'可以配置为电连接第五字线WL5和第一上焊盘UPD1。如至少图4所示，上金属层UML的多个上焊盘(例如UPD1)可以与第二存储结构STR2的第二字线中的分开的相应第二字线(例如WL5至WL8)连接。
如图4和图15所示，第二存储结构STR2可以包括多个第二接触插塞(例如CP5)，其中第二接触插塞(例如CP5)配置为将第二存储结构STR2的分开的相应的第二字线(例如WL5至WL8)电联接到上金属层UML的上焊盘中的分开的相应上焊盘(例如UPD1)。如图4和图15所示，多个第二接触插塞(例如CP5)可以与上金属层UML的多条上导电线UCL中的分开的相应上导电线UCL连接。如至少图4和图15所示，上导电线UCL可以与第二存储结构STR2的分开的相应第二字线(例如WL5至WL8)连接。
在一些示例实施方式中，第一上焊盘UPD1可以被包括在上金属层UML中。换句话说，包括与第二存储结构STR2的第五字线WL5连接的第一上焊盘UPD1的层可以和包括与第一存储结构STR1的第一字线WL1连接的第一中间焊盘IPD1的层不同。
如图4所示，并且如图15中进一步示出的，上金属层UML包括多条上导电线UCL，其中上导电线UCL与上金属层UML的多个上焊盘中的分开的相应上焊盘(例如UPD1)连接。如图4所示，上金属层UML包括将第二存储结构STR2的多条第二字线(例如WL5至WL8)电联接到外围电路120的多条上导电线UCL。
上金属层UML的第一上焊盘UPD1可以通过上导电线UCL而与第二上焊盘UPD2连接。上导电线UCL可以是包括在上金属层UML中的导电材料。第二上焊盘UPD2可以通过第二源极接触插塞SCP2和SCP2'而与提供在外围电路区域PRR中的第二晶体管TR2的第二源极区SR2连接。也就是，第一上焊盘UPD1、上导电线UCL和第二上焊盘UPD2可以被包括在上金属层UML中。因此，第二存储结构STR2的第五字线WL5可以通过上金属层UML而与外围电路120连接。如图4所示，外围电路120可以包括第二晶体管TR2。
在一些示例实施方式中，如图4的外围电路区域PRR所示，第一晶体管TR1可以与金属间层IML的中间焊盘连接，第二晶体管TR2可以与上金属层UML的上焊盘连接。例如，第一晶体管TR1的第一源极区SR1、第一栅极GT1和第一漏极区DR1中的每个可以通过相应的接触插塞而与包括在金属间层IML中的中间外围焊盘连接。或者，第二晶体管TR2的第二源极区SR2、第二栅极GT2和第二漏极区DR2中的每个可以通过相应的接触插塞而与包括在上金属层UML中的上外围焊盘连接。也就是，形成在外围电路区域PRR中的外围电路120可以通过金属间层IML或上金属层UML而与第一存储块BLK1连接。
如至少图3和图4所示，外围电路PRR与金属间层IML的中间导电线ICL和上金属层UML的上导电线UCL两者连接。将理解，如至少图15所示，图4所示的器件可以包括多条中间导电线ICL和多条上导电线UCL。
在一些示例实施方式中，如在第一字线WL1中，接地选择线GSL和第二字线WL2至第四字线WL4中的每个可以与提供在接触区域CTR中的接触插塞连接，并且该接触插塞可以与金属间层IML的中间焊盘连接。尽管没有在图4中示出，但是中间焊盘可以通过包括在金属间层IML中的导电线而与外围电路120的相应部件(或元件)连接。
在一些示例实施方式中，如在第五字线WL5中，第六字线WL6至第八字线WL8和串选择线SSL中的每个可以与提供在接触区域CTR中的接触插塞连接，并且该接触插塞可以与上金属层UML的上焊盘连接。尽管没有在图4中示出，但是上焊盘可以通过提供在上金属层UML中的导电线而与对应的上外围焊盘连接。
如上所述，根据本发明构思的一些示例实施方式的第一存储块BLK1可以包括在垂直于基板SUB的方向上堆叠的第一存储结构STR1和第二存储结构STR2。第一存储结构STR1和第二存储结构STR2可以通过金属间层IML彼此电连接。包括在第一存储结构STR1中的线(例如接地选择线、字线等)可以通过金属间层IML而与外围电路120连接，包括在第二存储结构STR2中的线(例如字线、串选择线等)可以通过上金属层UML而与外围电路120连接。根据以上描述，由于用于连接第一存储块BLK1和外围电路120的导电线被分布到不同的层，所以非易失性存储器件100的布局的复杂性降低。
图5A至图5D是用于清楚地描述图4的第一存储块BLK1的结构的视图。为了图示的简洁和描述的方便，省略了对于描述第一存储块BLK1的结构不需要的部件或与该部件相关的描述。此外，为了防止本发明构思的技术思想模糊，省略与具体工艺相关的描述。
参照图4和图5A，在第一存储块BLK1a中，接地选择线GSL和第一字线WL1至第四字线WL4可以在垂直于基板SUB的方向上堆叠在基板SUB上。在一些示例实施方式中，接地选择线GSL和第一字线WL1至第四字线WL4可以被包括在第一存储结构STR1中。
参照图4和图5B，分别与接地选择线GSL和第一字线WL1至第四字线WL4连接的接触插塞CP可以形成在第一存储块BLK1b中的第一存储结构STR1的接触区域CTR中，并且穿过接地选择线GSL和第一字线WL1至第四字线WL4的第一柱PL1可以形成在第一存储块BLK1b中的第一存储结构STR1的单元核心区域CCR中。可以形成与接触插塞CP的一端连接的中间焊盘IPD，并且可以形成与第一柱PL1的一端连接的中间连接焊盘ICPD。
参照图4和图5C，在第一存储块BLK1c中，中间焊盘IPD和中间连接焊盘ICPD可以被包括在上述金属间层IML中。在一些示例实施方式中，在金属间层IML中，除了中间焊盘IPD和中间连接焊盘ICPD之外的剩余区域可以填充有绝缘材料。
第五字线WL5至第八字线WL8以及串选择线SSL可以在垂直于基板SUB的方向上形成在金属间层IML之上。第五字线WL5至第八字线WL8和串选择线SSL可以被包括在第二存储结构STR2中。
参照图4和图5D，分别与第五字线WL5至第八字线WL8和串选择线SSL连接的接触插塞CP和CP'可以形成在第一存储块BLK1d中的第二存储结构STR2的接触区域CTR中，并且穿过第五字线WL5至第八字线WL8和串选择线SSL的第二柱PL2可以形成在第一存储块BLK1d中的第二存储结构STR2的单元核心区域CCR中。
可以形成与接触插塞CP'的一端连接的上焊盘UPD。也就是，第五字线WL5至第八字线WL8和串选择线SSL中的每个可以通过接触插塞CP和CP'而与对应的上焊盘UPD电连接。第二柱PL2可以通过漏极和接触插塞而与提供在上金属层UML中的位线BL连接(例如电联接)。在一些示例实施方式中，上焊盘UPD和位线BL可以提供在相同的层(即第一金属层)中。
如上所述，第一存储块BLK1可以具有多重堆叠结构。多重堆叠结构可以表示其中多个存储结构通过多个金属间层彼此电连接的结构。也就是，第一存储块BLK1可以包括多个存储结构，并且所述多个存储结构可以通过中间连接层彼此连接。在一些示例实施方式中，第一存储块BLK1的多个存储结构可以通过不同的中间连接层IML或通过位于最上侧的上金属层UML而与外围电路120连接。
下面，将描述根据本发明构思的技术思想的各种存储块的结构。然而，将在下面描述的存储块的结构仅是用于容易地描述本发明构思的技术思想的示例，本发明构思不限于此。此外，术语“第一”、“第二”等用于清楚地区分本发明构思的实施方式，但是存储块的结构不通过该术语来区分。例如，新的存储块的结构可以通过将第一存储块和第二存储块结合来提出。为了图示的简洁和描述的方便，这里将不重复与相同或类似部件相关的详细描述。
图6是示出根据本发明构思的第二存储块BLK2的结构的剖视图。参照图6，第二存储块BLK2可以包括形成在基板SUB上的第一存储结构STR1和形成在第一存储结构STR1之上的第二存储结构STR2。
例如，第一存储结构STR1可以包括在垂直于基板SUB的方向上堆叠的接地选择线GSL和第一字线WL1至第四字线WL4。第二存储结构STR2可以包括在垂直于基板SUB的方向上堆叠在金属间层IML之上的第五字线WL5至第八字线WL8和串选择线SSL。第一存储结构STR1和第二存储结构STR2可以通过金属间层IML彼此电连接。参照图1至图5描述第一存储结构STR1和第二存储结构STR2，因此这里将不重复其详细描述。
与图4的第一存储块BLK1不同，图6的第二存储块BLK2的第一存储结构STR1和第二存储结构STR2的接触区域CTR可以设置为在基板SUB上彼此交叠。例如，图4的第一存储块BLK1的第一存储结构STR1和第二存储结构STR2的接触区域CTR可以设置为在基板SUB上不彼此交叠。相反，图6的第二存储块BLK2的第一存储结构STR1和第二存储结构STR2的接触区域CTR可以设置为在基板SUB上彼此交叠。
由于第一存储结构STR1的线通过金属间层IML而与外围电路120连接并且第二存储结构STR2的线通过上金属层UML而与外围电路120连接，所以尽管第二存储块BLK2的第一存储结构STR1和第二存储结构STR2的接触区域CTR在基板SUB上彼此交叠，但是第一存储结构STR1和第二存储结构STR2的所有线可以与外围电路120连接。此外，第二存储块BLK2的第一存储结构STR1和第二存储结构STR2的接触区域CTR可以在基板SUB上彼此交叠，因此，整个块尺寸可以减小。
图7是示出根据本发明构思的第三存储块BLK3的结构的剖视图。参照图7，第三块BLK3可以包括形成在基板SUB上的第一存储结构STR1和形成在第一存储结构STR1之上的第二存储结构STR2。第一存储结构STR1和第二存储结构STR2可以通过金属间层IML彼此电连接。第一存储结构STR1和第二存储结构STR2参照图1至图5描述，因此，这里将不重复其详细描述。
图7的第三存储块BLK3的第一存储结构STR1和第二存储结构STR2的接触区域CTR可以设置为在基板SUB上彼此交叠。然而，与图2的第二存储块BLK2不同，图7的第三存储块BLK3中的第一存储结构STR1的线的一部分(例如接地选择线GSL)可以通过接触插塞CP和CP'而与上金属层UML的上焊盘UPD连接。换句话说，第一存储结构STR1的一些线可以通过上金属层UML而与外围电路120连接，并且第一存储结构STR1的其余线可以通过金属间层IML而与外围电路120连接。
在一些示例实施方式中，根据本发明构思的存储块的结构不限于图7所示的第三存储块BLK3。例如，第一存储结构STR1的接地选择线、虚设字线或字线的一部分可以通过上金属层UML而与外围电路120连接。第一存储结构STR1和第二存储结构STR2的接触区域CTR在基板SUB上彼此交叠的区域或区可以随与上金属层UML连接的线的种类或数量而变化。
图8是示出根据本发明构思的第四存储块BLK4的剖视图。参照图8，第四存储块BLK4可以包括形成在基板SUB上的第一存储结构STR1和形成在第一存储结构STR1之上的第二存储结构STR2。第一存储结构STR1和第二存储结构STR2可以通过金属间层IML彼此电连接。
如图8所示，第一存储结构STR1和第二存储结构STR2中的每个存储结构可以包括第一接触区域CTR1、第二接触区域CTR2和核心区域CCR。如所示的，第一接触区域CTR1在核心区域CCR的第一侧，第二接触区域CTR2在核心区域CCR的第二侧，第二侧与第一侧相反。如图8所示，第一接触插塞(例如CP1)在第一存储结构STR1的第一接触区域CTR1中，第二接触插塞(例如CP5)在第二存储结构STR2的第二接触区域CTR2中。
对于第一存储结构STR1的各条线的接触插塞可以形成在第四存储块BLK4的第一存储结构STR1的第一接触区域CTR1中，并且对于第二存储结构STR2的各条线的接触插塞可以形成在第二存储结构STR2的第二接触区域CTR2中。第一接触区域CTR1可以表示在行方向上设置在单元核心区域CCR的第一侧的区域，第二接触区域CTR2可以表示在与行方向相反的方向上设置在单元核心区域CCR的第二侧(与第一侧相反)的区域。也就是，第四存储块BLK4可以包括设置在关于单元核心区域CCR的相反两侧的第一接触区域CTR1和第二接触区域CTR2。
如上所述，第一存储结构STR1可以通过金属间层IML而与外围电路120连接，第二存储结构STR2可以通过上金属层UML而与外围电路120连接。在这种情况下，第四存储块BLK4的第一存储结构STR1可以通过第一接触区域CTR1的接触插塞而与金属间层IML(或中间焊盘IPD)连接，并且第四存储块BLK4的第二存储结构STR2可以通过第二接触区域CTR2的接触插塞而与上金属层UML(或上焊盘UPD)连接。
图9是示出根据本发明构思的第五存储块BLK5的剖视图。参照图9，第五存储块BLK5可以包括形成在基板SUB上的第一存储结构STR1和形成在第一存储结构STR1之上的第二存储结构STR2。第一存储结构STR1和第二存储结构STR2可以通过金属间层IML彼此电连接。
由于第五存储块BLK5类似于图8的第四存储块BLK4，所以将描述第四存储块BLK4和第五存储块BLK5之间的差异。与图8的第四存储块BLK4不同，第五存储块BLK5可以配置为使得第一存储结构STR1的线的一部分通过上金属层UML而与外围电路120连接。例如，第一存储结构STR1的接地选择线GSL可以通过上金属层UML而与外围电路120连接。在这种情况下，接地选择线GSL可以通过第一接触插塞CP1、中间焊盘IPD和第二接触插塞CP2和CP2'而与第一上焊盘UPD1(例如附加上焊盘)连接。
也就是，第五存储块BLK5的第一存储结构STR1的一些线可以通过上金属层UML而与外围电路120连接，并且其其余线可以通过金属间层IML而与外围电路120连接。在这种情况下，为了连接一些线和上金属层UML的上焊盘，如图9所示，可以提供多个接触插塞和中间焊盘。然而，本发明构思不限于此。例如，为了连接一些线和上金属层UML的上焊盘，可以提供接触插塞CP和CP'，类似于图7的第三存储块BLK3。
图10是示出根据本发明构思的第六存储块BLK6的剖视图。参照图10，第六存储块BLK6可以包括形成在基板SUB上的第一存储结构STR1和形成在第一存储结构STR1上的第二存储结构STR2。第一存储结构STR1和第二存储结构STR2可以通过金属间层IML而彼此电连接。
第六存储块BLK6的第一存储结构STR1可以通过金属间层IML而与外围电路120连接。在这种情况下，第一存储结构STR1的一些线通过形成在第一接触区域CTR1中的接触插塞而与金属间层IML的中间焊盘连接，并且其其余线通过形成在第二接触区域CTR2中的接触插塞而与金属间层IML的中间焊盘连接。
第二存储结构STR2可以通过上金属层UML而与外围电路120连接。在这种情况下，第二存储结构STR2的一些线通过形成在第一接触区域CTR1中的接触插塞而与上金属层UML的上焊盘连接，并且其其余线通过形成在第二接触区域CTR2中的接触插塞而与上金属层UML的上焊盘连接。
在一些示例实施方式中，如图10所示，对应于第六存储块BLK6的第一存储结构STR1的第(2n-1)阶梯的线可以通过第一接触区域CTR1的接触插塞而与金属间层IML连接，对应于第2n阶梯的线可以通过第二接触区域CTR2的接触插塞而与金属间层IML连接。对应于第六存储块BLK6的第二存储结构STR2的第(2n-1)阶梯的线可以通过第二接触区域CTR2的接触插塞而与上金属层UML连接，对应于第2n阶梯的线可以通过第一接触区域CTR1的接触插塞而与上金属层UML连接。
在一些示例实施方式中，在第一接触区域CTR1和第二接触区域CTR2中，没有与接触插塞连接的层可以形成为与其上面的层交叠，从而减小第一接触区域CTR1和第二接触区域CTR2的尺寸。例如，在第一存储结构STR1的第一接触区域CTR1中，第一层和第三层的线可以与接触插塞连接，第二层的线可以不与接触插塞连接。在这种情况下，第二层的线可以形成在第一存储结构STR1的第一接触区域CTR1中以具有与第三层的线相同的长度，从而减小第一接触区域CTR1的整个长度。类似地，在第一存储结构STR1的第二接触区域CTR2中或在第二存储结构STR2的第一接触区域CTR1和第二接触区域CTR2中，如上所述，特定层的线的长度可减小，从而减小第六存储块BLK6的整个尺寸。
图11是示出根据本发明构思的第七存储块BLK7的剖视图。参照图11，第七存储块BLK7可以包括多个存储结构STR1至STRn。所述多个存储结构STR1至STRn可以通过多个金属间层IML1至IMLn-1彼此连接。所述多个存储结构STR1至STRn可以通过多个金属间层IML1至IMLn-1和上金属层UML而与外围电路120连接。例如，第一存储结构STR1可以通过第一金属间层IML1而与外围电路120连接，第二存储结构STR2可以通过第二金属间层IML2而与外围电路120连接，第三存储结构STR3可以通过第三金属间层IML3而与外围电路120连接。位于最上侧的第n存储结构STRn可以通过上金属层UML而与外围电路120连接。
图11中示出的多重堆叠结构是示例，本发明构思不限于此。多个存储结构STR1至STRn中的两个或更多个可以通过多个金属间层IML1至IMLn-1中的相同的金属间层而与外围电路120连接。例如，尽管没有在图11中示出，但是第一存储结构STR1和第二存储结构STR2可以通过第二金属间层IML2连接到外围电路120。
图12是示出根据本发明构思的一些示例实施方式的非易失性存储器件的剖视图。参照图12，非易失性存储器件100'可以包括第一存储块BLK1和第一晶体管TR1。第一存储块BLK1可以包括第一存储结构STR1和第二存储结构STR2。第一存储结构STR1和第二存储结构STR2可以通过金属间层IML彼此电连接。由于第一存储块BLK1类似于图4的第一存储块BLK1，所以这里将不重复其描述。在一些示例实施方式中，图12中示出的第一存储块BLK1可以用以上描述的第二存储块BLK2至第六存储块BLK6中的任何一个替代。
第二存储结构STR2的线可以通过上金属层UML而与外围电路120连接。在这种情况下，提供在上金属层UML中的上导电线UCL可以通过中间接触插塞ICP而与金属间层IML连接，这里中间接触插塞ICP也被称为金属间层的“附加导电线”，其与上金属层UML的多条上导电线UCL中的一条上导电线UCL连接。中间接触插塞ICP可以通过金属间层IML的中间导电线ICL而与外围电路120连接。换句话说，第二存储结构STR2的线的所有或一部分可以通过上金属层UML和金属间层IML而与外围电路120连接。也就是，当上金属层UML的上导电线UCL与金属间层IML的中间导电线ICL连接时，上金属层UML的布局的复杂性可以降低。
图13是用于描述根据本发明构思的一些示例实施方式的非易失性存储器件的视图。为了图示的简洁和简要的描述，在图13中概念性地示出非易失性存储器件200的三维结构。此外，为了便于描述，这里将不重复和与上述部件相同的部件相关的描述。
参照图13，非易失性存储器件200可以包括第一存储块BLK1和外围电路220。第一存储块BLK1可以被划分为单元核心区域CCR和接触区域CTR，并可以包括第一存储结构STR1和第二存储结构STR2。第一存储结构STR1和第二存储结构STR2可以通过金属间层IML彼此连接，并可以通过金属间层IML和上金属层UML而与外围电路220连接。第一存储块BLK1类似于图3和图4的第一存储块BLK1，因此，这里将不重复其详细描述。在一些示例实施方式中，第一存储块BLK1可以用以上描述的第二存储块BLK2至第六存储块BLK6中的任何一个替代。
在一些示例实施方式中，外围电路220可以包括第一外围电路区域PRR1和第二外围电路区域PRR2。在这种情况下，包括在第一外围电路区域PRR1中的部件和包括在第二外围电路区域PRR2中的部件可以彼此电连接以控制第一存储块BLK1。在一些示例实施方式中，包括在第一外围电路区域PRR1中的部件和包括在第二外围电路区域PRR2中的部件可以通过金属间层IML彼此电连接。例如，包括在第一外围电路区域PRR1中的第一晶体管和包括在第二外围电路区域PRR2中的第二晶体管可以通过金属间层IML的中间导电线ICL彼此连接。也就是，由于外围电路220的部件(或元件)通过金属间层IML彼此连接，所以降低了外围电路220的布局的复杂性。此外，由于外围电路120的部件(或元件)彼此连接而没有与上金属层UML连接的接触插塞，所以容易设计外围电路220。
图14是图13的非易失性存储器件200沿着线XIV-XIV'截取的剖视图。为了简要的描述，这里将不重复和与上述部件相同的部件相关的描述。参照图14，非易失性存储器件200可以包括第一存储块BLK1和外围电路220。第一存储块BLK1可以被划分为单元核心区域CCR和接触区域CTR，并可以包括第一存储结构STR1和第二存储结构STR2。第一存储结构STR1和第二存储结构STR2可以通过金属间层IML彼此连接并可以通过金属间层IML和上金属层UML而与外围电路220连接。
如上所述，外围电路220可以包括形成在第一外围电路区域PRR1和第二外围电路区域PRR2上的第一晶体管TR1和第二晶体管TR2。第一晶体管TR1的第一漏极DR1可以通过接触插塞而与第一中间焊盘IPD1连接。第一中间焊盘IPD1可以通过中间导电线ICL而与第二中间焊盘IPD2连接。第二中间焊盘IPD2可以通过接触插塞而与第二晶体管TR2的第二源极区SR2连接。也就是，外围电路220的第一晶体管TR1和第二晶体管TR2可以通过金属间层IML的中间导电线ICL(例如“附加导电线”)而彼此电连接。
在一些示例实施方式中，第一晶体管TR1的第一栅极GT1和第一源极SR1可以通过接触插塞而与金属间层IML的中间焊盘连接，并且第二晶体管TR2的第二栅极GT2和第二漏极DR2可以通过接触插塞而与上金属层UML的上焊盘UPD连接。也就是，包括在外围电路220中的部件(例如TR1和TR2)可以通过金属间层IML或上金属层UML而彼此连接，或者可以通过金属间层IML或上金属层UML而与任何其它相应的部件连接。这样，由于外围电路220的互连通过各种层形成，所以降低了布局的复杂性。
图15、图16和图17是根据本发明构思的一些示例实施方式的存储块的示范性剖视图。将参照图15至图17描述根据本发明构思的一些示例实施方式的一些存储块的结构。然而，本发明构思不限于此。
参照图15，第二存储块BLK2可以包括第一存储结构STR1、第二存储结构STR2、金属间层IML和上金属层UML。第一存储结构STR1和第二存储结构STR2中的每个可以包括在垂直于基板SUB的方向上堆叠的多条线。第一存储结构STR1和第二存储结构STR2可以通过金属间层IML彼此电连接。例如，第一存储结构STR1的多个第一柱和第二存储结构STR2的多个第二柱PL2可以通过金属间层IML的中间连接焊盘而彼此电连接。
如上所述，第一存储结构STR1的多条线可以通过包括在金属间层IML中的多条中间导电线ICL而与外围电路(未示出)连接，第二存储结构STR2的多条线可以通过包括在上金属层UML中的多条上导电线UCL而与外围电路连接。在一些示例实施方式中，上金属层UML可以是包括用于连接位线BL和串选择线SSL的导电线的层。
参照图16，第四存储块BLK4可以包括第一存储结构STR1、第二存储结构STR2、金属间层IML和上金属层UML。第一存储结构STR1和第二存储结构STR2中的每个可以包括在垂直于基板SUB的方向上堆叠的多条线。第一存储结构STR1和第二存储结构STR2可以通过金属间层IML而彼此电连接。
如上所述，第一存储结构STR1的多条线可以通过包括在金属间层IML中的多条中间导电线ICL而与外围电路(未示出)连接，并且第二存储结构STR2的多条线可以通过包括在上金属层UML中的多条上导电线UCL而与外围电路连接。在这种情况下，用于连接第一存储结构STR1的多条线和多条中间导电线ICL的多个接触插塞可以提供在第一存储结构STR1的第一接触区域CTR1中，并且用于连接第二存储结构STR2的多条线和多条上导电线UCL的多个接触插塞可以提供在第二存储结构STR2的第二接触区域CTR2中。
参照图17，第七存储块BLK7可以包括第一存储结构STR1至第四存储结构STR4、第一金属间层IML1至第三金属间层IML3以及上金属层UML。第一存储结构STR1至第四存储结构STR4中的每个可以包括在垂直于基板SUB的方向上堆叠的多条线。第一存储结构STR1至第四存储结构STR4可以通过第一金属间层IML1至第三金属间层IML3而彼此电连接。
如上所述，第一存储结构STR1的多条线可以通过包括在第一金属间层IML1中的第一中间导电线ICL1而与外围电路(未示出)连接；第二存储结构STR2的多条线可以通过包括在第二金属间层IML2中的第二中间导电线ICL2而与外围电路连接；第三存储结构STR3的多条线可以通过包括在第三金属间层IML3中的第三中间导电线ICL3而与外围电路连接，并且第四存储结构STR4的多条线可以通过包括在上金属层UML中的多条上导电线而与外围电路连接。
图15至图17中示出的存储块BLK2、BLK4和BLK7被举例说明以容易地描述本发明构思的技术思想，而不限于此。
如上所述，根据本发明构思的非易失性存储器件可以包括具有三维结构的存储块，并且存储块可以包括多重堆叠的存储结构。存储结构可以通过不同的层而与外围电路连接。这样，与存储结构的互连相关的布局的复杂性可以降低，并且存储块的尺寸可以减小。因此，提供了具有减小的面积的非易失性存储器件。
图18是示出应用根据本发明构思的非易失性存储器件的固态驱动器(SSD)系统1000的方框图。参照图18，SSD系统1000包括主机1100和SSD 1200。
SSD 1200通过信号连接器1201而向主机1100发送信号SIG以及从主机1100接收信号SIG，并通过电源连接器1202被供应电力PWR。SSD 1200包括SSD控制器1210、多个闪存1221至122n、辅助电源1230和缓冲存储器1240。在一些示例实施方式中，所述多个闪存1221至122n中的每个可以用单独的芯片或单独的封装实现并可以由主机1100识别为物理空间SP。
SSD控制器1210可以响应于来自主机1100的信号SIG来控制多个闪存1221至122n。多个闪存1221至122n可以在SSD控制器1210的控制下操作。辅助电源1230可以经由电源连接器1202连接到主机1100。在一些示例实施方式中，多个闪存1221至122n中的每个可以包括参照图1至图17描述的存储块或存储结构。辅助电源1230可以由来自主机1100的电力PWR充电。在电力PWR没有从主机1100顺利地供应的情况下，辅助电源1230可以提供SSD系统1200的电力。
根据本发明构思的非易失性存储器件包括多重堆叠的存储结构。存储结构可以通过不同的层而与外围电路连接。因此，由于减少了和与存储结构连接的互连相关的布局的复杂性，所以提供具有减小的面积的存储器件。
尽管已经参照本发明构思的示范性实施方式描述了本发明构思，但是对于本领域普通技术人员将是显然的，可以对其进行各种改变和修改，而没有脱离本发明构思的精神和范围，本发明构思的范围在权利要求书中阐述。
本申请要求于2017年12月20日在韩国知识产权局提交的韩国专利申请第10-2017-0175808号的优先权，其公开内容通过引用整体地结合于此。

Claims (24)

1.一种存储器件，包括：
基板；
第一存储结构，所述第一存储结构包括在垂直于所述基板的顶表面的方向上堆叠在所述基板上的多条第一字线；
金属间层，所述金属间层在所述第一存储结构上，所述金属间层包括多个中间焊盘，所述多个中间焊盘分别与所述多条第一字线连接；
第二存储结构，所述第二存储结构包括在垂直于所述基板的所述顶表面的方向上堆叠在所述金属间层上的多条第二字线；以及
上金属层，所述上金属层在所述第二存储结构上，所述上金属层包括多个上焊盘，所述多个上焊盘分别与所述多条第二字线连接。
2.如权利要求1所述的存储器件，其中
所述金属间层还包括多条中间导电线，所述多条中间导电线分别与所述多个中间焊盘连接，并且
所述上金属层还包括多条上导电线，所述多条上导电线分别与所述多个上焊盘连接。
3.如权利要求2所述的存储器件，还包括：
外围电路，与所述多条中间导电线和所述多条上导电线连接。
4.如权利要求2所述的存储器件，其中所述金属间层还包括附加导电线，所述附加导电线与所述多条上导电线中的一个上导电线连接。
5.如权利要求1所述的存储器件，其中
所述第一存储结构还包括穿过所述多条第一字线的第一柱，并且
所述第二存储结构还包括穿过所述多条第二字线的第二柱。
6.如权利要求5所述的存储器件，其中所述金属间层还包括中间连接焊盘，所述中间连接焊盘配置为将所述第一柱和所述第二柱彼此电联接。
7.如权利要求5所述的存储器件，其中所述上金属层还包括电联接到所述第二柱的位线。
8.如权利要求1所述的存储器件，其中
所述第一存储结构还包括多个第一接触插塞，所述多个第一接触插塞配置为分别将所述多条第一字线电联接到所述多个中间焊盘；并且
所述第二存储结构还包括多个第二接触插塞，所述多个第二接触插塞配置为分别将所述多条第二字线电联接到所述多个上焊盘。
9.如权利要求8所述的存储器件，其中
所述第一存储结构和所述第二存储结构中的每个存储结构包括第一接触区域、第二接触区域和核心区域，所述第一接触区域在所述核心区域的第一侧并且所述第二接触区域在所述核心区域的第二侧，所述第二侧与所述第一侧相反，并且
所述多个第一接触插塞在所述第一存储结构的所述第一接触区域中，所述多个第二接触插塞在所述第二存储结构的所述第二接触区域中。
10.如权利要求1所述的存储器件，其中
所述第一存储结构还包括接地选择线，并且
所述上金属层还包括与所述接地选择线连接的附加上焊盘。
11.一种存储器件，包括：
基板；
外围电路，所述外围电路在所述基板上；
第一存储结构，所述第一存储结构包括在垂直于所述基板的顶表面的方向上堆叠在所述基板上的多条第一字线；
金属间层，所述金属间层在所述第一存储结构上，所述金属间层包括将所述多条第一字线电联接到所述外围电路的多条中间导电线；
第二存储结构，所述第二存储结构包括在垂直于所述基板的所述顶表面的方向上堆叠在所述金属间层上的多条第二字线；以及
上金属层，所述上金属层在所述第二存储结构上，所述上金属层包括将所述多条第二字线电联接到所述外围电路的多条上导电线。
12.如权利要求11所述的存储器件，其中
所述第一存储结构还包括穿过所述多条第一字线的第一柱，并且
所述第二存储结构还包括穿过所述多条第二字线的第二柱。
13.如权利要求12所述的存储器件，其中所述金属间层还包括中间连接焊盘，所述中间连接焊盘将所述第一柱和所述第二柱彼此电连接。
14.如权利要求12所述的存储器件，其中所述上金属层还包括电联接到所述第二柱的位线。
15.如权利要求11所述的存储器件，其中所述外围电路包括：
多个第一接触插塞，所述多个第一接触插塞分别与所述多条中间导电线连接，和
多个第二接触插塞，所述多个第二接触插塞分别与所述多条上导电线连接。
16.如权利要求11所述的存储器件，其中
所述外围电路包括第一晶体管和第二晶体管，并且
所述金属间层还包括将所述第一晶体管和所述第二晶体管彼此电联接的附加导电线。
17.一种存储器件，包括：
基板；
第一存储结构，所述第一存储结构包括
多条第一字线，在垂直于所述基板的顶表面的方向上堆叠在所述基板上，和
多个第一柱，穿过所述基板上的所述多条第一字线；
金属间层，所述金属间层在所述第一存储结构上，所述金属间层包括
多个中间焊盘，所述多个中间焊盘分别与所述多条第一字线连接，和
多个中间连接焊盘，所述多个中间连接焊盘分别与所述多个第一柱连接；
第二存储结构，所述第二存储结构包括
多条第二字线，在垂直于所述基板的所述顶表面的方向上堆叠在所述金属间层上，和
多个第二柱，穿过所述金属间层上的所述多条第二字线，所述多个第二柱分别与所述多个中间连接焊盘连接；以及
上金属层，所述上金属层在所述第二存储结构上，所述上金属层包括多个上焊盘，所述多个上焊盘分别与所述多条第二字线连接。
18.如权利要求17所述的存储器件，其中所述上金属层还包括分别与所述多个第二柱电联接的多条位线。
19.如权利要求17所述的存储器件，其中
所述金属间层还包括多条中间导电线，所述多条中间导电线分别与所述多个中间焊盘连接，并且
所述上金属层还包括多条上导电线，所述多条上导电线分别与所述多个上焊盘连接。
20.如权利要求19所述的存储器件，还包括：
外围电路，与所述多条中间导电线和所述多条上导电线连接。
21.一种存储器件，包括：
基板；
第一存储结构，所述第一存储结构包括在垂直于所述基板的顶表面的方向上堆叠在所述基板上的多条第一字线；
金属间层，所述金属间层在所述第一存储结构上，所述金属间层包括多条中间导电线，所述多条中间导电线分别与所述多条第一字线连接；
第二存储结构，所述第二存储结构包括在垂直于所述基板的方向上堆叠在所述金属间层上的多条第二字线；以及
上金属层，所述上金属层在所述第二存储结构上，所述上金属层包括多条上导电线，所述上导电线分别与所述多条第二字线连接。
22.如权利要求21所述的存储器件，其中
所述第一存储结构还包括穿过所述多条第一字线的第一柱，
所述第二存储结构还包括穿过所述多条第二字线的第二柱，并且
所述金属间层还包括将所述第一柱和所述第二柱彼此电联接的中间连接焊盘。
23.如权利要求22所述的存储器件，其中所述上金属层还包括与所述第二柱电联接的位线。
24.一种存储器件，包括：
基板；
第一存储结构，所述第一存储结构在所述基板上，所述第一存储结构具有第一三维结构；
金属间层，所述金属间层在所述第一存储结构上；
第二存储结构，所述第二存储结构在所述金属间层上，所述第二存储结构具有第二三维结构，所述第二存储结构通过所述金属间层而与所述第一存储结构电联接；
上金属层，所述上金属层在所述第二存储结构上，所述上金属层包括与所述第一存储结构和所述第二存储结构电联接的多条位线；以及
外围电路，通过所述金属间层而与所述第一存储结构电联接，所述外围电路通过所述上金属层而与所述第二存储结构电联接。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI750039B (zh) * 2020-07-06 2021-12-11 日商鎧俠股份有限公司 半導體記憶裝置
WO2022206495A1 (zh) * 2021-03-27 2022-10-06 长江存储科技有限责任公司 三维存储器件及其制造方法、以及三维存储器

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10043767B2 (en) 2013-10-24 2018-08-07 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor device including dummy conductive cells
CN109417075B (zh) * 2018-09-20 2020-06-26 长江存储科技有限责任公司 多堆叠层三维存储器件
CN110896669B (zh) * 2018-12-18 2021-01-26 长江存储科技有限责任公司 多堆叠三维存储器件以及其形成方法
CN110896668B (zh) 2018-12-18 2021-07-20 长江存储科技有限责任公司 多堆栈三维存储器件以及其形成方法
US10872678B1 (en) 2019-06-19 2020-12-22 Micron Technology, Inc. Speculative section selection within a memory device
US11018139B2 (en) * 2019-08-13 2021-05-25 Micron Technology, Inc. Integrated transistors and methods of forming integrated transistors
JP2021034650A (ja) * 2019-08-28 2021-03-01 キオクシア株式会社 半導体記憶装置
KR20220006835A (ko) * 2020-07-09 2022-01-18 삼성전자주식회사 반도체 메모리 장치
DE102021121522A1 (de) 2020-08-24 2022-02-24 Samsung Electronics Co., Ltd. Löschverfahren einer nichtflüchtigen Speichervorrichtung und Betriebsverfahren einer Speichereinrichtung
US11532638B2 (en) * 2020-08-31 2022-12-20 Micron Technology, Inc. Memory device including multiple decks of memory cells and pillars extending through the decks
JP2022096716A (ja) * 2020-12-18 2022-06-30 キオクシア株式会社 不揮発性半導体記憶装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101257024A (zh) * 2006-09-14 2008-09-03 三星电子株式会社 具有三维排列的存储单元晶体管的与非型闪存器件
CN102468282A (zh) * 2010-11-17 2012-05-23 三星电子株式会社 三维半导体器件及其制造方法
US20150115455A1 (en) * 2013-10-31 2015-04-30 Macronix International Co., Ltd. Stacked 3d memory
US20160343727A1 (en) * 2015-05-21 2016-11-24 Kyoung-hoon Kim Vertical nand flash memory device
CN107305893A (zh) * 2016-04-18 2017-10-31 三星电子株式会社 半导体存储器装置及半导体装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
KR101559958B1 (ko) * 2009-12-18 2015-10-13 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101713228B1 (ko) 2010-06-24 2017-03-07 삼성전자주식회사 비대칭 워드라인 패드를 갖는 반도체 메모리 소자
KR101682666B1 (ko) * 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
US9230987B2 (en) * 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
KR20150066934A (ko) 2013-12-09 2015-06-17 에스케이하이닉스 주식회사 불휘발성 메모리 장치
KR101487746B1 (ko) 2014-02-07 2015-02-04 한국과학기술원 3차원 구조의 비휘발성 메모리 소자를 초고층으로 확장하는 방법
KR20160095557A (ko) * 2015-02-03 2016-08-11 에스케이하이닉스 주식회사 공통 소스라인을 갖는 3차원 비휘발성 반도체 장치
US9627403B2 (en) 2015-04-30 2017-04-18 Sandisk Technologies Llc Multilevel memory stack structure employing support pillar structures
US9502471B1 (en) * 2015-08-25 2016-11-22 Sandisk Technologies Llc Multi tier three-dimensional memory devices including vertically shared bit lines
US9853043B2 (en) 2015-08-25 2017-12-26 Sandisk Technologies Llc Method of making a multilevel memory stack structure using a cavity containing a sacrificial fill material
US9691781B1 (en) 2015-12-04 2017-06-27 Sandisk Technologies Llc Vertical resistor in 3D memory device with two-tier stack
US10381371B2 (en) 2015-12-22 2019-08-13 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
US10269620B2 (en) 2016-02-16 2019-04-23 Sandisk Technologies Llc Multi-tier memory device with through-stack peripheral contact via structures and method of making thereof
US9991280B2 (en) 2016-02-17 2018-06-05 Sandisk Technologies Llc Multi-tier three-dimensional memory devices containing annular dielectric spacers within memory openings and methods of making the same
US9881929B1 (en) * 2016-10-27 2018-01-30 Sandisk Technologies Llc Multi-tier memory stack structure containing non-overlapping support pillar structures and method of making thereof
US9960181B1 (en) * 2017-04-17 2018-05-01 Sandisk Technologies Llc Three-dimensional memory device having contact via structures in overlapped terrace region and method of making thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101257024A (zh) * 2006-09-14 2008-09-03 三星电子株式会社 具有三维排列的存储单元晶体管的与非型闪存器件
CN102468282A (zh) * 2010-11-17 2012-05-23 三星电子株式会社 三维半导体器件及其制造方法
US20150115455A1 (en) * 2013-10-31 2015-04-30 Macronix International Co., Ltd. Stacked 3d memory
US20160343727A1 (en) * 2015-05-21 2016-11-24 Kyoung-hoon Kim Vertical nand flash memory device
CN107305893A (zh) * 2016-04-18 2017-10-31 三星电子株式会社 半导体存储器装置及半导体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI750039B (zh) * 2020-07-06 2021-12-11 日商鎧俠股份有限公司 半導體記憶裝置
WO2022206495A1 (zh) * 2021-03-27 2022-10-06 长江存储科技有限责任公司 三维存储器件及其制造方法、以及三维存储器

Also Published As

Publication number Publication date
US20190189632A1 (en) 2019-06-20
KR20190074449A (ko) 2019-06-28
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US10797066B2 (en) 2020-10-06

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