JP2022096716A - 不揮発性半導体記憶装置 - Google Patents

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Abstract

【課題】 コンタクトを的確に形成することが可能な不揮発性半導体記憶装置を提供する。【解決手段】 実施形態に係る不揮発性半導体記憶装置は、複数の第１の導電層２１ａが第１の方向に互いに離間して積層され、階段状の第１の端部Ｅ１を有する第１の積層部分２０ａと、第１の積層部分の上層側に設けられ、複数の第２の導電層２１ｂが第１の方向に互いに離間して積層され、階段状の第２の端部Ｅ２を有する第２の積層部分２０ｂとを含む積層体２０と、それぞれが積層体内を第１の方向に延伸する半導体層を含む複数のピラー構造と、第１の端部の少なくとも一部を覆う第１のストッパー絶縁層４１と、第２の端部を覆うカバー部分５１ａと、カバー部分から延伸する延伸部分５１ｂとを含む第２のストッパー絶縁層５１と、第２のストッパー絶縁層の延伸部分を貫通し、対応する第１の導電層に接続された第１のコンタクト６０ｄとを備える。【選択図】図３

Description

本発明の実施形態は、不揮発性半導体記憶装置に関する。
複数のメモリセルが垂直方向に積層された３次元型の不揮発性メモリでは、積層数が増加するにしたがって、メモリセルから延伸する配線に接続されるコンタクトを的確に形成することが難しくなってくる。
特開２０１８－１５７１６９号公報
コンタクトを的確に形成することが可能な不揮発性半導体記憶装置を提供する。
実施形態に係る不揮発性半導体記憶装置は、複数の第１の導電層が第１の方向に互いに離間して積層され、階段状の第１の端部を有する第１の積層部分と、前記第１の積層部分の上層側に設けられ、複数の第２の導電層が前記第１の方向に互いに離間して積層され、階段状の第２の端部を有する第２の積層部分と、を含む積層体と、それぞれが前記積層体内を前記第１の方向に延伸する半導体層を含む複数のピラー構造と、前記第１の端部の少なくとも一部を覆う第１のストッパー絶縁層と、前記第２の端部を覆うカバー部分と、前記カバー部分から延伸する延伸部分とを含む第２のストッパー絶縁層と、前記第２のストッパー絶縁層の前記延伸部分を貫通し、対応する前記第１の導電層に接続された第１のコンタクトと、を備える。
第１の実施形態に係る不揮発性半導体記憶装置の全体的な配置構成を模式的に示した図である。 第１の実施形態に係る不揮発性半導体記憶装置のメモリ領域の構成を模式的に示した断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の階段領域の構成を模式的に示した断面図である。 第１の実施形態に係り、メモリ領域に含まれるピラー構造の配置の一例を模式的に示した平面図である。 第１の実施形態に係り、メモリセル部の詳細な構成を模式的に示した断面図である。 第１の実施形態に係り、メモリセル部の詳細な構成を模式的に示した断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係り、コンタクトホールの形成方法の一部を模式的に示した断面図である。 第１の実施形態に係り、コンタクトホールの形成方法の一部を模式的に示した断面図である。 第１の実施形態に係り、コンタクトホールの形成方法の一部を模式的に示した断面図である。 第２の実施形態に係る不揮発性半導体記憶装置の階段領域の構成を模式的に示した断面図である。 第２の実施形態に係る不揮発性半導体記憶装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態に係る不揮発性半導体記憶装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態に係る不揮発性半導体記憶装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態に係る不揮発性半導体記憶装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態に係り、コンタクトホールの形成方法の一部を模式的に示した断面図である。 第２の実施形態に係り、コンタクトホールの形成方法の一部を模式的に示した断面図である。 第２の実施形態に係り、コンタクトホールの形成方法の一部を模式的に示した断面図である。
以下、図面を参照して実施形態を説明する。
（実施形態１）
図１は、第１の実施形態に係る不揮発性半導体記憶装置の全体的な配置構成を模式的に示した図である。なお、図１及び図１以降の図に示されたＸ方向、Ｙ方向及びＺ方向は互いに交差する方向である。より具体的には、Ｘ方向、Ｙ方向及びＺ方向は互いに垂直な方向である。
図１に示すように、本実施形態に係る不揮発性半導体記憶装置は、メモリ領域１００、階段領域２００及び周辺回路領域３００を含んでおり、これらのメモリ領域１００、階段領域２００及び周辺回路領域３００は、同一の半導体基板上に配置されている。
メモリ領域１００には、３次元構造を有するＮＡＮＤ型の不揮発性メモリセルアレイが設けられている。具体的には、半導体基板の主面に対して垂直な方向（Ｚ方向、第１の方向）に配列された複数のメモリセル及び複数の選択トランジスタによってＮＡＮＤストリングが構成されており、複数のＮＡＮＤストリングがＸＹ平面（Ｚ方向に対して垂直な平面）に平行にアレイ状に配置されている。
階段領域２００は、メモリ領域１００に隣接して設けられている。後述するように、階段領域２００の端部には、メモリ領域１００に信号を供給するための複数のコンタクトが接続されている。
周辺回路領域３００には、メモリ領域１００に設けられたメモリセルアレイに対する周辺回路が設けられている。
図２及び図３はそれぞれ、メモリ領域１００及び階段領域２００の構成を模式的に示した断面図であり、ＸＺ平面に対して平行な方向の断面を示している。
メモリ領域１００及び階段領域２００では、半導体基板１０上に積層体２０が設けられている。この積層体２０は、メモリ領域１００及び階段領域２００間で連続的に設けられている。
積層体２０は、第１の積層部分２０ａと、第１の積層部分２０ａの上層側に設けられた第２の積層部分２０ｂと、第１の積層部分２０ａと第２の積層部分２０ｂとの間に設けられた中間部分２０ｃとを含んでいる。
第１の積層部分２０ａは、複数の第１の導電層２１ａがＺ方向に互いに離間して積層された構造を有し、第２の積層部分２０ｂは、複数の第２の導電層２１ｂがＺ方向に互いに離間して積層された構造を有している。具体的には、第１の積層部分２０ａは、複数の第１の導電層２１ａと複数の第１の絶縁層２２ａとがＺ方向に交互に積層された構造を有しており、第２の積層部分２０ｂは、複数の第２の導電層２１ｂと複数の第２の絶縁層２２ｂとがＺ方向に交互に積層された構造を有している。なお、以後の説明おいて、第１の導電層２１ａ及び第２の導電層２１ｂを単に導電層２１と呼ぶこともあり、第１の絶縁層２２ａ及び第２の絶縁層２２ｂを単に絶縁層２２と呼ぶこともある。
第１の積層部分２０ａは、複数のステップによって規定される階段状の第１の端部Ｅ１を有し、第２の積層部分２０ｂは、複数のステップによって規定される階段状の第２の端部Ｅ２を有している。１つのステップは、Ｚ方向に対して略平行な立ち上がり部と、立ち上がり部の上端からＸＹ平面に対して略平行に延伸するテラス部（テラス面）とによって規定されている。各ステップは、１つの導電層２１と１つの絶縁層２２とによって構成されている。本明細書では、テラス部（テラス面）が向いた方向を上方向と規定する。
導電層２１はワード線又は選択ゲート線として機能するものであり、絶縁層２２は導電層２１間を離間及び絶縁するものである。導電層２１はタングステン（Ｗ）等の金属材料で形成されており、絶縁層２２はシリコン酸化物等の絶縁材料で形成されている。
中間部分２０ｃは、下層部分２０ｃ１及び上層部分２０ｃ２を含み、中間絶縁層で形成されている。具体的には、中間絶縁層はシリコン酸化物で形成されており、中間絶縁層の厚さは第１の絶縁層２２ａの厚さ及び第２の絶縁層２２ｂの厚さよりも厚い。
メモリ領域１００には、それぞれが積層体２０内をＺ方向に延伸する半導体層を含む複数のピラー構造３０が設けられている。
ピラー構造３０は、第１のピラー部分３０ａと、第２のピラー部分３０ｂと、第１のピラー部分３０ａと第２のピラー部分３０ｂとの間に介在する中間ピラー部分３０ｃとを含んでいる。第１のピラー部分３０ａは第１の積層部分２０ａで囲まれ、第２のピラー部分３０ｂは第２の積層部分２０ｂで囲まれ、中間ピラー部分３０ｃは中間部分２０ｃで囲まれている。
ピラー構造３０とピラー構造３０を囲む複数の導電層２１とによってＮＡＮＤストリングが構成される。ＮＡＮＤストリングは、直列接続された複数のメモリセルと、複数のメモリセルの上層側に設けられ且つ複数のメモリセルに対して直列に接続された上部選択トランジスタ（ドレイン側選択トランジスタ）と、複数のメモリセルの下層側に設けられ且つ複数のメモリセルに対して直列に接続された下部選択トランジスタ（ソース側選択トランジスタ）とを含んでいる。
図４は、メモリ領域１００に含まれるピラー構造３０の配置の一例を模式的に示した平面図である。図４に示すように、ＸＹ平面に対して平行に複数のピラー構造３０が配列されており、各ピラー構造３０は積層体２０で囲まれている。
図５Ａ及び図５Ｂはそれぞれ、導電層２１とピラー構造３０とによって構成されるメモリセル部の詳細な構成を模式的に示した断面図である。図５ＡはＺ方向に対して平行な方向の断面図であり、図５ＢはＺ方向に対して垂直な方向の断面図である。
メモリセル部では、ピラー構造３０は、半導体層３１、トンネル絶縁層３２、電荷蓄積層３３、ブロック絶縁層３４及びコア絶縁層３５を含んでいる。半導体層３１、トンネル絶縁層３２、電荷蓄積層３３及びブロック絶縁層３４はいずれも円筒状の形状を有しており、コア絶縁層３５は円柱状の形状を有している。より具体的には、半導体層３１がコア絶縁層３５の側面を囲み、トンネル絶縁層３２が半導体層３１の側面を囲み、電荷蓄積層３３がトンネル絶縁層３２の側面を囲み、ブロック絶縁層３４が電荷蓄積層３３の側面を囲んでいる。例えば、半導体層３１はシリコンで形成され、トンネル絶縁層３２はシリコン酸化物で形成され、電荷蓄積層３３はシリコン窒化物で形成され、ブロック絶縁層３４はシリコン酸化物で形成され、コア絶縁層３５はシリコン酸化物で形成されている。
ピラー構造３０を囲む導電層２１がゲート電極として機能し、導電層２１のゲート電極として機能する部分及びピラー構造３０の導電層２１で囲まれた部分によってメモリセル構成される。
なお、選択トランジスタ部の構成も、図５Ａ及び図５Ｂに示したメモリセル部の構成と同様である。選択トランジスタ部では、トンネル絶縁層３２、電荷蓄積層３３及びブロック絶縁層３４がゲート絶縁層として機能する。
図３に示した階段領域２００では、すでに述べたように、積層体２０の第１の積層部分２０ａ及び第２の積層部分２０ｂはそれぞれ、第１の端部Ｅ１及び第２の端部Ｅ２を有している。
第１の端部Ｅ１の一部は、第１のストッパー絶縁層４１によって覆われている。言い換えると、第１のストッパー絶縁層４１は第１の端部Ｅ１の一部に沿って設けられている。第１のストッパー絶縁層４１は、後述するコンタクトホールを形成する際のエッチングストッパーとして機能するものであり、シリコン窒化物で形成されている。
第１のストッパー絶縁層４１の下には、第１の下層絶縁層４２が設けられている。すなわち、第１のストッパー絶縁層４１と第１の積層部分２０ａとの間に、第１の下層絶縁層４２が設けられている。図３に示した例では、第１の下層絶縁層４２は、第１のストッパー絶縁層４１の下に位置する部分から延伸した部分を含んでいる。第１の下層絶縁層４２は、第１のストッパー絶縁層４１の材料とは異なる材料で形成されている。具体的には、第１の下層絶縁層４２はシリコン酸化物で形成されている。
第１のストッパー絶縁層４１は、第１の層間絶縁層４３で覆われている。第１の層間絶縁層４３は、第１のストッパー絶縁層４１の材料とは異なる材料で形成されている。具体的には、第１の層間絶縁層４３はシリコン酸化物で形成されている。
第２の積層部分２０ｂの第２の端部Ｅ２は、第２のストッパー絶縁層５１によって覆われている。言い換えると、第２のストッパー絶縁層５１は第２の端部Ｅ２に沿って設けられている。この第２のストッパー絶縁層５１は、第２の端部Ｅ２を覆うカバー部分５１ａと、カバー部分５１ａから延伸する延伸部分５１ｂとを含んでいる。すなわち、第２のストッパー絶縁層５１は、第１の端部Ｅ１の上方へ延伸する延伸部分５１ｂを含んでいる。第２のストッパー絶縁層５１は、後述するコンタクトホールを形成する際のエッチングストッパーとして機能するものであり、シリコン窒化物で形成されている。
第２のストッパー絶縁層５１の下には、第２の下層絶縁層５２が設けられている。すなわち、第２のストッパー絶縁層５１と第２の積層部分２０ｂとの間に、第２の下層絶縁層５２が設けられている。図３に示した例では、第２の下層絶縁層５２は、第２のストッパー絶縁層５１の下に位置する部分から延伸した部分も含んでいる。第２の下層絶縁層５２は、第２のストッパー絶縁層５１の材料とは異なる材料で形成されている。具体的には、第２の下層絶縁層５２はシリコン酸化物で形成されている。
第２のストッパー絶縁層５１は、第２の層間絶縁層５３で覆われている。第２の層間絶縁層５３は、第２のストッパー絶縁層５１の材料とは異なる材料で形成されている。具体的には、第２の層間絶縁層５３はシリコン酸化物で形成されている。
第１の積層部分２０ａの端部Ｅ１において、第１の導電層２１ａにはコンタクト６０ａ～６０ｄが接続されている。また、第２の積層部分２０ｂの端部Ｅ２において、第２の導電層２１ｂにはコンタクト６０ｅ～６０ｇが接続されている。
具体的には、コンタクト（第２のコンタクト）６０ａ及び６０ｂのそれぞれは、第２の層間絶縁層５３、第２の下層絶縁層５２、積層体２０の中間部分（中間絶縁層）２０ｃ、第１の層間絶縁層４３、第１のストッパー絶縁層４１及び第１の下層絶縁層４２を貫通して、対応する第１の導電層２１ａに接続されている。
コンタクト（第１のコンタクト）６０ｃ及び６０ｄのそれぞれは、第２の層間絶縁層５３、第２のストッパー絶縁層５１の延伸部分５１ｂ、第２の下層絶縁層５２、積層体２０の中間部分（中間絶縁層）２０ｃ、第１の層間絶縁層４３及び第１の下層絶縁層４２を貫通して、対応する第１の導電層２１ａに接続されている。
コンタクト（第３のコンタクト）６０ｅ、６０ｆ及び６０ｇのそれぞれは、第２の層間絶縁層５３、第２のストッパー絶縁層５１及び第２の下層絶縁層５２を貫通して、対応する第２の導電層２１ｂに接続されている。
上述したことからわかるように、本実施形態では、第１の導電層２１ａに接続されるコンタクト６０ａ～６０ｄのうち、コンタクト６０ａ及び６０ｂは、第２のストッパー絶縁層５１を貫通せずに且つ第１のストッパー絶縁層４１を貫通して対応する第１の導電層２１ａに接続されている。コンタクト６０ｃ及び６０ｄは、第２のストッパー絶縁層５１を貫通し且つ第１のストッパー絶縁層４１を貫通せずに対応する第１の導電層２１ａに接続されている。コンタクト６０ｄは、第１の積層部分２０ａの最上層の第１の導電層２１ａに接続され、コンタクト６０ｃは、第１の積層部分２０ａの最上層から２番目の第１の導電層２１ａに接続されている。
また、階段領域２００には、積層体２０等を貫通する複数のサポート構造７０が設けられている。このサポート構造７０は、後述するリプレースプロセスにおいてサポート機能を果たすものである。
次に、本実施形態に係る不揮発性半導体記憶装置の製造方法を説明する。
図６Ａ～図６Ｎは、本実施形態に係る不揮発性半導体記憶装置の製造方法を模式的に示した断面図である。
まず、図６Ａに示すように、半導体基板１０上に積層膜８１を形成し、積層膜８１上にシリコン酸化物層８２を形成し、シリコン酸化物層８２上にシリコン窒化物層８３を形成する。積層膜８１は、複数の絶縁層２２ａと複数の犠牲層２３ａとがＺ方向に交互に積層された構造を有している。絶縁層２２ａはシリコン酸化物で形成され、犠牲層２３ａはシリコン窒化物で形成される。続いて、積層膜８１、シリコン酸化物層８２及びシリコン窒化物層８３をパターニングして、階段状の構造を形成する。
次に、図６Ｂに示すように、図６Ａの工程で得られた構造を覆うように、第１の下層絶縁層４２としてシリコン酸化物層を形成し、さらに第１のストッパー絶縁層４１としてシリコン窒化物層を形成する。
次に、図６Ｃに示すように、ＲＩＥ（reactive ion etching）によって第１のストッパー絶縁層４１をパターニングする。
次に、図６Ｄに示すように、図６Ｃの工程で得られた構造を覆うように、第１の層間絶縁層４３としてシリコン酸化物層を形成する。
次に、図６Ｅに示すように、ＣＭＰ（chemical mechanical polishing）及びエッチバックによって平坦化処理を行う。この平坦化処理によって、シリコン窒化物層８３は除去され、第１の層間絶縁層４３の厚さ及びシリコン酸化物層８２の厚さは減少する。
次に、図６Ｆに示すように、図６Ｅの工程で得られた構造を覆うように、シリコン酸化物層８４を形成する。
次に、図６Ｇに示すように、図６Ｆの工程で得られた構造に複数の穴を形成し、これらの穴を所定材料で埋めて複数の所定材料層パターン８５を形成する。
次に、図６Ｈに示すように、図６Ｇの工程で得られた構造上に積層膜８６を形成する。積層膜８６は、複数の絶縁層２２ｂと複数の犠牲層２３ｂとがＺ方向に交互に積層された構造を有している。絶縁層２２ｂはシリコン酸化物で形成され、犠牲層２３ｂはシリコン窒化物で形成される。続いて、この積層膜８６をパターニングして階段状の構造を形成する。
次に、図６Ｉに示すように、図６Ｈの工程で得られた構造を覆うように、第２の下層絶縁層５２としてシリコン酸化物層を形成し、さらに第２のストッパー絶縁層５１としてシリコン窒化物層を形成する。
次に、図６Jに示すように、ＲＩＥによって第２のストッパー絶縁層５１をパターニングする。
次に、図６Ｋに示すように、図６Ｊの工程で得られた構造を覆うように、第２の層間絶縁層５３としてシリコン酸化物層を形成する。
次に、図６Ｌに示すように、図６Ｋの工程で得られた構造に複数の穴を形成する。具体的には、複数の所定材料層パターン８５に達する予備的な複数の穴を形成し、さらに所定材料層を除去することで第２の層間絶縁層５３の上面から半導体基板１０の上面に達する複数の穴を形成する。さらに、これらの複数の穴をシリコン酸化物で埋めることで、複数のサポート構造７０が形成される。
次に、図６Ｍに示すように、リプレースプロセスを行う。具体的には、まず図６Ｌの工程で得られた構造にスリットパターン（不図示）を形成し、スリットパターンを介した選択的なエッチングによって第１の犠牲層２３ａ及び第２の犠牲層２３ｂを除去して、複数の空隙を形成する。このとき、サポート構造７０によって第１の絶縁層２２ａ及び第２の絶縁層２２ｂをサポートすることができる。続いて、スリットパターンを介してタングステン（Ｗ）等の金属材料で空隙を埋めることで、第１の導電層２１ａ及び第２の導電層２１ｂが形成される。このようにして、第１の積層部分２０ａ、第２の積層部分２０ｂ及び中間部分２０ｃを含む積層体２０が形成される。この後、スリットパターンは絶縁材料又は絶縁材料と導電材料の積層構造により埋め込まれる。
次に、図６Ｎに示すように、ＲＩＥにより、図６Ｍの工程で得られた構造に複数のコンタクトホール６１ａ～６１ｇを形成する。
図７Ａ～図７Ｃは、コンタクトホール６１ａ～６１ｇの形成方法を模式的に示した断面図である。なお、図７Ａ～図７Ｃでは、コンタクトホール６１ｂ及び６１ｃについてのみ図示している。
まず、図７Ａに示すように、第１のストッパー絶縁層４１の途中及び第２のストッパー絶縁層５１の途中までコンタクトホール６１ｂ１及び６１ｃ１を形成する。
続いて、図７Ｂに示すように、第１の下層絶縁層４２の途中及び第２の下層絶縁層５２の途中までコンタクトホール６１ｂ２及び６１ｃ２を形成する。
その後、図７Ｃに示すように、第１の導電層２１ａに到達するようにコンタクトホール６１ｂ及び６１ｃを形成する。これにより、図６Ｎに示すように、コンタクトホール６１ａ～６１ｇが形成される。
図６Ｎの工程の後、コンタクトホール６１ａ～６１ｇを金属材料で埋めることで、図３に示すようなコンタクト６０ａ～６０ｇが形成される。
以上のように、本実施形態では、第２のストッパー絶縁層５１が延伸部分５１ｂを含んでおり、第１の導電層２１ａに接続されるコンタクト６０ａ～６０ｄのうちコンタクト６０ｃ及び６０ｄは、第２のストッパー絶縁層５１の延伸部分５１ｂを貫通して対応する第１の導電層２１ａに接続されている。このような構成により、本実施形態では、以下に述べるように、コンタクト６０ａ～６０ｇを的確に形成することが可能となる。
図３からもわかるように、コンタクト６０ａ～６０ｇの高さには大きな違いがある。そのため、コンタクトホール６１ａ～６１ｇの深さにも大きな違いがある。このような深さの大きく異なるコンタクトホール６１ａ～６１ｇを共通のエッチング工程で形成するために、エッチングストッパーとして機能する第１のストッパー絶縁層４１及び第２のストッパー絶縁層５１が設けられる。しかしながら、このような第１のストッパー絶縁層４１及び第２のストッパー絶縁層５１を設けていても、深さの大きく異なるコンタクトホール６１ａ～６１ｇを共通のエッチング工程で形成することは容易ではない。
仮に、第２のストッパー絶縁層５１が延伸部分５１ｂを有していないとすると、例えば、第１のストッパー絶縁層４１を延伸させて、コンタクトホール６１ｃ及び６１ｄが第１のストッパー絶縁層４１を貫通するような構成が採用され得る。ところが、このような構成を用いた場合、第１のストッパー絶縁層４１が薄くなり、エッチングストッパーとしての機能を十分に果たせなくなるおそれがある。
具体的には、上述したような構成を採用した場合には、図６Ｅの工程でエッチバック処理を行う際に、第１のストッパー絶縁層４１の最も上層側に位置する部分（第１の積層部分２０ａの最上段のステップのテラス上に位置する部分）もエッチングされ、この部分で第１のストッパー絶縁層４１の厚さが減少する。そのため、図６Ｎの工程でコンタクトホール６１ａ～６１ｇを形成する際に、第１のストッパー絶縁層４１が十分にエッチングストッパーとしての機能を果たすことができず、コンタクトホール６１ｄが対応する第１の導電層２１ａを突き抜け、下層側の第１の導電層２１ａにまで到達するおそれがある。その結果、コンタクト６０ｄが対応する第１の導電層２１ａよりも下層側の第１の導電層２１ａに到達するおそれがある。
本実施形態では、第１のストッパー絶縁層４１が第１の積層部分２０ａの最上段のステップまで延伸していないため、図６Ｅのエッチバック処理の際に、第１のストッパー絶縁層４１がエッチングされることはなく、第１のストッパー絶縁層４１の厚さが減少することはない。本実施形態では、第２のストッパー絶縁層５１が延伸部分５１ｂを有しているため、コンタクトホール６１ｃ及び６１ｄに対して、第１のストッパー絶縁層４１の代わりに第２のストッパー絶縁層５１の延伸部分５１ｂがエッチングストッパーとして機能する。この延伸部分５１ｂは、図６Ｎの工程でコンタクトホール６１ｃ及び６１ｄを形成する際に、十分な厚さを有しており、エッチングストッパーとしての機能を十分に果たすことができる。
したがって、本実施形態では、上述したような問題を防止することができ、コンタクトを的確に形成することが可能となる。
なお、以上では、第１の導電層２１ａに接続されるコンタクト６０ａ～６０ｄのうちのコンタクト６０ｃ及び６０ｄが、第２のストッパー絶縁層５１を貫通し且つ第１のストッパー絶縁層４１を貫通せずに対応する第１の導電層２１ａに接続される場合について説明したが、本実施形態はこれに限定されない。例えば、第１のストッパー絶縁層４１及び第２のストッパー絶縁層５１のパターンを変更して、第１の導電層２１ａに接続されるコンタクト６０ａ～６０ｄのうちのコンタクト６０ｄのみが、第２のストッパー絶縁層５１を貫通し且つ第１のストッパー絶縁層４１を貫通せずに対応する第１の導電層２１ａに接続されてもよい。また、第１の積層部分２０ａにおける上層側の第１の導電層２１ａに接続される３つ以上のコンタクト６０が、第２のストッパー絶縁層５１を貫通し且つ第１のストッパー絶縁層４１を貫通せずに対応する第１の導電層２１ａに接続されるように構成してもよい。
（実施形態２）
次に、第２の実施形態について説明する。なお、基本的な事項は第１の実施形態と同様であり、第１の実施形態で説明した事項の説明は省略する。
図８は、第２の実施形態に係る不揮発性半導体記憶装置の階段領域２００の構成を模式的に示した断面図であり、ＸＺ平面に対して平行な方向の断面を示している。
本実施形態でも、第１の実施形態と同様に、第２のストッパー絶縁層５１は、第２の端部Ｅ２を覆うカバー部分５１ａと、カバー部分５１ａから延伸する延伸部分５１ｂとを含んでいる。
また、本実施形態では、第２のストッパー絶縁層５１の延伸部分５１ｂの下方に第１のストッパー絶縁層４１の一部が存在している。すなわち、Ｚ方向から見て、第２のストッパー絶縁層５１の延伸部分５１ｂは第１のストッパー絶縁層４１にオーバーラップしている。そのため、本実施形態では、コンタクト６０ｄが、第２のストッパー絶縁層５１の延伸部分５１ｂ及び第１のストッパー絶縁層４１を貫通して対応する第１の導電層２１ａに接続されている。すなわち、コンタクト６０ｄは、第１の積層部分２０ａの最上層の第１の導電層２１ａに接続されている。
また、本実施形態では、第１のストッパー絶縁層４１の最も上層側に位置する部分（第１の積層部分２０ａの最上段のステップのテラス上に位置する部分）で第１のストッパー絶縁層４１の厚さが減少している。
次に、本実施形態に係る不揮発性半導体記憶装置の製造方法を、図９Ａ～図９Ｄを参照して説明する。基本的な製造方法は、上述した第１の実施形態の製造方法と同様であり、第１の実施形態で説明した事項の説明は省略する。
第１の実施形態の図６Ａ及び図６Ｂの工程と同様の工程を行った後、図９Ａに示すように、第１の実施形態の図６Ｃの工程と同様の工程によって、第１のストッパー絶縁層４１をパターニングする。ただし、本実施形態の第１のストッパー絶縁層４１のパターンは、第１の実施形態の第１のストッパー絶縁層４１のパターンとは異なっている。
次に、図９Ｂに示すように、第１の実施形態の図６Ｄの工程と同様の工程によって、第１の層間絶縁層４３を形成する。
次に、図９Ｃに示すように、第１の実施形態の図６Ｅの工程と同様の工程によって平坦化処理を行う。この平坦化処理によって、シリコン窒化物層８３は除去され、第１のストッパー絶縁層４１の厚さ、第１の層間絶縁層４３の厚さ及びシリコン酸化物層８２の厚さは減少する。
次に、第１の実施形態の図６Ｆ～図６Ｍの工程と同様の工程を行った後、図９Ｄに示すように、第１の実施形態の図６Ｎの工程と同様の工程によってコンタクトホール６１ａ～６１ｇを形成する。ただし、本実施形態の第２のストッパー絶縁層５１のパターンは、第１の実施形態の第２のストッパー絶縁層５１のパターンとは異なっている。すなわち、第１の端部Ｅ１の上方へ延伸する第２のストッパー絶縁層５１の延伸部分５１ｂは、第１の導電層２１ａに対応して設けられるコンタクトホール６１ａ～６１ｄのうち、コンタクトホール６１ｃとコンタクトホール６１ｄとが形成される各位置の中間で終端し、コンタクトホール６１ｃが形成される位置上までは延伸していない。
図１０Ａ～図１０Ｃは、コンタクトホール６１ａ～６１ｇの形成方法を模式的に示した断面図である。なお、図１０Ａ～図１０Ｃでは、コンタクトホール６１ｃ及び６１ｄについてのみ図示している。
まず、図１０Ａに示すように、第１のストッパー絶縁層４１の途中及び第２のストッパー絶縁層５１の途中までコンタクトホール６１ｃ１及び６１ｄ１を形成する。
続いて、図１０Ｂに示すように、第１の下層絶縁層４２の途中及び第２の下層絶縁層５２の途中までコンタクトホール６１ｃ２及び６１ｄ２を形成する。
その後、図１０Ｃに示すように、第１の導電層２１ａに到達するようにコンタクトホール６１ｃ及び６１ｄを形成することで、図９Ｄに示すように、コンタクトホール６１ａ～６１ｇが形成される。
図９Ｄの工程の後、コンタクトホール６１ａ～６１ｇを金属材料で埋めることで、図８に示すようなコンタクト６０ａ～６０ｇが形成される。
以上のように、本実施形態でも、第２のストッパー絶縁層５１が延伸部分５１ｂを含んでいる。そして、第１の導電層２１ａに接続されるコンタクト６０ａ～６０ｄのうちコンタクト６０ｄは、第２のストッパー絶縁層５１の延伸部分５１ｂ及び第１のストッパー絶縁層４１を貫通して対応する第１の導電層２１ａに接続されている。このような構成により、本実施形態でも、以下に述べるように、コンタクト６０ａ～６０ｇを的確に形成することが可能となる。
本実施形態では、図９Ｃの工程でエッチバック処理を行う際に、第１のストッパー絶縁層４１の最も上層側に位置する部分（第１の積層部分２０ａの最上段のステップのテラス上に位置する部分）もエッチングされ、この部分で第１のストッパー絶縁層４１の厚さが減少する。そのため、第１のストッパー絶縁層４１のコンタクト６０ｄが貫通する部分の厚さが薄くなっている。
仮に、第２のストッパー絶縁層５１が延伸部分５１ｂを有していないとすると、コンタクトホール６１ｄを形成する際に、第１のストッパー絶縁層４１の厚さが薄くなっている部分のみをエッチングストッパーとして用いることになり、第１のストッパー絶縁層４１がエッチングストッパーとしての機能を十分に果たせなくなるおそれがある。
本実施形態では、第２のストッパー絶縁層５１が延伸部分５１ｂを有しているため、図９Ｄの工程でコンタクトホール６１ａ～６１ｇを形成する際に、この延伸部分５１ｂがエッチングストッパーとしての機能を十分に果たすことになる。また、コンタクトホール６１ｄを形成する際には、第２のストッパー絶縁層５１の延伸部分５１ｂに加えてさらに第１のストッパー絶縁層４１をエッチングするが、第１のストッパー絶縁層４１の厚さが薄くなっているため比較的容易にエッチングすることが可能である。
したがって、本実施形態でも、コンタクト６０ａ～６０ｇを的確に形成することが可能である。
なお、上述した第１及び第２の実施形態では、図３及び図８の断面において各ステップは、１つの導電層２１と１つの絶縁層２２とによって構成されていたが、各ステップに対して２以上の導電層２１と２以上の絶縁層２２とが設けられていてもよい。この場合には、例えば、１つの導電層２１と１つの絶縁層２２とによって構成されるステップを図３及び図８のＹ方向に沿って形成すればよい。また、図１に示した周辺回路領域３００は、メモリ領域１００及び階段領域２００と半導体基板との間で、Ｚ方向から見て、メモリ領域１００及び階段領域２００にオーバーラップするように配置されてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…半導体基板 ２０…積層体
２０ａ…第１の積層部分 ２０ｂ…第２の積層部分 ２０ｃ…中間部分
２１ａ…第１の導電層 ２１ｂ…第２の導電層
２２ａ…第１の絶縁層 ２２ｂ…第２の絶縁層
２３ａ、２３ｂ…犠牲層
３０…ピラー構造 ３０ａ…第１のピラー部分 ３０ｂ…第２のピラー部分
３０ｃ…中間ピラー部分
３１…半導体層 ３２…トンネル絶縁層 ３３…電荷蓄積層
３４…ブロック絶縁層 ３５…コア絶縁層
４１…第１のストッパー絶縁層
４２…第１の下層絶縁層 ４３…第１の層間絶縁層
５１…第２のストッパー絶縁層 ５１ａ…カバー部分 ５１ｂ…延伸部分
５２…第２の下層絶縁層 ５３…第２の層間絶縁層
６０ａ～６０ｇ…コンタクト ６１ａ～６１ｇ…コンタクトホール
７０…サポート構造
８１…積層膜 ８２…シリコン酸化物層 ８３…シリコン窒化物層
８４…シリコン酸化物層 ８５…所定材料層パターン ８６…積層膜
１００…メモリ領域 ２００…階段領域 ３００…周辺回路領域

Claims (5)

  1. 複数の第１の導電層が第１の方向に互いに離間して積層され、階段状の第１の端部を有する第１の積層部分と、前記第１の積層部分の上層側に設けられ、複数の第２の導電層が前記第１の方向に互いに離間して積層され、階段状の第２の端部を有する第２の積層部分と、を含む積層体と、
    それぞれが前記積層体内を前記第１の方向に延伸する半導体層を含む複数のピラー構造と、
    前記第１の端部の少なくとも一部を覆う第１のストッパー絶縁層と、
    前記第２の端部を覆うカバー部分と、前記カバー部分から延伸する延伸部分とを含む第２のストッパー絶縁層と、
    前記第２のストッパー絶縁層の前記延伸部分を貫通し、対応する前記第１の導電層に接続された第１のコンタクトと、
    を備えることを特徴とする不揮発性半導体記憶装置。
  2. 前記第１のコンタクトは、前記第１のストッパー絶縁層を貫通せずに前記対応する第１の導電層に接続されている
    ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 前記第１のコンタクトは、前記第１のストッパー絶縁層を貫通して前記対応する第１の導電層に接続されている
    ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  4. 前記第２のストッパー絶縁層を覆い、前記第２のストッパー絶縁層の材料とは異なる材料で形成された層間絶縁層をさらに備え、
    前記第１のコンタクトは、前記層間絶縁層を貫通している
    ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  5. 前記第２のストッパー絶縁層を貫通せずに、前記第１のストッパー絶縁層を貫通して対応する前記第１の導電層に接続された第２のコンタクトをさらに含む
    ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
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