TW201843817A - 半導體記憶裝置 - Google Patents

半導體記憶裝置 Download PDF

Info

Publication number
TW201843817A
TW201843817A TW106132525A TW106132525A TW201843817A TW 201843817 A TW201843817 A TW 201843817A TW 106132525 A TW106132525 A TW 106132525A TW 106132525 A TW106132525 A TW 106132525A TW 201843817 A TW201843817 A TW 201843817A
Authority
TW
Taiwan
Prior art keywords
memory device
semiconductor memory
laminated body
support member
region
Prior art date
Application number
TW106132525A
Other languages
English (en)
Inventor
伊藤祥代
面高亜衣
織田達広
Original Assignee
日商東芝記憶體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東芝記憶體股份有限公司 filed Critical 日商東芝記憶體股份有限公司
Publication of TW201843817A publication Critical patent/TW201843817A/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Abstract

本發明之實施形態係提供一種可靠性較高之半導體記憶裝置。 實施形態之半導體記憶裝置具備：基板、電路部、積層體、至少1個柱狀構件、元件分離部、及至少1個第1支持構件。上述電路部設置於上述基板上，且具有配線層。上述積層體設置於上述電路部上，相互隔開而積層，且具有於沿著上述基板之上表面之第1方向延伸之複數個電極膜。上述柱狀構件與上述配線層相接，且具有於上述積層體內於上述複數個電極膜之積層方向延伸之接觸件。上述元件分離部設置於上述積層體內，且於上述第1方向及上述積層方向延伸。上述第1支持構件設置於上述積層體內，於上述積層方向延伸，且位於與上述第1方向交叉而沿著上述基板之上表面之第2方向之上述元件分離部上。

Description

半導體記憶裝置
實施形態係關於半導體記憶裝置。
於3維構造之半導體記憶裝置中，於基板上設置有絕緣膜與電極膜交互積層之積層體，且設置有貫通積層體之通道。且，於電極膜與通道之交叉部分形成記憶胞。又，為了謀求更進一步之高集成化，將控制記憶胞之控制電路配置於基板與積層體之間，經由積層體內之貫通導孔對控制電路供給電位。於此種半導體記憶裝置中，於貫通導孔附近有積層體之構造上強度容易下降而致使積層體變形之問題。
實施形態係提供一種可靠性較高之半導體記憶裝置。 實施形態之半導體記憶裝置具備：基板、電路部、積層體、至少1個柱狀構件、元件分離部、及至少1個第1支持構件。上述電路部設置於上述基板上，且具有配線層。上述積層體設置於上述電路部上，相互隔開而積層，且具有於沿著上述基板之上表面之第1方向延伸之複數個電極膜。上述柱狀構件係與上述配線層相接，且具有於上述積層體內於上述複數個電極膜之積層方向延伸之接觸件。上述元件分離部設置於上述積層體內，且於上述第1方向及上述積層方向延伸。上述第1支持構件設置於上述積層體內，於上述積層方向延伸，且位於與上述第1方向交叉而沿著上述基板之上表面之第2方向之上述元件分離部上。
以下，一面參照圖式一面對本發明之各實施形態進行說明。 另，圖式係模式性或概念性者，各部分之厚度與寬度之關係、部分間之大小之比例等未必與現實者相同。又，即使表示相同部分之情形時，亦存在根據圖式而不同地表示相互之尺寸或比例之情形。 又，於本說明書與各圖中，對出現之圖與前述者相同之要件標註相同符號，而適當省略詳細說明。 (第1實施形態) 圖1係顯示半導體記憶裝置1之俯視圖。 圖2(a)及圖2(b)係圖1之A1-A2線及B1-B2線之剖視圖。 圖3係圖2(a)之區域A之放大圖。 如圖1、圖2(a)及圖2(b)所示，於半導體記憶裝置1中，設置有包含矽(Si)等之基板10。以下，於本說明書中，為便於說明，採用XYZ正交座標系。將相對於基板10之上表面10a平行且相互正交之2個方向設為「X方向」及「Y方向」，將相對於上表面10a垂直之方向設為「Z方向」。 如圖1所示，於半導體記憶裝置1中，設置有貫通導孔區域Rv、胞區域Rc、及周邊區域Rs。 於貫通導孔區域Rv中，設置有複數個貫通導孔44(接觸件)。 胞區域Rc位於貫通導孔區域Rv之X方向兩側。於胞區域Rc中，設置有包含複數個記憶胞之記憶體胞陣列。 周邊區域Rs位於胞區域Rc之周圍。於周邊區域Rs中，設置有列解碼器等控制電路20A。例如，控制電路20A位於胞區域Rc之X方向單側。 如圖2(a)及圖2(b)所示，於胞區域Rc及貫通導孔區域Rv中，於基板10之上部選擇性地設置有STI(Shallow Trench Isolation：淺槽隔離)12。藉由STI12，將基板10之上部區劃成複數個半導體區域13。於半導體區域13內，設置有源極層14及汲極層15。於基板10上且源極層14及汲極層15之間之區域之正上方區域，設置有閘極絕緣膜16及閘極電極17。藉此，於基板10之上表面10a，形成複數個場效型之電晶體18。 於基板10上，例如設置有包含矽氧化物(SiO)之層間絕緣膜60。於層間絕緣膜60內，設置有複數個配線層22。於基板10與最下層之配線層22之間，連接有接觸件23。於Z方向隔離之配線層22間連接有導孔24。藉由電晶體18、配線層22、接觸件23及導孔24，構成感測放大器等控制電路20B。 於最上層之配線層22上，設置有埋入源極線31。埋入源極線31係例如具有包含鎢(W)之下層部分及包含矽之上層部分之2層膜。埋入源極線31於X方向上分為複數個部分，且配置於貫通導孔區域Rv及胞區域Rc。對於埋入源極線31，自控制電路20B供給電位。 於埋入源極線31上設置有積層體32。於積層體32中，沿Z方向交互地積層有例如包含矽氧化物之絕緣膜33與包含鎢之電極膜34。 如圖1所示，於積層體32內，設置有複數個元件分離部36。例如，元件分離部36之下端與埋入源極線31相接(參照圖5)。元件分離部36之形狀係沿XZ平面而擴展之板狀。藉由元件分離部36，積層體32於Y方向被分斷成複數個部分，電極膜34之形狀成為沿X方向延伸之配線狀。 於元件分離部36中，作為源極線之一部分，設置有連接於埋入源極線31之配線部。於該情形時，於元件分離部36中設置配線部、及設置於配線部之兩側面上之絕緣膜。元件分離部36亦可由包含矽氧化物等之絕緣膜構成。 於Y方向上相鄰之元件分離部36間，設置有沿X方向延伸之絕緣構件37。絕緣構件37例如位於Y方向上相鄰之元件分離部36間之中央。絕緣構件37配置於積層體32之上部內，且自上方將1層以上之電極膜34分別分斷為2個。該經分斷之電極膜34作為上部選擇閘極線而發揮功能。於圖1之例中，絕緣構件37自上方分斷3層之電極膜34。 如圖1及圖2(a)所示，於胞區域Rc中，設置有正階梯區域Rs1、支柱配置區域Rp、及虛設階梯區域Rs2，且沿X方向依序排列。即，於支柱配置區域Rp之X方向兩側，配置有正階梯區域Rs1及虛設階梯區域Rs2。 於支柱配置區域Rp中，於積層體32內設置有複數個沿Z方向延伸之柱狀部CL。如圖1所示，柱狀部CL於元件分離部36與絕緣構件37之間，以複數列例如4列配置。 如圖3所示，柱狀部CL具有絕緣芯部40、矽支柱41及記憶膜42。絕緣芯部40例如包含矽氧化物。矽支柱41例如設置於絕緣芯部40之周圍。矽支柱41例如包含矽，且其形狀為下端部閉塞之圓筒形。於矽支柱41中，下端連接於埋入源極線31，上端到達積層體32之上表面。 記憶膜42具有穿隧絕緣膜42a、電荷儲存膜42b、及阻擋絕緣膜42c。 穿隧絕緣膜42a設置於矽支柱41之側面上。穿隧絕緣膜42a包含例如矽氧化物。 電荷儲存膜42b設置於穿隧絕緣膜42a之側面上。電荷儲存膜42b係用於儲存電荷之膜，包含例如矽氮化物(SiN)。 阻擋絕緣層42c設置於電荷儲存膜42b之側面上。阻擋絕緣膜42c包含例如矽氧化物。 於柱狀部CL上，設置有沿Y方向延伸之複數條位元線，柱狀部CL之矽支柱41經由接觸件連接於位元線。另，於圖1中，配置於較積層體32更上方之構成要素未圖示。 於正階梯區域Rs1及虛設階梯區域Rs2中，積層體32之形狀為於電極膜34形成有台階39之階梯狀。於正階梯區域Rs1中，於台階39之正上方區域設置有接觸件(未圖示)，且連接於形成台階39之電極膜34。電極膜34經由接觸件連接於控制電路20A。另一方面，於虛設階梯區域Rs2中，未設置連接於電極膜34之接觸件。 接著，對貫通導孔區域Rv內之構成要素進行詳細說明。 圖4係半導體記憶裝置1之一部分之俯視圖。 圖5係圖4之C1-C2線之剖視圖。 圖4係將圖1之貫通導孔區域Rv放大而顯示，圖5係顯示位於貫通導孔44間之元件分離部36之剖面。 如圖4及圖5所示，於貫通導孔區域Rv中，貫通導孔44沿Z方向延伸，且貫通積層體32。貫通導孔44例如由包含鎢之本體部、及於本體部之側面上及下表面上包含鈦氮化物(TiN)之障壁金屬層而構成。例如，貫通導孔44之形狀為圓柱。於貫通導孔44中，下端連接於控制電路20B之最上層之配線層22，上端到達積層體32之上表面。 貫通導孔44係於元件分離部36間沿X方向及Y方向而配置。此處，貫通導孔44之中心於貫通導孔44之形狀為圓柱之情形時，相當於如圖4所示之圓之中心。 於貫通導孔44之側面上，設置有包含例如矽氧化物之絕緣膜45。貫通導孔44藉由絕緣膜45與電極膜34絕緣。又，貫通導孔44通過埋入源極線31之部分間，且亦與埋入源極線31隔離、絕緣。以下，於本說明書中，有時將貫通導孔44及絕緣膜45稱為柱狀構件46。 於貫通導孔44上，設置有上層配線(未圖示)。貫通導孔44連接於上層配線。即，上層配線經由貫通導孔44連接於控制電路20B之配線層22。該配線層22連接於電晶體18之源極層14、汲極層15及閘極電極17。如此，對於控制電路20B經由上層配線及貫通導孔44供給電源電位或信號電位。 於貫通導孔區域Rv中，設置有複數個支持構件50。支持構件50沿Z方向延伸，且貫通積層體32。支持構件50包含例如矽氧化物。例如，支持構件50之形狀為圓柱。例如，於支持構件50中，下端與埋入源極線31相接，上端到達積層體32之上表面。 支持構件50具有支持構件50a與支持構件50b。 支持構件50a於元件分離部36與絕緣構件37之間，以複數列例如2列配置。於該情形時，於X方向上，支持構件50a之一部分位於柱狀構件46之間，支持構件50a之另一部分位於柱狀部CL與柱狀構件46之間。 此處，支持構件50之中心於支持構件50之形狀為圓柱之情形時，相當於如圖4所示之圓之中心。 支持構件50b於絕緣構件37間沿X方向配置。又，支持構件50b於Y方向上位於柱狀構件46之間。 於貫通導孔區域Rv中，設置有複數個支持構件55。支持構件55沿Z方向延伸，且貫通積層體32。支持構件55包含例如矽氧化物。支持構件55亦可包含多晶矽。支持構件55之形狀例如為一部分形成有圓弧之柱狀。支持構件55之形狀亦可為角柱。例如，於支持構件50中，下端與埋入源極線31相接，上端到達積層體32之上表面。 於積層體32內，形成如圖4之虛線顯示之複數個貫通孔70(參照圖7)，且支持構件55埋入貫通孔70之一部分(Y方向之兩端部分)。另一方面，於貫通孔70之另一部分(中央部分)埋入元件分離部36。藉此，支持構件55位於元件分離部36之Y方向之兩側面上。於圖4所示之例中，支持構件55雖位於元件分離部36之Y方向之兩側面上，但亦可位於Y方向之一側面上。 支持構件55沿X方向配置。支持構件55於Y方向上位於柱狀構件46之間。即，如圖4所示，支持構件55於貫通導孔區域Rv內，位於由元件分離部36、柱狀構件46、及支持構件50a包圍之區域R1內。區域R1相當於未設置柱狀構件46及支持構件50(支持構件50a、50b)之任一者之區域。 例如，自配置於X方向之支持構件55之端部至鄰接之支持構件55之端部之最短距離較理想為150奈米以上600奈米以下。 接著，對本實施形態之半導體記憶裝置之製造方法進行說明。 圖6～圖10係顯示半導體記憶裝置1之製造方法之剖視圖。 於圖6～圖10中，顯示形成半導體記憶裝置1之貫通導孔區域Rv之步驟。圖6～圖10所示之區域相當於圖4所示之區域。 首先，如圖6所示，於基板10上，形成絕緣膜33及犧牲膜交互積層之積層體32a。犧牲膜例如由矽氮化物膜形成。接著，於積層體32a中形成記憶孔MH後，於記憶孔MH內依序形成記憶膜42、矽柱41及絕緣芯部40。藉此形成柱狀部CL。其後，於積層體32a內形成溝槽T後，於溝槽T內形成絕緣構件37。 其次，如圖7所示，例如，藉由使用遮罩之光微影法、及RIE(Reactive Ion Etching：反應性離子蝕刻)等蝕刻處理，於積層體32a內形成複數個貫通孔70、71、72。自Z方向觀察，貫通孔70、71、72之形狀例如為圓形。例如，貫通孔70之直徑小於貫通孔71之直徑，大於貫通孔72之直徑。 接著，如圖8所示，藉由例如CVD(chemical vapor deposition；化學氣相沉積)法，於貫通孔70、71、72內埋入例如矽氧化物。於貫通孔70內形成絕緣膜73。複數個絕緣膜73沿X方向配置。又，於貫通孔71內形成絕緣膜45，於貫通孔72內，形成具有支持構件50a及支持構件50b之支持構件50。 接著，於貫通孔71內且絕緣膜45上形成貫通導孔44。藉此，形成具有貫通導孔44及絕緣膜45之柱狀構件46。 其次，如圖9所示，藉由RIE等蝕刻處理，於積層體32a形成沿X方向及Z方向之複數個狹縫ST。藉由狹縫ST之形成，以將絕緣膜73於Y方向分斷之方式去除絕緣膜73之一部分。藉此形成支持構件55。支持構件55位於狹縫ST之Y方向之兩側面上。 接著，經由狹縫ST施行濕蝕刻，而去除積層體32a之犧牲膜。於藉由去除犧牲膜而形成之空腔內，經由狹縫ST使鎢等金屬堆積而形成電極膜34。藉此，形成積層體32。 其次，如圖10所示，例如藉由CVD法於狹縫ST內形成元件分離部36。於元件分離部36之Y方向之兩側面上，存在支持構件55。以此方式製造出半導體記憶裝置1。 接著，對本實施形態之效果進行說明。 於本實施形態之半導體記憶裝置1中，於設置有貫通導孔44之貫通導孔區域Rv內，於元件分離部36之Y方向之兩側面上設置有支持構件55。若設置如此之支持構件55，可使貫通導孔44之附近之構造上之強度提高。藉此，可抑制積層體32變形。 又，若於貫通導孔區域Rv之區域R1中設置支持構件55，則可使貫通導孔區域Rv之區域R1內之構造上之強度提高，可進一步抑制積層體32變形。 例如，如圖9所示，於經由狹縫ST自積層體32a去除犧牲膜之步驟中，於去除犧牲膜後，將空腔內洗淨及乾燥。於如此之洗淨及乾燥中，會有於積層體32a產生表面張力因而積層體32a彎曲變形之情形。如圖4所示，於貫通導孔區域Rv中，於未形成貫通導孔44及支持構件50之區域R1中，由於構造上強度降低，故容易產生積層體32a之變形。因積層體32a變形使得電極膜34彎曲變形，而有產生電極膜34之開路或短路之不良之虞。 於電極膜34藉由鎢等金屬形成之情形，因於X方向及Y方向於電極膜34所產生之應力不同，故電極膜34容易彎曲變形。因電極膜34之變形使得積層體32變形，而有造成積層體32內形成之圖案坍塌之虞。 於本實施形態中，因於貫通導孔區域Rv之區域R1中設置有支持構件55，故可抑制積層體32之變形。 根據本實施形態，提供一種可靠性較高之半導體記憶裝置。 雖然已說明本發明之若干實施形態，但該等實施形態係作為示例而提出者，並非意欲限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，且可於不脫離發明之主旨之範圍內進行各種省略、置換、及變更。該等實施形態及其變化包含於發明之範圍及主旨，且包含於申請專利範圍所記載之發明及其等效之範圍內。
1‧‧‧半導體裝置
10‧‧‧基板
10a‧‧‧上表面
12‧‧‧STI
13‧‧‧半導體區域
14‧‧‧源極層
15‧‧‧汲極層
16‧‧‧閘極絕緣膜
17‧‧‧閘極電極
18‧‧‧電晶體
20A‧‧‧控制電路
20B‧‧‧控制電路
22‧‧‧配線層
23‧‧‧接觸件
24‧‧‧導孔
31‧‧‧埋入源極線
32‧‧‧積層體
32a‧‧‧積層體
33‧‧‧絕緣膜
34‧‧‧電極膜
36‧‧‧元件分離部
37‧‧‧絕緣構件
39‧‧‧台階
40‧‧‧絕緣芯部
41‧‧‧矽支柱
42‧‧‧記憶膜
42a‧‧‧穿隧絕緣膜
42b‧‧‧電荷儲存膜
42c‧‧‧阻擋絕緣膜
44‧‧‧貫通導孔
45‧‧‧絕緣膜
46‧‧‧柱狀構件
50‧‧‧支持構件
50a‧‧‧支持構件
50b‧‧‧支持構件
55‧‧‧支持構件
60‧‧‧層間絕緣膜
70～72‧‧‧貫通孔
73‧‧‧絕緣膜
A‧‧‧區域
A1-A2‧‧‧線
B1-B2‧‧‧線
C1-C2‧‧‧線
CL‧‧‧柱狀部
MH‧‧‧記憶孔
R1‧‧‧區域
Rc‧‧‧胞區域
Rp‧‧‧支柱配置區域
Rs‧‧‧周邊區域
Rs1‧‧‧正階梯區域
Rs2‧‧‧虛設階梯區域
Rv‧‧‧貫通導孔區域
ST‧‧‧狹縫
T‧‧‧溝槽
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向
圖1係顯示第1實施形態之半導體記憶裝置之俯視圖。 圖2(a)及圖2(b)係圖1之A1-A2線及B1-B2線之剖視圖。 圖3係圖2(a)之區域A之放大圖。 圖4係第1實施形態之半導體記憶裝置之一部分之俯視圖。 圖5係圖4之C1-C2線之剖視圖。 圖6係顯示第1實施形態之半導體記憶裝置之製造方法之俯視圖。 圖7係顯示第1實施形態之半導體記憶裝置之製造方法之俯視圖。 圖8係顯示第1實施形態之半導體記憶裝置之製造方法之俯視圖。 圖9係顯示第1實施形態之半導體記憶裝置之製造方法之俯視圖。 圖10係顯示第1實施形態之半導體記憶裝置之製造方法之俯視圖。

Claims (5)

  1. 一種半導體記憶裝置，其具備： 基板； 電路部，其設置於上述基板上，且具有配線層； 積層體，其設置於上述電路部上，相互隔開而積層，且具有於沿著上述基板之上表面之第1方向延伸之複數個電極膜； 至少1個柱狀構件，其與上述配線層相接，且具有於上述積層體內於上述複數個電極膜之積層方向延伸之接觸件；及 元件分離部，其設置於上述積層體內，且於上述第1方向及上述積層方向延伸；且 至少1個第1支持構件，其設置於上述積層體內，於上述積層方向延伸，且位於與上述第1方向交叉而沿著上述基板之上表面之第2方向之上述元件分離部上。
  2. 如請求項1之半導體記憶裝置，其中上述第1支持構件位於上述元件分離部之上述第2方向之一側面上。
  3. 如請求項1之半導體記憶裝置，其中上述第1支持構件沿上述第1方向複數個設置；且 上述第1支持構件位於上述元件分離部之上述第2方向之兩側面上。
  4. 如請求項1至3中任一項之半導體記憶裝置，其中進而具備設置於上述積層體內且沿上述積層方向延伸之複數個第2支持構件；且 上述第1支持構件位於由上述柱狀構件、上述元件分離部、及上述複數個第2支持構件包圍之區域內。
  5. 如請求項1至3中任一項之半導體記憶裝置，其中上述第1支持構件包含絕緣材料。
TW106132525A 2017-03-14 2017-09-22 半導體記憶裝置 TW201843817A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP??2017-048591 2017-03-14
JP2017048591A JP2018152496A (ja) 2017-03-14 2017-03-14 半導体記憶装置

Publications (1)

Publication Number Publication Date
TW201843817A true TW201843817A (zh) 2018-12-16

Family

ID=63520726

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106132525A TW201843817A (zh) 2017-03-14 2017-09-22 半導體記憶裝置

Country Status (4)

Country Link
US (1) US20180269219A1 (zh)
JP (1) JP2018152496A (zh)
CN (1) CN108573978A (zh)
TW (1) TW201843817A (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI714183B (zh) * 2019-03-18 2020-12-21 日商東芝記憶體股份有限公司 半導體記憶裝置及其製造方法
TWI731551B (zh) * 2019-06-19 2021-06-21 日商鎧俠股份有限公司 半導體記憶裝置及其製造方法
TWI779322B (zh) * 2020-02-27 2022-10-01 日商鎧俠股份有限公司 半導體記憶裝置
TWI793722B (zh) * 2021-02-18 2023-02-21 日商鎧俠股份有限公司 半導體記憶裝置
TWI809424B (zh) * 2020-09-01 2023-07-21 日商鎧俠股份有限公司 半導體裝置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019161042A (ja) * 2018-03-14 2019-09-19 東芝メモリ株式会社 半導体装置
JP2020150079A (ja) * 2019-03-12 2020-09-17 キオクシア株式会社 半導体記憶装置およびその製造方法
JP2020150218A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 半導体記憶装置
JP2020155611A (ja) 2019-03-20 2020-09-24 キオクシア株式会社 半導体記憶装置
JP2022120425A (ja) * 2021-02-05 2022-08-18 キオクシア株式会社 半導体記憶装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012146861A (ja) * 2011-01-13 2012-08-02 Toshiba Corp 半導体記憶装置
KR102150251B1 (ko) * 2014-09-05 2020-09-02 삼성전자주식회사 반도체 장치
US9601370B2 (en) * 2014-09-12 2017-03-21 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
KR102618562B1 (ko) * 2016-05-16 2023-12-27 삼성전자주식회사 반도체 칩 및 그 제조 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI714183B (zh) * 2019-03-18 2020-12-21 日商東芝記憶體股份有限公司 半導體記憶裝置及其製造方法
TWI731551B (zh) * 2019-06-19 2021-06-21 日商鎧俠股份有限公司 半導體記憶裝置及其製造方法
TWI779322B (zh) * 2020-02-27 2022-10-01 日商鎧俠股份有限公司 半導體記憶裝置
TWI809424B (zh) * 2020-09-01 2023-07-21 日商鎧俠股份有限公司 半導體裝置
TWI793722B (zh) * 2021-02-18 2023-02-21 日商鎧俠股份有限公司 半導體記憶裝置

Also Published As

Publication number Publication date
CN108573978A (zh) 2018-09-25
JP2018152496A (ja) 2018-09-27
US20180269219A1 (en) 2018-09-20

Similar Documents

Publication Publication Date Title
TW201843817A (zh) 半導體記憶裝置
US10943914B2 (en) Semiconductor memory device including a substrate, various interconnections, semiconductor member, charge storage member and a conductive member
CN107204337B (zh) 半导体存储装置及其制造方法
TWI643316B (zh) 半導體裝置及其製造方法
JP5394270B2 (ja) 不揮発性半導体記憶装置及びその製造方法
JP5279403B2 (ja) 不揮発性半導体記憶装置及びその製造方法
TWI390714B (zh) 非揮發性半導體記憶裝置及其製造方法
JP2010027870A (ja) 半導体記憶装置及びその製造方法
JP2015170692A (ja) 半導体装置及びその製造方法
JP2020027873A (ja) 半導体装置
JP2019161162A (ja) 半導体装置およびその製造方法
JP2019054162A (ja) 記憶装置の製造方法および記憶装置
KR20120094208A (ko) 반도체 소자 및 그 제조 방법
JP2019050243A (ja) 半導体記憶装置及びその製造方法
US20160268291A1 (en) Semiconductor device and manufacturing method of semiconductor device
TWI654747B (zh) Semiconductor memory device
JP2019102685A (ja) 半導体装置
JP2013197533A (ja) 記憶装置及びその製造方法
JP2018160608A (ja) 半導体装置及びその製造方法
JP2021132066A (ja) 半導体装置及び半導体装置の製造方法
TWI594377B (zh) 記憶裝置及其製造方法
JP2018157169A (ja) 半導体記憶装置及びその製造方法
JP2011211039A (ja) 記憶装置及びその製造方法
JP2016076608A (ja) 半導体装置
JP2022143319A (ja) 半導体装置およびその製造方法