JP2018157169A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法 Download PDFInfo
- Publication number
- JP2018157169A JP2018157169A JP2017055132A JP2017055132A JP2018157169A JP 2018157169 A JP2018157169 A JP 2018157169A JP 2017055132 A JP2017055132 A JP 2017055132A JP 2017055132 A JP2017055132 A JP 2017055132A JP 2018157169 A JP2018157169 A JP 2018157169A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- memory device
- semiconductor memory
- insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
Abstract
【課題】積層体の階段状の部分にコンタクトを形成し易く、信頼性が向上した半導体記憶装置及びその製造方法を提供する。【解決手段】半導体記憶装置は、基板と、積層体と、第1絶縁膜と、第1膜と、を備える。前記積層体は、前記基板上に設けられる。前記積層体は、前記基板の上面に沿った第1方向に延びて互いに離れて積層された複数の電極膜を有する。前記積層体の端部の形状が前記電極膜毎にテラスが形成された階段状である。前記第1絶縁膜は、前記積層体の端部上に設けられる。前記第1膜は、前記第1絶縁膜上に設けられ、前記第1方向に対して傾斜した方向に延びる。【選択図】図1
Description
実施形態は、半導体記憶装置及びその製造方法に関する。
3次元構造の半導体記憶装置は、複数のメモリセルを含むメモリセルアレイと、周辺回路と、を集積化した構造を有する。メモリセルアレイには、電極膜を複数積層した積層体が設けられ、積層体にメモリホールが形成される。積層体の端部は、階段状に加工され、コンタクトを介して各電極膜が積層体の外へと引き出される。このような階段状の端部では、電極膜の積層数の増加に伴ってコンタクトを形成し難くなるという問題がある。
実施形態の目的は、積層体の階段状の部分にコンタクトを形成し易く、信頼性が向上した半導体記憶装置及びその製造方法を提供することである。
実施形態に係る半導体記憶装置は、基板と、積層体と、第1絶縁膜と、第1膜と、を備える。前記積層体は、前記基板上に設けられる。前記積層体は、前記基板の上面に沿った第1方向に延びて互いに離れて積層された複数の電極膜を有する。前記積層体の端部の形状が前記電極膜毎にテラスが形成された階段状である。前記第1絶縁膜は、前記積層体の端部上に設けられる。前記第1膜は、前記第1絶縁膜上に設けられ、前記第1方向に対して傾斜した方向に延びる。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
(第1実施形態)
図1は、半導体記憶装置1を示す断面図である。図2は、半導体記憶装置1の上面図であって、図1に示された領域の上面を示している。
図1に示すように、半導体記憶装置1には、基板10が設けられている。基板10は、半導体基板であって、単結晶シリコン等のシリコン(Si)を含む。
図1は、半導体記憶装置1を示す断面図である。図2は、半導体記憶装置1の上面図であって、図1に示された領域の上面を示している。
図1に示すように、半導体記憶装置1には、基板10が設けられている。基板10は、半導体基板であって、単結晶シリコン等のシリコン(Si)を含む。
なお、本明細書において、基板10の上面10aに対して平行な方向であって、相互に直交する2方向をX方向及びY方向とする。X方向及びY方向の双方に対して直交する方向をZ方向とする。
半導体記憶装置1には、積層体15と、複数の柱状部CLと、が設けられている。積層体15は、ソース側選択ゲートSGSと、ドレイン側選択ゲートSGDと、複数のワード線WLと、複数の絶縁膜41と、を有する。積層体15の積層方向がZ方向に相当する。
例えば、ソース側選択ゲートSGSは、絶縁膜41を介して基板10上に設けられており、ドレイン側選択ゲートSGDは、積層体15の最上層に設けられている。複数のワード線WLは、ソース側選択ゲートSGS及びドレイン側選択ゲートSGDの間に設けられている。ソース側選択ゲートSGS、複数のワード線WL、及びドレイン側選択ゲートSGDは、電極膜40である。電極膜40は、導電材料を含む。電極膜40は、例えば、タングステン(W)、モリブデン(Mo)等の金属を含む。電極膜40は、例えば、ポリシリコンを含む。
絶縁膜41は、電極膜40の間に設けられている。絶縁膜41は、例えば、シリコン酸化物(SiO)を含む。積層体15上には、絶縁膜42、絶縁膜43及び絶縁膜44がZ方向に順に設けられている。絶縁膜42、絶縁膜43及び絶縁膜44は、例えば、シリコン酸化物を含む。
柱状部CLは、積層体15内に複数設けられている。柱状部CLは、積層体15及び絶縁膜42内をZ方向に延びている。柱状部CLは、コア部25と、チャネル20と、メモリ膜24と、を有する。
コア部25は、例えば、シリコン酸化物を含む。コア部25の形状は、例えば、円柱状である。コア部25の上端には、シリコン等によって形成されたコンタクトプラグ26が設けられている。コンタクトプラグ26は、周囲をチャネル20によって囲まれており、その上端はコンタクト30に接続されている。
チャネル20は、コア部25の周囲に設けられている。チャネル20は、半導体部であって、例えば、シリコンを含む。チャネル20は、例えば、アモルファスシリコンを結晶化させたポリシリコンを含む。チャネル20の形状は、例えば、底を有する筒状である。
メモリ膜24は、チャネル20の周囲に設けられている。メモリ膜24は、トンネル絶縁膜21、電荷蓄積膜22及びブロック絶縁膜23を有する。
トンネル絶縁膜21は、チャネル20の周囲に設けられている。トンネル絶縁膜21は、例えば、シリコン酸化物を含む。
電荷蓄積膜22は、トンネル絶縁膜21の周囲に設けられている。電荷蓄積膜22は、例えば、シリコン窒化物(SiN)を含む。チャネル20とワード線WLとの交差部分に、電荷蓄積膜22を含むメモリセルが形成される。多数のメモリセルが、X方向、Y方向及びZ方向に沿って三次元マトリクス状に配列されており、各メモリセルにデータを記憶することができる。
ブロック絶縁膜23は、電荷蓄積膜22の周囲に設けられている。例えば、ブロック絶縁膜23は、シリコン酸化物を含むシリコン酸化膜、アルミニウム酸化物(AlO)を含むアルミニウム酸化膜、または、これらの積層膜である。
トンネル絶縁膜21は、チャネル20の周囲に設けられている。トンネル絶縁膜21は、例えば、シリコン酸化物を含む。
電荷蓄積膜22は、トンネル絶縁膜21の周囲に設けられている。電荷蓄積膜22は、例えば、シリコン窒化物(SiN)を含む。チャネル20とワード線WLとの交差部分に、電荷蓄積膜22を含むメモリセルが形成される。多数のメモリセルが、X方向、Y方向及びZ方向に沿って三次元マトリクス状に配列されており、各メモリセルにデータを記憶することができる。
ブロック絶縁膜23は、電荷蓄積膜22の周囲に設けられている。例えば、ブロック絶縁膜23は、シリコン酸化物を含むシリコン酸化膜、アルミニウム酸化物(AlO)を含むアルミニウム酸化膜、または、これらの積層膜である。
柱状部CLの上方には、Y方向に延びる複数のビット線BLが設けられている。柱状部CLの上端は、コンタクト30を介して、ビット線BLの1つに接続されている。コンタクト30は、絶縁膜43及び絶縁膜44内を延びており、金属等の導電材料を含む。
図2に示すように、半導体記憶装置1には複数のスリットSTが設けられている。スリットSTは、積層体15、絶縁膜42及び絶縁膜43内をZ方向に延びている。また、スリットSTは、積層体15の中央から端部15tに向かってX方向に延びている。図1及び図2に示すように、積層体15の端部15tの形状は、電極膜40にテラスTが形成された階段状である。ここで、階段状の構造とは、水平面(テラス)及び垂直面(ステップ)が交互に配置された構造をいう。
スリットSTは、積層体15を、Y方向に複数に分離する。スリットSTによって分離された領域は、“ブロック”とよばれる。各ブロックには、柱状部CLが位置し、各ブロックから1つずつ選ばれた柱状部CLのチャネル20は、1つのビット線BLに電気的に接続される。また、スリットSTが積層体15を分離することで、階段状の端部15tがY方向に沿って複数配置される。
スリットST内には配線部18が設けられている。配線部18は、Z方向及びX方向に沿って延びる。配線部18は、金属等の導電材料を含む。配線部18の下端は、基板10に接する。配線部18の上端は、コンタクトを介してY方向に延びるソース線(図示せず)に接続される。つまり、配線部18は、ソース線の一部を構成する。
また、スリットST内において、配線部18の側面上には、絶縁性の側壁(図示せず)が設けられ、配線部18と、積層体15の電極膜40とを電気的に絶縁している。
また、スリットST内において、配線部18の側面上には、絶縁性の側壁(図示せず)が設けられ、配線部18と、積層体15の電極膜40とを電気的に絶縁している。
半導体記憶装置1には、導電膜50、絶縁膜55、導電膜51、及び、複数のコンタクト60が設けられている。導電膜50、導電膜51、絶縁膜55及びコンタクト60は、積層体15の端部15t上に設けられている。
導電膜50は、積層体15の端部15tにおいて、絶縁膜42上に設けられている。図2の破線で示すように、導電膜50は、スリットST間に位置する。また、Z方向から見て、導電膜50の少なくとも一部は、コンタクト60に重なる。図2に示す例では、Z方向から見て、導電膜50の形状は、矩形状であるが、これに限定される訳ではない。導電膜50は、電極膜40が形成される導電材料と同じ導電材料を含み、例えば、タングステン、モリブデン等の金属を含む。導電膜50は、例えば、ポリシリコンを含む。
絶縁膜55は、一部が導電膜50上に位置するように積層体15の端部15tを覆う。図2に示すように、絶縁膜55は、スリットST間に位置する。絶縁膜55は、例えば、シリコン酸化物を含む。
導電膜51は、絶縁膜55の一部上に設けられている。つまり、導電膜51は、導電膜50上に位置する絶縁膜55上には設けられていない。これにより、図2の破線で示すように、Z方向から見て、導電膜51は導電膜50に重ならない。また、導電膜51は、スリットST間に位置する。Z方向から見て、導電膜51の少なくとも一部は、コンタクト60に重なる。
図2に示す例では、Z方向から見て、導電膜51の形状は、矩形状であるが、これに限定される訳ではない。導電膜51は、電極膜40及び導電膜50が形成される導電材料と同じ導電材料を含み、例えば、タングステン、モリブデン等の金属を含む。導電膜51は、例えば、ポリシリコンを含む。
なお、本明細書において、導電膜50及び導電膜51を導電部と呼ぶ場合がある。
図2に示す例では、Z方向から見て、導電膜51の形状は、矩形状であるが、これに限定される訳ではない。導電膜51は、電極膜40及び導電膜50が形成される導電材料と同じ導電材料を含み、例えば、タングステン、モリブデン等の金属を含む。導電膜51は、例えば、ポリシリコンを含む。
なお、本明細書において、導電膜50及び導電膜51を導電部と呼ぶ場合がある。
絶縁膜55及び導電膜51上には、絶縁膜45が設けられている。絶縁膜45は、例えば、シリコン酸化物を含む。絶縁膜45は、例えば、TEOS(tetraethoxysilane)を含む。
コンタクト60は、積層体15の端部15tにおいて、電極膜40のテラスT上に位置してZ方向に延びている。最上層の電極膜40(ドレイン側選択ゲートSGD)のテラスT上に位置するコンタクト60は、絶縁膜45、絶縁膜55、導電膜50及び絶縁膜42を貫通している。最上層の電極膜40を除く電極膜40(ソース側選択ゲートSGS及びワード線WL)のテラスT上に位置するコンタクト60は、絶縁膜45、導電膜51、絶縁膜55及び絶縁膜41を貫通している。
コンタクト60において、その下端は電極膜40に接続され、その上端は、X方向に延びる上層配線(図示せず)に接続される。各電極膜40は引き出されて、コンタクト60及び上層配線を介して周辺回路に接続される。コンタクト60は、例えば、タングステン等の導電材料を含む。コンタクト60の形状は、例えば、円柱状や多角柱状である。なお、コンタクト60の数、及び、テラスTに対するコンタクト60の位置は、任意である。
コンタクト60周囲には、絶縁性のスペーサ61が設けられている。スペーサ61は、例えば、シリコン酸化物を含む。スペーサ61は、絶縁部であって、コンタクト60と、導電部とを電気的に絶縁している。
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図3〜図17は、半導体記憶装置1の製造方法を示す断面図である。
図3〜図17は、図1において、積層体15の端部15tに相当する領域を示している。
先ず、図3に示すように、シリコンを含む基板10上に、例えばCVD(Chemical Vapor Deposition)法により、絶縁膜41及び犠牲膜70をZ方向に沿って交互に積層させて、積層体15aを形成する。犠牲膜70は、絶縁膜41との間でエッチング選択比がとれる材料により形成し、例えば、シリコン窒化物により形成する。
図3〜図17は、半導体記憶装置1の製造方法を示す断面図である。
図3〜図17は、図1において、積層体15の端部15tに相当する領域を示している。
先ず、図3に示すように、シリコンを含む基板10上に、例えばCVD(Chemical Vapor Deposition)法により、絶縁膜41及び犠牲膜70をZ方向に沿って交互に積層させて、積層体15aを形成する。犠牲膜70は、絶縁膜41との間でエッチング選択比がとれる材料により形成し、例えば、シリコン窒化物により形成する。
続いて、例えばCVD法により、積層体15a上に絶縁膜42を形成する。その後、マスク等を用いて、積層体15aの端部15tであって、絶縁膜42上に選択的に犠牲膜71を形成する。犠牲膜71は、例えば、シリコン窒化物により形成する。なお、積層体15aの端部15tを除いた領域には、メモリホールを形成した後、メモリホール内にメモリ膜24、チャネル20及びコア部25を順に形成する。これにより、柱状部CLが形成される。
次に、図4に示すように、例えば、レジスト膜をマスクとしたRIE(Reactive Ion Etching)等の異方性エッチング処理と、レジスト膜の体積を減少させるアッシング等のスリミング処理とを、交互に繰り返すことで、積層体15aの端部15tを階段状に加工する。このような階段状の端部15tは、積層体15aのエッチング量を制御するために積層体15a上のレジスト膜をエッチングした後、積層体15aを下方向にエッチングする工程を繰り返すことで形成される。これにより、階段状の端部15t上には、一部が除去された絶縁膜42及び犠牲膜71が順に形成される。
次に、図5に示すように、例えばCVD法により、積層体15aの端部15tを覆うように絶縁膜55を形成する。絶縁膜55の一部は、犠牲膜71上に形成される。
次に、図6に示すように、絶縁膜55上に犠牲膜72を形成する。犠牲膜72は、例えば、シリコン窒化物により形成される。
次に、図6に示すように、絶縁膜55上に犠牲膜72を形成する。犠牲膜72は、例えば、シリコン窒化物により形成される。
次に、図7に示すように、例えばCVD法により、犠牲膜72上に絶縁膜73を形成する。絶縁膜73は、例えば、TEOSにより形成される。
次に、図8に示すように、CMP(Chemical Mechanical Polishing)法により、絶縁膜73の一部を除去して平坦化する。この平坦化処理により、犠牲膜71の上に位置する犠牲膜72の上面72aは、絶縁膜73の上面73aと概ね同一平面上に位置する。
次に、図8に示すように、CMP(Chemical Mechanical Polishing)法により、絶縁膜73の一部を除去して平坦化する。この平坦化処理により、犠牲膜71の上に位置する犠牲膜72の上面72aは、絶縁膜73の上面73aと概ね同一平面上に位置する。
次に、図9に示すように、エッチング処理により、絶縁膜73をエッチバックする。これにより、犠牲膜71上の絶縁膜55の上面55aは、絶縁膜73の上面73aと概ね同一平面上に位置する。
次に、図10に示すように、RIE等のエッチング処理により、犠牲膜72の一部を除去する。これにより、犠牲膜72の上面72aは、絶縁膜55の上面55a、及び、絶縁膜73の上面73aと概ね同一平面上に位置する。
次に、図11に示すように、例えばCVD法により、絶縁膜55、犠牲膜72及び絶縁膜73上に絶縁膜74を形成する。絶縁膜74は、例えば、TEOSにより形成される。これにより、絶縁膜73及び絶縁膜74を有する絶縁膜45が形成される。
次に、図11に示すように、例えばCVD法により、絶縁膜55、犠牲膜72及び絶縁膜73上に絶縁膜74を形成する。絶縁膜74は、例えば、TEOSにより形成される。これにより、絶縁膜73及び絶縁膜74を有する絶縁膜45が形成される。
次に、図12に示すように、RIE等のエッチング処理により、積層体15aにX方向及びZ方向に延びる複数のスリットST(図2参照)を形成する。スリットSTによって、積層体15aは、X方向に延びる複数の積層体に分断される。また、スリットSTによって、絶縁膜45、55はそれぞれ分断されると共に、犠牲膜71、72はそれぞれ分断される。
続いて、スリットSTを介してウェットエッチングを施すことにより、犠牲膜70、71、72を除去する。犠牲膜70、71、72をシリコン窒化物により形成した場合には、ウェットエッチングのエッチャントには燐酸を使用し、熱燐酸によってエッチング処理を行う。スリットSTを介して犠牲膜70、71、72を除去することで、空洞75a、75b、75cが形成される。その後、スリットSTを介してタングステン等の金属を堆積させて空洞75a、75b、75c内を埋め込む。
空洞75a、75b、75c内をそれぞれ埋め込むことで、電極膜40、導電膜50及び導電膜51がそれぞれ形成される。犠牲膜70が電極膜40に置換され、スリットST間に積層体15が形成される。積層体15の端部15tおいて、電極膜40にテラスTが形成される。その後、スリットST内に配線部18を形成する。
次に、図13に示すように、例えばCVD法により、絶縁膜45上に絶縁膜76を形成する。絶縁膜76は、例えば、アモルファスカーボンにより形成される。
続いて、例えばRIE等のエッチング処理により、絶縁膜45、55、76内にコンタクトホールCHを形成する。積層体15の最上層に形成するコンタクトホールCHは、絶縁膜76、45、55を貫通し導電膜50に達する。積層体15の最上層以外に形成するコンタクトホールCHは、絶縁膜76、45を貫通し導電膜51に達する。
続いて、例えばRIE等のエッチング処理により、絶縁膜45、55、76内にコンタクトホールCHを形成する。積層体15の最上層に形成するコンタクトホールCHは、絶縁膜76、45、55を貫通し導電膜50に達する。積層体15の最上層以外に形成するコンタクトホールCHは、絶縁膜76、45を貫通し導電膜51に達する。
絶縁膜45上に絶縁膜76を厚く形成すると共に、絶縁膜45(例えば、TEOS膜)と、導電膜50、51(例えば、タングステン等の金属膜)との間のエッチング選択比によって、導電膜50、51を貫通せずにエッチングを止めることができる。つまり、導電膜50、51は、エッチングを止める膜として機能する。
次に、図14に示すように、例えばRIE等のエッチング処理により、コンタクトホールCHの直下に位置する導電膜50、51を除去する。これにより、積層体15の最上層に形成するコンタクトホールCHは、導電膜50を貫通し絶縁膜42に達する。積層体15の最上層以外に形成するコンタクトホールCHは、導電膜51を貫通し絶縁膜55に達する。絶縁膜42、55を貫通しないように、導電膜50、51と、絶縁膜42、55との間のエッチング条件が設定される。なお、導電膜50、51の除去と共に、絶縁膜76の一部が除去される。
次に、図15に示すように、例えばRIE等のエッチング処理により、コンタクトホールCHの直下に位置する絶縁膜55、41、42を除去する。これにより、積層体15の最上層に形成するコンタクトホールCHは、絶縁膜42を貫通し電極膜40(ドレイン側選択ゲートSGD)に達する。積層体15の最上層以外に形成するコンタクトホールCHは、絶縁膜55、41を貫通し電極膜40(ソース側選択ゲートSGS及びワード線WL)に達する。電極膜40を貫通しないように、絶縁膜41、42、55と、電極膜40との間のエッチング条件が設定される。なお、絶縁膜42、41の除去と共に、絶縁膜76の一部が除去される。
次に、図16に示すように、例えばALD(Atomic Layer Deposition)法により、絶縁膜77を全面に形成する。絶縁膜77は、例えば、シリコン酸化物により形成する。絶縁膜77は、カバレッジの良い成膜条件によって形成され、絶縁膜45上と、コンタクトホールCHの内壁面上及び底面上に形成される。
次に、図17に示すように、例えばRIE等のエッチング処理により、絶縁膜45の上面を除去することで絶縁膜45上の絶縁膜77を除去し、コンタクトホールCHの底面上の絶縁膜77を除去する。絶縁膜77の一部を除去することでスペーサ61が形成される。続いて、コンタクトホールCH内にタングステン等の金属を堆積させてコンタクト60を形成する。コンタクト60は、積層体15の端部15tにおいて、電極膜40のテラスT上に位置してZ方向に延びている。
このようにして、半導体記憶装置1が製造される。
このようにして、半導体記憶装置1が製造される。
なお、図3に示す工程において、犠牲膜71を形成するかわりに、積層体15aの端部15tに導電膜50を形成し、図6に示す工程において、犠牲膜72を形成するかわりに、絶縁膜55上に導電膜51を形成しても良い。このように導電膜50、51を直接形成する場合、図12に示す工程において、エッチングによって犠牲膜71、72を除去した後に、金属を堆積させて空洞75b、75c内を埋め込む工程が行われない。これにより、半導体記憶装置1の製造方法における工程を簡略化できる。
次に、本実施形態の効果について説明する。
3次元構造の半導体記憶装置において、積層体の端部にコンタクトを形成する場合、電極膜の積層数が増加するにつれて、コンタクトホールのアスペクト比が高くなると共に各電極膜の厚さが薄くなる虞がある。また、積層体の端部の形状が階段状であるので、上層の電極膜と下層の電極膜との間ではコンタクトホールの高さが異なることになる。これにより、上層の電極膜から下層の電極膜まで複数のコンタクトホールを一度に形成する場合、電極膜の積層数が増加するにつれて、電極膜と、電極膜上の絶縁膜との間のエッチング選択比を確保し難くなる。電極膜及び絶縁膜の間のエッチング選択比が小さいと、電極膜のテラス上に形成するコンタクトホールが、電極膜と、その直下の絶縁膜とを突き抜けてしまうことで電極膜間の短絡が発生し易い。
3次元構造の半導体記憶装置において、積層体の端部にコンタクトを形成する場合、電極膜の積層数が増加するにつれて、コンタクトホールのアスペクト比が高くなると共に各電極膜の厚さが薄くなる虞がある。また、積層体の端部の形状が階段状であるので、上層の電極膜と下層の電極膜との間ではコンタクトホールの高さが異なることになる。これにより、上層の電極膜から下層の電極膜まで複数のコンタクトホールを一度に形成する場合、電極膜の積層数が増加するにつれて、電極膜と、電極膜上の絶縁膜との間のエッチング選択比を確保し難くなる。電極膜及び絶縁膜の間のエッチング選択比が小さいと、電極膜のテラス上に形成するコンタクトホールが、電極膜と、その直下の絶縁膜とを突き抜けてしまうことで電極膜間の短絡が発生し易い。
本実施形態において、半導体記憶装置1は、積層体15の階段状の端部15t上に設けられた導電膜50及び絶縁膜55と、絶縁膜55上に設けられた導電膜51と、を有する。このように配置された導電膜50、51は、図13に示すようにエッチングを止める膜として機能する。これにより、図14及び図15に示すように、導電膜50、51でエッチングを止めた後に再度エッチングする絶縁膜(絶縁膜41、42、55)の厚さを、上層の電極膜40から下層の電極膜40まで概ね等しくできる。そして、上層の電極膜40から下層の電極膜40までこれらの絶縁膜を段階的にエッチングすることで、コンタクトホールCHが電極膜40と、その直下の絶縁膜41とを突き抜けることを抑制できる。したがって、コンタクトホールCHが突き抜けることで発生する電極膜40間の短絡を抑制できる。
(第2実施形態)
図18は、半導体記憶装置2を示す断面図である。図18に示された領域は、図1において、積層体15の端部15tを示す領域に相当する。
図18に示すように、本実施形態に係る半導体記憶装置2は、第1実施形態に係る半導体記憶装置1と比較して、導電部(導電膜50、51)のかわりに、絶縁膜80、81が設けられている点で異なっている。
図18は、半導体記憶装置2を示す断面図である。図18に示された領域は、図1において、積層体15の端部15tを示す領域に相当する。
図18に示すように、本実施形態に係る半導体記憶装置2は、第1実施形態に係る半導体記憶装置1と比較して、導電部(導電膜50、51)のかわりに、絶縁膜80、81が設けられている点で異なっている。
半導体記憶装置2には、絶縁膜80、絶縁膜55、絶縁膜81、及び、複数のコンタクト60が設けられている。絶縁膜55、絶縁膜80、絶縁膜81及びコンタクト60は、積層体15の端部15t上に設けられている。
絶縁膜80は、積層体15の端部15tにおいて、絶縁膜42上に設けられている。絶縁膜80は、スリットST間に位置する。また、Z方向から見て、絶縁膜80の少なくとも一部は、コンタクト60に重なる。絶縁膜80は、例えば、アルミニウム酸化物、ハフニウム酸化物(HfO)、チタン酸化物(TiO)の少なくともいずれかを含む。
絶縁膜55は、一部が絶縁膜80上に位置するように積層体15の端部15tを覆う。
絶縁膜55は、一部が絶縁膜80上に位置するように積層体15の端部15tを覆う。
絶縁膜81は、絶縁膜55の一部上に設けられている。つまり、絶縁膜81は、絶縁膜80上に位置する絶縁膜55上には設けられていない。これにより、Z方向から見て、絶縁膜81は絶縁膜80に重ならない。また、絶縁膜81は、スリットST間に位置する。Z方向から見て、絶縁膜81の少なくとも一部は、コンタクト60に重なる。絶縁膜81は、絶縁膜80が形成される絶縁材料と同じ絶縁材料を含み、例えば、アルミニウム酸化物、ハフニウム酸化物(HfO)、チタン酸化物(TiO)の少なくともいずれかを含む。
なお、本明細書において、絶縁膜80及び絶縁膜81を絶縁部と呼ぶ場合がある。
なお、本明細書において、絶縁膜80及び絶縁膜81を絶縁部と呼ぶ場合がある。
コンタクト60は、積層体15の端部15tにおいて、電極膜40のテラスT上に位置してZ方向に延びている。最上層の電極膜40(ドレイン側選択ゲートSGD)のテラスT上に位置するコンタクト60は、絶縁膜45、55、80、42を貫通している。最上層の電極膜40を除く電極膜40(ソース側選択ゲートSGS及びワード線WL)のテラスT上に位置するコンタクト60は、絶縁膜45、81、55、42を貫通している。
なお、第1実施形態と異なり、本実施形態では、コンタクト60の周囲にスペーサ61が設けられていない。
なお、第1実施形態と異なり、本実施形態では、コンタクト60の周囲にスペーサ61が設けられていない。
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図19〜図32は、半導体記憶装置2の製造方法を示す断面図である。
図19〜図32は、図18に相当する領域を示している。
図19〜図32は、半導体記憶装置2の製造方法を示す断面図である。
図19〜図32は、図18に相当する領域を示している。
先ず、図19に示すように、基板10上に絶縁膜41及び犠牲膜70をZ方向に沿って交互に積層させて、積層体15aを形成する。続いて、積層体15a上に絶縁膜42を形成する。その後、マスク等を用いて、積層体15aの端部15tであって、絶縁膜42上に選択的に絶縁膜80を形成する。
次に、図20に示すように、積層体15aの端部15tを階段状に加工する。これにより、階段状の端部15t上には、一部が除去された絶縁膜42、80が順に形成される。
次に、図20に示すように、積層体15aの端部15tを階段状に加工する。これにより、階段状の端部15t上には、一部が除去された絶縁膜42、80が順に形成される。
次に、図21に示すように、積層体15aの端部15tを覆うように絶縁膜55を形成する。絶縁膜55の一部は、絶縁膜80上に形成される。
次に、図22に示すように、絶縁膜55上に絶縁膜81を形成する。
次に、図23に示すように、絶縁膜81上に絶縁膜73を形成する。
次に、図22に示すように、絶縁膜55上に絶縁膜81を形成する。
次に、図23に示すように、絶縁膜81上に絶縁膜73を形成する。
次に、図24に示すように、絶縁膜73の一部を除去して平坦化する。この平坦化処理により、絶縁膜80の上に位置する絶縁膜81の上面81aは、絶縁膜73の上面73aと概ね同一平面上に位置する。
次に、図25に示すように、絶縁膜73をエッチバックする。これにより、絶縁膜80上の絶縁膜55の上面55aは、絶縁膜73の上面73aと概ね同一平面上に位置する。
次に、図25に示すように、絶縁膜73をエッチバックする。これにより、絶縁膜80上の絶縁膜55の上面55aは、絶縁膜73の上面73aと概ね同一平面上に位置する。
次に、図26に示すように、絶縁膜81の一部を除去する。これにより、絶縁膜81の上面81aは、絶縁膜55の上面55a、及び、絶縁膜73の上面73aと概ね同一平面上に位置する。
次に、図27に示すように、絶縁膜55、73、81上に絶縁膜74を形成する。これにより、絶縁膜73及び絶縁膜74を有する絶縁膜45が形成される。
次に、図27に示すように、絶縁膜55、73、81上に絶縁膜74を形成する。これにより、絶縁膜73及び絶縁膜74を有する絶縁膜45が形成される。
次に、図28に示すように、積層体15aにX方向及びZ方向に延びる複数のスリットSTを形成する。スリットSTによって、積層体15aは、X方向に延びる複数の積層体に分断される。また、スリットSTによって、絶縁膜45、55、80、81はそれぞれ分断される。
続いて、スリットSTを介してウェットエッチングを施すことにより、犠牲膜70を除去する。スリットSTを介して犠牲膜70を除去することで、空洞75aが形成される。なお、絶縁膜80、81(例えば、アルミニウム酸化膜)は、犠牲膜70(例えば、シリコン窒化膜)と形成される材料が異なるので、絶縁膜80、81はエッチングされずに残る。その後、スリットSTを介して金属を堆積して空洞75a内を埋め込んで電極膜40を形成する。これにより、スリットST間に積層体15が形成される。その後、スリットST内に配線部18を形成する。
次に、図29に示すように、絶縁膜45上に絶縁膜76を形成する。続いて、絶縁膜45、55、76内にコンタクトホールCHを形成する。積層体15の最上層に形成するコンタクトホールCHは、絶縁膜76、45、55を貫通し絶縁膜80に達する。積層体15の最上層以外に形成するコンタクトホールCHは、絶縁膜76、45を貫通し絶縁膜81に達する。
絶縁膜45上に絶縁膜76を厚く形成すると共に、絶縁膜45(例えば、TEOS膜)と、絶縁膜80、81(例えば、アルミニウム酸化膜)との間のエッチング選択比によって、絶縁膜80、81を貫通せずにエッチングを止めることができる。つまり、絶縁膜80、81は、エッチングを止める膜として機能する。
次に、図30に示すように、コンタクトホールCHの直下に位置する絶縁膜80、81を除去する。これにより、積層体15の最上層に形成するコンタクトホールCHは、絶縁膜80を貫通し絶縁膜42に達する。積層体15の最上層以外に形成するコンタクトホールCHは、絶縁膜81を貫通し絶縁膜55に達する。絶縁膜42、55を貫通しないように、絶縁膜80、81と、絶縁膜42、55との間のエッチング条件が設定される。なお、絶縁膜80、81の除去と共に、絶縁膜76の一部が除去される。
次に、図31に示すように、コンタクトホールCHの直下に位置する絶縁膜41、42、55を除去する。これにより、コンタクトホールCHは、電極膜40に達する。なお、絶縁膜41、42、55の除去と共に、絶縁膜76の一部が除去される。
次に、図32に示すように、コンタクトホールCH内に金属を堆積させてコンタクト60を形成する。なお、コンタクト60は、絶縁膜80、81と電気的に絶縁されるので、スペーサ61は形成されない。
このようにして、半導体記憶装置2が製造される。
次に、図32に示すように、コンタクトホールCH内に金属を堆積させてコンタクト60を形成する。なお、コンタクト60は、絶縁膜80、81と電気的に絶縁されるので、スペーサ61は形成されない。
このようにして、半導体記憶装置2が製造される。
次に、本実施形態の効果について説明する。
本実施形態において、半導体記憶装置2は、積層体15の階段状の端部15t上に設けられた絶縁膜80及び絶縁膜55と、絶縁膜55上に設けられた絶縁膜81と、を有する。このように配置された絶縁膜80、81は、図29に示すようにエッチングを止める膜として機能する。これにより、図30及び図31に示すように、絶縁膜80、81でエッチングを止めた後に再度エッチングする絶縁膜(絶縁膜41、42、55)の厚さを、上層の電極膜40から下層の電極膜40まで概ね等しくできる。そして、上層の電極膜40から下層の電極膜40までこれらの絶縁膜を段階的にエッチングすることで、コンタクトホールCHが電極膜40と、その直下の絶縁膜41とを突き抜けることを抑制できる。したがって、コンタクトホールCHが突き抜けることで発生する電極膜40間の短絡を抑制できる。
本実施形態において、半導体記憶装置2は、積層体15の階段状の端部15t上に設けられた絶縁膜80及び絶縁膜55と、絶縁膜55上に設けられた絶縁膜81と、を有する。このように配置された絶縁膜80、81は、図29に示すようにエッチングを止める膜として機能する。これにより、図30及び図31に示すように、絶縁膜80、81でエッチングを止めた後に再度エッチングする絶縁膜(絶縁膜41、42、55)の厚さを、上層の電極膜40から下層の電極膜40まで概ね等しくできる。そして、上層の電極膜40から下層の電極膜40までこれらの絶縁膜を段階的にエッチングすることで、コンタクトホールCHが電極膜40と、その直下の絶縁膜41とを突き抜けることを抑制できる。したがって、コンタクトホールCHが突き抜けることで発生する電極膜40間の短絡を抑制できる。
なお、絶縁部(絶縁膜80、81)のかわりに、第1実施形態のように導電部(導電膜50、51)を設けても良い。この場合、図28に示された工程において、スリットSTを介したエッチング処理により絶縁膜80、81がエッチングされずに残ったように、導電膜50、51はエッチングされずに残ることになる。また、図29に示された工程のように、導電膜50、51は、エッチングを止める膜として機能する。導電膜50、51は、例えば、タングステン、モリブデン等の金属を含む。導電膜50、51は、例えば、ポリシリコンを含む。
(第3実施形態)
図33は、半導体記憶装置3を示す断面図である。図34は、半導体記憶装置3の上面図であって、図33に示された領域の上面を示している。図33に示された領域は、図1において、積層体15の端部15tを示す領域に相当し、図34に示された領域は、図2に示された領域に相当する。
図33及び図34に示すように、本実施形態に係る半導体記憶装置3は、第1実施形態に係る半導体記憶装置1と比較して、導電部(導電膜50、51)のかわりに、絶縁膜82が設けられている点で異なっている。
図33は、半導体記憶装置3を示す断面図である。図34は、半導体記憶装置3の上面図であって、図33に示された領域の上面を示している。図33に示された領域は、図1において、積層体15の端部15tを示す領域に相当し、図34に示された領域は、図2に示された領域に相当する。
図33及び図34に示すように、本実施形態に係る半導体記憶装置3は、第1実施形態に係る半導体記憶装置1と比較して、導電部(導電膜50、51)のかわりに、絶縁膜82が設けられている点で異なっている。
半導体記憶装置3には、絶縁膜55、絶縁膜82、及び、複数のコンタクト60が設けられている。絶縁膜55、絶縁膜82及びコンタクト60は、積層体15の端部15t上に設けられている。
絶縁膜55は、一部が絶縁膜42上に位置するように積層体15の端部15tを覆う。
絶縁膜55は、一部が絶縁膜42上に位置するように積層体15の端部15tを覆う。
絶縁膜82は、絶縁膜55の一部上に設けられている。つまり、絶縁膜82は、絶縁膜43上に位置する絶縁膜55上には設けられていない。図34の破線で示すように、絶縁膜82は、スリットST間に位置する。Z方向から見て、絶縁膜82の少なくとも一部は、コンタクト60に重なる。
図34に示す例では、Z方向から見て、絶縁膜82の形状は、矩形状であるが、これに限定される訳ではない。絶縁膜82は、例えば、シリコン窒化物を含む。
図34に示す例では、Z方向から見て、絶縁膜82の形状は、矩形状であるが、これに限定される訳ではない。絶縁膜82は、例えば、シリコン窒化物を含む。
コンタクト60は、積層体15の端部15tにおいて、電極膜40のテラスT上に位置してZ方向に延びている。最上層の電極膜40のテラスT上にはコンタクト60が設けられていない。最上層の電極膜40を除く電極膜40のテラスT上に位置するコンタクト60は、絶縁膜45、82、55、42を貫通している。
なお、第1実施形態と異なり、本実施形態では、コンタクト60の周囲にスペーサ61が設けられていない。
なお、第1実施形態と異なり、本実施形態では、コンタクト60の周囲にスペーサ61が設けられていない。
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図35〜図38及び図40〜図49は、半導体記憶装置3の製造方法を示す断面図である。
図39は、半導体記憶装置3の製造方法を示す上面図である。
図35〜図38及び図40〜図49は、図33に相当する領域を示している。図39は、スリットSTを形成する工程において、図34に示される領域の一部を示している。
図35〜図38及び図40〜図49は、半導体記憶装置3の製造方法を示す断面図である。
図39は、半導体記憶装置3の製造方法を示す上面図である。
図35〜図38及び図40〜図49は、図33に相当する領域を示している。図39は、スリットSTを形成する工程において、図34に示される領域の一部を示している。
先ず、図35に示すように、基板10上に絶縁膜41及び犠牲膜70をZ方向に沿って交互に積層させて、積層体15aを形成する。続いて、積層体15a上に絶縁膜42を形成する。
次に、図36に示すように、積層体15aの端部15tを階段状に加工する。これにより、階段状の端部15t上には、一部が除去された絶縁膜42が形成される。
次に、図37に示すように、積層体15aの端部15tを覆うように絶縁膜55を形成する。絶縁膜55の一部は、絶縁膜42上に形成される。
次に、図36に示すように、積層体15aの端部15tを階段状に加工する。これにより、階段状の端部15t上には、一部が除去された絶縁膜42が形成される。
次に、図37に示すように、積層体15aの端部15tを覆うように絶縁膜55を形成する。絶縁膜55の一部は、絶縁膜42上に形成される。
次に、図38に示すように、絶縁膜55上に絶縁膜82を形成する。続いて、マスク等を用いたフォトリソグラフィ法と、RIE等のエッチング処理とにより絶縁膜82の一部を除去する。図39に示すように、絶縁膜82は絶縁膜55の全面上に形成された後、Y方向両側に破線で示された部分まで除去される。また、実線で示された部分は、後の図45で示された工程においてスリットSTが形成される部分に相当する。つまり、絶縁膜82の一部が除去されることで、絶縁膜82はスリットSTより内側に形成される。
次に、図40に示すように、絶縁膜82上に絶縁膜73を形成する。
次に、図41に示すように、絶縁膜73の一部を除去して平坦化する。この平坦化処理により、絶縁膜55の上に位置する絶縁膜82の上面82aは、絶縁膜73の上面73aと概ね同一平面上に位置する。
次に、図42に示すように、絶縁膜73をエッチバックする。これにより、絶縁膜42上の絶縁膜55の上面55aは、絶縁膜73の上面73aと概ね同一平面上に位置する。
次に、図41に示すように、絶縁膜73の一部を除去して平坦化する。この平坦化処理により、絶縁膜55の上に位置する絶縁膜82の上面82aは、絶縁膜73の上面73aと概ね同一平面上に位置する。
次に、図42に示すように、絶縁膜73をエッチバックする。これにより、絶縁膜42上の絶縁膜55の上面55aは、絶縁膜73の上面73aと概ね同一平面上に位置する。
次に、図43に示すように、絶縁膜82の一部を除去する。これにより、絶縁膜82の上面82aは、絶縁膜55の上面55a、及び、絶縁膜73の上面73aと概ね同一平面上に位置する。
次に、図44に示すように、絶縁膜55、73、82上に絶縁膜74を形成する。これにより、絶縁膜73及び絶縁膜74を有する絶縁膜45が形成される。
次に、図44に示すように、絶縁膜55、73、82上に絶縁膜74を形成する。これにより、絶縁膜73及び絶縁膜74を有する絶縁膜45が形成される。
次に、図45に示すように、積層体15aにX方向及びZ方向に延びる複数のスリットSTを形成する。スリットSTによって、積層体15aは、X方向に延びる複数の積層体に分断される。また、スリットSTによって、絶縁膜45、55、82はそれぞれ分断される。
続いて、スリットSTを介してウェットエッチングを施すことにより、犠牲膜70を除去する。スリットSTを介して犠牲膜70を除去することで、空洞75aが形成される。なお、前述したように、図38及び図39に示した工程において、絶縁膜82はスリットSTより内側に形成されている。Y方向において、スリットST及び絶縁膜82の間には絶縁膜45(絶縁膜73)が位置しているので、シリコン窒化物で形成された絶縁膜82は、エッチングされずに残る。その後、スリットSTを介して金属を堆積して空洞75a内を埋め込んで電極膜40を形成する。これにより、スリットST間に積層体15が形成される。その後、スリットST内に配線部18を形成する。
次に、図46に示すように、絶縁膜45上に絶縁膜76を形成する。続いて、絶縁膜45、76内にコンタクトホールCHを形成する。積層体15の最上層にはコンタクトホールCHは形成されない。コンタクトホールCHは、絶縁膜76、45を貫通し絶縁膜82に達する。
絶縁膜45上に絶縁膜76を厚く形成すると共に、絶縁膜45(例えば、TEOS膜)と、絶縁膜82(例えば、シリコン窒化膜)との間のエッチング選択比によって、絶縁膜82を貫通せずにエッチングを止めることができる。つまり、絶縁膜82は、エッチングを止める膜として機能する。
次に、図47に示すように、コンタクトホールCHの直下に位置する絶縁膜82を除去する。これにより、コンタクトホールCHは、絶縁膜82を貫通し絶縁膜55に達する。絶縁膜55を貫通しないように、絶縁膜82及び絶縁膜55の間のエッチング条件が設定される。なお、絶縁膜82の除去と共に、絶縁膜76の一部が除去される。
次に、図48に示すように、コンタクトホールCHの直下に位置する絶縁膜41、55を除去する。これにより、コンタクトホールCHは、電極膜40に達する。なお、絶縁膜42、41の除去と共に、絶縁膜76の一部が除去される。
次に、図49に示すように、コンタクトホールCH内に金属を堆積させてコンタクト60を形成する。なお、コンタクト60は、絶縁膜82と電気的に絶縁されるので、スペーサ61は形成されない。
このようにして、半導体記憶装置3が製造される。
次に、図49に示すように、コンタクトホールCH内に金属を堆積させてコンタクト60を形成する。なお、コンタクト60は、絶縁膜82と電気的に絶縁されるので、スペーサ61は形成されない。
このようにして、半導体記憶装置3が製造される。
次に、本実施形態の効果について説明する。
本実施形態において、半導体記憶装置3は、積層体15の階段状の端部15t上に設けられた絶縁膜55と、絶縁膜55上に設けられた絶縁膜82と、を有する。このような絶縁膜82は、図46に示すようにエッチングを止める膜として機能する。これにより、図47及び図48に示すように、絶縁膜82でエッチングを止めた後に再度エッチングする絶縁膜(絶縁膜41、55)の厚さを、上層の電極膜40から下層の電極膜40まで概ね等しくできる。そして、上層の電極膜40から下層の電極膜40までこれらの絶縁膜を段階的にエッチングすることで、コンタクトホールCHが電極膜40と、その直下の絶縁膜41とを突き抜けることを抑制できる。したがって、コンタクトホールCHが突き抜けることで発生する電極膜40間の短絡を抑制できる。
本実施形態において、半導体記憶装置3は、積層体15の階段状の端部15t上に設けられた絶縁膜55と、絶縁膜55上に設けられた絶縁膜82と、を有する。このような絶縁膜82は、図46に示すようにエッチングを止める膜として機能する。これにより、図47及び図48に示すように、絶縁膜82でエッチングを止めた後に再度エッチングする絶縁膜(絶縁膜41、55)の厚さを、上層の電極膜40から下層の電極膜40まで概ね等しくできる。そして、上層の電極膜40から下層の電極膜40までこれらの絶縁膜を段階的にエッチングすることで、コンタクトホールCHが電極膜40と、その直下の絶縁膜41とを突き抜けることを抑制できる。したがって、コンタクトホールCHが突き抜けることで発生する電極膜40間の短絡を抑制できる。
(第4実施形態)
図50は、半導体記憶装置4を示す断面図である。図50に示された領域は、図1において、積層体15の端部15tを示す領域に相当する。
図50に示すように、本実施形態に係る半導体記憶装置4は、第1実施形態に係る半導体記憶装置1と比較して、電極膜40aがポリシリコンで形成される点で異なっている。
図50は、半導体記憶装置4を示す断面図である。図50に示された領域は、図1において、積層体15の端部15tを示す領域に相当する。
図50に示すように、本実施形態に係る半導体記憶装置4は、第1実施形態に係る半導体記憶装置1と比較して、電極膜40aがポリシリコンで形成される点で異なっている。
半導体記憶装置4には、積層体15、導電膜50、絶縁膜55、導電膜51、及び、複数のコンタクト60が設けられている。積層体15は、ポリシリコンで形成された電極膜40aを有する。導電膜50、導電膜51、絶縁膜55及びコンタクト60は、積層体15の端部15t上に設けられている。導電膜50、51は、互いに同じ導電材料を含み、例えば、タングステン、モリブデン等の金属を含む。導電膜50、51は、例えば、ポリシリコンを含む。
なお、導電部(導電膜50、51)のかわりに、第2実施形態のように絶縁膜80、81を設けても良い。つまり、積層体15の端部15t上に、絶縁膜80、絶縁膜55、絶縁膜81、及び、複数のコンタクト60が設けられても良い。絶縁膜80、81は、互いに同じ絶縁材料を含み、例えば、アルミニウム酸化物、ハフニウム酸化物、チタン酸化物の少なくともいずれかを含む。また、絶縁膜80、81は、例えば、シリコン窒化物を含んでも良い。
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図51〜図55は、半導体記憶装置4の製造方法を示す断面図である。
図51〜図55は、図50に相当する領域を示している。
図51〜図55は、半導体記憶装置4の製造方法を示す断面図である。
図51〜図55は、図50に相当する領域を示している。
先ず、図51に示すように、基板10上に絶縁膜41及び電極膜40aをZ方向に沿って交互に積層させて、積層体15を形成する。電極膜40aは、ポリシリコンで形成される。続いて、積層体15上に絶縁膜42を形成する。その後、マスク等を用いて、積層体15aの端部15tであって、絶縁膜42上に選択的に導電膜50を形成する。導電膜50を形成するかわりに絶縁膜80を形成しても良い。
次に、図52に示すように、積層体15の端部15tを階段状に加工する。これにより、階段状の端部15t上には、一部が除去された絶縁膜42及び導電膜50が順に形成される。
次に、図53に示すように、積層体15aの端部15tを覆うように絶縁膜55を形成する。絶縁膜55の一部は、導電膜50上に形成される。
次に、図53に示すように、積層体15aの端部15tを覆うように絶縁膜55を形成する。絶縁膜55の一部は、導電膜50上に形成される。
次に、図54に示すように、絶縁膜55上に導電膜51を形成する。導電膜51を形成するかわりに絶縁膜81を形成しても良い。
次に、図55に示すように、導電膜51上に絶縁膜73を形成する。
次に、図56に示すように、絶縁膜73の一部を除去して平坦化する。
次に、図55に示すように、導電膜51上に絶縁膜73を形成する。
次に、図56に示すように、絶縁膜73の一部を除去して平坦化する。
次に、図57に示すように、絶縁膜73をエッチバックする。
次に、図58に示すように、導電膜51の一部を除去する。
次に、図59に示すように、絶縁膜55、73、及び、導電膜51上に絶縁膜74を形成する。これにより、絶縁膜73及び絶縁膜74を有する絶縁膜45が形成される。なお、本実施形態の製造方法では、電極膜40がポリシリコンで形成されているので、絶縁膜45の形成後にスリットSTを形成し、スリットSTを介した電極膜40のリプレイス処理は行わなくて良い。
次に、図58に示すように、導電膜51の一部を除去する。
次に、図59に示すように、絶縁膜55、73、及び、導電膜51上に絶縁膜74を形成する。これにより、絶縁膜73及び絶縁膜74を有する絶縁膜45が形成される。なお、本実施形態の製造方法では、電極膜40がポリシリコンで形成されているので、絶縁膜45の形成後にスリットSTを形成し、スリットSTを介した電極膜40のリプレイス処理は行わなくて良い。
次に、図60に示すように、絶縁膜45上に絶縁膜76を形成する。続いて、絶縁膜45、55、76内にコンタクトホールCHを形成する。導電膜50、51は、エッチングを止める膜として機能する。
次に、図61に示すように、コンタクトホールCHの直下に位置する導電膜50、51を除去する。なお、導電膜50、51の除去と共に、絶縁膜76の一部が除去される。
次に、図61に示すように、コンタクトホールCHの直下に位置する導電膜50、51を除去する。なお、導電膜50、51の除去と共に、絶縁膜76の一部が除去される。
次に、図62に示すように、コンタクトホールCHの直下に位置する絶縁膜41、42、55を除去する。これにより、コンタクトホールCHは、電極膜40に達する。なお、絶縁膜41、42、55の除去と共に、絶縁膜76の一部が除去される。
次に、図63に示すように、絶縁膜45上と、コンタクトホールCHの内壁面上及び底面上に絶縁膜77を形成する。
次に、図64に示すように、絶縁膜45の上面を除去することで絶縁膜45上の絶縁膜77を除去し、コンタクトホールCHの底面上の絶縁膜77を除去する。絶縁膜77の一部を除去することでスペーサ61が形成される。なお、図51及び図54に示される工程において、導電膜50、51のかわりに絶縁膜80、81を形成した場合、スペーサ61を形成しなくても良い。その後、コンタクトホールCH内にコンタクト60を形成する。
このようにして、半導体記憶装置4が製造される。
本実施形態の効果は、前述した第1実施形態の効果と同じである。
次に、図64に示すように、絶縁膜45の上面を除去することで絶縁膜45上の絶縁膜77を除去し、コンタクトホールCHの底面上の絶縁膜77を除去する。絶縁膜77の一部を除去することでスペーサ61が形成される。なお、図51及び図54に示される工程において、導電膜50、51のかわりに絶縁膜80、81を形成した場合、スペーサ61を形成しなくても良い。その後、コンタクトホールCH内にコンタクト60を形成する。
このようにして、半導体記憶装置4が製造される。
本実施形態の効果は、前述した第1実施形態の効果と同じである。
(第5実施形態)
図65は、半導体記憶装置5を示す断面図である。図66(a)及び図66(b)は、半導体記憶装置5の上面図である。
図65に示された領域は、図1において、積層体15の端部15tを示す領域に相当する。図66(a)及び図66(b)は、図65に示された領域の一部の上面であって、積層体15の上層側及び下層側の上面をそれぞれ示している。
図65に示すように、本実施形態に係る半導体記憶装置5は、第1実施形態に係る半導体記憶装置1と比較して、導電部(導電膜50、51)及び絶縁膜55のかわりに、絶縁膜83が設けられている点で異なっている。
図65は、半導体記憶装置5を示す断面図である。図66(a)及び図66(b)は、半導体記憶装置5の上面図である。
図65に示された領域は、図1において、積層体15の端部15tを示す領域に相当する。図66(a)及び図66(b)は、図65に示された領域の一部の上面であって、積層体15の上層側及び下層側の上面をそれぞれ示している。
図65に示すように、本実施形態に係る半導体記憶装置5は、第1実施形態に係る半導体記憶装置1と比較して、導電部(導電膜50、51)及び絶縁膜55のかわりに、絶縁膜83が設けられている点で異なっている。
半導体記憶装置5には、絶縁膜83、及び、複数のコンタクト60が設けられている。絶縁膜83及びコンタクト60は、積層体15の端部15t上に設けられている。
絶縁膜83は、絶縁膜45内をX方向に延びている。絶縁膜83は、絶縁膜45と異なる材料を含む。絶縁膜83は、例えば、シリコン窒化物を含む。
絶縁膜83は、絶縁膜45内をX方向に延びている。絶縁膜83は、絶縁膜45と異なる材料を含む。絶縁膜83は、例えば、シリコン窒化物を含む。
図65及び図66(a)に示すように、Z方向から見て、絶縁膜83は、下層側の3つの電極膜40のテラスTに重ならない。
図65及び図66(b)に示すように、Z方向から見て、絶縁膜83の一部は、上層側の3つの電極膜40のテラスTに重なる。
図65に示すように、Z方向から見て、絶縁膜83の一部は、中間の3つの電極膜40のテラスTに重なる。
図65及び図66(b)に示すように、Z方向から見て、絶縁膜83の一部は、上層側の3つの電極膜40のテラスTに重なる。
図65に示すように、Z方向から見て、絶縁膜83の一部は、中間の3つの電極膜40のテラスTに重なる。
下層側の電極膜40とは、積層体15の電極膜40を3つの組に分けたときに、他の組と比較して基板10との間のZ方向の距離が小さい電極膜40の組に相当する。上層側の電極膜40とは、他の組と比較して基板10との間のZ方向の距離が大きい電極膜40の組に相当する。中間の電極膜40とは、下層側の電極膜40と、上層側の電極膜40と、の間に位置する電極膜40の組に相当する。
組内の電極膜40の数は、任意である。下層側の電極膜40、中間の電極膜40、及び、上層側の電極膜40は、それぞれ同じ数でも良く、互いに違う数でも良い。
組内の電極膜40の数は、任意である。下層側の電極膜40、中間の電極膜40、及び、上層側の電極膜40は、それぞれ同じ数でも良く、互いに違う数でも良い。
図66(b)の破線で示すように、絶縁膜83は、スリットST間に位置する。Z方向から見て、絶縁膜83の少なくとも一部は、コンタクト60に重なる。Z方向から見て、絶縁膜83の形状は、矩形状であるが、これに限定される訳ではない。
コンタクト60は、積層体15の端部15tにおいて、電極膜40のテラスT上に位置してZ方向に延びている。下層側の電極膜40のテラスT上に位置するコンタクト60は、絶縁膜45を貫通している。上層側及び中間の電極膜40のテラスT上に位置するコンタクト60は、絶縁膜45、83を貫通している。
コンタクト60の周囲には、積層体15を支持する複数の支持体90が設けられている。
コンタクト60の周囲には、積層体15を支持する複数の支持体90が設けられている。
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図67〜図72は、半導体記憶装置5の製造方法を示す断面図である。
図67〜図72は、図65に相当する領域を示している。
図67〜図72は、半導体記憶装置5の製造方法を示す断面図である。
図67〜図72は、図65に相当する領域を示している。
先ず、図67に示すように、基板10上に絶縁膜41及び犠牲膜70をZ方向に沿って交互に積層させて、積層体15aを形成する。続いて、積層体15a上に絶縁膜42を形成する。続いて、積層体15aの端部15tを階段状に加工する。
次に、図68に示すように、積層体15aの端部15tを覆うように絶縁膜73を形成する。続いて、絶縁膜73上に絶縁膜83を形成する。絶縁膜83は、例えば、シリコン窒化物を含む。例えば、絶縁膜83の厚さは、30ナノメートル程度である。
次に、図69に示すように、マスク等を用いて絶縁膜83をパターニングする。これにより、絶縁膜83の一部は除去され、絶縁膜83は、Z方向から見て、積層体15aの端部15tの一部と重ならない。続いて、絶縁膜73及び絶縁膜83上に、絶縁膜74を形成する。これにより、絶縁膜73及び絶縁膜74を有する絶縁膜45が形成される。例えば、絶縁膜74の厚さは、365ナノメートル程度である。
次に、図70に示すように、積層体15aにX方向及びZ方向に延びる複数のスリットSTを形成する。続いて、スリットSTを介してウェットエッチングを施すことにより、犠牲膜70を除去する。スリットSTを介して金属を堆積して空洞75a内を埋め込んで電極膜40を形成する。これにより、スリットST間に積層体15が形成される。その後、スリットST内に配線部18を形成する。
続いて、絶縁膜45上に絶縁膜76を形成した後、絶縁膜45、76内にコンタクトホールCHを形成する。
上層側及び中間の電極膜40に形成するコンタクトホールCHは、絶縁膜76、45を貫通し絶縁膜83に達する。絶縁膜45上に絶縁膜76を厚く形成すると共に、絶縁膜45(例えば、TEOS膜)と、絶縁膜83(例えば、シリコン窒化膜)との間のエッチング選択比によって、絶縁膜83を貫通せずにエッチングを止めることができる。つまり、絶縁膜83は、エッチングを止める膜として機能する。
上層側及び中間の電極膜40に形成するコンタクトホールCHは、絶縁膜76、45を貫通し絶縁膜83に達する。絶縁膜45上に絶縁膜76を厚く形成すると共に、絶縁膜45(例えば、TEOS膜)と、絶縁膜83(例えば、シリコン窒化膜)との間のエッチング選択比によって、絶縁膜83を貫通せずにエッチングを止めることができる。つまり、絶縁膜83は、エッチングを止める膜として機能する。
下層側の電極膜40に形成するコンタクトホールCHは、絶縁膜76を貫通する。下層側の電極膜40にコンタクトホールCHを形成する場合、コンタクトホールCHの底面が絶縁膜45内に位置するように、絶縁膜45を垂直に加工するエッチング条件が設定される。
次に、図71に示すように、上層側及び中間の電極膜40に形成するコンタクトホールCHの直下に位置する絶縁膜83を除去する。コンタクトホールCHは、絶縁膜45に達する。
次に、図72に示すように、コンタクトホールCHの直下に位置する絶縁膜45、41、42を除去する。コンタクトホールCHは、電極膜40に達する。電極膜40を貫通しないように、絶縁膜41、42、45と、電極膜40との間のエッチング条件が設定される。なお、絶縁膜45、41、42の除去と共に、絶縁膜76が除去される。続いて、コンタクトホールCH内に金属を堆積させてコンタクト60を形成する。
このようにして、半導体記憶装置5が製造される。
このようにして、半導体記憶装置5が製造される。
次に、本実施形態の効果について説明する。
本実施形態において、半導体記憶装置5は、積層体15の階段状の端部15t上に、絶縁膜45内に設けられた絶縁膜83を有する。このような絶縁膜83は、図70に示すようにエッチングを止める膜として機能する。これにより、図72に示すように、上層側及び中間の電極膜40に形成するコンタクトホールCHにおけるエッチングを絶縁膜83で止めた後に、全てのコンタクトホールCHにおいて、エッチング条件を変えて絶縁膜(絶縁膜41、42、45)を再度エッチングすることで、上層側及び中間の電極膜40に形成するコンタクトホールCHのオーバーエッチングを抑制できる。したがって、コンタクトホールCHが突き抜けることで発生する電極膜40間の短絡を抑制できる。
本実施形態において、半導体記憶装置5は、積層体15の階段状の端部15t上に、絶縁膜45内に設けられた絶縁膜83を有する。このような絶縁膜83は、図70に示すようにエッチングを止める膜として機能する。これにより、図72に示すように、上層側及び中間の電極膜40に形成するコンタクトホールCHにおけるエッチングを絶縁膜83で止めた後に、全てのコンタクトホールCHにおいて、エッチング条件を変えて絶縁膜(絶縁膜41、42、45)を再度エッチングすることで、上層側及び中間の電極膜40に形成するコンタクトホールCHのオーバーエッチングを抑制できる。したがって、コンタクトホールCHが突き抜けることで発生する電極膜40間の短絡を抑制できる。
また、本実施形態では、エッチング条件を変えて段階的にエッチングすることで、下層の電極膜40にコンタクトホールCHを形成している。これにより、下層側及び中間の電極膜40に形成するコンタクトホールCHの底面が、上層側の電極膜40に形成するコンタクトホールCHの底面と比較して小さくなることを抑制できる。
以上説明した実施形態によれば、積層体の階段状の部分にコンタクトを形成し易く、信頼性が向上した半導体記憶装置及びその製造方法を提供することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
1〜5:半導体記憶装置、10:基板、10a、55a、72a、73a、81a、82a:上面、15、15a:積層体、15t:端部、18:配線部、20:チャネル、21:トンネル絶縁膜、22:電荷蓄積膜、23:ブロック絶縁膜、24:メモリ膜、25:コア部、26:コンタクトプラグ、30、60:コンタクト、40、40a:電極膜、41〜45、55、73、74、76、77、80〜83:絶縁膜、50、51:導電膜、61:スペーサ、70〜72:犠牲膜、75a〜75c:空洞、90:支持体、BL:ビット線、CH:コンタクトホール、CL:柱状部、SGD:ドレイン側選択ゲート、SGS:ソース側選択ゲート、ST:スリット、T:テラス、WL:ワード線
Claims (20)
- 基板と、
前記基板上に設けられ、前記基板の上面に沿った第1方向に延びて互いに離れて積層された複数の電極膜を有し、端部の形状が前記電極膜毎にテラスが形成された階段状である積層体と、
前記積層体の端部上に設けられた第1絶縁膜と、
前記第1絶縁膜上に設けられ、前記第1方向に対して傾斜した方向に延びる第1膜と、
を備えた半導体記憶装置。 - 前記電極膜のテラス上に位置し、前記第1絶縁膜及び前記第1膜内を前記複数の電極膜の積層方向に延びるコンタクトと、
前記コンタクトの周囲に設けられた第2絶縁膜と、
をさらに備え、
前記第1膜は、導電性を有する請求項1記載の半導体記憶装置。 - 前記第1膜は、前記複数の電極膜が形成される材料と同じ材料を含む請求項1または2に記載の半導体記憶装置。
- 前記第1膜は、タングステン、モリブデン及びポリシリコンの少なくともいずれかを含む請求項1〜3のいずれか1つに記載の半導体記憶装置。
- 前記第1膜は、導電性を有し、
前記第1膜は、前記複数の電極膜の積層方向から見て、最上層の電極膜のテラスと重なる第1部分と、前記第1部分と離隔し、最上層の電極膜以外の電極膜のテラスと重なる第2部分と、を有する請求項1〜4のいずれか1つに記載の半導体記憶装置。 - 前記第1絶縁膜は、前記第1方向において、前記第1膜の前記第1部分及び前記第2部分間に位置する請求項5記載の半導体記憶装置。
- 前記電極膜のテラス上に位置し、前記第1絶縁膜及び前記第1膜内を前記複数の電極膜の積層方向に延びるコンタクトをさらに備え、
前記第1膜は、絶縁性を有する請求項1記載の半導体記憶装置。 - 前記第1膜は、シリコン窒化物、アルミニウム酸化物、ハフニウム酸化物及びチタン酸化物の少なくともいずれかを含む請求項7記載の半導体記憶装置。
- 前記第1膜は、絶縁性を有し、
前記第1膜は、前記複数の電極膜の積層方向から見て、最上層の電極膜のテラスと重なる第1部分と、前記第1部分と離隔し、最上層の電極膜以外の電極膜のテラスと重なる第2部分と、を有する請求項7または8に記載の半導体記憶装置。 - 前記第1膜は、絶縁性を有し、
前記第1膜は、前記複数の電極膜の積層方向から見て、最上層の電極膜のテラスと重なっておらず、
前記コンタクトは、前記最上層の電極膜のテラス上には位置していない請求項7または8に記載の半導体記憶装置。 - 前記複数の電極膜は、ポリシリコンを含む請求項1〜10のいずれか1つに記載の半導体記憶装置。
- 前記第1膜の材料は、前記第1絶縁膜の材料と異なる請求項1〜11のいずれか1つに記載の半導体記憶装置。
- 前記積層体内に設けられ、それぞれが前記第1方向に前記積層体の端部まで延び、前記第1方向に交差する第2方向に配置される複数の配線部をさらに備え、
前記第1絶縁膜及び前記第1膜は、前記配線部間に位置する請求項1〜12のいずれか1つに記載の半導体記憶装置。 - 基板と、
前記基板上に設けられ、前記基板の上面に沿った第1方向に延びて互いに離れて積層された複数の電極膜を有し、端部の形状が前記電極膜毎にテラスが形成された階段状である積層体と、
前記積層体の端部上に設けられた第1絶縁膜と、
前記第1絶縁膜上に設けられ、前記第1絶縁膜と異なる材料を含み、前記複数の電極膜の積層方向から見て前記複数の電極膜の内の一部と重ならない第2絶縁膜と、
を備えた半導体記憶装置。 - 前記複数の電極膜は、前記積層体の上層側から下層側まで複数の組に分けられ、
前記第2絶縁膜は、前記積層方向から見て、前記積層体の下層側に位置する電極膜と重ならない請求項14記載の半導体記憶装置。 - 前記複数の電極膜は、前記積層体の上層側から下層側まで3つの組に分けられ、
前記第2絶縁膜は、前記積層方向から見て、前記積層体の上層側に位置する電極膜と、前記積層体の上層側に位置する電極膜、及び、前記積層体の下層側に位置する電極膜の間の電極膜と重なる請求項14または15に記載の半導体記憶装置。 - 基板上に、前記基板の上面に沿った第1方向に延びる第1絶縁膜及び第1膜を交互に積層して積層体を形成する工程と、
前記積層体上に前記第2絶縁膜を形成する工程と、
前記第2絶縁膜上に第2膜を形成する工程と、
前記積層体、前記第2絶縁膜及び前記第2膜をエッチングして、前記積層体の端部を階段状にする工程と、
前記積層体の端部上に第3絶縁膜を形成する工程と、
前記第3絶縁膜上に第3膜を形成する工程と、
前記積層体、前記第2絶縁膜、前記第2膜、前記第3絶縁膜及び前記第3膜を貫通するように、前記第1方向、及び、前記積層体の積層方向に延びるスリットを形成する工程と、
前記スリットを介して、前記第1膜、前記第2膜及び前記第3膜を除去し、除去によって形成された空洞内に第1導電膜、第2導電膜及び第3導電膜をそれぞれ形成する工程と、
前記積層体の端部における前記第1導電膜のテラス上に、前記第1絶縁膜、前記第2絶縁膜、前記第3絶縁膜、前記第2導電膜及び前記第3導電膜を貫通する貫通孔を形成する工程と、
前記貫通孔の内壁面上に第4絶縁膜を形成する工程と、
前記貫通孔内の前記第4絶縁膜上に第4導電膜を形成する工程と、
を備えた半導体記憶装置の製造方法。 - 前記貫通孔を形成する工程は、前記第2導電膜及び前記第3導電膜を貫通する工程と、前記第1絶縁膜、前記第2絶縁膜及び前記第3絶縁膜を貫通する工程と、を含む請求項17記載の半導体記憶装置の製造方法。
- 基板上に、前記基板の上面に沿った第1方向に延びる第1絶縁膜及び第1膜を交互に積層して積層体を形成する工程と、
前記積層体上に前記第2絶縁膜を形成する工程と、
前記積層体及び前記第2絶縁膜をエッチングして、前記積層体の端部を階段状にする工程と、
前記積層体の端部上に第3絶縁膜を形成する工程と、
前記第3絶縁膜上に、前記第3絶縁膜と異なる材料を含む第4絶縁膜を形成する工程と、
前記積層体の積層方向から見て、前記積層体の端部と重ならない部分を有するように前記第4絶縁膜の一部を除去する工程と、
前記積層体、前記第2絶縁膜、前記第3絶縁膜及び前記第4絶縁膜を貫通するように、前記第1方向、及び、前記積層方向に延びるスリットを形成する工程と、
前記スリットを介して、前記第1膜を除去し、除去によって形成された空洞内に第1導電膜を形成する工程と、
前記積層体の端部における前記第1導電膜のテラス上に、前記第1絶縁膜、前記第2絶縁膜、前記第3絶縁膜及び前記第4絶縁膜を貫通する貫通孔を形成する工程と、
前記貫通孔内に第2導電膜を形成する工程と、
を備えた半導体記憶装置の製造方法。 - 前記貫通孔を形成する工程は、前記第4絶縁膜を貫通する工程と、前記第1絶縁膜、前記第2絶縁膜及び前記第3絶縁膜を貫通する工程と、を含む請求項19記載の半導体記憶装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017055132A JP2018157169A (ja) | 2017-03-21 | 2017-03-21 | 半導体記憶装置及びその製造方法 |
US15/700,417 US20180277563A1 (en) | 2017-03-21 | 2017-09-11 | Semiconductor memory device and method for manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017055132A JP2018157169A (ja) | 2017-03-21 | 2017-03-21 | 半導体記憶装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2018157169A true JP2018157169A (ja) | 2018-10-04 |
Family
ID=63581825
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017055132A Pending JP2018157169A (ja) | 2017-03-21 | 2017-03-21 | 半導体記憶装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20180277563A1 (ja) |
JP (1) | JP2018157169A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021048298A (ja) * | 2019-09-19 | 2021-03-25 | キオクシア株式会社 | 半導体記憶装置及び半導体記憶装置の製造方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011187794A (ja) * | 2010-03-10 | 2011-09-22 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
KR102147911B1 (ko) * | 2013-07-02 | 2020-10-14 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
-
2017
- 2017-03-21 JP JP2017055132A patent/JP2018157169A/ja active Pending
- 2017-09-11 US US15/700,417 patent/US20180277563A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20180277563A1 (en) | 2018-09-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101986245B1 (ko) | 수직형 반도체 소자의 제조 방법 | |
JP5394270B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
US10716755B2 (en) | Method of fabricating semiconductor device | |
US9184177B2 (en) | Semiconductor device and method for manufacturing the same | |
KR101865566B1 (ko) | 수직형 메모리 장치의 제조 방법 | |
JP2016092044A (ja) | 半導体記憶装置の製造方法 | |
KR20160116882A (ko) | 반도체 장치 및 반도체 장치의 제조 방법 | |
JP2010045314A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
KR20140092015A (ko) | 수직형 메모리 장치 및 그 제조 방법 | |
JP2013038186A (ja) | 不揮発性半導体記憶装置の製造方法 | |
US10083983B2 (en) | Semiconductor memory device | |
JP2020027873A (ja) | 半導体装置 | |
TW201843817A (zh) | 半導體記憶裝置 | |
TWI612585B (zh) | 具有垂直通道電晶體的半導體裝置及其製作方法 | |
TWI668799B (zh) | 記憶元件及其製造方法 | |
JP2018160616A (ja) | 半導体記憶装置及びその製造方法 | |
KR20170011218A (ko) | 커패시터 구조물 및 이의 형성 방법, 및 상기 커패시터 구조물을 포함하는 반도체 장치 | |
JP6674406B2 (ja) | 半導体装置及びその製造方法 | |
US11289496B2 (en) | Semiconductor storage device and method for producing semiconductor storage device | |
US20210257301A1 (en) | Semiconductor device and method for fabricating semiconductor device | |
US20200020711A1 (en) | Memory device and method of fabricating the same | |
US20200075628A1 (en) | Semiconductor memory device and method of manufacturing semiconductor memory device | |
JP2018157169A (ja) | 半導体記憶装置及びその製造方法 | |
JP2013175605A (ja) | 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置 | |
JP2015035619A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20170620 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20180905 |