JP2021048298A - 半導体記憶装置及び半導体記憶装置の製造方法 - Google Patents

Abstract

【課題】電気的特性の向上を図ることができる半導体記憶装置を提供することである。【解決手段】実施形態の半導体記憶装置は、基板と、第１積層部と、複数の第１柱状部と、第２積層部と、複数の第２柱状部と、第３積層部とを持つ。前記第１積層部では、第１導電層と第１絶縁層とが前記基板の厚さ方向に交互に積層されている。前記複数の第１柱状体の各々は、前記第１積層部内を前記基板の厚さ方向に延びている。前記第２積層部では、第２導電層と第２絶縁層とが前記基板の厚さ方向に交互に積層されている。前記複数の第２柱状体の各々は、前記第２積層部内を前記基板の厚さ方向に延びている。前記第３積層部は、前記第１方向において前記第１積層部と前記第２積層部との間に設けられている。前記第３積層部では、第３絶縁層と、前記第３絶縁層とは異なる材料を含む第４絶縁層とが前記基板の厚さ方向に交互に積層されている。【選択図】図３

Description

本発明の実施形態は、半導体記憶装置及び半導体記憶装置の製造方法に関する。

複数のメモリセルが３次元に積層されたＮＡＮＤ型の半導体記憶装置が知られている。

特開２０１９−６７８２５号公報

本発明が解決しようとする課題は、電気的特性の向上を図ることができる半導体記憶装置を提供することである。

実施形態の半導体記憶装置は、基板と、第１積層部と、複数の第１柱状部と、第２積層部と、複数の第２柱状部と、第３積層部とを持つ。前記第１積層部では、第１導電層と第１絶縁層とが前記基板の厚さ方向に交互に積層されている。前記第１積層部では、前記基板の表面に沿う第１方向における前記第１導電層の第１側の端が前記基板から離れた前記第１導電層ほど前記第１方向で前記第１側とは反対の第２側に位置する。前記複数の第１柱状体の各々は、前記第１積層部内を前記基板の厚さ方向に延びている。前記第１柱状体と前記第１導電層との交差部には、メモリセルトランジスタが形成されている。前記第２積層部は、前記第１積層部に対して前記第２側に設けられている。前記第２積層部では、第２導電層と第２絶縁層とが前記基板の厚さ方向に交互に積層されている。前記第２積層部では、前記第１方向における前記第２導電層の前記第２側の端が前記基板から離れた前記第２導電層ほど前記第１側に位置する。前記複数の第２柱状体の各々は、前記第２積層部内を前記基板の厚さ方向に延びている。前記第２柱状体と前記第２導電層との交差部には、メモリセルトランジスタが形成されている。前記第３積層部は、前記第１方向において前記第１積層部と前記第２積層部との間に設けられている。前記第３積層部では、第３絶縁層と、前記第３絶縁層とは異なる材料を含む第４絶縁層とが前記基板の厚さ方向に交互に積層されている。

第１実施形態の半導体記憶装置の平面図。 第１実施形態の半導体記憶装置の要部の概略構成図。 第１実施形態の半導体記憶装置のメモリセルの平面図。 第１実施形態の半導体記憶装置のメモリセルの断面図。 第１実施形態の半導体記憶装置のメモリセルの製造工程の一例を示す平面図及び断面図。 第１実施形態の半導体記憶装置のメモリセルの製造工程の一例を示す平面図及び断面図。 第１実施形態の半導体記憶装置のメモリセルの製造工程の一例を示す平面図及び断面図。 第１実施形態の半導体記憶装置のメモリセルの製造工程の一例を示す平面図及び断面図。 第１実施形態の半導体記憶装置のメモリセルの製造工程の一例を示す平面図及び断面図。 第１実施形態の半導体記憶装置のメモリセルの製造工程の一例を示す平面図及び断面図。 第１実施形態の半導体記憶装置のメモリセルの製造工程の一例を示す平面図及び断面図。 第２実施形態の半導体記憶装置のメモリセルの要部の平面図。

以下、実施形態の半導体記憶装置及び半導体記憶装置の製造方法を、図面を参照して説明する。以下の説明では、互いに同一又は類似の機能を有する構成に、同一の符号を付す。互いに同一又は類似の機能を有する構成については、繰り返し説明しない場合がある。また本明細書に記載される「平行」、「直交」、「同一」、及び「同等」は、「略平行」、「略直交」、「略同一」、及び「略同等」である場合をそれぞれ含む。

本明細書に記載される「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合を含む。すなわち、「接続」とは、２つの部材が直接に接する場合に限定されず、２つの部材の間に別の部材が介在する場合を含む。本明細書に記載される「接する」とは、直接に接することを意味する。本明細書に記載される「重なる」、「面する」、及び「隣り合う」とは、２つの部材が互いに直接に向かい合う、又は接することに限定されず、２つの部材の間に、これら２つの部材とは異なる部材が存在する場合を含む。

（第１実施形態）
以下、第１実施形態の半導体記憶装置１の構成について説明する。図１は、半導体記憶装置１の平面図である。図１に示すように、半導体記憶装置１は、シリコン基板（基板）１１と、第１積層部１１１と、複数の第１柱状体１２１と、第２積層部１３１と、複数の第２柱状体１４１と、第３積層部１７１とを備える。半導体記憶装置１は、前述の構成部品に加え、第１周辺回路５と、複数の第２周辺回路６、７と、複数のロウデコーダ８とを備える。

第１周辺回路５、複数の第２周辺回路６、７、及び複数のロウデコーダ８は、それぞれシリコン基板（基板）１１の表面１１ａに形成されている。以下の説明では、Ｘ方向（第２方向）は、シリコン基板１１の表面１１ａと平行な方向である。シリコン基板１１は、厚み方向から見たとき、長方形状を有する。Ｙ方向は、シリコン基板１１の長辺に沿う方向である。Ｙ方向（第１方向）は、シリコン基板１１の表面１１ａと平行な方向であって、Ｘ方向に交差する方向である。例えば、Ｙ方向は、Ｘ方向に略直交する。Ｘ方向は、シリコン基板１１の短辺に沿う方向である。Ｚ方向は、シリコン基板１１の厚さ方向であって、Ｘ方向及びＹ方向に交差する方向である。例えば、Ｚ方向は、Ｘ方向及びＹ方向に略直交する。

第１周辺回路５は、半導体記憶装置１の周辺回路であり、Ｘ方向でシリコン基板１１の長辺１１ｐに隣り合う領域１２に設けられている。第２周辺回路６は、領域１３に設けられている。領域１３は、Ｘ方向で領域１２の長辺１２ｑに隣り合い、Ｙ方向の中心ＹＣの第５側に設けられている。第２周辺回路７は、領域１４に設けられている。領域１４は、Ｘ方向でシリコン基板１１の長辺１１ｑに隣り合い、シリコン基板１１のＹ方向の中心ＹＣの第５側に設けられている。

Ｘ方向で第２周辺回路６、７の間には、絶縁部１８が設けられている。絶縁部１８は、シリコン基板１１の短辺１１ｒ、１１ｓのそれぞれに接続され、Ｙ方向に延びている。絶縁部１８は、例えば酸化シリコン（ＳｉＯ_２）で形成されている。

Ｘ方向で第２周辺回路６と絶縁部１８との間に、センスアンプ部１５１、１５２が設けられている。センスアンプ部１５１、１５２は、Ｙ方向で第３絶縁部１０１−１によって分断されている。Ｘ方向で第２周辺回路７と絶縁部１８との間に、センスアンプ部１５３、１５４が設けられている。センスアンプ部１５３、１５４は、Ｙ方向で第３絶縁部１０１−２によって分断されている。

メモリセル部１６１は、Ｘ方向でセンスアンプ部１５１に隣り合う第２周辺回路６とセンスアンプ部１５１の上方にわたって設けられている。メモリセル部１６２は、Ｘ方向でセンスアンプ部１５２に隣り合う第２周辺回路６とセンスアンプ部１５２の上方にわたって設けられている。メモリセル部１６３は、Ｘ方向でセンスアンプ部１５３に隣り合う第２周辺回路７とセンスアンプ部１５３の上方にわたって設けられている。メモリセル部１６４は、Ｘ方向でセンスアンプ部１５４に隣り合う第２周辺回路７とセンスアンプ部１５４の上方にわたって設けられている。図１では、メモリセル部１６１、１６２、１６３、１６４は破線で示されている。

Ｙ方向でセンスアンプ部１５１、１５２に隣り合う領域１７、１８の各々には、ワードライントランジスタＷＴｒが設けられている。ワードライントランジスタＷＴｒは、複数のロウデコーダ８を備える。Ｙ方向の中心ＹＣより第６側のシリコン基板１１の表面１１ａには、第５側の構成要素と同じ構成要素が中心ＹＣを基準として線対称に設けられている。

図１は半導体記憶装置１の要部のレイアウトの一例を示しており、半導体記憶装置１の要部のレイアウトは適宜変更されてもよい。また、Ｚ方向から見てセンスアンプ部１５１、１５２、１５３、１５４とメモリセル部１６１、１６２、１６３、１６４とは互いに重なっていなくてもよい。

図２は、半導体記憶装置１のメモリセル部１６１、１６２とワードライントランジスタＷＴｒと第３絶縁部１０１−１との相対位置の関係を示す概略平面図である。図２に示すように、ワードライントランジスタＷＴｒにおいて、複数のロウデコーダ８がＸ方向に並んでいる。メモリセル部１６１、１６２は、第１スリット１８１によってＸ方向で複数のブロックＢＬＫに分割されている。ワードライントランジスタＷＴｒのロウデコーダ８は、各ＢＬＫのメモリセル部１６１Ｂ及び各ＢＬＫのメモリセル部１６２Ｂに接続されている。

図３は、半導体記憶装置１の要部の平面図である。図４は、半導体記憶装置１のメモリセル部１６１、１６２と第３絶縁部１０１−１とを含む要部のＸ方向から見た断面図である。図１から図４では、上部配線は省略されている。

図３及び図４に示すように、メモリセル部１６１は、第１積層部１１１と、複数の第１柱状体１２１と、第２積層部１３１と、複数の第２柱状体１４１と、第３積層部１７１と、複数の第１スリット１８１と、少なくとも１つの第３柱状体２１１、２１２、２１３とを有する。

図４に示すように、シリコン基板１１の表面１１ａには、第２周辺回路６が備える複数のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）３１１が設けられている。シリコン基板１１上には、層間絶縁膜３５０が設けられている。層間絶縁膜３５０は、例えば酸化シリコンで形成されている。層間絶縁膜３５０の表面３５０ａには、Ｚ方向に半導体層３６０が積層されている。半導体層３６０は、メモリセル部１６１のビット線ＢＬとして機能し、例えばポリシリコンで形成されている。第１積層部１１１、第２積層部１３１及び第３積層部１７１は、Ｚ方向で半導体層３６０の表面３６０ａに積層されている。

第１積層部１１１では、第１導電層１１２と第１絶縁層１１３とがＺ方向に交互に積層されている。第１導電層１１２は、メモリセルのワード線として機能し、例えばタングステン（Ｗ）で形成されている。第１絶縁層１１３は、例えば酸化シリコンで形成されている。図４に示すように、第１積層部１１１では、シリコン基板１１の表面１１ａに沿うＹ方向における第１導電層１１２の第１側の端１１２ｅがシリコン基板１１からＺ方向に離れた第１導電層１１２ほどＹ方向で第１側とは反対の第２側に位置する。

図４に示すように、複数の第１柱状体１２１の各々は、第１積層部１１１内をＺ方向に延びている。複数の第１柱状体１２１の各々と第１導電層１１２との交差部分には、メモリセルトランジスタＭＴｒが形成されている。第１柱状体１２１のＺ方向のシリコン基板１１に近い端部は、Ｚ方向で半導体層３６０の内部に位置している。第１柱状体１２１は、例えばポリシリコン等の半導体で形成されている。図３に示すように、複数の第１柱状体１２１の各々は、略円形状を有する。複数の第１柱状体１２１は、互いにＸ方向及びＹ方向の各々で所定の間隔をあけて配置されている。

図４に示すように、第２積層部１３１は、第１積層部１１１に対してＹ方向の第２側に設けられている。第２積層部１３１では、第２導電層１３２と第２絶縁層１３３とがＺ方向に交互に積層されている。第２導電層１３２は、メモリセル部１６１のワード線として機能し、例えばタングステン（Ｗ）で形成されている。第２絶縁層１３３は、例えば酸化シリコンで形成されている。第２積層部１３１では、Ｙ方向における第２導電層１３２の第２側の端１３２ｆがシリコン基板１１からＺ方向に離れた第２導電層１３２ほど第１側に位置する。

複数の第２柱状体１４１の各々は、第２積層部１３１内をＺ方向に延びている。第２柱状体１４１と第２導電層１３２との交差部には、メモリセルトランジスタＭＴｒが形成されている。第２柱状体１４１のＺ方向のシリコン基板１１に近い端部は、Ｚ方向で半導体層３６０の内部に位置している。第２柱状体１４１は、例えばポリシリコン等の半導体で形成されている。図３に示すように、複数の第２柱状体１４１の各々は、略円形状を有する。複数の第２柱状体１４１は、互いにＸ方向及びＹ方向の各々で所定の間隔をあけて配置されている。

図４に示すように、第３積層部１７１は、Ｙ方向において第１積層部１１１と第２積層部１３１との間に設けられている。第３積層部では、第３絶縁層１７２と、第４絶縁層１７３とがＺ方向に交互に積層されている。図３及び図４に示すように、第３絶縁層１７２は、第１絶縁層１１３及び第２絶縁層１３３に接続されている。第４絶縁層１７３は、第１導電層１１２及び第２導電層１３２と同一平面状に形成されている。

第３絶縁層１７２は、第１絶縁層１１３及び第２絶縁層１３３の各々と互いに同じ材料を含み、例えば酸化シリコンで形成されている。第４絶縁層１７３は、第３絶縁層１７２とは互いに異なる材料を含み、例えば窒化シリコンで形成されている。

図３に示すように、複数の第１スリット１８１は、第１積層部１１１内にＸ方向で第１間隔Ｓ１をあけて配置されている。複数の第１スリット１８１の各々は、シリコン基板１１の表面１１ａに対して起立している。複数の第２スリット１８２は、第２積層部１３１内にＸ方向で第１間隔Ｓ１をあけて配置されている。複数の第２スリット１８２の各々は、シリコン基板１１の表面１１ａに対して起立している。複数の第１スリット１８１の各々は、Ｘ方向で複数の第２スリット１８２の各々と互いに同じ位置に設けられている。図３及び図４に示すように、第３積層部１７１は、Ｙ方向で複数の第１スリット１８１と複数の第２スリット１８２との間に設けられた絶縁部（部分）１７５を含む。第１スリット１８１及び第２スリット１８２の各々は、タングステン等の導電材料を含む。

複数の第１スリット１８１に含まれる少なくとも１つの第１スリット１８１は、第１導電層１１２のＹ方向の第２側の端１１２ｆよりもさらに第２側に突出して第３積層部１７１内に位置した部分１８５を含む。少なくとも１つの第１スリット１８１には、第１膜１９１が設けられている。第１膜１９１は、少なくとも１つの第１スリット１８１の各々のＹ方向の第２側の端面１８１ｆと、端面１８１ｆに繋がる側面１８１ｓの一部領域とに設けられている。第１膜１９１のＹ方向の第１側の部分（一部）は、第４絶縁層１７３の第１側の端１７３ｅよりもさらに第１側に突出し、第１積層部１１１内に位置する。

複数の第２スリット１８２に含まれる少なくとも１つの第２スリット１８２は、第２導電層１３２のＹ方向の第１側の端１３２ｅよりもさらに第１側に突出して第３積層部１７１内に位置した部分１８６を含む。少なくとも１つの第２スリット１８２には、第２膜１９２が設けられている。第２膜１９２は、少なくとも１つの第２スリット１８２の各々のＹ方向の第１側の端面１８２ｅと端面１８２ｅに繋がる側面１８２ｓの一部領域とに設けられている。第２膜１９２のＹ方向の第２側の部分（一部）は、第４絶縁層１７３の第２側の端１７３ｆよりもさらに第２側に突出し、第２積層部内１３１内に位置する。

図３に示すように第３積層部１７１のＹ方向の最小幅Ｗ１は、複数の第１スリット１８１に含まれる１つの第１スリット１８１のＸ方向の最大幅Ｗ２より大きく、且つ、複数の第２スリット１８２に含まれる１つの第２スリット１８２のＸ方向の最大幅Ｗ３より大きい。

シリコン基板１１の表面１１ａと平行な断面において、第４絶縁層１７３の第１側の端１７３ｅは、傾斜部１７７を含む。傾斜部１７７は、複数の第１スリット１８１に含まれてＸ方向で互いに隣り合う２つの第１スリット１８１−１、１８１−２の何れか１つから、２つの第１スリット１８１−１、１８１−２のＸ方向の中間位置ＸＣに向かうに従って第１側に位置するように傾斜している。同じくシリコン基板１１の表面１１ａと平行な断面において、第４絶縁層１７３の第２側の端１７３ｆは、傾斜部１７８を含む。傾斜部１７８は、複数の第２スリット１８２に含まれてＸ方向で互いに隣り合う２つの第２スリット１８２−１、１８２−２の何れか１つから、２つの第２スリット１８２−１、１８２−２のＸ方向の中間位置ＸＣに向かうに従って第２側に位置するように傾斜している。傾斜部１７７、１７８は各々、弧を描くように湾曲している。

第１膜１９１及び第２膜１９２の各材料は、第４絶縁層１７３を除去可能な少なくとも１種のエッチャントに対して、第４絶縁層１７３よりも耐性を持つ。第１膜１９１及び第２膜１９２の各々は、例えば酸化シリコン、ポリシリコン、アモルファスシリコン、ボロンナイトライドのうち１つ以上を含んでもよい。

図３及び図４に示すように、第３柱状体２１１は、第３積層部１７１内でＺ方向に延び、シリコン基板１１と電気的に接続されている。但し、第３柱状体２１１は、シリコン基板１１と電気的に接続されていなくてもよく、例えばメモリセルトランジスタＭＴｒのゲート電極に接続されていてもよく、電気的にフローティングな状態であってもよい。

詳しく説明すると、ＭＯＳＦＥＴ３１１は、半導体部３１２、３１３と、導電体部３１４と、絶縁膜３１５とを備える。シリコン基板１１がＰ型半導体で形成されている。そのため、半導体部３１２、３１３は、共にＮ型半導体で形成され、Ｙ方向に互いに間隔をあけたシリコン基板１１の表面１１ａ側の内部領域に不純物がイオン注入されることで形成されている。導電体部３１４は、Ｙ方向で半導体部３１２、３１３の間のシリコン基板１１の表面１１ａに設けられている。導電体部３１４は、例えばＨＫＭＧ（High-K Metal Gate）材料で形成されている。絶縁膜３１５は、Ｚ方向でシリコン基板１１と導電体部３１４との間に設けられている。絶縁膜３１５は、例えば酸化シリコンで形成されている。半導体部３１２には、導電体部３１６が接続されている。導電体部３１６は、Ｚ方向及びＹ方向において第３柱状体２１１に向けて延びている。導電体部３１６及び半導体部３１２は、ＭＯＳＦＥＴ３１１のソースとして機能する。導電体部３１４は、ＭＯＳＦＥＴ３１１のゲートとして機能する。導電体部３１６に接続されていない半導体３１３は、ＭＯＳＦＥＴ３１１のドレインとして機能する。第３柱状体２１１は、導電体部３１４を介して半導体部３１２に接続されている。

メモリセル部１６１は、少なくとも３つの第３柱状体２１１を含む。図３に示すように、３つの第３柱状体２１１は、Ｙ方向で互いに第３間隔Ｓ１３をあけて並べられている。Ｘ方向で互いに重なり且つＹ方向に互いに間隔をあけて並ぶ３つの第３柱状体２１１を第１群の柱状体２１５とする。メモリセル部１６１は、複数の第１群の柱状体２１５を備える。第１群の柱状体２１５は、Ｘ方向で隣り合う２つの第１スリット１８１の略中間位置であってＸ方向で隣り合う２つの第２スリット１８２の略中間位置に配置されている。即ち、第１群の柱状体２１５は、Ｘ方向で互いに第４間隔Ｓ１４をあけて並べられている。第４間隔Ｓ１４は、第１間隔Ｓ１と略等しい。１つの第１群の柱状体２１５に対してＸ方向で隣り合う別の第１群の柱状体２１５は、Ｙ方向の第１側又は第２側にずれている。１つの第１群の柱状体２１５に対してＸ方向で両側に隣り合う２つの第１群の柱状体２１５がある場合、これらの２つの第１群の柱状体２１５は、１つの第１群の柱状体２１５に対してＹ方向の第１側又は第２側の互いに同じ側にずれている。

図４に示すように、第３柱状体２１２は、複数の第１柱状体１２１よりもＹ方向の第１側の第１積層部１１１内でＺ方向に延び、シリコン基板１１と電気的に接続されている。第３柱状体２１３は、複数の第２柱状体１４１よりもＹ方向の第２側の第２積層部１３１内でＺ方向に延びている。第３柱状体２１１、２１２、２１３の各々は、Ｚ方向で半導体層３６０を貫通している。第３柱状体２１１、２１２、２１３の各々のＺ方向のシリコン基板１１に近い端部は、Ｚ方向で半導体層３６０の内部に位置している。

第３柱状体２１１、２１２、２１３の各々は、シリコン基板１１と電気的に接続されている。第３柱状体２１２、２１３の各々は、導電体部３１４を介してＭＯＳＦＥＴ３１１の半導体部３１２に接続されている。

第３柱状体２１１のＹ方向の幅Ｗ２１１及び第３柱状体２１２、２１３のＹ方向の各幅は、第１柱状体１２１のＹ方向の幅Ｗ１２１及び第２柱状体１４１のＹ方向の幅Ｗ１４１よりも大きい。言い換えれば、第１柱状体１２１のＹ方向の幅Ｗ１２１及び第２柱状体１４１のＹ方向の幅Ｗ１４１は、第３柱状体２１１のＹ方向の幅Ｗ２１１よりも小さい。第３柱状体２１１、２１２、２１３の各々は、例えばタングステンで形成されている。

半導体記憶装置１は、第１導電層１１２と同数の複数の第４柱状体２２１を備える。複数の第４柱状体２２１は、複数の第１導電層１１２のＹ方向の第１側の端１１２ｅに近い部分に接続されている。複数の第４柱状体２２１のうちＹ方向で最も第１側に位置する第４柱状体２２１は、複数の第１導電層１１２のうちＺ方向で最もシリコン基板１１に近い第１導電層１１２の端１１２ｅに近く且つＺ方向においてシリコン基板１１とは反対側で隣り合う第１導電層１１２とＹ方向で互いに重ならない部分に接続されている。複数の第４柱状体２２１のうちＹ方向で最も第２側に位置する第４柱状体２２１は、複数の第１導電層１１２のうちＺ方向で最もシリコン基板１１から離れた第１導電層１１２の端１１２ｅに近い部分に接続されている。第４柱状体２２１のＹ方向の幅は、第３柱状体２１１のＹ方向の幅Ｗ２１１よりも小さい。

半導体記憶装置１は、第２導電層１３２と同数の複数の第５柱状体２３１を備える。複数の第５柱状体２３１は、複数の第２導電層１３２のＹ方向の第２側の端１３２ｆに近い部分に接続されている。複数の第５柱状体２３１のうちＹ方向で最も第２側に位置する第５柱状体２３１は、複数の第２導電層１３２のうちＺ方向で最もシリコン基板１１に近い第２導電層１３２の端１３２ｆに近く且つＺ方向においてシリコン基板１１とは反対側で隣り合う第２導電層１３２とＹ方向で互いに重ならない部分に接続されている。複数の第５柱状体２３１のうちＹ方向で最も第１側に位置する第５柱状体２３１は、複数の第２導電層１３２のうちＺ方向で最もシリコン基板１１から離れた第２導電層１３２の端１３２ｆに近い部分に接続されている。第５柱状体２３１のＹ方向の幅は、第３柱状体２１１のＹ方向の幅Ｗ２１１よりも小さい。第４柱状体２２１及び第５柱状体２３１は、例えばタングステンで形成されている。

複数の第４柱状体２２１の各々は、Ｙ方向で層間絶縁膜２２６と隣り合っている。複数の第５柱状体２３１の各々は、Ｙ方向で層間絶縁膜２３６と隣り合っている。層間絶縁膜２２６、２３６の各々は、例えば酸化シリコンで形成されている。

次いで、第１実施形態の半導体記憶装置１の要部の製造方法について簡単に説明する。半導体記憶装置１の要部の製造方法は、絶縁層（第１絶縁膜）４０１と、絶縁層４０１とは材料が異なる絶縁層（第２絶縁膜）４０２とを基板の厚さ方向に交互に積層することで積層体（中間積層体）４００を形成することを含む。し、積層体４００は、第１領域と、第２領域と、第１領域と前記第２領域との間に位置した第３領域とを含む。半導体記憶装置１の要部の製造方法は、積層体４００の第１領域に複数の溝（第１溝）４１１を形成し、積層体４００の第２領域に複数の溝（第２溝）４１２を形成することを含む。半導体記憶装置１の要部の製造方法は、複数の溝４１１の内面と複数の溝４１２の内面とに絶縁膜（保護膜）４５１を形成することを含む。半導体記憶装置１の要部の製造方法は、積層体４００の第３領域と、第３領域に隣り合う複数の溝４１１のそれぞれ一部と、第３領域に隣り合う複数の溝４１２のそれぞれ一部とを覆うレジスト膜（レジスト）４６０を形成し、レジスト膜４６０に覆われない領域に位置した絶縁膜４５１の一部を除去することを含む。半導体記憶装置１の要部の製造方法は、複数の溝４１１及び複数の溝４１２にエッチャントを供給することで、絶縁膜４５１が除去された領域を通じて絶縁層４０１を部分的に除去し、絶縁層４０１を除去した領域に導電材料を供給することを含む。

図５から図１１までの各図は、要部の製造工程の一例を示す平面図及び断面図である。図５から図１１までの各図の上段は、Ｚ方向に沿って見たときの各製造工程における構成部品の平面図である。図４から図１５までの各図の下段は、Ｘ方向に沿って見たときの各製造工程における構成部品の断面図であって、各図の上段に示す破線での断面図である。

図示していないが、シリコン基板１１の表面１１ａに複数のＭＯＳＦＥＴ３１１を形成する。露出している表面１１ａ及び複数のＭＯＳＦＥＴ３１１に層間絶縁膜３５０を積層する。この際、層間絶縁膜３５０をＺ方向で複数回に分けて積層しつつ、導電体部３１４を形成する。

図５に示すように、Ｚ方向で層間絶縁膜３５０を積層し、層間絶縁膜３５０の表面３５０ａに積層体４００を形成する。図５の下段では、層間絶縁膜３５０のＺ方向でシリコン基板１１とは反対側の構成部品を示している。互いに異なる材料からなる絶縁層４０１、４０２をＺ方向に交互に積層することによって、積層体４００を形成する。絶縁層４０１の材料は、第３絶縁層１７２と互いに同じであって、例えば酸化シリコンである。絶縁層４０２の材料は、第４絶縁層１７３と互いに同じであって、例えば窒化シリコンである。

続いて、積層体４００に、複数の溝４１１、４１２を形成する。Ｘ方向及びＹ方向の複数の溝４１１の位置は、半導体記憶装置１の複数の第１スリット１８１の位置と互いに同じである。Ｘ方向及びＹ方向の複数の溝４１２の位置は、半導体記憶装置１の複数の第２スリット１８２の位置と互いに同じである。複数の溝４１１、４１２を、積層体４００内でＺ方向とは逆向きに進行させ、Ｚ方向で半導体層３６０内に位置させる。Ｘ方向で溝４１１と隣り合う積層体４００に、複数のホール４２１を形成する。Ｘ方向及びＹ方向の複数のホール４２１の位置は、半導体記憶装置１の複数の第１柱状体１２１の位置と互いに同じである。Ｘ方向で溝４１２と隣り合う積層体４００に、複数のホール４４１を形成する。Ｘ方向及びＹ方向の複数のホール４４１の位置は、半導体記憶装置１の複数の第２柱状体１４１の位置と互いに同じである。

図６に示すように、溝４１１、４１２の内壁及び積層体４００の表面に絶縁膜４５１を形成する。絶縁膜４５１は、第１膜１９１及び第２膜１９２の材料を含み、絶縁層４０１と同じ材料を含む。絶縁膜４５１の材料は、絶縁層４０２の材料を除去可能な少なくとも１種のエッチャントに対して絶縁層４０２よりも耐性を持つ。絶縁膜４５１は、例えば酸化シリコン、ポリシリコン、アモルファスシリコン、ボロンナイトライドのうち１つ以上を含む。

図７に示すように、絶縁膜４５１を覆うようにレジスト膜４６０を塗布する。図８に示すように、例えばパターニング等によって、Ｙ方向で第１膜１９１及び第２膜１９２が形成されるべき領域のレジスト膜４６０を残し、その他の領域のレジスト膜４６０を除去する。

図９に示すように、レジスト膜４６０−１、４６０−２の各々をマスクとして、例えばエッチングによって、レジスト膜４６０−１、４６０−２の各々に覆われていない絶縁膜４５１を除去する。その後、レジスト膜４６０−１、４６０−２を除去することによって、第１膜１９１及び第２膜１９２が形成される。

続いて、例えばエッチング又は薬液等を用いて、積層体４００において絶縁層４０２のＹ方向の第１側の端からＹ方向の第２側即ち中央部に向かって絶縁層４０２を除去する。第１側からの絶縁層４０２の除去と同時に、又は第１側からの絶縁層４０２の除去後に、絶縁層４０２のＹ方向の第２側の端から第１側即ち中央部に向かって絶縁層４０２を除去する。絶縁層４０２のＹ方向の第１側の端が溝４１１のＹ方向から見た側面の第１膜１９１と交差し、且つ絶縁層４０２のＹ方向の第２側の端が溝４１２のＹ方向から見た側面の第２膜１９２と交差するように、絶縁層４０２のエッチング又は薬液等の処理時間を調整する。処理後には、図１０に示すように、Ｙ方向で複数の溝４１１と複数の溝４１２との間に位置する部分を含む第３積層部１７１が形成される。第３積層部１７１のＹ方向の第１側には、Ｚ方向で複数の絶縁層４０１と隣り合う複数の空隙ＳＳ１が形成される。第３積層部１７１のＹ方向の第２側には、Ｚ方向で複数の絶縁層４０１と隣り合う複数の空隙ＳＳ２が形成される。

続いて、複数の空隙ＳＳ１の各々にタングステン等の導電体を供給することで、絶縁層４０２のＹ方向の第１側の部分を第１導電層１１２にリプレースする。同様に、複数の空隙ＳＳ２の各々にタングステン等の導電体を供給することで、絶縁層４０２のＹ方向の第２側の部分を第２導電層１３２にリプレースする。これらのリプレースによって、図１１に示すように、第３積層部１７１のＹ方向の第１側に第１積層部１１１が形成され、第３積層部１７１のＹ方向の第２側に第２積層部１３１を形成する。

続いて、ホール４２１にタングステン等の導電体を充填し、第１柱状体１２１を形成する。ホール４４１にタングステン等の導電体を充填し、第２柱状体１４１を形成する。

続いて、図示していないが、パターニング及びエッチング等によって、第３積層部１７１に複数のホールを形成する。複数のホールの各々を、第３積層部１７１内でＺ方向とは逆向きに進行させ、半導体層３６０を貫通させ、所定の導電体部３１４に交差させる。複数のホールの各々が形成されるＸ方向及びＹ方向の位置は、半導体記憶装置１の第３柱状体２１１の各々の位置と同じである。複数のホールの各々にタングステン等の導電体を充填し、半導体記憶装置１の複数の第３柱状体２１１を形成する。

続いて、図示していないが、パターニング及びエッチング等によって、複数の第１柱状体１２１よりＹ方向の第１側の第１積層部１１１に少なくとも１つのホールを形成する。少なくとも１つのホールを、第１積層部１１１内でＺ方向とは逆向きに進行させ、半導体層３６０を貫通させ、所定の導電体部３１４に交差させる。少なくとも１つのホールが形成されるＸ方向及びＹ方向の位置は、半導体記憶装置１の第３柱状体２１２の位置と同じである。少なくとも１つのホールの各々にタングステン等の導電体を充填し、半導体記憶装置１の少なくとも１つの第３柱状体２１２を形成する。第３柱状体２１２の製造工程において、複数の第１柱状体１２１よりＹ方向の第１側の第１積層部１１１を、複数の第２柱状体１４１よりＹ方向の第２側の第２積層部１３１に置き換えることで、半導体記憶装置１の少なくとも１つの第３柱状体２１３を形成する。

上述の工程を行うことにより、図３及び図４に示す要部を製造できる。上述の工程前に公知の前処理を行い、上述の工程後に公知の後処理を行うことにより、半導体記憶装置１が形成される。但し、半導体記憶装置１の製造方法は、上述の方法に限定されない。

次いで、以上で説明した第１実施形態の半導体記憶装置１の作用効果を説明する。第１実施形態の半導体記憶装置１では、Ｙ方向で第１積層部１１１と第２積層部１３１との間に第３積層部１７１が設けられている。従来の半導体記憶装置は、第３積層部１７１が設けられずに、第１積層部１１１と第２積層部１３１とがＹ方向で接続されている構成を備える。このようにＹ方向の第１側の端部及び第２側の端部の各々で所謂正階段状に形成された複数のワード線がＹ方向の略中央部で電気的に分断されることによって、第１実施形態の半導体記憶装置１では、従来の半導体記憶装置に比べてワード線のＹ方向の長さが実質的に略半減する。したがって、第１実施形態の半導体記憶装置１によれば、従来の半導体記憶装置に比べて、ワード線のＹ方向の長さを低減し、ワード線の抵抗を低減できるため、電気的特性の向上を図ることができる。

また、第１実施形態の半導体記憶装置１によれば、縦スリット等による特別な加工を行わなくても、上述の要部の製造方法で説明したように絶縁層４０２のＹ方向の第１側の端部及び第２側の端部を第１導電層１１２及び第２導電層１３２にリプレースすることで、複数のワード線をＹ方向で分断できる。

また、第１実施形態の半導体記憶装置１によれば、第３積層部１７１を少なくとも１つ以上の第３柱状体２１１を形成する部分として用いることができる。

（第２実施形態）
次に、第２実施形態の半導体記憶装置の構成について説明する。図示していないが、第２実施形態の半導体記憶装置は、第１実施形態の半導体記憶装置１と同様に、３次元ＮＡＮＤ型フラッシュメモリである。以下、第２実施形態の半導体記憶装置の構成部品について、半導体記憶装置１の構成部品と異なる内容のみ説明し、半導体記憶装置１の構成部品と共通する内容の詳しい説明は省略する。

図１２は、第２実施形態の半導体記憶装置の要部の平面図である。図１２に示すように、第１群の柱状体２１５は、Ｘ方向で複数の第１スリット１８１及び複数の第２スリット１８２との相対位置関係を有さず、Ｘ方向に並べられている。第４間隔Ｓ１４は、第１間隔Ｓ１よりも短い。複数の第１群の柱状体２１５は、Ｙ方向で互いに重なるように並べられている。つまり、第２実施形態の半導体記憶装置には、第１実施形態の半導体記憶装置１よりも多くの第３柱状体２１１が形成されている。

第２実施形態の半導体記憶装置の要部は、第１実施形態の半導体記憶装置１の要部の製造方法と同様の工程を行うことで製造できる。但し、複数の第３柱状体２１１を形成するための複数のホールを、図１２に示す複数の第３柱状体２１１の形成位置に合わせ、Ｘ方向及びＹ方向の各々で互いに重なり、且つＸ方向で第１間隔Ｓ１よりも短い第４間隔Ｓ１４をあけて、Ｙ方向で第３間隔Ｓ１３をあけて形成する。

第２実施形態の半導体記憶装置によれば、第１実施形態の半導体記憶装置１と同様の構成を備えるので、電気的特性の向上を図ることができる。また、第２実施形態の半導体記憶装置によれば、第１実施形態の半導体記憶装置１と同様の効果を得ることができる。

また、第２実施形態の半導体記憶装置によれば、複数の第３柱状体２１１の相対位置を変更し、複数の第３柱状体２１１の相対位置を変更する前に比べて第３積層部１７１に多くの第３柱状体２１１を形成することができる。

以上、本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定しない。上述の実施形態は、その他の様々な形態で実施され得る。発明の要旨を逸脱しない範囲で、上述の実施形態の種々の省略、置き換え、変更を行うことができる。実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

例えば、第３積層部１７１に形成される複数の第３柱状体２１１の数及び配置は、上述の第１実施形態及び第２実施形態で説明した複数の第３柱状体２１１の数及び配置に限定されず、自由に変更される。

例えば、上述の各実施形態では、第３積層部１７１に複数の第３柱状体２１１が形成され、さらに第１積層部１１１に少なくとも１つの第３柱状体２１２が形成されると共に、第２積層部１３１に少なくとも１つの第３柱状体２１３が形成されている。しかしながら、第３積層部１７１に形成される第３柱状体２１１の数が十分確保されれば、第３柱状体２１２、２１３は形成されなくてもよい。その場合、複数の第１柱状体１２１が形成されている第１積層部１１１の部分と複数の第４柱状体２２１が形成されている第１積層部１１１の部分とのＹ方向の間隔を従来の半導体記憶装置より狭くすることができる。同様に、複数の第２柱状体１４１が形成されている第２積層部１３１の部分と複数の第５柱状体２３１が形成されている第２積層部１３１の部分とのＹ方向の間隔を従来の半導体記憶装置より狭くすることができる。このことによって、半導体記憶装置の高密度集積化を図ることができる。

例えば、上述の各実施形態では、Ｚ方向で層間絶縁膜３５０を介してシリコン基板１１に半導体層３６０が形成されている。しかしながら、第１積層部１１１、第２積層部１３１及び第３積層部１７１が層間絶縁膜３５０の表面３５０ａに直接形成されてもよい。

上述の各実施形態では、第１スリット１８１及び第２スリット１８２の各々は、タングステン等の導電材料で形成されているが、例えば酸化シリコン等の絶縁材料で形成されていてもよい。

１…半導体記憶装置、１１１…第１積層部、１１２…第１導電層、１１３…第１絶縁層、１２１…第１柱状体、１３１…第２積層部、１３２…第２導電層、１３３…第２絶縁層、１４１…第２柱状体、１７１…第３積層部、１７２…第３絶縁層、１７３…第４絶縁層、Ｘ…方向（第２方向）、Ｙ…方向（第１方向）、Ｚ…方向（第３方向）

Claims (15)

1. 基板と、
   第１導電層と第１絶縁層とが前記基板の厚さ方向に交互に積層され、前記基板の表面に沿う第１方向における前記第１導電層の第１側の端が前記基板から離れた前記第１導電層ほど前記第１方向で前記第１側とは反対の第２側に位置する第１積層部と、
   前記第１積層部内を前記基板の厚さ方向に延び、前記第１導電層との交差部にそれぞれメモリセルトランジスタが形成された複数の第１柱状体と、
   前記第１積層部に対して前記第２側に設けられ、第２導電層と第２絶縁層とが前記基板の厚さ方向に交互に積層され、前記第１方向における前記第２導電層の前記第２側の端が前記基板から離れた前記第２導電層ほど前記第１側に位置する第２積層部と、
   前記第２積層部内を前記基板の厚さ方向に延び、前記第２導電層との交差部にそれぞれメモリセルトランジスタが形成された複数の第２柱状体と、
   前記第１方向において前記第１積層部と前記第２積層部との間に設けられ、第３絶縁層と、前記第３絶縁層とは異なる材料を含む第４絶縁層とが前記基板の厚さ方向に交互に積層された第３積層部と、
   を備えた半導体記憶装置。
2. 前記第３絶縁層は、前記第１絶縁層及び前記第２絶縁層と同じ材料を含む、
   請求項１に記載の半導体記憶装置。
3. 前記第３絶縁層は、前記第１絶縁層及び前記第２絶縁層に接続されており、
   前記第４絶縁層は、前記第１導電層及び前記第２導電層に接続されている、
   請求項１又は２に記載の半導体記憶装置。
4. 前記第１積層部内に前記基板の表面に沿い且つ前記第１方向に交差する第２方向で第１間隔をあけて配置され、それぞれ前記基板の表面に対して起立して設けられた複数の第１スリットと、
   前記第２積層部内に前記第２方向で前記第１間隔をあけて配置され、それぞれ前記基板の表面に対して起立して設けられた複数の第２スリットと、
   をさらに備え、
   前記第３積層部は、前記第１方向で前記複数の第１スリットと前記複数の第２スリットとの間に設けられた部分を含む、
   請求項１から３の何れか一項に記載の半導体記憶装置。
5. 前記複数の第１スリットに含まれる少なくとも１つの第１スリットは、前記第１導電層の前記第２側の端よりも前記第２側に突出して前記第３積層部内に位置した部分を含み、
   前記複数の第２スリットに含まれる少なくとも１つの第２スリットは、前記第２導電層の前記第１側の端よりも前記第１側に突出して前記第３積層部内に位置した部分を含む、
   請求項４に記載の半導体記憶装置。
6. 前記複数の第１スリットの各々の前記第２側の端面と前記端面に繋がる側面の一部領域とに設けられ、前記第４絶縁層を除去可能な少なくとも１種のエッチャントに対して、前記第４絶縁層よりも耐性を持つ第１膜と、
   前記複数の第２スリットの各々の前記第１側の端面と前記端面に繋がる側面の一部領域とに設けられ、前記第４絶縁層を除去可能な少なくとも１種のエッチャントに対して、前記第４絶縁層よりも耐性を持つ第２膜と、
   をさらに備えた請求項５に記載の半導体記憶装置。
7. 前記第１膜の一部は、前記第４絶縁層の第１側の端よりも前記第１側に突出し、前記第１積層部内に位置し、
   前記第２膜の一部は、前記第４絶縁層の第２側の端よりも前記第２側に突出し、前記第２積層部内に位置する、
   請求項６に記載の半導体記憶装置。
8. 前記複数の第１スリットの各々の前記第２側の端面と前記端面に繋がる側面の一部領域とに設けられ、酸化シリコン、ポリシリコン、アモルファスシリコン、ボロンナイトライドのうち１つ以上を含む第１膜と、
   前記複数の第２スリットの各々の前記第１側の端面と前記端面に繋がる側面の一部領域とに設けられ、酸化シリコン、ポリシリコン、アモルファスシリコン、ボロンナイトライドのうち１つ以上を含む第２膜と、
   をさらに備えた請求項５から７の何れか一項に記載の半導体記憶装置。
9. 前記第３積層部の前記第１方向の最小幅は、前記複数の第１スリットに含まれる１つの第１スリットの前記第２方向の最大幅より大きく、且つ、前記複数の第２スリットに含まれる１つの前記第２スリットの前記第２方向の最大幅より大きい、
   請求項４から８の何れか一項に記載の半導体記憶装置。
10. 前記第３絶縁層は、酸化シリコンを含み、
    前記第４絶縁層は、窒化シリコンを含む、
    請求項１から９の何れか一項に記載の半導体記憶装置。
11. 前記基板の表面と平行な断面において、前記第４絶縁層の前記第１側の端は、前記複数の第１スリットに含まれる２つの第１スリットの１つから、前記２つの第１スリットの前記第１方向に交差する第２方向の中間位置に向かうに従って前記第１側に位置するように傾斜した傾斜部を含み、
    前記基板の表面と平行な断面において、前記第４絶縁層の前記第２側の端は、前記複数の第２スリットに含まれる２つの第２スリットの１つから、前記２つの第２スリットの前記第２方向の中間位置に向かうに従って前記第２側に位置するように傾斜した傾斜部を含む、
    請求項４から１０の何れか一項に記載の半導体記憶装置。
12. 前記第３積層部内で前記基板の厚さ方向に延び、前記基板と電気的に接続された少なくとも１つの第３柱状体をさらに備えた、
    請求項１から１１の何れか一項に記載の半導体記憶装置。
13. 前記少なくとも１つの第３柱状体は、少なくとも３つの第３柱状体を含み、
    前記少なくとも３つの柱状体は、前記第１方向で第３間隔をあけて並べられている、
    請求項１２に記載の半導体記憶装置。
14. 前記第２柱状体の前記第１方向の幅及び前記第３柱状体の前記第１方向の幅は、前記第１柱状体の前記第１方向の幅よりも小さい、
    請求項１２又は１３に記載の半導体記憶装置。
15. 第１絶縁膜と、前記第１絶縁膜とは材料が異なる第２絶縁膜とを基板の厚さ方向に交互に積層することで中間積層体を形成し、前記中間積層体は、第１領域と、第２領域と、前記第１領域と前記第２領域との間に位置した第３領域とを含み、
    前記中間積層体の第１領域に複数の第１溝を形成し、
    前記中間積層体の第２領域に複数の第２溝を形成し、
    前記複数の第１スリットの内面と前記複数の第２スリットの内面とに保護膜を形成し、
    前記中間積層体の第３領域と、前記第３領域に隣り合う前記複数の第１スリットのそれぞれ一部と、前記第３領域に隣り合う前記複数の第２スリットのそれぞれ一部とを覆うレジストを形成し、前記レジストに覆われない領域に位置した前記保護膜の一部を除去し、
    前記複数の第１スリットおよび前記複数の第２スリットにエッチャントを供給することで、前記保護膜が除去された領域を通じて前記第１絶縁膜を部分的に除去し、
    前記第１絶縁膜を除去した領域に導電材料を供給する、
    ことを含む半導体記憶装置の製造方法。

Images