JP2016035991A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】工程数の低減が可能な半導体記憶装置及びその製造方法を提供する。
【解決手段】主面を有する基板10と、積層体100と、複数の柱状部CLと、を備えている。積層体100は、主面に対して傾斜して基板10上に設けられた複数層の電極層WLと、電極層WLの間にそれぞれ設けられ、主面に対して傾斜した複数層の絶縁層40と、を有する。それぞれの柱状部CLは、基板10側に向けて積層体100を貫通して主面に対して傾斜した方向に延びるチャネルボディ20と、チャネルボディ20と電極層WLとの間に設けられたメモリ膜30と、を有する。
【選択図】図1
【解決手段】主面を有する基板10と、積層体100と、複数の柱状部CLと、を備えている。積層体100は、主面に対して傾斜して基板10上に設けられた複数層の電極層WLと、電極層WLの間にそれぞれ設けられ、主面に対して傾斜した複数層の絶縁層40と、を有する。それぞれの柱状部CLは、基板10側に向けて積層体100を貫通して主面に対して傾斜した方向に延びるチャネルボディ20と、チャネルボディ20と電極層WLとの間に設けられたメモリ膜30と、を有する。
【選択図】図1
Description
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
メモリセルにおけるコントロールゲートとして機能する電極層が絶縁層を介して複数積層された積層体にメモリホールが形成され、そのメモリホールの側壁に電荷蓄積膜を介してチャネルとなるシリコンボディが設けられた3次元構造のメモリデバイスが提案されている。
そのような3次元構造のメモリデバイスを形成するにあたっては、電極層と絶縁層とを基板上に交互に成膜する工程を繰り返す方法が提案されているが、電極層の積層数の増大にともない、工程数が増大してしまう。
本発明の実施形態は、工程数の低減が可能な半導体記憶装置及びその製造方法を提供する。
実施形態によれば、半導体記憶装置は、主面を有する基板と、積層体と、複数の柱状部と、を備えている。前記積層体は、前記主面に対して傾斜して前記基板上に設けられた複数層の電極層と、前記電極層の間にそれぞれ設けられ、前記主面に対して傾斜した複数層の絶縁層と、を有する。それぞれの前記柱状部は、前記基板側に向けて前記積層体を貫通して前記主面に対して傾斜した方向に延びるチャネルボディと、前記チャネルボディと前記電極層との間に設けられた電荷蓄積膜と、を有する。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
図1は、実施形態の半導体記憶装置の模式断面図である。
図2は、実施形態の半導体記憶装置の主な要素の模式平面図である。
図2は、実施形態の半導体記憶装置の主な要素の模式平面図である。
実施形態の半導体記憶装置は、基板10と、基板10上に設けられた積層体100と、基板10側に向けて積層体100を貫通して設けられた複数の柱状部CLとを有する。
図2に示すように、複数の柱状部CLは基板10側とは反対側の端部がセル領域1において積層体100から露出するようにマトリックス状に設けられている。積層体100は、セル領域1およびセル領域1の外側のセル外領域2a、2bに設けられ、そのセル外領域2a、2bの積層体100上には複数のコンタクト電極62、65、67が設けられている。
積層体100は、図1に示すように、基板10の主面10a上に設けられている。基板10は、半導体基板であり、例えばシリコン基板である。
図2に示す平面上において直交する2方向をX方向およびY方向とする。基板10の主面10aはXY面に対して略平行な面である。XY面または基板10の主面10aに対して直交する方向をZ方向とする。図1は、XZ面に対して平行な断面を表す。
基板10の主面10a上には、ソース層SLが設けられている。ソース層SLは、例えば、シリコンを主成分として含むシリコン層であり、そのシリコン層には導電性を付与する不純物がドープされている。あるいは、ソース層SLは、金属または金属化合物を含む層である。
ソース層SL上には、絶縁層41を介してソース側選択ゲート(下部ゲート層)SGSが設けられている。ソース側選択ゲートSGSの上には、絶縁層42を介して積層体100が設けられている。積層体100の上には、絶縁層43を介してドレイン側選択ゲート(上部ゲート層)SGDが設けられている。
ソース側選択ゲートSGSは、基板10の主面10aに対して略平行な板状の層として設けられている。ドレイン側選択ゲートSGDも、基板10の主面10aに対して略平行な板状の層として設けられている。
積層体100は、複数層の電極層WLと複数層の絶縁層40とを有する。電極層WLと絶縁層40はそれぞれ1層ずつ交互に複数積層されている。電極層WLの層間に絶縁層40が設けられている。電極層WLと絶縁層40は、基板10の主面10aに対して傾斜した方向(図1においてB方向)に交互に積層されている。
電極層WLおよび絶縁層40は、基板10の主面10aに対して傾斜した板状の層として設けられている。電極層WLおよび絶縁層40は、図1に示すように、X方向に対して角度θ傾斜したA方向に傾いている。電極層WLおよび絶縁層40は、図1において紙面を貫く方向(図2のY方向)に板状に広がっている。すなわち、電極層WLと絶縁層40は、基板10の主面10aに対して傾斜したB方向に交互に積層されている。電極層WLおよび絶縁層40の基板10の主面10aに対する傾斜角度θは、例えば5°以上85°以下である。
後述するように、ソース側選択ゲートSGS上に絶縁層42を介して厚い導電層51が設けられ、その導電層51にA方向に延びる複数のトレンチを形成することで、導電層51が、A方向に傾斜した複数の板状の電極層WLに分離される。
積層体100には複数の柱状部CLが貫通して設けられている。柱状部CLは積層体100(電極層WLおよび絶縁層40)を貫通して、電極層WLおよび絶縁層40が傾斜したA方向に対して交差するB方向に延びている。例えば、柱状部CLはA方向に対して直交するB方向に延びている。このとき、柱状部CLの基板10の主面10aに対する傾斜角度も、5°以上85°以下である。
柱状部CLは、ドレイン側選択ゲートSGDに対してもB方向に貫通している。また、柱状部CLは、ソース側選択ゲートSGSに対してもB方向に貫通している。柱状部CLは、ドレイン側選択ゲートSGD、積層体100、およびソース側選択ゲートSGSを貫通してB方向に延び、ソース層SLに達している。
電極層WL、ソース側選択ゲートSGSおよびドレイン側選択ゲートSGDは、シリコンを主成分として含むシリコン層であり、そのシリコン層には導電性を付与する不純物がドープされている。あるいは、電極層WL、ソース側選択ゲートSGSおよびドレイン側選択ゲートSGDは、金属や金属シリサイドを含んでいてもよい。
ソース側選択ゲートSGSの厚さおよびドレイン側選択ゲートSGDの厚さは、1層の電極層WLの厚さよりも厚い。
図3は、柱状部CLの一部の拡大模式断面図である。
柱状部CLは、ドレイン側選択ゲートSGD、積層体100、およびソース側選択ゲートSGSを貫通してB方向に延びるメモリホールMH(図8(a)及び(b))内に形成される。そのメモリホールMH内には、半導体チャネルとしてのチャネルボディ20が設けられている。チャネルボディ20は、例えばシリコン膜である。チャネルボディ20の不純物濃度は、電極層WLの不純物濃度よりも低い。
メモリホールMHの内壁とチャネルボディ20との間には、メモリ膜30が設けられている。メモリ膜30は、ブロック絶縁膜35と電荷蓄積膜32とトンネル絶縁膜31とを有する。
電極層WLとチャネルボディ20との間に、電極層WL側から順にブロック絶縁膜35、電荷蓄積膜32、およびトンネル絶縁膜31が設けられている。
チャネルボディ20は積層体100の積層方向(B方向)に延びる筒状に設けられ、そのチャネルボディ20の外周面を囲むようにメモリ膜30が積層体100の積層方向(B方向)に延びつつ筒状に設けられている。
電極層WLはメモリ膜30を介してチャネルボディ20の周囲を囲んでいる。また、チャネルボディ20の内側には、コア絶縁膜50が設けられている。コア絶縁膜50は、例えばシリコン酸化膜である。
ブロック絶縁膜35は電極層WLに接し、トンネル絶縁膜31はチャネルボディ20に接し、ブロック絶縁膜35とトンネル絶縁膜31との間に電荷蓄積膜32が設けられている。
チャネルボディ20と各電極層WLとの交差部分に、チャネルの周囲を電極層WLが囲んだ構造のメモリセルMCが形成されている。チャネルボディ20はメモリセルMCにおけるチャネルとして機能し、電極層WLはメモリセルMCのコントロールゲートとして機能する。電荷蓄積膜32はチャネルボディ20から注入される電荷を蓄積するデータ記憶層として機能する。
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
メモリセルMCは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜32は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜である。
トンネル絶縁膜31は、電荷蓄積膜32にチャネルボディ20から電荷が注入される際、または電荷蓄積膜32に蓄積された電荷がチャネルボディ20へ拡散する際に電位障壁となる。トンネル絶縁膜31は、例えばシリコン酸化膜である。
または、トンネル絶縁膜31として、一対のシリコン酸化膜でシリコン窒化膜を挟んだ構造の積層膜(ONO膜)を用いてもよい。トンネル絶縁膜31としてONO膜を用いると、シリコン酸化膜の単層に比べて、低電界で消去動作を行える。
ブロック絶縁膜35は、電荷蓄積膜32に蓄積された電荷が、電極層WLへ拡散するのを防止する。ブロック絶縁膜35は、電極層WLに接して設けられたキャップ膜34と、キャップ膜34と電荷蓄積膜32との間に設けられたブロック膜33とを有する。
ブロック膜33は、例えば、シリコン酸化膜である。キャップ膜34は、酸化シリコンよりも誘電率の高い膜であり、例えば、シリコン窒化膜である。このようなキャップ膜34を電極層WLに接して設けることで、消去時に電極層WLから注入されるバックトンネル電子を抑制することができる。ブロック絶縁膜35として、シリコン酸化膜とシリコン窒化膜との積層膜を使うことで、電荷ブロッキング性を高めることができる。
図1に示すように、柱状部CLの一方の端部にはドレイン側選択トランジスタSTDが設けられ、他方の端部にはソース側選択トランジスタSTSが設けられている。
ドレイン側選択ゲートSGDは、ドレイン側選択トランジスタSTDのゲート電極(コントロールゲート)として機能する。ドレイン側選択ゲートSGDとチャネルボディ20との間には、ドレイン側選択トランジスタSTDのゲート絶縁膜として機能する絶縁膜48が設けられている。ドレイン側選択トランジスタSTDのチャネルボディ20は、ドレイン側選択ゲートSGDの上方で、ビット線BLと接続されている。
ビット線BLは、ドレイン側選択ゲートSGD上に絶縁層44を介して設けられている。図2に示すように、複数本のビット線BLがX方向に延びている。ビット線BLは、ライン状に形成された例えば金属膜である。
ドレイン側選択ゲートSGDは絶縁分離膜46によってX方向に分断されている。すなわち、X方向で隣り合う柱状部CL間で、ドレイン側選択ゲートSGDはX方向に分断されつながっていない。
ソース側選択ゲートSGSは、ソース側選択トランジスタSTSのゲート電極(コントロールゲート)として機能する。ソース側選択ゲートSGSとチャネルボディ20との間には、ソース側選択トランジスタSTSのゲート絶縁膜として機能する絶縁膜49が設けられている。ソース側選択トランジスタSTSのチャネルボディ20は、ソース側選択ゲートSGSの下方で、ソース層SLと接続されている。
ソース側選択ゲートSGSは絶縁分離膜45によってX方向に分断されている。すなわち、X方向で隣り合う柱状部CL間で、ソース側選択ゲートSGSはX方向に分断されつながっていない。
ドレイン側選択トランジスタSTDとソース側選択トランジスタSTSとの間には、各層の電極層WLをコントロールゲートとする複数のメモリセルMCが設けられている。複数のメモリセルMC、ドレイン側選択トランジスタSTD、およびソース側選択トランジスタSTSは、チャネルボディ20を通じて直列接続され、1つのメモリストリングMSを構成する。このメモリストリングMSが複数本設けられ、したがって、複数のメモリセルMCがA方向、B方向およびY方向に3次元的に設けられている。
複数のメモリストリングMS、すなわち複数のメモリセルMCは、図2に示すようにセル領域1に対応して配置されている。そのセル領域1の外側にはセル外領域2a、2bが設けられている。セル外領域2aとセル外領域2bは、Y方向にセル領域1を挟んで位置する。
電極層WLは、基板10側の下端部と、その反対側の上端部とを有する。セル領域1において電極層WLの1部の上端部は、ビット線BLおよびドレイン側選択ゲートSGDを含む積層構造の下に位置する。したがって、セル領域1で電極層WLの上端部に接続するコンタクト電極を形成する余地は小さい。
電極層WLは、Y方向(図1において紙面を貫く方向)に板状に延び、セル外領域2a、2bにも設けられている。セル外領域2aの電極層WLの上端部には、コンタクト部61が形成されている。
ドレイン側選択ゲートSGDのY方向の一方の端部(第1端部)63は、電極層WLのコンタクト部61が配置されたセル外領域2aまでは延びていない。ドレイン側選択ゲートSGDのY方向の他方の端部(第2端部)64はセル外領域2bまで延びている。ビット線BLはX方向に延び、セル領域1よりもY方向の外側のセル外領域2a、2bには配置されていない。
したがって、ドレイン側選択ゲートSGDおよびビット線BLの配置制約を受けずに、セル外領域2aの電極層WLのコンタクト部(上端部)61に対してコンタクト電極62を接続させることができる。
コンタクト電極62は、セル外領域2aでコンタクト部61上に設けられた図示しない絶縁層を貫通して、接続対象の電極層WLのコンタクト部61に達する。その絶縁層上には図示しないワード配線が形成され、電極層WLはコンタクト電極62を介してワード配線と電気的に接続されている。
ドレイン側選択ゲートSGDの第2端部(コンタクト部)64は、セル外領域2bでドレイン側選択ゲート用のコンタクト電極65と接続されている。コンタクト電極65は、セル外領域2bで第2端部64上に設けられた図示しない絶縁層を貫通して、接続対象のドレイン側選択ゲートSGDの第2端部64に達する。その絶縁層上には図示しないドレイン側ゲート配線が形成され、ドレイン側選択ゲートSGDは、コンタクト電極65を介してドレイン側ゲート配線と電気的に接続されている。
ソース側選択ゲートSGSのY方向の一端部66は、セル外領域2bまで延び、さらにドレイン側選択ゲートSGDの第2端部64よりもY方向の外側にまで延びている。そのソース側選択ゲートSGSの一端部(コンタクト部)66は、ソース側選択ゲート用のコンタクト電極67と接続されている。
コンタクト電極67は、セル外領域2bで端部66上に設けられた図示しない絶縁層を貫通して、接続対象のソース側選択ゲートSGSの端部66に達する。その絶縁層上には図示しないソース側ゲート配線が形成され、ソース側選択ゲートSGSは、コンタクト電極67を介してソース側ゲート配線と電気的に接続されている。
ソース層SLは、図1に示すように、セル領域1よりもX方向の外側のセル外領域でZ方向に延びるコンタクト電極68に接続されている。コンタクト電極68は、図示しない上層配線(ソース配線)に接続されている。
図2に示すように、X方向に配列された複数の柱状部CL(メモリストリングMS)は、共通のビット線BLに接続されている。Y方向に配列された複数の柱状部CLは、共通のドレイン側選択ゲートSGDを貫通している。Y方向に配列された複数の柱状部CLは、共通のソース側選択ゲートSGSを貫通している。
1つの柱状部CLあたり、電極層WLが電荷蓄積膜32を介してチャネルボディ20を囲んだ構造を有するメモリセルMCが、n(nは2以上の整数)個設けられている。すなわち、それぞれのメモリストリングMSは、図1に示すB方向に直列接続されたn個のメモリセルMCを有する。
それぞれのメモリストリングMSにおいて、柱状部CLの延在方向(B方向)の端側のセルはメモリセルとして使われない場合がある。
図4は、実施形態の半導体記憶装置の等価回路図である。図4には、例えば、1本のビット線BL1に接続された4本のメモリストリングMS1〜MS4を示す。
メモリストリングMS1〜MS4は、それぞれ、ドレイン側選択ゲートSGD1〜SGD4を有する。また、メモリストリングMS1〜MS4は、それぞれ、ソース側選択ゲートSGS1〜SGS4を有する。
図4に示す例では、それぞれのメモリストリングMS1〜MS4は、例えば3つのメモリセルMC1〜MC3を有する。それぞれのメモリストリングMS1〜MS4において、ドレイン側選択ゲートSGD1〜SGD4側から順に接続されたメモリセルをMC1、MC2、MC3とする。
複数層の電極層WLは、n個(図4に示す例では例えば3個)ずつの複数のグループG1、G2に分けられている。グループG1は3つの電極層WL1a、WL2aおよびWL3aを含み、グループG2は3つの電極層WL1b、WL2bおよびWL3bを含む。電極層WL1a、WL2a、WL3a、WL1b、WL2b、およびWL3bは、それぞれ異なる層の電極層である。
メモリストリングMS4のメモリセルMC1は、電極層WL3bに接続されている。
メモリストリングMS4のメモリセルMC2と、メモリストリングMS3のメモリセルMC1は、同じ層の電極層WL2bに接続されている。
メモリストリングMS4のメモリセルMC3と、メモリストリングMS3のメモリセルMC2と、メモリストリングMS2のメモリセルMC1は、同じ層の電極層WL1bに接続されている。
メモリストリングMS3のメモリセルMC3と、メモリストリングMS2のメモリセルMC2と、メモリストリングMS1のメモリセルMC1は、同じ層の電極層WL3aに接続されている。
メモリストリングMS2のメモリセルMC3と、メモリストリングMS1のメモリセルMC2は、同じ層の電極層WL2aに接続されている。
メモリストリングMS1のメモリセルMC3は、電極層WL1aに接続されている。
メモリストリングMS4のメモリセルMC2と、メモリストリングMS3のメモリセルMC1は、同じ層の電極層WL2bに接続されている。
メモリストリングMS4のメモリセルMC3と、メモリストリングMS3のメモリセルMC2と、メモリストリングMS2のメモリセルMC1は、同じ層の電極層WL1bに接続されている。
メモリストリングMS3のメモリセルMC3と、メモリストリングMS2のメモリセルMC2と、メモリストリングMS1のメモリセルMC1は、同じ層の電極層WL3aに接続されている。
メモリストリングMS2のメモリセルMC3と、メモリストリングMS1のメモリセルMC2は、同じ層の電極層WL2aに接続されている。
メモリストリングMS1のメモリセルMC3は、電極層WL1aに接続されている。
それぞれのメモリストリングMS1〜MS4は、電極層WL1aまたはWL1bをコントロールゲートとするメモリセルを1つずつ含み、電極層WL2aまたはWL2bをコントロールゲートとするメモリセルを1つずつ含み、電極層WL3aまたはWL3bをコントロールゲートとするメモリセルを1つずつ含む。
それぞれのグループG1、G2から1つずつ選ばれた電極層WLがまとめて共通電位で制御される。
すなわち、電極層WL1aと電極層WL1bは共通のワード配線WR1に接続され、そのワード配線WR1を通じて電極層WL1aと電極層WL1bはまとめて電位制御される。同様に、電極層WL2aと電極層WL2bは共通のワード配線WR2に接続され、そのワード配線WR2を通じて電極層WL2aと電極層WL2bはまとめて電位制御される。同様に、電極層WL3aと電極層WL3bは共通のワード配線WR3に接続され、そのワード配線WR3を通じて電極層WL3aと電極層WL3bはまとめて電位制御される。したがって、電極層WLの積層数分のワード配線を設けなくてよい。
次に、図5(a)〜図9(b)を参照して、実施形態の半導体記憶装置の製造方法について説明する。
図5(a)に示すように、基板10の主面10a上に、ソース層SL、絶縁層41およびソース側選択ゲート(下部ゲート層)SGSを順に形成する。ソース層SL、絶縁層41およびソース側選択ゲート(下部ゲート層)SGSは、基板10の主面10aに対して垂直なZ方向に積層される。
ソース側選択ゲートSGSに対しては、スリットが形成され、そのスリット内に図5(b)に示す絶縁分離膜45が埋め込まれる。スリットは、基板10の主面10aに対して傾斜したB方向にソース側選択ゲートSGSを貫通する。
ソース側選択ゲートSGS上および絶縁分離膜45上には、図5(c)に示すように、絶縁層42が形成される。絶縁層42上には導電層51が形成される。
絶縁層41、42およびソース側選択ゲートSGSのそれぞれの厚さは、例えば数十nmである。導電層51の厚さは、絶縁層41、42およびソース側選択ゲートSGSのそれぞれの厚さよりも厚い。
図1に示す電極層WLのA方向の長さまたは幅は、導電層51の厚さに依存する。すなわち、A方向のメモリセルMCの配列数は、導電層51の厚さに依存する。導電層51の厚さは、例えばミクロンオーダーである。
導電層51はエッチングされ、図6(a)に示すように、導電層51に複数のトレンチ52が形成される。導電層51は、複数のトレンチ52によって、複数の電極層WLに分離される。
トレンチ52は、基板10の主面10aに対して傾斜したA方向に導電層51を貫通して延び、絶縁層42に達する。電極層WLは、A方向に傾斜した板状に形成される。その板状の複数の電極層WLが、A方向に対して直交するB方向にトレンチ52を介して重なっている。
導電層51の表面上には、図9(a)に示すようにマスク層72が形成される。マスク層72には、図9(a)において紙面を貫く方向に延びるスリット状の開口72aが形成されている。そのマスク72層を用いて、異方性のドライエッチングであるRIE(Reactive Ion Etching)により導電層51がエッチングされ、トレンチ52が形成される。
図5(c)に示す積層構造を有するウェーハはエッチングチャンバー内で下部電極上に支持され、チャンバー内にプラズマが生起される。そして、下部電極を介してウェーハ側に与えられたバイアス電位により、プラズマ中のイオンがウェーハに向けて加速する。
通常、プラズマを用いたドライエッチング(RIE)においては、エッチングの対象となるウェーハ表面にイオンシース層と呼ばれる薄い電荷層が形成され、正イオンがイオンシース層およびウェーハ表面に対して垂直方向に加速されてウェーハ表面に入射することでエッチングが進行する。イオンシース層はウェーハ表面を薄く覆うように形成されるため、単純にウェーハを傾けるだけでは、イオンシース層も傾いてしまい、ウェーハ表面に対して傾斜した方向にイオンを入射させてエッチングを進めることはできない。
そこで、実施形態では、ウェーハ表面上に、マスク層72に近接して電界制御体70を配置する。電界制御体70は複数のスリット71を有する金属体である。スリット71は、A方向に傾斜して電界制御体70を貫通している。
チャンバー内に金属が露出していると、エッチングされた金属によるチャンバー内汚染の懸念がある。そこで、金属体の電界制御体70の表面を絶縁膜で覆うことが望ましい。絶縁膜のエッチングにより金属が露出しないようにするため、絶縁膜は十分な厚さ(例えば数十μmオーダー)にする。あるいは、電界制御体70は、例えばリンなどの不純物を十分に含有する導電性シリコンで形成してもよい。
このA方向に傾斜したスリット71を有する電界制御体70によって、スリット71内に図9(a)において破線で表す等電位面が形成される。したがって、イオン軌道90は、スリット71の開口付近で、ウェーハ表面に対して垂直な方向からA方向に曲げられる。したがって、A方向に加速されたイオンが導電層51に入射する。
電界制御体70の複数のスリット71のX方向のピッチと、マスク層72の複数の開口72aのX方向のピッチとは一致しておらず、スリット71のX方向のピッチは開口72aのX方向のピッチよりも大きい。1つのスリット71のX方向の幅の範囲内には、マスク層72の複数の開口72aが配置されている。図9(a)に示すエッチングのときに電界制御体70で覆われていた領域は、電界制御体70をX方向に移動させることでスリット71の下に露出され、エッチングされる。すなわち、電界制御体70をX方向に移動させて、導電層51のエッチング対象の全領域をエッチングする。
電界制御体70によって入射方向が制御されたイオンは、マスク層72の開口72aに露出する導電層51表面に入射する。そのマスク層72の開口72aに露出する表面からA方向に導電層51のエッチングが進行していく。
マスク層72は導電層51の表面の全面に成膜した後、リソグラフィー技術を用いてパターニングされるが、開口72aの側面形状の制御は難しい。一般的に、図10(a)に示すように、マスク層72の開口側面は導電層51の表面に対して垂直形状になる。
イオンは、マスク層72で直接覆われているマスク層72の直下の領域には入射しない。また、イオンは導電層51の表面に対して傾斜した斜め方向Aに入射するため、マスク層72で直接覆われていない開口領域においても、イオンが照射されないマスク層72の影81が発生する。
影81とそうではない部位との間にはエッチングレートに差が発生する。このエッチングレートの差は、図10(b)に示すように導電層51に形成されるトレンチ52の形状劣化(テーパー化)の原因になる。トレンチ52の形状劣化は、電極層WLの厚さばらつきにつながり、デバイス特性のばらつきにつながり得る。
影81が導電層51の表面に投影された領域は、マスク層72の厚さが厚いほど大きくなる。マスク層72の材料と被エッチング部(導電層51)の材料とのエッチング選択比によっては、マスク層72の消失を防ぐため、マスク層72を厚く形成しなければならない場合がある。
例えば、導電層51の材料であるシリコンの加工用マスクとして一般に使われるレジストは、導電層(シリコン層)51のエッチングの進行にともない、導電層51よりはエッチングレートは低いがエッチングされることが多い。図10(b)において破線でエッチング前のマスク層72の外形を模式的に表す。
上記影81の影響によるトレンチ52の加工形状の劣化を抑制するためには、マスク層72は薄い方が望ましい。
そこで、実施形態によれば、図9(b)に示すように、マスク層72を異種材料の層で多層化して形成し、上層のマスクパターンを順に下層の層に転写する。
例えば、導電層51の上に、酸化シリコン(SiO2)層73、CVD(Chemical Vapor Deposition)法で形成されたカーボン層74、CVD法で形成された酸化シリコン層75、およびレジスト層76が順に積層される。
層73〜76の積層膜であるマスク層72は導電層51のエッチング対象領域の全面に形成される。まず、レジスト層76に対する露光及び現像によりレジスト層76がパターニングされる。このレジスト層76のパターンが、レジスト層76の下の各層75、74、73に順に転写されていく。
積層方向で互いに接する各層73〜76間のエッチング選択比が高くなるように各層73〜76の材料およびエッチングガスを適切に設定することで、開口パターンが形成された最上層の層は薄膜化される。これにより、イオンが照射されない影となる領域を小さくでき、トレンチ52を適切な形状に制御することができる。各層75、74、73、51は、エッチング対象膜種ごとに用意された複数のチャンバー間を移動され、エッチングされる。
導電層51にトレンチ52を形成した後、図6(b)に示すように、導電層51上に絶縁層43を形成する。絶縁層43は、トレンチ52の開口を塞ぐ。なお、絶縁層43は、トレンチ52の内部に堆積しても、堆積しなくてもよい。
絶縁層43上には、ドレイン側選択ゲート(上部ゲート層)SGDが形成される。ドレイン側選択ゲートSGD上には、層53が形成される。層53は、後述する工程でトレンチ52内に埋め込まれる絶縁層40とは異種材料の層である。例えば、絶縁層40は酸化シリコン層であり、層53はシリコン層である。
そして、図6(b)に示すソース層SL上の積層体には、図7(a)に示すように、複数のメモリホールMHが形成される。
メモリホールMHは、基板10の主面10aに対して傾斜した方向であって、且つ上記A方向に対して交差するB方向に延びている。B方向はA方向に対して例えば直交している。
メモリホールMHの形成にも、トレンチ52の形成と同様に、電界制御体70を使った斜め方向のエッチング(RIE)法が適用される。
図9(a)に示す状態から、電界制御体70をZ軸のまわりに回転移動させることで、スリット71をB方向に傾斜させることができる。
層53上には図示しないマスク層が形成され、そのマスク層には複数のマスクホールが形成されている。そのマスク層に近接して電界制御体70が配置される。そして、電界制御体70によってB方向に加速されたイオンが、マスクホールに露出する層53の表面に入射し、層53、絶縁層44、ドレイン側選択ゲートSGD、絶縁層43、複数層の電極層WL、絶縁層42、ソース側選択ゲートSGS、および絶縁層41に対してB方向にエッチングが進行していく。
メモリホールMHは、層53、絶縁層44、ドレイン側選択ゲートSGD、絶縁層43、複数層の電極層WL、絶縁層42、ソース側選択ゲートSGS、および絶縁層41をB方向に貫通して、ソース層SLに達する。
メモリホールMHを形成した後、そのメモリホールMHを通じてトレンチ52内に絶縁層40を形成する。図7(b)に示すように、トレンチ52内に絶縁層40が埋め込まれ、電極層WLと絶縁層40がB方向に交互に積層された積層体100が形成される。
また、絶縁層40はメモリホールMH内にも埋め込まれる。このメモリホールMH内に埋め込まれた絶縁層40は、メモリホールMHを形成するときと同様に、電界制御体70を用いてB方向にエッチングが異方的に進むドライエッチング(RIE)により、図8(a)に示すように除去される。電極層WL間の絶縁層40は除去されずに残る。
また、このとき、シリコン層である層53がマスクとなってメモリホールMH内の絶縁層(酸化シリコン層)40のエッチングが行われる。層53は、メモリホールMHを形成する図8(a)の工程により、すでにパターニングされている。したがって、メモリホールMH内の絶縁層40のエッチング用のマスクを別途形成するためのリソグラフィ工程を必要としない。
層53はシリコン層である、その層53の下の絶縁層44は酸化シリコン層である。層53は、絶縁層44に対してエッチング選択性のある条件のエッチバックにより除去される。層53を除去した後、ドレイン側選択ゲートSGDに対しては、スリットが形成され、そのスリット内に図8(b)に示す絶縁分離膜46が埋め込まれる。スリットは、基板10の主面10aに対して傾斜したB方向にドレイン側選択ゲートSGDを貫通する。
メモリホールMH内には柱状部CLが形成される。すなわち、メモリホールMHの側壁に、図1及び図3に示すメモリ膜30が形成され、さらにメモリ膜30の内側にチャネルボディ20が形成される。
あるいは、図7(a)の工程の後、メモリホールMHの側壁にメモリ膜30を形成することもできる。このとき、トレンチ52とメモリホールMHの寸法、およびメモリホールMHの外周側に形成されるメモリ膜30の一部(例えばブロック絶縁膜35)の膜厚を適切に設定することで、そのメモリ膜30の一部でトレンチ52内を埋め込むことができる。したがって、前述した図7(b)〜図8(a)に示す工程を省略することも場合によっては可能である。
ドレイン側選択ゲートSGDを分断する絶縁分離膜46の形成と、柱状部CLの形成は、どちらが先でもよい。
以上説明した実施形態によれば、電極層WLと絶縁層40を交互に1層ずつ堆積させる工程を繰り返さなくても、基板10の主面10aに対して傾斜した方向にエッチングを進行させる技術を使った導電層51に対する複数トレンチ52の一括加工により、複数層の電極層WLの積層構造を形成することができる。
また、図7(a)に示すように、電極層WLがトレンチ52を介して重なった積層構造に対してB方向にエッチングが進められ、メモリホールMHが形成される。電極層WLと絶縁層40とが交互に積層された積層体に対するエッチングではなく、同種材料(電極層WL)の一括エッチングのため、エッチング条件の設定が容易となり、メモリホールMHの形状制御性に優れる。
したがって、メモリホールMHにおいてメモリセルMCが形成される領域のホール径のばらつきを抑えて、結果として、メモリセルMC間の特性ばらつきを抑制できる。
また、電極層WLのA方向の長さまたは幅は、導電層51の厚さに依存する。そのため、電極層WLと絶縁層40を交互に堆積する工程数を増大させることなく、単に導電層51を厚く形成するだけで、ビット密度を増加させることができる。
したがって、実施形態によれば、工程数およびコストの大幅削減を実現しつつ、かつ既提案の3次元メモリと同等のビット密度を担保することが可能になる。
導電層51は例えば多結晶シリコン層であるが、導電層51を厚く形成するとシリコンの結晶粒が大きくなり、電極層WLにおける移動度の向上を図れる。
Z方向に電極層WLが積層された積層体においては、積層体の一部に各層の電極層WLが階段状に加工された階段構造部を形成して、各層の電極層WLのコンタクト部を形成する構造が考えられる。
これに対して、実施形態によれば、セル外領域2aで積層体100の表面側に露出する各電極層WLの上端部をそのまま、上層配線(ワード配線)に接続させるためのコンタクト部61として使うことができるため、電極層WLのコンタクト用の階段加工が不要となり、このことによっても大幅な工程数およびコストを削減できる。
図2に示す例では、セル領域1をY方向に挟んだ一方のセル外領域2aに電極層WLのコンタクト電極62が配置され、他方のセル外領域2bにドレイン側選択ゲートSGDのコンタクト電極65およびソース側選択ゲートSGSのコンタクト電極67が配置されている。あるいは、セル外領域2aおよび2bのどちらか一方の領域に、コンタクト電極62、65および67を配置してもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1…セル領域、2a,2b…セル外領域、10…基板、20…チャネルボディ、30…メモリ膜、40…絶縁層、51…導電層、52…トレンチ、62…コンタクト電極、100…積層体、WL…電極層、CL…柱状部
Claims (5)
- 主面を有する基板と、
前記主面に対して傾斜して前記基板上に設けられた複数層の電極層と、前記電極層の間にそれぞれ設けられ、前記主面に対して傾斜した複数層の絶縁層と、を有する積層体と、
前記基板側に向けて前記積層体を貫通して前記主面に対して傾斜した方向に延びるチャネルボディと、前記チャネルボディと前記電極層との間に設けられた電荷蓄積膜と、をそれぞれが有する複数の柱状部と、
を備えた半導体記憶装置。 - 前記複数の柱状部における前記基板側の端部とは反対側の端部が前記積層体から露出するセル領域の外側のセル外領域で、前記積層体上に設けられたコンタクト電極をさらに備え、
それぞれの前記電極層の前記基板側の端部とは反対側の端部は、前記セル外領域で前記コンタクト電極と接続されている請求項1記載の半導体記憶装置。 - 前記基板と前記積層体との間に設けられた下部ゲート層と、
前記積層体の上に設けられた上部ゲート層と、
をさらに備え、
前記柱状部は、前記下部ゲート層および前記上部ゲート層に対して傾斜して前記下部ゲート層および前記上部ゲート層を貫通している請求項1または2に記載の半導体記憶蔵置。 - 1つの前記柱状部あたり、前記電極層が前記電荷蓄積膜を介して前記チャネルボディを囲んだ構造を有するメモリセルがn(nは2以上の整数)個設けられ、
前記複数層の電極層はn個ずつの複数のグループに分けられ、それぞれのグループから1つずつ選ばれた電極層がまとめて共通電位で制御される請求項1〜3のいずれか1つに記載の半導体記憶装置。 - 基板の主面上に設けられた導電層に前記主面に対して傾斜した第1方向に延びる複数のトレンチを形成し、前記トレンチによって前記導電層を前記第1方向に延びる複数層の電極層に分離する工程と、
前記複数層の電極層を貫通し、前記主面に対して傾斜し且つ前記第1方向に対して交差する第2方向に延びる複数のホールを形成する工程と、
前記複数のホールを形成した後、前記トレンチ内に絶縁層を形成する工程と、
前記ホールの側壁に電荷蓄積膜を含む膜を形成する工程と、
前記電荷蓄積膜を含む膜の側壁にチャネルボディを形成する工程と、
を備えた半導体記憶装置の製造方法。
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