JP2015177053A - 半導体記憶装置の製造方法 - Google Patents
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Abstract
【課題】低コストで信頼性の高い半導体記憶装置の製造方法を提供する。
【解決手段】芯材膜63の側壁に第1側壁膜64を、第1側壁膜64の側壁に第2側壁膜65を形成する。第2側壁膜65を覆うマスク層67を形成する。マスク層67および第1側壁膜64を複数の島状パターンに加工する。芯材膜63、第1側壁膜64、第2側壁膜65およびマスク層67をマスクにして下地マスク62を加工し、下地マスク62に第1方向に延びる複数のマスクスリットと、複数のマスクホールとを同時に形成する。
【選択図】図8
【解決手段】芯材膜63の側壁に第1側壁膜64を、第1側壁膜64の側壁に第2側壁膜65を形成する。第2側壁膜65を覆うマスク層67を形成する。マスク層67および第1側壁膜64を複数の島状パターンに加工する。芯材膜63、第1側壁膜64、第2側壁膜65およびマスク層67をマスクにして下地マスク62を加工し、下地マスク62に第1方向に延びる複数のマスクスリットと、複数のマスクホールとを同時に形成する。
【選択図】図8
Description
本発明の実施形態は、半導体記憶装置の製造方法に関する。
メモリセルにおけるコントロールゲートとして機能する電極層を、絶縁層を介して複数積層した積層体にメモリホールが形成され、そのメモリホールの側壁に電荷蓄積膜を介してチャネルとなるシリコンボディが設けられた3次元構造のメモリデバイスが提案されている。
そのような3次元メモリデバイスにおいて、メモリセルの集積度を向上させるためには、電極層の積層数を増やしたり、メモリホールを小径化しメモリホールのピッチを狭めることが求められる。しかしながら、積層体をエッチングする時間が増大しコストアップをまねいたり、また、同じ層の電極層間を絶縁させるスリットと、メモリホールの間隔が狭まり、スリットとメモリホールとの十分な合わせマージンを確保できないといった問題が懸念される。
本発明の実施形態は、低コストで信頼性の高い半導体記憶装置の製造方法を提供する。
実施形態によれば、半導体記憶装置の製造方法は、複数層の電極層と、それぞれが前記電極層どうしの間に設けられた複数層の絶縁層と、を有する積層体上に、下地マスクを形成する工程を備える。また、実施形態の半導体記憶装置の製造方法は、前記下地マスク上に、ラインパターンの複数の芯材膜を形成する工程を備える。また、実施形態の半導体記憶装置の製造方法は、前記複数の芯材膜の側壁にそれぞれ設けられた複数の第1側壁膜を、前記下地マスク上に形成する工程を備える。また、実施形態の半導体記憶装置の製造方法は、前記複数の第1側壁膜の側壁にそれぞれ設けられた複数の第2側壁膜を、隣の第2側壁膜との間にスリットを隔てて前記下地マスク上に形成する工程を備える。また、実施形態の半導体記憶装置の製造方法は、前記第2側壁膜を覆うマスク層を形成する工程を備える。また、実施形態の半導体記憶装置の製造方法は、前記マスク層および前記第1側壁膜を複数の島状パターンに加工する工程を備える。また、実施形態の半導体記憶装置の製造方法は、前記芯材膜、前記第1側壁膜、前記第2側壁膜および前記マスク層をマスクにして前記下地マスクを加工し、前記下地マスクに第1方向に延びる複数のマスクスリットと、複数のマスクホールとを同時に形成する工程を備える。また、実施形態の半導体記憶装置の製造方法は、前記下地マスクをマスクにして、前記積層体に前記第1方向に延びる複数のスリットと、複数のホールとを同時に形成する工程を備える。また、実施形態の半導体記憶装置の製造方法は、前記ホール内にメモリ膜およびチャネルボディを形成する工程を備える。また、実施形態の半導体記憶装置の製造方法は、前記スリット内に絶縁膜を形成する工程を備える。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
図1は、実施形態の半導体記憶装置のメモリセルアレイ1の模式斜視図である。なお、図1においては、図を見易くするために、絶縁層、絶縁分離膜などの図示については省略している。
図1において、基板10の主面に対して平行な方向であって相互に直交する2方向をX方向及びY方向とし、これらX方向及びY方向の双方に対して直交する方向をZ方向(積層方向)とする。
メモリセルアレイ1は、複数のメモリストリングMSを有する。図2は、メモリストリングMSの模式断面図である。図2は、図1におけるY−Z面に平行な断面を表す。
メモリセルアレイ1は、電極層WLと絶縁層40とがそれぞれ1層ずつ交互に複数層積層された積層体を有する。この積層体は、下部ゲート層としてのバックゲートBG上に設けられている。なお、図に示す電極層WLの層数は一例であって、電極層WLの層数は任意である。
バックゲートBGは、基板10上に絶縁層45を介して設けられている。バックゲートBG及び電極層WLは、シリコンを主成分として含む層である。さらに、バックゲートBG及び電極層WLは、シリコン層に導電性を付与するための不純物として例えばボロンを含んでいる。また、電極層WLは、金属シリサイドを含んでいてもよい。絶縁層40は、例えば酸化シリコンを主に含む。
1つのメモリストリングMSは、Z方向に延びる一対の柱状部CLと、一対の柱状部CLのそれぞれの下端を連結する連結部JPとを有するU字状に形成されている。柱状部CLは、例えば円柱もしくは楕円柱状に形成され、積層体を貫通し、バックゲートBGに達している。
U字状のメモリストリングMSにおける一対の柱状部CLの一方の上端部にはドレイン側選択ゲートSGDが設けられ、他方の上端部にはソース側選択ゲートSGSが設けられている。ドレイン側選択ゲートSGD及びソース側選択ゲートSGSは、最上層の電極層WL上に層間絶縁層43を介して設けられている。
ドレイン側選択ゲートSGD及びソース側選択ゲートSGSは、シリコンを主成分として含む層である。さらに、ドレイン側選択ゲートSGD及びソース側選択ゲートSGSは、シリコン層に導電性を付与するための不純物として例えばボロンを含んでいる。
上部選択ゲートとしてのドレイン側選択ゲートSGD及びソース側選択ゲートSGS、および下部選択ゲートとしてのバックゲートBGは、1層の電極層WLよりも厚い。
ドレイン側選択ゲートSGDとソース側選択ゲートSGSとは、絶縁分離膜47によって、Y方向に分離されている。ドレイン側選択ゲートSGDの下の積層体と、ソース側選択ゲートSGSの下の積層体は、絶縁分離膜46によってY方向に分離されている。すなわち、メモリストリングMSの一対の柱状部CL間の積層体は、絶縁分離膜46、47によってY方向に分離されている。
ソース側選択ゲートSGS上には、絶縁層44を介して、図1に示すソース線(例えば金属膜)SLが設けられている。ドレイン側選択ゲートSGD上及びソース線SL上には、絶縁層44を介して、図1に示す複数本のビット線(例えば金属膜)BLが設けられている。各ビット線BLはY方向に延在している。
図3は、柱状部CLの一部の拡大模式断面図である。
柱状部CLは、後述する図13に示すU字状のメモリホールMH内に形成される。メモリホールMHは、複数層の電極層WL、複数層の絶縁層40、およびバックゲートBGを含む積層体内に形成される。
メモリホールMH内には、半導体チャネルとしてのチャネルボディ20が設けられている。チャネルボディ20は、例えばシリコン膜である。チャネルボディ20の不純物濃度は、電極層WLの不純物濃度よりも低い。
メモリホールMHの内壁とチャネルボディ20との間には、メモリ膜30が設けられている。メモリ膜30は、ブロック絶縁膜35と電荷蓄積膜32とトンネル絶縁膜31とを有する。
電極層WLとチャネルボディ20との間に、電極層WL側から順にブロック絶縁膜35、電荷蓄積膜32、およびトンネル絶縁膜31が設けられている。
チャネルボディ20は積層体の積層方向に延びる筒状に設けられ、そのチャネルボディ20の外周面を囲むようにメモリ膜30が積層体の積層方向に延びつつ筒状に設けられている。電極層WLはメモリ膜30を介してチャネルボディ20の周囲を囲んでいる。また、チャネルボディ20の内側には、コア絶縁膜50が設けられている。コア絶縁膜50は、例えばシリコン酸化膜である。
ブロック絶縁膜35は電極層WLに接し、トンネル絶縁膜31はチャネルボディ20に接し、ブロック絶縁膜35とトンネル絶縁膜31との間に電荷蓄積膜32が設けられている。
チャネルボディ20はメモリセルにおけるチャネルとして機能し、電極層WLはメモリセルのコントロールゲートとして機能する。電荷蓄積膜32はチャネルボディ20から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ20と各電極層WLとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜32は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜である。
トンネル絶縁膜31は、電荷蓄積膜32にチャネルボディ20から電荷が注入される際、または電荷蓄積膜32に蓄積された電荷がチャネルボディ20へ拡散する際に電位障壁となる。トンネル絶縁膜31は、例えばシリコン酸化膜である。
または、トンネル絶縁膜として、一対のシリコン酸化膜でシリコン窒化膜を挟んだ構造の積層膜(ONO膜)を用いてもよい。トンネル絶縁膜としてONO膜を用いると、シリコン酸化膜の単層に比べて、低電界で消去動作を行える。
ブロック絶縁膜35は、電荷蓄積膜32に蓄積された電荷が、電極層WLへ拡散するのを防止する。ブロック絶縁膜35は、電極層WLに接して設けられたキャップ膜34と、キャップ膜34と電荷蓄積膜32との間に設けられたブロック膜33とを有する。
ブロック膜33は、例えば、シリコン酸化膜である。キャップ膜34は、酸化シリコンよりも誘電率の高い膜であり、例えば、シリコン窒化膜である。このようなキャップ膜34を電極層WLに接して設けることで、消去時に電極層WLから注入されるバックトンネル電子を抑制することができる。すなわち、ブロック絶縁膜35として、シリコン酸化膜とシリコン窒化膜との積層膜を使うことで、電荷ブロッキング性を高めることができる。
図1、2に示すように、U字状のメモリストリングMSにおける一対の柱状部CLの一方の上端部にはドレイン側選択トランジスタSTDが設けられ、他方の上端部にはソース側選択トランジスタSTSが設けられている。
メモリセル、ドレイン側選択トランジスタSTD及びソース側選択トランジスタSTSは、基板10上に積層された積層体の積層方向(Z方向)に電流が流れる縦型トランジスタである。
ドレイン側選択ゲートSGDは、ドレイン側選択トランジスタSTDのゲート電極(コントロールゲート)として機能する。ドレイン側選択ゲートSGDとチャネルボディ20との間には、ドレイン側選択トランジスタSTDのゲート絶縁膜として機能する絶縁膜51(図2)が設けられている。ドレイン側選択トランジスタSTDのチャネルボディ20は、ドレイン側選択ゲートSGDの上方で、ビット線BLと接続されている。
ソース側選択ゲートSGSは、ソース側選択トランジスタSTSのゲート電極(コントロールゲート)として機能する。ソース側選択ゲートSGSとチャネルボディ20との間には、ソース側選択トランジスタSTSのゲート絶縁膜として機能する絶縁膜52(図2)が設けられている。ソース側選択トランジスタSTSのチャネルボディ20は、ソース側選択ゲートSGSの上方で、ソース線SLと接続されている。
メモリストリングMSの連結部JPには、バックゲートトランジスタBGTが設けられている。バックゲートBGは、バックゲートトランジスタBGTのゲート電極(コントロールゲート)として機能する。バックゲートBG内に設けられたメモリ膜30は、バックゲートトランジスタBGTのゲート絶縁膜として機能する。
ドレイン側選択トランジスタSTDとバックゲートトランジスタBGTとの間には、各層の電極層WLをコントロールゲートとする複数のメモリセルが設けられている。同様に、バックゲートトランジスタBGTとソース側選択トランジスタSTSの間にも、各層の電極層WLをコントロールゲートとする複数のメモリセルが設けられている。
それら複数のメモリセル、ドレイン側選択トランジスタSTD、バックゲートトランジスタBGTおよびソース側選択トランジスタSTSは、チャネルボディ20を通じて直列接続され、U字状の1つのメモリストリングMSを構成する。このメモリストリングMSがX方向及びY方向に複数配列されていることにより、複数のメモリセルがX方向、Y方向及びZ方向に3次元的に設けられている。
次に、図4〜図13を参照して、実施形態の半導体記憶装置の製造方法について説明する。
図4に示すように、基板10上に絶縁層45を介してバックゲートBGが形成される。バックゲートBGには凹部が形成され、その凹部内には犠牲膜55が埋め込まれる。犠牲膜55は、例えばシリコン窒化膜である。犠牲膜55(凹部)が形成された部分は、メモリストリングMSの連結部JPになる。
図5は、複数の犠牲膜55(凹部)の模式平面図である。複数の犠牲膜55(凹部)がY方向およびX方向に整列して形成される。
バックゲートBG上には、絶縁層40と電極層WLとがそれぞれ交互に複数積層される。絶縁層40及び電極層WLは、例えばCVD(Chemical Vapor Deposition)法で形成される。
電極層WL及び絶縁層40を含む積層体100を形成した後、図6(a)以降の工程が進められる。なお、積層体100の最上層は、電極層WLでも絶縁層40のどちらでもよい。
図6(a)に示すように、積層体100上には下地マスクが形成される。下地マスクは、積層体100上に形成された第1下地マスク層61と、第1下地マスク層61上に形成された第2下地マスク層62とを有する。
第1下地マスク層61は、積層体100の電極層WLおよび絶縁層40とは異種の材料からなり、例えば、酸化タンタル(TaO)層である。第2下地マスク層62は、第1下地マスク層61とは異種の材料からなり、例えば酸化シリコン(SiO2)層である。
第2下地マスク層62上には、芯材膜63が形成される。芯材膜63は、第2下地マスク層62とは異種の材料からなり、例えば、アモルファスシリコン層である。
次に、リソグラフィとRIE(Reactive Ion Etching)により、芯材膜63を加工する。芯材膜63は、図6(b)に示すように、紙面を貫く方向に延びる複数のラインパターンに加工される。
次に、芯材膜63の側壁および上面を覆うように、第2下地マスク層62上に、第1側壁膜64をコンフォーマルに形成する。第1側壁膜64は、第2下地マスク層62および芯材膜63とは異種の材料からなり、例えばシリコン窒化膜である。
このシリコン窒化膜は、表面被覆性に優れた成膜方法(例えば低圧CVD法)で堆積された後、RIEによりエッチバックされる。これにより、図7(a)に示すように、芯材膜63の幅方向の両側壁に、第1側壁膜64が残される。
同様の方法により、芯材膜63の上面、第1側壁膜64の側壁および上面を覆うように、第2下地マスク層62上に、第2側壁膜65をコンフォーマルに形成する。第2側壁膜65は、芯材膜63と同種材料(例えばアモルファスシリコン)からなる。
このアモルファスシリコン膜は、表面被覆性に優れた成膜方法(例えば低圧CVD法)で堆積された後、RIEによりエッチバックされる。これにより、図7(b)に示すように、第1側壁膜64の幅方向の両側壁に、第2側壁膜65が残される。
このときのエッチバックのエッチングレート差により、第2側壁膜65の上面は、芯材膜63の上面よりも低くなる。
また、第1側壁膜64と第1側壁膜64との間で隣り合う第2側壁膜65の間には、スリット66が形成される。スリット66は、紙面を貫く方向に延びている。
次に、図8(a)に示すように、芯材膜63、第1側壁膜64、および第2側壁膜65を覆うように、第2下地マスク層62上にマスク層67が形成される。また、マスク層67は、スリット66内に埋め込まれる。
マスク層67は、第1側壁膜64と同種材料(例えばシリコン窒化膜)であり、例えば、低圧CVD法で堆積された後、CMP(Chemical Mechanical Polishing)法により平坦化される。
芯材膜63の上面がCMPのストッパーとして機能し、芯材膜63の上面はマスク層67から露出される。第2側壁膜65の上面はマスク層67で覆われている。
芯材膜63と第2側壁膜65との間、第2側壁膜65の上面、第2側壁膜65の間(スリット66内)には、同種材料膜(例えばシリコン窒化膜)が設けられている。
第1側壁膜64とマスク層67は同種材料(例えばシリコン窒化膜)であるため、図7(b)の工程の後、第1側壁膜64を除去し、その後にマスク層67を形成してもよい。
次に、リソグラフィとRIEにより、マスク層67をパターニングする。マスク層67は、図9の模式平面図に示すように、複数の島状にパターニングされる。
図8(b)は、図9におけるA−A断面を表す。
図8(b)は、図9におけるA−A断面を表す。
第2側壁膜65と第2側壁膜65との間のスリット66に埋め込まれていたマスク層67はすべて除去される。したがって、スリット66の底部には第2下地マスク層62が露出している。
第2側壁膜65の上のマスク層67は残される。芯材膜63の側壁に形成された第1の側壁膜64(またはマスク層67)は、図9に示すように、メモリストリングMSの連結部JPが形成される犠牲膜55(凹部)以外の領域には残される。犠牲膜55(凹部)の上の領域の第1の側壁膜64(またはマスク層67)は除去され、犠牲膜55(凹部)の上の領域には開口部74が形成される。開口部74の平面形状は、例えば四角形である。芯材膜63の側壁に隣接する領域には、第1の側壁膜64(またはマスク層67)で覆われた領域と、開口部74とがX方向に沿って交互に形成される。
そして、アモルファスシリコン膜(芯材膜63、第2側壁膜65)、およびシリコン窒化膜(マスク層67、第1側壁膜64)をマスクにして、スリット66および開口部74に露出しているシリコン酸化膜(第2下地マスク層62)をRIE法によりエッチングする。
これにより、図10(a)に示すように、第2下地マスク層62に、マスクホール75とマスクスリット76とが同時に形成される。
マスクホール75は、図9においてマスク層67と芯材膜63で囲まれた開口部74の下に、四角形状の平面形状で形成される。マスクスリット76は、図9に示すスリット66の下に形成され、スリット66と同様X方向に延びている。
マスクホール75およびマスクスリット76を形成した後、芯材膜63、第1側壁膜64、第2側壁膜65、およびマスク層67を除去する。
次に、マスクホール75内およびマスクスリット76内に自己組織化材料77を供給し、熱処理により、図10(b)に示すように、マスクホール75内の自己組織化材料77を第1相77aと第2相77bに相分離させる。
例えば、自己組織化材料77としてブロックコポリマーが用いられる。ブロックコポリマーは、2種類のポリマーが化学的に結合した高分子化合物で、2つのポリマーの相溶性が低い場合、ポリマー間の反発によりミクロな領域で分離し(相分離)、熱処理などにより規則的な周期構造を形成する。
マスクホール75内では、第1相77aの分子が円筒状に整列し、第2相77bの分子が第1相77aの内側に円柱状に整列する。これに対して、マスクスリット76の幅(Y方向の幅)は、マスクホール75の幅(X方向の幅およびY方向の幅)よりも小さい。そのため、マスクスリット76内では、自己組織化材料77の分子長とスリット幅の不整合から相分離しない。
そして、自己組織化材料77を現像し、図10(c)に示すように、第2相77bを選択的に除去する。マスクスリット76内の相分離していない自己組織化材料77もこのときの現像処理で除去される。あるいは、マスクスリット76内の自己組織化材料77は、第2相77bを除去する現像液とは異種の現像液を使って別途除去される。
いずれにしても、マスクホール75内には、図11に示すように、円筒状に第1相77aが残される。したがって、第2下地マスク層62において、犠牲膜55(凹部)の上に位置する領域に、円形のマスクホール78が形成される。
第2下地マスク層62に形成されたマスクホール78およびマスクスリット76は、第1下地マスク層61に転写される。そして、マスクホールおよびマスクスリットが転写された第1下地マスク層61をマスクにして、RIE法で積層体100を加工する。
図12に示すように、積層体100にスリット73とホール71が同時に形成される。スリット73はX方向(紙面を貫く方向)に延び、積層体100をY方向に分離する。スリット73の下端はバックゲートBGに達する。
ホール71の直径は、スリット73の幅(Y方向の幅)よりも大きい。ホール71の下端は犠牲膜55に達し、ホール71の底部に犠牲膜55が露出する。スリット73をY方向に挟んだ一対のホール71が共通の犠牲膜55の上に位置する。
ホール71およびスリット73を形成した後、ホール71を通じたエッチングにより、犠牲膜55を除去する。犠牲膜55は、例えばウェットエッチングにより除去される。
犠牲膜55の除去により、図13に示すように、バックゲートBGに形成された凹部72が現れる。1つの凹部72に対して、一対のホール71がつながっている。すなわち、一対のホール71のそれぞれの下端が1つの共通の凹部72とつながり、1つのU字状のメモリホールMHが形成される。
メモリホールMHを形成した後、メモリホールMH内およびスリット73内に犠牲膜を形成する。スリット73の幅はメモリホールMHの直径よりも小さいため、スリット73内には犠牲膜が埋め込まれるが、メモリホールMH内には空洞が残る。
そして、ウェットエッチングによりメモリホールMH内の犠牲膜を除去する。エッチング液はメモリホールMH内の空洞を通じてメモリホールMH内の犠牲膜を等方的にエッチングする。スリット73内の犠牲膜は上面が少し後退する。
犠牲膜が除去されたメモリホールMH内には、前述したメモリ膜30、チャネルボディ20、およびコア絶縁膜50が形成される。
次に、スリット73内の犠牲膜を除去し、スリット73の側壁に金属膜を形成した後、電極層WLにおけるスリット73の側壁側の部分を金属シリサイド化する。その後、スリット73内の未反応金属を除去した後、スリット73内に絶縁分離膜46(図2)を埋め込む。
その後、積層体100上に選択ゲートを含む積層体を積層し、図1、2に示す選択トランジスタSTD、STSを形成する。さらに、絶縁層44上に、図1に示すソース線SL、ビット線BLなどが形成される。
以上説明した実施形態によれば、メモリホールMHとスリット73を、2段階の側壁プロセスを利用して形成したマスクを使って自己整合的に形成するため、メモリホールMHとスリット73の位置合わせを高精度に確保することができる。また、側壁プロセスは既存のリソグラフィ設備を用いることができ、低コストで製造することができる。
さらに、複数のメモリホールMHと複数のスリット73を一括で加工するため、長時間にわたる積層電極加工回数を減らすことができ、製造コストを低減できる。
また、ホールを形成するための図9に示す開口部74は四角形状の平面形状であるが、自己組織化材料の相分離を利用して、図11に示すように、円形のマスクホール78にホール形状が調整される。
このため、積層体100に形成されるホール71は円形ホールとして形成することができる。ホール71に角がないことで、その角への電界集中を防ぐことができ、信頼性の高い半導体記憶装置を提供できる。
図14は、複数のメモリストリングMSの他の配置例を示す模式平面図である。
共通の絶縁分離膜46(スリット)をY方向に挟む1対の柱状部CLは、Y方向の隣のメモリストリングMSの柱状部CLに対して、X方向の位置がずれている。X方向で隣り合う柱状部CLの間の位置に、Y方向の隣の柱状部CLが位置している。すなわち、複数の柱状部CL(ホール)がいわゆる千鳥配列されている。
このような千鳥配列にすることで、Y方向で隣り合う柱状部CL(ホール)間距離の縮小が可能となり、セル面積の縮小やメモセルの高集積化によるコスト低減が可能となる。
また、Y方向に延びる共通のビット線BLに接続されるメモリストリングMSの数が低減することで、データスループットの向上も図れる。
このような千鳥配列の柱状部CLを形成するためのホールは、前述した図8(a)に示す工程の後の、リソグラフィとRIEによるシリコン窒化膜(マスク層67、第1側壁膜64)のパターニングの際に、図15に示すように、シリコン窒化膜をX方向およびY方向に対して斜めの方向に延びる島状にパターニングすることで形成することができる。
芯材膜63の側壁に隣接する領域において、X方向で隣り合うシリコン窒化膜(マスク層67、第1側壁膜64)の間に、平面形状がひし形の開口部74が形成される。この開口部74の下に犠牲膜55(凹部)が位置する。
そして、アモルファスシリコン膜(芯材膜63、第2側壁膜65)、およびシリコン窒化膜(マスク層67、第1側壁膜64)をマスクにして、スリット66および開口部74に露出しているシリコン酸化膜(第2下地マスク層62)をRIE法によりエッチングする。
これにより、前述した図10(a)と同様に、第2下地マスク層62に、マスクホール75とマスクスリット76とが同時に形成される。
さらに、マスクホール75内およびマスクスリット76内に自己組織化材料77を供給し、熱処理により、図10(b)に示すように、マスクホール75内の自己組織化材料77を第1相77aと第2相77bに相分離させる。
そして、自己組織化材料77を現像し、図10(c)に示すように、第2相77bを選択的に除去する。マスクスリット76内の相分離していない自己組織化材料77もこのときの現像処理で除去される。あるいは、マスクスリット76内の自己組織化材料77は、第2相77bを除去する現像液とは異種の現像液を使って別途除去される。
いずれにしても、マスクホール75内には、図16に示すように、円筒状に第1相77aが残される。したがって、第2下地マスク層62において、犠牲膜55(凹部)の上に位置する領域に、円形のマスクホール78が形成される。
第2下地マスク層62に形成されたマスクホール78およびマスクスリット76は、第1下地マスク層61に転写される。そして、マスクホールおよびマスクスリットが転写された第1下地マスク層61をマスクにしてRIE法で積層体100を加工し、図12に示すように、自己整合的にホール71とスリット73を同時に形成する。以降、前述した実施形態と同様に工程が進められる。
次に、図17(a)〜図21(c)を参照して、実施形態の半導体記憶装置の他例の製造方法について説明する。
前述した実施形態と同様に、電極層WL及び絶縁層40を含む積層体100を形成した後、積層体100上には下地マスクが形成される。下地マスクは、図17(a)に示すように、積層体100上に形成された第1下地マスク層61と、第1下地マスク層61上に形成された第2下地マスク層62とを有する。
第1下地マスク層61は、積層体100の電極層WLおよび絶縁層40とは異種の材料からなり、例えば、酸化タンタル(TaO)層である。第2下地マスク層62は、第1下地マスク層61とは異種の材料からなり、例えば酸化シリコン(SiO2)層である。
第2下地マスク層62上には、芯材膜81が形成される。芯材膜81は、第2下地マスク層62とは異種の材料からなり、例えば、シリコン窒化膜である。
次に、リソグラフィとRIEにより、芯材膜81を加工する。芯材膜81は、図17(a)に示すように、紙面を貫く方向に延びる複数のラインパターンに加工される。
さらに、芯材膜81に対して等方性の例えばウェットエッチングを行い、図17(b)に示すように、ラインパターンの芯材膜81の幅をスリミングする。
次に、スリミングされた芯材膜81の側壁および上面を覆うように、第2下地マスク層62上に、第1側壁膜82をコンフォーマルに形成する。第1側壁膜82は、第2下地マスク層62および芯材膜81とは異種の材料からなり、例えばアモルファスシリコン膜である。
このアモルファスシリコン膜は、表面被覆性に優れた成膜方法(例えば低圧CVD法)で堆積された後、RIEによりエッチバックされる。これにより、図18(a)に示すように、芯材膜81の幅方向の両側壁に、第1側壁膜82が残される。
同様の方法により、芯材膜81の上面、第1側壁膜82の側壁および上面を覆うように、第2下地マスク層62上に、第2側壁膜83をコンフォーマルに形成する。第2側壁膜83は、芯材膜81と同種材料(例えばアモルファスシリコン)からなる。
このアモルファスシリコン膜は、表面被覆性に優れた成膜方法(例えば低圧CVD法)で堆積された後、RIEによりエッチバックされる。これにより、図18(b)に示すように、第1側壁膜82の幅方向の両側壁に、第2側壁膜83が残される。
第2側壁膜83の幅は、芯材膜81の幅よりも大きい。第1側壁膜82と第1側壁膜82との間で隣り合う第2側壁膜83の間には、スリット84が形成される。スリット84は、紙面を貫く方向に延びている。
次に、図19(a)に示すように、スリット84内にマスク層85を埋め込む。マスク層85は、第1側壁膜82と同種材料(例えばアモルファスシリコン膜)であり、例えば、低圧CVD法で堆積された後、CMP法により平坦化される。
次に、リソグラフィとRIEにより、シリコン窒化膜(芯材膜81、第2側壁膜83)をパターニングする。
第2側壁膜83は、図20の模式平面図に示すように、複数の島状にパターニングされる(残される)。
図19(b)は、図20におけるB−B断面を表す。
図19(b)は、図20におけるB−B断面を表す。
芯材膜81はすべて除去され、X方向に延びるスリット87が形成される。スリット87の底部には第2下地マスク層62が露出している。
第2側壁膜83が除去された領域には開口部86が形成される。開口部86は、犠牲膜55(凹部)の上に位置する。開口部86は、第1側壁膜82、第2側壁膜83、およびマスク層85で囲まれた四角形状の平面形状に形成される。マスク層85の側壁に隣接する領域に、第2側壁膜83と開口部86がX方向に沿って交互に形成されている。
そして、第2下地マスク層62上に残されたアモルファスシリコン膜(第1側壁膜82、マスク層85)、およびシリコン窒化膜(第2側壁膜83)をマスクにして、スリット87および開口部86に露出しているシリコン酸化膜(第2下地マスク層62)をRIE法によりエッチングする。
これにより、図21(a)に示すように、第2下地マスク層62に、マスクホール75とマスクスリット76とが同時に形成される。
マスクホール75は、図20における開口部86の下に、四角形状の平面形状で形成される。マスクスリット76は、図20に示すスリット87の下に形成され、スリット87と同様X方向に延びている。
マスクホール75およびマスクスリット76を形成した後、第2下地マスク層62上に残っているアモルファスシリコン膜(第1側壁膜82、マスク層85)、およびシリコン窒化膜(第2側壁膜83)を除去する。
次に、マスクホール75内およびマスクスリット76内に自己組織化材料77を供給し、熱処理により、図21(b)に示すように、マスクホール75内の自己組織化材料77を第1相77aと第2相77bに相分離させる。
マスクホール75内では、第1相77aの分子が円筒状に整列し、第2相77bの分子が第1相77aの内側に円柱状に整列する。これに対して、マスクスリット76の幅(Y方向の幅)は、マスクホール75の幅(X方向の幅およびY方向の幅)よりも小さい。そのため、マスクスリット76内では、自己組織化材料77の分子長とスリット幅の不整合から相分離しない。
そして、自己組織化材料77を現像し、図21(c)に示すように、第2相77bを選択的に除去する。マスクスリット76内の相分離していない自己組織化材料77もこのときの現像処理で除去される。あるいは、マスクスリット76内の自己組織化材料77は、第2相77bを除去する現像液とは異種の現像液を使って別途除去される。
いずれにしても、マスクホール75内には、図11に示すように、円筒状に第1相77aが残される。したがって、第2下地マスク層62において、犠牲膜55(凹部)の上に位置する領域に、円形のマスクホール78が形成される。
第2下地マスク層62に形成されたマスクホール78およびマスクスリット76は、第1下地マスク層61に転写される。そして、マスクホールおよびマスクスリットが転写された第1下地マスク層61をマスクにして、RIE法で積層体100を加工し、図12に示すように、自己整合的にホール71とスリット73を同時に形成する。以降、前述した実施形態と同様に工程が進められる。
図17(a)〜図21(c)に示す実施形態においても、メモリホールMHとスリット73を、2段階の側壁プロセスを利用して形成したマスクを使って自己整合的に形成するため、メモリホールMHとスリット73の位置合わせを高精度に確保することができる。また、側壁プロセスは既存のリソグラフィ設備を用いることができ、低コストで製造することができる。
さらに、複数のメモリホールMHと複数のスリット73を一括で加工するため、長時間にわたる積層電極加工回数を減らすことができ、製造コストを低減できる。
また、ホールを形成するための図20に示す開口部86は四角形状の平面形状であるが、自己組織化材料の相分離を利用して、図11に示すように、円形のマスクホール78にホール形状が調整される。
このため、積層体100に形成されるホール71は円形ホールとして形成することができる。ホール71に角がないことで、その角への電界集中を防ぐことができ、信頼性の高い半導体記憶装置を提供できる。
図22は、図16と同様、例えば複数のマスクホール78が千鳥配列された例のマスクパターンの模式平面図である。
図22は、複数のマスクホール78が配置されたセルアレイ領域のX方向の端の領域を表す。この端の領域には、オーバル形状(例えば、楕円形状、長円形状)の端部ホール88がマスクホール78およびマスクスリット76と同時に形成される。
端の領域において、島状に残される前述したマスク層67のパターニング形状を制御することで、第2下地マスク層62に、マスクホール78、マスクスリット76および端部ホール88を自己整合的に同時に形成することができる。
また、端部ホール88は、矩形状の開口部の下に矩形状のホールとして形成された後、マスクホール78と同様に自己組織化材料の相分離を利用して、オーバル形状に制御される。
端部ホール88は、メモリセルとしては使われず、いわゆるダミーパターンとして機能し、マスク層67をパターニングするリソグラフィのときや、ホールを形成するRIEのときに、メモリセルアレイ領域の端のホールの形状変化(ゆがみ)を抑制する。
図22に示す例では、端部ホール88は、スリット76が延びる方向(X方向)に延びている。端部ホール88は、スリット76と干渉しない方向に延ばした形状にすることで、メモリセルとして使われないダミーパターン数を減らすことができ、セルの有効面積の低減を抑えることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
20…チャネルボディ、30…メモリ膜、40…絶縁層、61…第1下地マスク層、62…第2下地マスク層、63…芯材膜、64…第1側壁膜、65…第2側壁膜、67…マスク層、77…自己組織化材料、77a…第1相、77b…第2相、81…芯材膜、82…第1側壁膜、83…第2側壁膜、85…マスク層、100…積層体、WL…電極層
Claims (8)
- 複数層の電極層と、それぞれが前記電極層どうしの間に設けられた複数層の絶縁層と、を有する積層体上に、下地マスクを形成する工程と、
前記下地マスク上に、ラインパターンの複数の芯材膜を形成する工程と、
前記複数の芯材膜の側壁にそれぞれ設けられた複数の第1側壁膜を、前記下地マスク上に形成する工程と、
前記複数の第1側壁膜の側壁にそれぞれ設けられた複数の第2側壁膜を、隣の第2側壁膜との間にスリットを隔てて前記下地マスク上に形成する工程と、
前記第2側壁膜を覆うマスク層を形成する工程と、
前記マスク層および前記第1側壁膜を複数の島状パターンに加工する工程と、
前記芯材膜、前記第1側壁膜、前記第2側壁膜および前記マスク層をマスクにして前記下地マスクを加工し、前記下地マスクに第1方向に延びる複数のマスクスリットと、複数のマスクホールとを同時に形成する工程と、
前記下地マスクをマスクにして、前記積層体に前記第1方向に延びる複数のスリットと、複数のホールとを同時に形成する工程と、
前記ホール内にメモリ膜およびチャネルボディを形成する工程と、
前記スリット内に絶縁膜を形成する工程と、
を備えた半導体記憶装置の製造方法。 - 前記マスクスリットの幅は、前記マスクホールの直径よりも小さい請求項1記載の半導体記憶装置の製造方法。
- 複数層の電極層と、それぞれが前記電極層どうしの間に設けられた複数層の絶縁層と、を有する積層体上に、下地マスクを形成する工程と、
前記下地マスク上に、ラインパターンの複数の芯材膜を形成する工程と、
前記芯材膜の幅をスリミングする工程と、
前記スリミングされた複数の芯材膜の側壁にそれぞれ設けられた複数の第1側壁膜を、前記下地マスク上に形成する工程と、
前記複数の第1側壁膜の側壁にそれぞれ設けられた複数の第2側壁膜を、隣の第2側壁膜との間にスリットを隔てて前記下地マスク上に形成する工程と、
前記スリット内にマスク層を形成する工程と、
前記芯材膜を除去するとともに前記第2側壁膜を島状にパターニングする工程と、
前記第1側壁膜、前記マスク層、および前記島状の第2側壁膜をマスクにして前記下地マスクを加工し、前記下地マスクに第1方向に延びる複数のマスクスリットと、複数のマスクホールとを同時に形成する工程と、
前記下地マスクをマスクにして、前記積層体に前記第1方向に延びる複数のスリットと、複数のホールとを同時に形成する工程と、
前記ホール内にメモリ膜およびチャネルボディを形成する工程と、
前記スリット内に絶縁膜を形成する工程と、
を備えた半導体記憶装置の製造方法。 - 前記スリミングされた芯材膜の幅は、前記第2側壁膜の直径よりも小さい請求項3記載の半導体記憶装置の製造方法。
- 前記マスクスリット内および前記マスクホール内に自己組織化材料を形成する工程と、
前記マスクホール内の自己組織化材料を、前記マスクホールの内周壁に円筒状に形成された第1相と、前記第1相の内側に形成された第2相に相分離させる工程と、
前記マスクホール内の前記第2相、および前記スリット内の自己組織化材料を除去する工程と、
をさらに備えた請求項1〜4のいずれか1つに記載の半導体記憶装置の製造方法。 - 複数の前記マスクホールが千鳥配列される請求項1〜5のいずれか1つに記載の半導体記憶装置の製造方法。
- 前記複数のマスクホールが配置されたセルアレイ領域の前記第1方向の端の領域に、オーバル形状の端部ホールが前記マスクホールおよび前記スリットと同時に形成される請求項1〜6のいずれか1つに記載の半導体記憶装置の製造方法。
- 前記端部ホールの長軸は前記第1方向に延びている請求項7記載の半導体記憶装置の製造方法。
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